KR101977248B1

KR101977248B1 - 표시장치와 그의 데이터 충전편차 보상방법

Info

Publication number: KR101977248B1
Application number: KR1020120128033A
Authority: KR
Inventors: 박용화; 오대석
Original assignee: 엘지디스플레이 주식회사
Priority date: 2012-11-13
Filing date: 2012-11-13
Publication date: 2019-08-28
Also published as: KR20140060990A; CN103810961A; US20140132576A1; CN103810961B; US8988404B2

Abstract

본 발명에 따른 표시장치는 다수의 데이터라인들이 형성된 표시패널; 상기 표시패널의 일측에 배치되어 상기 데이터라인들에 접속된 소스 드라이버; 및 입력 디지털 비디오 데이터를 다수의 라인 메모리들에 순차적으로 저장하고, 상기 라인 메모리들 중 마지막 라인 메모리의 라이팅 시작 타이밍에 맞추어 출력 데이터 인에이블신호를 생성하기 시작하고, 미리 설정된 충전 타임 그래프에 맞도록 각 수평화소라인 별 출력 데이터 인에이블신호의 펄스폭을 조정하고, 상기 출력 데이터 인에이블신호의 라이징 에지들에 동기하여 상기 라인 메모리들로부터 디지털 비디오 데이터를 읽어내고, 매 라인 메모리부터의 데이터 독출이 끝나는 시점마다 동일 펄스폭의 소스출력 인에이블신호를 생성함으로써 상기 소스 드라이버로부터 멀어질수록 데이터 출력이 허여되는 소스출력 인에이블신호의 로우 기간을 늘리는 타이밍 콘트롤러를 구비한다.

Description

표시장치와 그의 데이터 충전편차 보상방법{DISPLAY DEVICE AND METHOD FOR COMPENSATING DATA CHARGING DEVIATION THEREOF}

본 발명은 표시장치와 그의 데이터 충전편차 보상방법에 관한 것이다.

표시장치는 화상 표시를 위한 표시패널과, 이 표시패널을 구동하기 위한 드라이버를 포함한다. 표시패널에는 다수의 데이터라인들과 다수의 게이트라인들이 형성되고, 이들의 교차 영역마다 화소가 형성된다. 표시패널은 액정표시패널, 유기발광표시패널, 전기영동표시패널, 플라즈마디스플레이패널 등으로 구현될 수 있다. 드라이버는 데이터라인들을 구동하기 위한 소스 드라이버와 게이트라인들을 구동하기 위한 게이트 드라이버를 포함한다.

표시장치의 크기가 커질수록 데이터라인의 부하가 증가하게 된다. 또한 해상도가 증가할수록 데이터라인을 구동할 수 있는 시간이 짧아지게 되므로 데이터 라인의 RC딜레이에 의한 충·방전 부족현상이 심해져서 화질이 열화될 수 있다. 특히, 표시장치의 크기 및 해상도 증가에 따라 데이터라인의 기생 커패시터가 증가하면 소스 드라이버에서 가까운 지점은 빨리 충전되는 반면, 먼 지점은 신호 지연에 의해 늦게 충전된다. 소스 드라이버에서 가까운 지점과 달리, 먼 지점은 원하는 시간 내에 원하는 레벨로 충전되기 어렵다. 이에 따라 동일한 데이터전압을 인가하더라도 소스 드라이버에서 가까운 지점과 먼 지점 사이에 충전 편차가 초래되고, 이는 휘도 편차로 나타난다.

따라서, 본 발명의 목적은 표시패널의 위치별 데이터 충전편차를 완화할 수 있도록 한 표시장치와 그의 데이터 충전편차 보상방법을 제공하는 데 있다.

상기 목적을 달성하기 위하여, 본 발명의 실시예에 따른 표시장치는 다수의 데이터라인들이 형성된 표시패널; 상기 표시패널의 일측에 배치되어 상기 데이터라인들에 접속된 소스 드라이버; 및 입력 디지털 비디오 데이터를 다수의 라인 메모리들에 순차적으로 저장하고, 상기 라인 메모리들 중 마지막 라인 메모리의 라이팅 시작 타이밍에 맞추어 출력 데이터 인에이블신호를 생성하기 시작하고, 미리 설정된 충전 타임 그래프에 맞도록 각 수평화소라인 별 출력 데이터 인에이블신호의 펄스폭을 조정하고, 상기 출력 데이터 인에이블신호의 라이징 에지들에 동기하여 상기 라인 메모리들로부터 디지털 비디오 데이터를 읽어내고, 매 라인 메모리부터의 데이터 독출이 끝나는 시점마다 동일 펄스폭의 소스출력 인에이블신호를 생성함으로써 상기 소스 드라이버로부터 멀어질수록 데이터 출력이 허여되는 소스출력 인에이블신호의 로우 기간을 늘리는 타이밍 콘트롤러를 구비한다.

또한 본 발명의 실시예에 따라 다수의 데이터라인들이 형성된 표시패널과, 상기 표시패널의 일측에 배치되어 상기 데이터라인들에 접속된 소스 드라이버를 갖는 표시장치의 데이터 충전편차 보상방법에 있어서, 입력 디지털 비디오 데이터를 다수의 라인 메모리들에 순차적으로 저장하는 단계; 상기 라인 메모리들 중 마지막 라인 메모리의 라이팅 시작 타이밍에 맞추어 출력 데이터 인에이블신호를 생성하기 시작하는 단계; 미리 설정된 충전 타임 그래프에 맞도록 각 수평화소라인 별 출력 데이터 인에이블신호의 펄스폭을 조정하는 단계; 상기 출력 데이터 인에이블신호의 라이징 에지들에 동기하여 상기 라인 메모리들로부터 디지털 비디오 데이터를 읽어내는 단계; 및 고, 매 라인 메모리부터의 데이터 독출이 끝나는 시점마다 동일 펄스폭의 소스출력 인에이블신호를 생성함으로써 상기 소스 드라이버로부터 멀어질수록 데이터 출력이 허여되는 소스출력 인에이블신호의 로우 기간을 늘리는 단계를 포함한다.

본 발명은 패널 특성에 맞게 미리 설정된 위치별 충전 타임 그래프와 필요한 메모리의 개수를 적절히 선택하여 RC 딜레이를 감안한 데이터 충전 타임을 조정한다. 이에 따라, 본 발명은 소스 드라이버에서 가까운 지점과 먼 지점 사이의 충전 편차를 완화하여 휘도 편차를 방지할 수 있다.

도 1은 본 발명의 실시예에 따른 표시장치를 보여주는 도면.
도 2a 내지 도 2c는 소스 드라이버의 배치 위치에 따른 RC 딜레이 증가 방향을 보여주는 도면들.
도 3은 RC 딜레이를 감안하여 데이터 출력 기간을 조정하는 과정을 개략적으로 보여주는 도면.
도 4는 데이터 출력 기간을 조정하기 위한 타이밍 콘트롤러의 세부 구성을 보여주는 도면.
도 5a 및 도 5b는 각각 패널 위치별 데이터 충전 타임 그래프의 x축과 y축을 설명하기 위한 도면들.
도 6a는 패널 위치별 데이터 충전 타임을, 도 6b는 패널 위치별 데이터 누적 충전 타임을 각각 보여주는 도면들.
도 7a 내지 도 8b는 충전 타임 그래프의 제1 설정예를 보여주는 도면들.
도 9a 내지 도 10b는 충전 타임 그래프의 제2 설정예를 보여주는 도면들.
도 11a 내지 도 12b는 충전 타임 그래프의 제3 설정예를 보여주는 도면들.
도 13a 내지 도 14b는 충전 타임 그래프의 제4 설정예를 보여주는 도면들.
도 15a 내지 도 16b는 충전 타임 그래프의 제5 설정예를 보여주는 도면들.
도 17a 내지 도 18b는 충전 타임 그래프의 제6 설정예를 보여주는 도면들.
도 19a 내지 도 20b는 충전 타임 그래프의 제7 설정예를 보여주는 도면들.
도 21a 내지 도 22b는 충전 타임 그래프의 제8 설정예를 보여주는 도면들.
도 23 및 도 24는 충전 타임 제어에 관한 구동 원리를 심플 모델에 적용한 예를 보여주는 도면들.
도 25는 충전 타임 제어에 관한 구동 원리를 실제 FHD 모델에 적용한 예를 보여주는 도면.

이하, 도 1 내지 도 25를 참조하여 본 발명의 바람직한 실시예에 대하여 설명하기로 한다.

도 1은 본 발명의 실시예에 따른 표시장치를 보여준다. 도 2a 내지 도 2c는 소스 드라이버의 배치 위치에 따른 RC 딜레이 증가 방향을 보여준다. 그리고, 도 3은 표시패널의 위치별 데이터 충전편차를 완화하기 위해 RC 딜레이를 감안하여 데이터 출력 기간을 조정하는 과정을 개략적으로 보여준다.

도 1을 참조하면, 본 발명의 실시예에 따른 표시장치는 표시패널(20), 타이밍 콘트롤러(21), 소스 드라이버(22), 게이트 드라이버(23) 및 데이터 저장부(24)를 구비한다.

본 발명의 실시예에 따른 표시장치는 액정표시장치(Liquid Crystal Display, LCD), 전계방출 표시장치(Field Emission Display : FED), 플라즈마 디스플레이 패널(Plasma Display Panel, PDP), 유기발광 다이오드 표시장치(Organic Light Emitting Display, OLED), 전기영동 표시장치(Electrophoresis, EPD) 등의 평판 표시장치로 구현될 수 있다. 이하의 실시예에서, 표시장치를 액정표시장치 중심으로 설명하지만, 본 발명의 표시장치는 액정표시장치에 한정되어 적용되지 않음에 주의하여야 한다.

표시패널(20)은 두 장의 유리기판 사이에 배치된 액정분자들을 구비한다. 이 표시패널(20)에는 데이터라인들(D1 내지 Dm)과 게이트라인들(G1 내지 Gn)의 교차 구조에 의해 매트릭스 형태로 m×n (m,n은 양의 정수)개의 액정셀들(Clc)이 배치된다.

표시패널(20)의 하부 유리기판에는 m 개의 데이터라인들(D1 내지 Dm), n개의 게이트라인들(G1 내지 Gn), TFT들, TFT들에 각각 접속된 액정셀(Clc)의 화소전극들(1), 및 스토리지 커패시터들(Cst) 등을 포함한 화소 어레이가 형성된다. 표시패널(20)의 상부 유리기판 상에는 블랙매트릭스, 컬러필터 및 공통전극(2)이 형성된다. 공통전극(2)은 TN(Twisted Nematic) 모드와 VA(Vertical Alignment) 모드와 같은 수직전계 구동방식에서 상부 유리기판 상에 형성되며, IPS(In Plane Switching) 모드와 FFS(Fringe Field Switching) 모드와 같은 수평전계 구동방식에서 화소전극(1)과 함께 하부 유리기판 상에 형성된다. 표시패널(20)의 상부 유리기판과 하부 유리기판 각각에는 광축이 직교하는 편광판이 부착되고 액정과 접하는 내면에 액정의 프리틸트각을 설정하기 위한 배향막이 형성된다.

소스 드라이버(22)는 타이밍 콘트롤러(21)의 제어 하에 디지털 비디오 데이터(RGB)를 래치하고 그 디지털 비디오 데이터를 아날로그 정극성/부극성 감마보상전압으로 변환하여 정극성/부극성 데이터전압을 발생하고 그 데이터전압을 데이터라인들(D1 내지 Dm)에 공급한다. 소스 드라이버(22)는 타이밍 콘트롤러(21)의 제어 하에 수평화소라인 별 데이터전압의 출력 기간을 조정한다. 소스 드라이버(22)는 타이밍 콘트롤러(21)의 제어 하에 RC 딜레이가 큰 수평화소라인에 인가될 데이터전압의 출력 기간을 RC 딜레이가 작은 수평화소라인에 인가될 데이터전압의 출력 기간보다 더 길게 한다. 소스 드라이버(22)는 TCP(Tape Carrier Package) 상에 실장되어 TAB(Tape Automated Bonding) 공정에 의해 표시패널(20)의 하부 유리기판에 접합될 수 있다.

게이트 드라이버(23)는 쉬프트 레지스터, 쉬프트 레지스터의 출력신호를 액정셀의 TFT 구동에 적합한 스윙폭으로 변환하기 위한 레벨 쉬프터 등을 포함한다. 게이트 드라이버(23)는 타이밍 콘트롤러(21)의 제어하에 스캔펄스들을 게이트라인들(G1 내지 Gn)에 순차적으로 공급하되, RC 딜레이를 고려하여 스캔펄스의 펄스폭을 조정한다. 게이트 드라이버(23)는 타이밍 콘트롤러(21)의 제어 하에 RC 딜레이가 큰 수평화소라인을 선택하기 위한 스캔펄스의 펄스폭을 RC 딜레이가 작은 수평화소라인을 선택하기 위한 스캔펄스이 펄스폭보다 더 넓게 한다. 게이트 드라이버(23)는 TCP 상에 실장되어 TAB 공정에 의해 표시패널(20)의 하부 유리기판에 접합되거나, 또는 GIP(Gate In Panel) 공정에 의해 화소 어레이와 동시에 하부 유리기판 상에 직접 형성될 수 있다.

타이밍 콘트롤러(21)는 시스템보드(미도시)로부터 수직/수평 동기신호(Vsync, Hsync), 데이터 인에이블신호(Data Enable,DE), 클럭신호(CLK) 등의 타이밍신호를 입력받아 출력 데이터 인에이블신호와 출력 클럭신호를 생성한다. 타이밍 콘트롤러(21)는 RC 딜레이에 따라 데이터전압의 충전기간이 조정될 수 있도록, 출력 데이터 인에이블신호와 출력 클럭신호를 기반으로 소스 드라이버(22)와 게이트 드라이버(23)의 동작 타이밍을 제어한다. RC 딜레이는 도 2a 내지 도 2c와 같이 소스 드라이버(22)에서 가까운 지점(P1)에 비해 소스 드라이버(22)에서 먼 지점(P2)에서 더 크다. 소스 드라이버(22)가 표시패널(20)의 상측(또는 하측)에 위치하는 경우에는 표시패널(20)의 하측(또는 상측)의 RC 딜레이가 상대적으로 크고, 소스 드라이버(22A,22B)가 표시패널(20)의 상측 및 하측에 위치하는 경우에는 표시패널(20)의 중앙부의 RC 딜레이가 상대적으로 크다.

데이터 저장부(24)는 k(k는 2 이상의 양의 정수)개의 라인 메모리들을 포함하며, 시스템보드로부터 입력된 디지털 비디오 데이터(RGB)를 타이밍 콘트롤러(21)의 제어하에 순차적으로 저장한다.

도 3과 같이, 타이밍 콘트롤러(21)는 시스템보드로부터 입력된 데이터 인에이블신호(DE)를 기준으로 동일 펄스폭의 라이트 펄스(write pulse)를 생성한 후, 시스템보드로부터 입력된 디지털 비디오 데이터(RGB)를 라이트 펄스에 따라 k개의 라인 메모리들에 순차적으로 저장한다.(S1) 타이밍 콘트롤러(21)는 k개의 라인 메모리들 중 마지막 라인 메모리의 라이팅 시작 타이밍에 맞추어 출력 데이터 인에이블신호를 생성하기 시작한다.(S2) 타이밍 콘트롤러(21)는 미리 설정된 충전 타임 그래프에 맞도록 각 수평화소라인 별 출력 데이터 인에이블신호의 펄스폭을 조정한다.(S3) 도 6a와 같은 충전 타임 그래프는 표시패널(20)의 모델 및 특성 등에 따라 도 7a, 도 8a,...,도 22a 등과 같이 다양한 형태로 설정될 수 있다. 타이밍 콘트롤러(21)는 출력 데이터 인에이블신호를 기준으로 동일 펄스폭의 리드아웃 펄스(read-out pulse)를 생성한 후, 라인 메모리들에 저장된 디지털 비디오 데이터(RGB)를 리드아웃 펄스에 따라 출력 데이터 인에이블신호의 라이징 에지들에 동기시켜 읽어낸다.(S4) 타이밍 콘트롤러(21)는 리드아웃 펄스들의 폴링 에지들에 동기하여 동일 펄스폭의 소스출력 인에이블신호(SOE)를 생성한다.(S5) 소스출력 인에이블신호(SOE)는 소스 드라이버(22)의 출력 타이밍을 제어하기 위한 것으로, 로우 기간에서 데이터전압의 출력을 허여한다. 타이밍 콘트롤러(21)는 소스 출력 인에이블신호(SOE)의 로우 기간이 RC 딜레이에 비례하여 증가되도록 제어하여 데이터 출력기간을 증가시킨다.(S6) 한편, 타이밍 콘트롤러(21)는 RC 딜레이를 감안하여 소스 출력 인에이블신호(SOE)를 생성할 때, 이 소스 출력 인에이블신호(SOE)에 대응되도록 게이트 출력 인에이블신호(GOE)를 생성할 수 있다. 게이트 출력 인에이블신호(GOE)는 게이트 드라이버(23)의 출력 타이밍을 제어하기 위한 것으로, 로우 기간에서 스캔펄스의 출력을 허여한다.

도 4는 데이터 출력 기간을 조정하기 위한 타이밍 콘트롤러(21)의 세부 구성을 보여준다.

도 4를 참조하면, 타이밍 콘트롤러(21)는 타이밍신호 변조부(211), 충전 타임 그래프 설정부(212), 제어신호 생성부(213), 데이터 처리부(214)를 포함한다.

타이밍신호 변조부(211)는 시스템보드로부터 데이터 인에이블신호(DE)와 클럭 신호(CLK)를 입력받고, 출력 데이터 인에이블신호(MDE)와 출력 클럭 신호(MCLK)를 생성한다. 출력 클럭 신호(MCLK)는 입력 클럭 신호(CLK)에 비해 2배의 주파수를 갖는다. 타이밍신호 변조부(211)는 데이터 저장부(24)에 포함된 k 개의 라인 메모리들(M1~Mk) 중 마지막 라인 메모리(Mk)의 라이팅 시작 타이밍에 맞추어 출력 데이터 인에이블신호(MDE)를 생성하기 시작한다. 타이밍신호 변조부(211)는 충전 타임 그래프 설정부(212)에 미리 설정된 충전 타임 그래프(CTG)를 기반으로 출력 데이터 인에이블신호(MDE)의 펄스폭을 각 수평라인 별로 조정한다. 이때, 타이밍신호 변조부(211)는 출력 클럭 신호(MCLK)를 이용하여 출력 데이터 인에이블신호(MDE)의 펄스폭을 조정할 수 있다.

제어신호 생성부(213)는 출력 데이터 인에이블신호(MDE)를 기반으로 소스 드라이버(22)를 제어하기 위한 데이터 타이밍 제어신호와, 게이트 드라이버(23)를 제어하기 위한 게이트 타이밍 제어신호를 생성한다.

데이터 타이밍 제어신호는 소스 스타트 펄스(Source Start Pulse, SSP), 소스 샘플링 클럭(Source Sampling Clock, SSC), 극성제어신호(Polarity : POL), 및 소스 출력 인에이블신호(Source Output Enable, SOE) 등을 포함한다. 소스 스타트 펄스(SSP)는 소스 드라이버(22)의 데이터 샘플링 시작 타이밍을 제어한다. 소스 샘플링 클럭(SSC)은 라이징 또는 폴링 에지에 기준하여 소스 드라이버(22) 내에서 데이터의 샘플링 타이밍을 제어하는 클럭신호이다. 소스 출력 인에이블신호(SOE)는 소스 드라이버(22)의 출력 타이밍을 제어한다. 특히, 소스 출력 인에이블신호(SOE)는 리드아웃 펄스들의 폴링 에지들에 동기하여 동일 펄스폭으로 생성되며, 그의 로우 기간은 RC 딜레이에 비례하여 증가되도록 제어된다. 극성제어신호(POL)는 소스 드라이버(22)로부터 출력되는 데이터전압의 수평 극성 반전 타이밍을 제어한다.

게이트 드라이버(23)를 제어하기 위한 게이트 타이밍 제어신호는 게이트 스타트 펄스(Gate Start Pulse, GSP), 게이트 쉬프트 클럭(Gate Shift Clock, GSC), 게이트 출력 인에이블신호(Gate Output Enable, GOE) 등을 포함한다. 게이트 스타트 펄스(GSP)는 1 프레임기간 동안 그 프레임기간의 시작과 동시에 1회 발생하여 첫 번째 게이트펄스를 발생시킨다. 게이트 쉬프트 클럭(GSC)은 쉬프트 레지스터를 구성하는 다수의 스테이지들에 공통으로 입력되는 클럭신호로써 게이트 스타트 펄스(GSP)를 쉬프트시킨다. 게이트 출력 인에이블신호(GOE)는 게이트 드라이버(23)의 출력을 제어한다. 게이트 출력 인에이블신호(GOE)는 소스 출력 인에이블신호(SOE)에 동기하여 발생될 수 있으며, 그 결과 그의 로우 기간은 RC 딜레이에 비례하여 증가되도록 제어될 수 있다.

데이터 처리부(214)는 입력 데이터 인에이블신호(DE)를 기준으로 동일 펄스폭의 라이트 펄스를 생성한 후, 입력 디지털 비디오 데이터(RGB)를 라이트 펄스에 따라 k개의 라인 메모리들(M1~Mk)에 순차적으로 저장한다. 데이터 처리부(214)는 출력 데이터 인에이블신호(MDE)를 기준으로 동일 펄스폭의 리드아웃 펄스를 생성한 후, 라인메모리들(M1~Mk)에 저장된 디지털 비디오 데이터(RGB)를 리드아웃 펄스에 따라 출력 데이터 인에이블신호(MDE)의 라이징 에지들에 동기시켜 읽어낸다. 그리고, 데이터 처리부(214)는 읽어낸 데이터를 소스 드라이버(22)에 출력한다. 소스 드라이버(22)는 RC 딜레이에 따라 결정되는 소스 출력 인에이블신호(SOE)의 로우 기간에서 데이터전압을 출력한다.

도 5a 및 도 5b는 각각 패널 위치별 데이터 충전 타임 그래프의 x축과 y축을 설명하기 위한 도면들이다. 그리고, 도 6a는 패널 위치별 데이터 충전 타임(H)을, 도 6b는 패널 위치별 데이터 누적 충전 타임(ms)을 각각 보여주는 도면들이다.

도 6a 및 도 6b의 그래프에서, "x"은 표시패널의 수직 위치를 나타내고, "y1"은 각 위치에서의 데이터 충전 타임을 나타내며, "y2"는 각 위치에서의 데이터 누적 충전 타임을 나타낸다.

도 6a를 참조하면, 본 발명은 패널 위치 a,b,c,d에서 데이터 충전 타임 변화가 '0~a', 'b~c', 'd~1080'에서 일정하게 유지되고, 'a~b', 'c~d'에서 일정하게 증가되도록 충전 타임 그래프를 설정할 수 있다. 이러한 충전 타임 그래프를 설정할 때에는 도 6b에서와 같이 항상 데이터 라이트 시점이 데이터 리드 시점에 앞서야 한다.(즉, 도 6b에서 데이터 라이트 그래프는 데이터 리드 그래프 아래에 있어야 한다.) 또한, 충전 타임 그래프를 설정할 때에는 한 화면을 표시하기 위한 데이터가 1 프레임(예컨대, 16.7ms) 내에서 모두 처리되어야 한다. 도 6b의 "N"은 이러한 2가지 조건을 만족하도록 결정된다. 도 6b의 "N"은 첫번째 수평라인의 데이터가 메모리에 라이트된 후 다시 리드아웃 될 때까지의 시간적 차이를 의미하며 이때, 필요한 라인 메모리의 개수는 "N+1"개가 된다.

도 7a 내지 도 8b는 충전 타임 그래프의 제1 설정예를 보여준다. 제1 설정예는 a,b,c,d가 '0' 및 '1080'이 아니면서 모두 다른 경우를 나타낸다. a,b,c,d는 각각 '180','360','720','900'이다. 도 7a와 도 8a는 'a~b' 및 'c~d'에서 기울기가 서로 다르다.

도 7a 및 도 7b에 있어, 'a~b' 및 'c~d'에서 기울기는 1 수평기간(1H) 증가할 때마다 출력 클럭신호(MCLK)가 2개씩 증가하는 것에 대응된다. 도 7a 및 도 7b에 있어, 상단(RC 딜레이가 작음) 데이터 충전 타임은 0.67H로 설정되고, 중단(RC 딜레이가 중간) 데이터 충전 타임은 1H로 설정되며, 하단(RC 딜레이가 큼) 데이터 충전 타임은 1.33H로 설정될 수 있다. 이러한 충전 타임 설정이 구현되도록 하기 위해서는 91개의 라인 메모리가 필요하다.

도 8a 및 도 8b에 있어, 'a~b' 및 'c~d'에서 기울기는 1 수평기간(1H) 증가할 때마다 출력 클럭신호(MCLK)가 3개씩 증가하는 것에 대응된다. 도 8a 및 도 8b에 있어, 상단 데이터 충전 타임은 0.52H로 설정되고, 중단 데이터 충전 타임은 1H로 설정되며, 하단 데이터 충전 타임은 1.5H로 설정될 수 있다. 이러한 충전 타임 설정이 구현되도록 하기 위해서는 131개의 라인 메모리가 필요하다.

도 9a 내지 도 10b는 충전 타임 그래프의 제2 설정예를 보여준다. 제2 설정예는 제1 설정예에서 a가 '0'인 경우를 나타낸다. b,c,d는 각각 제1 설정예에서와 같이 '360','720','900'이다. 도 9a와 도 10a는 'a~b' 및 'c~d'에서 기울기가 서로 다르다.

도 9a 및 도 9b에 있어, 'a~b'에서 기울기는 1 수평기간(1H) 증가할 때마다 출력 클럭신호(MCLK)가 1개씩 증가하는 것에 대응되고, 'c~d'에서 기울기는 1 수평기간(1H) 증가할 때마다 출력 클럭신호(MCLK)가 2개씩 증가하는 것에 대응된다. 도 9a 및 도 9b에 있어, 상단 데이터 충전 타임은 0.67H로 설정되고, 중단 데이터 충전 타임은 1H로 설정되며, 하단 데이터 충전 타임은 1.33H로 설정될 수 있다. 이러한 충전 타임 설정이 구현되도록 하기 위해서는 62개의 라인 메모리가 필요하다.

도 10a 및 도 10b에 있어, 'a~b'에서 기울기는 2 수평기간(2H) 증가할 때마다 출력 클럭신호(MCLK)가 3개씩 증가하는 것에 대응되고, 'c~d'에서 기울기는 1 수평기간(1H) 증가할 때마다 출력 클럭신호(MCLK)가 3개씩 증가하는 것에 대응된다. 도 10a 및 도 10b에 있어, 상단 데이터 충전 타임은 0.51H로 설정되고, 중단 데이터 충전 타임은 1H로 설정되며, 하단 데이터 충전 타임은 1.49H로 설정될 수 있다. 이러한 충전 타임 설정이 구현되도록 하기 위해서는 91개의 라인 메모리가 필요하다.

도 11a 내지 도 12b는 충전 타임 그래프의 제3 설정예를 보여준다. 제3 설정예는 제1 설정예에서 d가 '1080'인 경우를 나타낸다. a,b,c는 각각 제1 설정예에서와 같이 '180','360','720'이다. 도 11a와 도 12a는 'a~b' 및 'c~d'에서 기울기가 서로 다르다.

도 11a 및 도 11b에 있어, 'a~b'에서 기울기는 1 수평기간(1H) 증가할 때마다 출력 클럭신호(MCLK)가 2개씩 증가하는 것에 대응되고, 'c~d'에서 기울기는 1 수평기간(1H) 증가할 때마다 출력 클럭신호(MCLK)가 1개씩 증가하는 것에 대응된다. 도 11a 및 도 11b에 있어, 상단 데이터 충전 타임은 0.67H로 설정되고, 중단 데이터 충전 타임은 1H로 설정되며, 하단 데이터 충전 타임은 1.33H로 설정될 수 있다. 이러한 충전 타임 설정이 구현되도록 하기 위해서는 91개의 라인 메모리가 필요하다.

도 12a 및 도 12b에 있어, 'a~b'에서 기울기는 1 수평기간(1H) 증가할 때마다 출력 클럭신호(MCLK)가 3개씩 증가하는 것에 대응되고, 'c~d'에서 기울기는 2 수평기간(2H) 증가할 때마다 출력 클럭신호(MCLK)가 3개씩 증가하는 것에 대응된다. 도 12a 및 도 12b에 있어, 상단 데이터 충전 타임은 0.52H로 설정되고, 중단 데이터 충전 타임은 1H로 설정되며, 하단 데이터 충전 타임은 1.5H로 설정될 수 있다. 이러한 충전 타임 설정이 구현되도록 하기 위해서는 131개의 라인 메모리가 필요하다.

도 13a 내지 도 14b는 충전 타임 그래프의 제4 설정예를 보여준다. 제4 설정예는 a가 '0'이고 d가 '1080'인 경우를 나타낸다. 도 13a 및 도 13b에서 b,c는 각각 제1 설정예에서와 같이 '360','720'이고, 도 14a 및 도 14b에서 b,c는 각각 제1 설정예에서와 달리 '270','810'이다. 도 13a와 도 14a는 'a~b' 및 'c~d'에서 기울기가 서로 다르다.

도 13a 및 도 13b에 있어, 'a~b' 및 'c~d'에서 기울기는 1 수평기간(1H) 증가할 때마다 출력 클럭신호(MCLK)가 1개씩 증가하는 것에 대응된다. 도 13a 및 도 13b에 있어, 상단 데이터 충전 타임은 0.67H로 설정되고, 중단 데이터 충전 타임은 1H로 설정되며, 하단 데이터 충전 타임은 1.33H로 설정될 수 있다. 이러한 충전 타임 설정이 구현되도록 하기 위해서는 62개의 라인 메모리가 필요하다.

도 14a 및 도 14b에 있어, 'a~b' 및 'c~d'에서 기울기는 1 수평기간(1H) 증가할 때마다 출력 클럭신호(MCLK)가 2개씩 증가하는 것에 대응된다. 도 14a 및 도 14b에 있어, 상단 데이터 충전 타임은 0.52H로 설정되고, 중단 데이터 충전 타임은 1H로 설정되며, 하단 데이터 충전 타임은 1.5H로 설정될 수 있다. 이러한 충전 타임 설정이 구현되도록 하기 위해서는 66개의 라인 메모리가 필요하다.

도 15a 내지 도 16b는 충전 타임 그래프의 제5 설정예를 보여준다. 제5 설정예는 c,d가 모두 '1080'인 경우를 나타낸다. 도 15a 및 도 15b에서 a,b는 각각 '180','900'이고, 도 16a 및 도 16b에서 a,b는 각각 '270','810'이다. 도 15a와 도 16a는 'a~b'에서 기울기가 서로 다르다.

도 15a 및 도 15b에 있어, 'a~b'에서 기울기는 1 수평기간(1H) 증가할 때마다 출력 클럭신호(MCLK)가 1개씩 증가하는 것에 대응된다. 도 15a 및 도 15b에 있어, 상단 데이터 충전 타임은 0.67H로 설정되고, 중단 데이터 충전 타임은 1H로 설정되며, 하단 데이터 충전 타임은 1.33H로 설정될 수 있다. 이러한 충전 타임 설정이 구현되도록 하기 위해서는 120개의 라인 메모리가 필요하다.

도 16a 및 도 16b에 있어, 'a~b'에서 기울기는 1 수평기간(1H) 증가할 때마다 출력 클럭신호(MCLK)가 2개씩 증가하는 것에 대응된다. 도 16a 및 도 16b에 있어, 상단 데이터 충전 타임은 0.52H로 설정되고, 중단 데이터 충전 타임은 1H로 설정되며, 하단 데이터 충전 타임은 1.5H로 설정될 수 있다. 이러한 충전 타임 설정이 구현되도록 하기 위해서는 195개의 라인 메모리가 필요하다.

도 17a 내지 도 18b는 충전 타임 그래프의 제6 설정예를 보여준다. 제6 설정예는 a가 '0'이고, c,d가 모두 '1080'인 경우를 나타낸다. 도 17a 및 도 17b에서 b는 '810'이고, 도 18a 및 도 18b에서 b는 '360'이다. 도 17a와 도 18a는 'a~b'에서 기울기가 서로 다르다.

도 17a 및 도 17b에 있어, 'a~b'에서 기울기는 1 수평기간(1H) 증가할 때마다 출력 클럭신호(MCLK)가 1개씩 증가하는 것에 대응된다. 도 17a 및 도 17b에 있어, 상단 데이터 충전 타임은 0.56H로 설정되고, 중단 데이터 충전 타임은 1H로 설정되며, 하단 데이터 충전 타임은 1.3H로 설정될 수 있다. 이러한 충전 타임 설정이 구현되도록 하기 위해서는 109개의 라인 메모리가 필요하다.

도 18a 및 도 18b에 있어, 'a~b'에서 기울기는 1 수평기간(1H) 증가할 때마다 출력 클럭신호(MCLK)가 2개씩 증가하는 것에 대응된다. 도 18a 및 도 18b에 있어, 상단 데이터 충전 타임은 0.5H로 설정되고, 중단 및 하단 데이터 충전 타임은 1.15H로 설정될 수 있다. 이러한 충전 타임 설정이 구현되도록 하기 위해서는 71개의 라인 메모리가 필요하다.

도 19a 내지 도 20b는 충전 타임 그래프의 제7 설정예를 보여준다. 제7 설정예는 b,c,d가 모두 '1080'인 경우를 나타낸다. 도 19a 및 도 19b에서 a는 '270'이고, 도 20a 및 도 20b에서 a는 '810'이다. 도 19a와 도 20a는 'a~b'에서 기울기가 서로 다르다.

도 19a 및 도 19b에 있어, 'a~b'에서 기울기는 1 수평기간(1H) 증가할 때마다 출력 클럭신호(MCLK)가 1개씩 증가하는 것에 대응된다. 도 19a 및 도 19b에 있어, 상단 데이터 충전 타임은 0.76H로 설정되고, 중단 데이터 충전 타임은 1H로 설정되며, 하단 데이터 충전 타임은 1.5H로 설정될 수 있다. 이러한 충전 타임 설정이 구현되도록 하기 위해서는 99개의 라인 메모리가 필요하다.

도 20a 및 도 20b에 있어, 'a~b'에서 기울기는 1 수평기간(1H) 증가할 때마다 출력 클럭신호(MCLK)가 2개씩 증가하는 것에 대응된다. 도 20a 및 도 20b에 있어, 상단 및 중단 데이터 충전 타임은 0.97H로 설정되고, 하단 데이터 충전 타임은 1.46H로 설정될 수 있다. 이러한 충전 타임 설정이 구현되도록 하기 위해서는 27개의 라인 메모리가 필요하다.

도 21a 내지 도 22b는 충전 타임 그래프의 제8 설정예를 보여준다. 제8 설정예는 a는 '0'이고, b,c,d가 모두 '1080'인 경우를 나타낸다. 도 19a와 도 20a는 'a~b'에서 기울기가 서로 다르다.

도 21a 및 도 21b에 있어, 'a~b'에서 기울기는 2 수평기간(2H) 증가할 때마다 출력 클럭신호(MCLK)가 1개씩 증가하는 것에 대응된다. 도 21a 및 도 21b에 있어, 상단 데이터 충전 타임은 0.76H로 설정되고, 중단 데이터 충전 타임은 1H로 설정되며, 하단 데이터 충전 타임은 1.25H로 설정될 수 있다. 이러한 충전 타임 설정이 구현되도록 하기 위해서는 66개의 라인 메모리가 필요하다.

도 22a 및 도 22b에 있어, 'a~b'에서 기울기는 1 수평기간(1H) 증가할 때마다 출력 클럭신호(MCLK)가 1개씩 증가하는 것에 대응된다. 도 22a 및 도 22b에 있어, 상단 데이터 충전 타임은 0.52H로 설정되고, 중단 데이터 충전 타임은 1H로 설정되며, 하단 데이터 충전 타임은 1.5H로 설정될 수 있다. 이러한 충전 타임 설정이 구현되도록 하기 위해서는 129개의 라인 메모리가 필요하다.

도 23 및 도 24는 충전 타임 제어에 관한 구동 원리를 심플 모델에 적용한 예를 보여준다. 도 23 및 도 24에서는 설명의 간편화를 위해 세로해상도가 '12'이고 라인메모리를 4개 사용한 경우를 보여준다.

도 23 및 도 24를 참조하여 충전 타임 제어에 관한 구동 원리를 설명하면 다음과 같다. 본 발명은 라인 메모리 4개(M1,M2,M3,M4)를 사용하여 입력 디지털 비디오 데이터를 순차적으로 저장한다. 본 발명은 4개의 메모리들(M1,M2,M3,M4) 중 마지막 메모리(M4)의 라이트 시작 타임에 맞추어서 출력 데이터 인에이블 신호(MDE)를 생성하기 시작한다. 본 발명은 도 24와 같은 위치별 충전 타임 그래프에 맞게 펄스폭을 변경하여 출력 데이터 인에이블 신호(MDE)를 생성한다. 출력 데이터 인에이블 신호(MDE)의 펄스폭은 더블링된 출력 클럭신호(MCLK)를 기준으로 변경된다. 즉, 본 발명은 도 24와 같이 패널 위치 '0~2'에서는 0.5H로, '5~7'에서는 1H로, '10~12'에서는 1.5H로 출력 데이터 인에이블 신호(MDE)의 펄스폭을 각각 유지시킨다. 그리고, 본 발명은 패널 위치 '2~5' 및 '7~10'에서는 소정의 기울기 구현을 위해 출력 클럭(MCLK)을 기준으로 1 수평기간(1H)마다 2클럭씩 증가시킨다. 본 발명은 라인 메모리들에 저장된 디지털 비디오 데이터(RGB)를 출력 클럭신호(MCLK)를 사용하여 각 출력 데이터 인에이블신호의 라이징 에지들에 동기시켜 읽어낸다. 그리고, 본 발명은 매 라인 메모리부터의 데이터 독출이 끝나는 시점마다 동일 펄스폭의 소스출력 인에이블신호(SOE)를 생성함으로써 소스 드라이버로부터 멀어질수록 소스출력 인에이블신호(SOE)의 로우 기간을 늘린다. 본 발명은 소스출력 인에이블신호(SOE)의 로우 기간에서 데이터의 출력을 허여하여 RC 딜레이에 비례하는 데이터 충전 타임을 확보한다.

도 25는 충전 타임 제어에 관한 구동 원리를 실제 FHD 모델에 적용한 예를 보여준다. 도 25에서는 세로해상도가 '1080'이고 라인메모리를 131개 사용한 경우를 보여준다.

도 25를 참조하여 충전 타임 제어에 관한 구동 원리를 설명하면 다음과 같다. 본 발명은 라인 메모리 131개(M1~M131)를 사용하여 입력 디지털 비디오 데이터를 순차적으로 저장한다. 본 발명은 131개의 메모리들(M1~M131) 중 마지막 메모리(M131)의 라이트 시작 타임에 맞추어서 출력 데이터 인에이블 신호(MDE)를 생성하기 시작한다. 본 발명은 도 8a 및 도 8b와 같은 위치별 충전 타임 그래프에 맞게 펄스폭을 변경하여 출력 데이터 인에이블 신호(MDE)를 생성한다. 출력 데이터 인에이블 신호(MDE)의 펄스폭은 더블링된 출력 클럭신호(MCLK)를 기준으로 변경된다. 즉, 본 발명은 도 8a와 같이 패널 위치 '0~180'에서는 0.52H로, '360~720'에서는 1H로, '900~1080'에서는 1.5H로 각각 출력 데이터 인에이블 신호(MDE)의 펄스폭을 유지시킨다. 그리고, 본 발명은 패널 위치 '180~360' 및 '720~900'에서는 소정의 기울기 구현을 위해 출력 클럭(MCLK)을 기준으로 1 수평기간(1H)마다 3클럭씩 증가시킨다. 본 발명은 라인 메모리들에 저장된 디지털 비디오 데이터(RGB)를 출력 클럭신호(MCLK)를 사용하여 각 출력 데이터 인에이블신호의 라이징 에지들에 동기시켜 읽어낸다. 그리고, 본 발명은 매 라인 메모리부터의 데이터 독출이 끝나는 시점마다 동일 펄스폭의 소스출력 인에이블신호(SOE)를 생성함으로써 소스 드라이버로부터 멀어질수록 소스출력 인에이블신호(SOE)의 로우 기간을 늘린다. 본 발명은 소스출력 인에이블신호(SOE)의 로우 기간에서 데이터의 출력을 허여하여 RC 딜레이에 비례하는 데이터 충전 타임을 확보한다.

상술한 바와 같이, 본 발명은 패널 특성에 맞게 미리 설정된 위치별 충전 타임 그래프와 필요한 메모리의 개수를 적절히 선택하여 RC 딜레이를 감안한 데이터 충전 타임을 조정한다. 이에 따라, 본 발명은 소스 드라이버에서 가까운 지점과 먼 지점 사이의 충전 편차를 완화하여 휘도 편차를 방지할 수 있다.

이상 설명한 내용을 통해 당업자라면 본 발명의 기술사상을 일탈하지 아니하는 범위에서 다양한 변경 및 수정이 가능함을 알 수 있을 것이다. 따라서, 본 발명의 기술적 범위는 명세서의 상세한 설명에 기재된 내용으로 한정되는 것이 아니라 특허 청구의 범위에 의해 정하여져야만 할 것이다.

20 : 표시패널 21 : 타이밍 콘트롤러
22 : 소스 드라이버 23 : 게이트 드라이버
24 : 데이터 저장부 211 : 타이밍신호 변조부
212 : 충전 타임 그래프 설정부 213 : 제어신호 생성부
214 : 데이터 처리부

Claims

다수의 데이터라인들을 통해 데이터전압을 인가받는 다수의 액정셀들이 구비된 표시패널;
상기 표시패널의 일측에 배치되어 상기 데이터라인들에 접속된 소스 드라이버; 및
입력 디지털 비디오 데이터를 다수의 라인 메모리들에 순차적으로 저장하고, 상기 라인 메모리들 중 마지막 라인 메모리의 라이팅 시작 타이밍에 맞추어 출력 데이터 인에이블신호를 생성하기 시작하고, 상기 표시패널에서 상기 액정셀들의 위치에 따라 미리 설정된 상기 데이터전압의 충전 타임 그래프에 맞도록 각 수평화소라인 별 출력 데이터 인에이블신호의 펄스폭을 조정하고, 상기 출력 데이터 인에이블신호의 라이징 에지들에 동기하여 상기 라인 메모리들로부터 디지털 비디오 데이터를 읽어내고, 매 라인 메모리부터의 데이터 독출이 끝나는 시점마다 동일 펄스폭의 소스출력 인에이블신호를 생성함으로써 상기 소스 드라이버로부터 멀어질수록 데이터 출력이 허여되는 소스출력 인에이블신호의 로우 기간을 늘리는 타이밍 콘트롤러를 구비하는 것을 특징으로 하는 표시장치.
제 1 항에 있어서,
상기 충전 타임 그래프는 상기 표시패널의 모델 및 특성에 따라 다양한 형태로 설정되는 것을 특징으로 하는 표시장치.
제 1 항에 있어서,
상기 충전 타임 그래프를 설정할 때에는 상기 라인 메모리들에 데이터를 저장하는 시점이 상기 라인 메모리들로부터 데이터를 읽어내는 시점보다 앞서야 하는 제1 조건과, 한 화면을 표시하기 위한 데이터가 1 프레임 내에서 모두 처리되어야 하는 제2 조건이 만족되어야 하며;
상기 라인 메모리들의 개수는 상기 제1 및 제2 조건에 의해 결정되는 것을 특징으로 하는 표시장치.
제 1 항에 있어서,
상기 타이밍 콘트롤러는 입력 클럭신호를 더블링하여 출력 클럭신호를 생성하고;
상기 출력 데이터 인에이블신호의 펄스폭은 상기 출력 클럭신호를 기준으로 조정되는 것을 특징으로 하는 표시장치.
제 4 항에 있어서,
상기 타이밍 콘트롤러는, 상기 충전 타임 그래프에 미리 설정된 소정의 기울기 구간에 대응하여 1 수평기간마다 상기 출력 클럭신호를 일정 개수씩 증가시켜 상기 출력 데이터 인에이블신호의 펄스폭을 증가시키는 것을 특징으로 하는 표시장치.
다수의 데이터라인들을 통해 데이터전압을 인가받는 다수의 액정셀들이 구비된 표시패널과, 상기 표시패널의 일측에 배치되어 상기 데이터라인들에 접속된 소스 드라이버를 갖는 표시장치의 데이터 충전편차 보상방법에 있어서,
입력 디지털 비디오 데이터를 다수의 라인 메모리들에 순차적으로 저장하는 단계;
상기 라인 메모리들 중 마지막 라인 메모리의 라이팅 시작 타이밍에 맞추어 출력 데이터 인에이블신호를 생성하기 시작하는 단계;
상기 표시패널에서 상기 액정셀들의 위치에 따라 미리 설정된 상기 데이터전압의 충전 타임 그래프에 맞도록 각 수평화소라인 별 출력 데이터 인에이블신호의 펄스폭을 조정하는 단계;
상기 출력 데이터 인에이블신호의 라이징 에지들에 동기하여 상기 라인 메모리들로부터 디지털 비디오 데이터를 읽어내는 단계; 및
매 라인 메모리부터의 데이터 독출이 끝나는 시점마다 동일 펄스폭의 소스출력 인에이블신호를 생성함으로써 상기 소스 드라이버로부터 멀어질수록 데이터 출력이 허여되는 소스출력 인에이블신호의 로우 기간을 늘리는 단계를 포함하는 것을 특징으로 하는 표시장치의 데이터 충전편차 보상방법.
제 6 항에 있어서,
상기 충전 타임 그래프는 상기 표시패널의 모델 및 특성에 따라 다양한 형태로 설정되는 것을 특징으로 하는 표시장치의 데이터 충전편차 보상방법.
제 6 항에 있어서,
상기 충전 타임 그래프를 설정할 때에는 상기 라인 메모리들에 데이터를 저장하는 시점이 상기 라인 메모리들로부터 데이터를 읽어내는 시점보다 앞서야 하는 제1 조건과, 한 화면을 표시하기 위한 데이터가 1 프레임 내에서 모두 처리되어야 하는 제2 조건이 만족되어야 하며;
상기 라인 메모리들의 개수는 상기 제1 및 제2 조건에 의해 결정되는 것을 특징으로 하는 표시장치의 데이터 충전편차 보상방법.
제 6 항에 있어서,
입력 클럭신호를 더블링하여 출력 클럭신호를 생성하는 단계를 더 포함하고;
상기 출력 데이터 인에이블신호의 펄스폭은 상기 출력 클럭신호를 기준으로 조정되는 것을 특징으로 하는 표시장치의 데이터 충전편차 보상방법.
제 9 항에 있어서,
상기 출력 데이터 인에이블신호의 펄스폭을 조정하는 단계는,
상기 충전 타임 그래프에 미리 설정된 소정의 기울기 구간에 대응하여 1 수평기간마다 상기 출력 클럭신호를 일정 개수씩 증가시켜 상기 출력 데이터 인에이블신호의 펄스폭을 증가시키는 것을 특징으로 하는 표시장치의 데이터 충전편차 보상방법.