JP4887657B2 - アクティブマトリクス型表示装置及びその駆動方法 - Google Patents

Description

本発明は、アクティブマトリクス型表示装置及びその駆動方法に関し、特に、大容量負荷のデータ線の駆動に好適な回路手段を備える表示装置及びその駆動方法に関するものである。

近年、液晶表示装置は、携帯電話やＰＤＡ、ノートＰＣ等のモバイル用途としてだけでなく、大画面のテレビ用途としても利用されている。液晶表示装置は、他の表示装置に比べて、薄型、軽量、低消費電力という特長がある。これらの液晶表示装置を駆動する方式には、大きく分けて単純マトリクス型とアクティブマトリクス型があるが、高精細化に適しているのは、画素単位毎にスイッチング素子を備えている、アクティブマトリクス型である。

アクティブマトリクス型は、個々の画素を制御するスイッチング素子として薄膜トランジスタ（Thin Film Transistor：以下、「ＴＦＴ」と略記する）を備えているため、高品質な画像表示が可能であり、高精細化に適している。以下、従来のアクティブマトリクス型液晶表示装置の構成と駆動方法を示す。

図１４は、従来のアクティブマトリクス型液晶表示装置の典型的な構成の一例を示す図である。図１４を参照すると、このアクティブマトリクス型液晶表示装置は、液晶パネル１０１、ゲートドライバ１０８、データドライバ１０９、及び、表示コントローラ１２０を備えている。液晶パネル１０１は、２枚の基板と、この２枚の基板間に挟持された液晶とを有する。一方の基板には、複数のデータ線１０２が、図の垂直方向に配設され、複数の走査線１０３が、図の水平方向にそれぞれ配設されており、データ線１０２と走査線１０３との交差部に、画素回路１０４が、マトリクス状に設けられている。また、他方の基板には、一面に共通電極１１０が設けられ、この共通電極１１０には所定の電圧が与えられている。

図１４に示す画素回路１０４は、液晶表示素子１画素の等価回路を表している。画素回路１０４は、ＴＦＴ１０５、画素電極１１７、液晶容量１０６、蓄積容量１０７を備えている。ＴＦＴ１０５は、データ線１０２と画素電極１１７の間に接続され、制御端は走査線１０３に接続される。また液晶容量１０６及び蓄積容量１０７は、画素電極１１７と共通電極１１０との間に接続される。走査線１０３の走査信号によりＴＦＴ１０５がオンとされると、データ線１０２の階調信号が画素電極１１７へ供給され、ＴＦＴ１０５がオフとされると、液晶容量１０６及び蓄積容量１０７により、その階調信号が保持される。画素電極１１７と共通電極１１０の電位差により液晶の透過率が変化するため、階調信号電圧を画素電極に供給することで液晶の階調表示を行うことができる。

図１５は、図１４に示した装置に用いられる従来のデータドライバ１０９の典型的な構成の一例を示す図である。図１５を参照すると、データドライバ１０９は、シフトレジスタ２０８と、データレジスタ２０７と、データラッチ２０６と、レベルシフタ２０５と、階調電圧発生回路２０４と、デジタルアナログ変換回路２０２と、バッファアンプ群２０１を備えている。バッファアンプ２０１は、ボルテージフォロワ型の演算増幅器１１２を備えている。

図１５に示したデータドライバ１０９の動作を説明する。シフトレジスタ２０８は、クロック信号CLKに応じてシフトパルスを出力し、データレジスタ２０７は、シフトレジスタ２０８からのシフトパルスに応じて、入力された映像データを順次シフトアップして、出力数に応じて映像データを分配する。データラッチ２０６は、データレジスタ２０７より分配された映像データを一旦保持し、制御信号ＳＴＢのタイミングに応じて全出力を一斉に、レベルシフタ２０５へ出力する。

レベルシフタ２０５は、映像データの電圧振幅を液晶駆動電圧に対応した電圧振幅に変換して、デジタルアナログ変換回路（Ｄ／Ａ変換回路）２０２へ出力する。

Ｄ／Ａ変換回路２０２は、階調電圧発生回路２０４から出力された複数の階調電圧を入力し、映像データに基づき階調電圧を選択し、階調信号として出力する。

バッファアンプ群２０１は、出力数に対応した演算増幅器１１２を備え、Ｄ／Ａ変換回路２０２から出力された階調信号を入力し、電流増幅した階調信号を出力端子８１０へ出力する。なお、データドライバ１０９の出力端子８１０は、対応するデータ線１０２の一端に接続される。

次に、図１４に示した従来のアクティブマトリクス型液晶表示装置の駆動方法について説明する。図１６は、図１４及び図１５を参照して説明した従来のアクティブマトリクス型液晶表示装置の駆動の代表的な信号のタイミングチャートを示した図である。以下、図１４、図１５と、図１６のタイミング波形を参照して、従来のアクティブマトリクス型液晶表示装置の駆動方法について説明する。

図１６では、制御信号ＳＴＢと、１データ線に対応した映像データＤＡＴＡ（ｘ−１）、ＤＡＴＡ（ｘ）、ＤＡＴＡ（ｘ＋１）と、走査信号Ｙ（ｘ−１）、Ｙ（ｘ）、Ｙ（ｘ＋１）と、１データ線の駆動電圧波形が示される。

映像データＤＡＴＡ（ｘ）、ＤＡＴＡ（ｘ＋１）は、データラッチ２０６（図１５参照）より出力されたデータ信号を示しており、制御信号ＳＴＢの立上り時刻Ｔ１，Ｔ２に応じて、レベルシフタ２０５（図１５参照）へ出力される。

したがって、映像データＤＡＴＡ（ｘ）、ＤＡＴＡ（ｘ＋１）に対応した階調信号も、ほぼ時刻Ｔ１，Ｔ２に対応して、演算増幅器１１２（図１５参照）より出力され、データ線を駆動する。

また、走査信号Ｙ（ｘ）、Ｙ（ｘ＋１）は、相隣る走査線の走査信号を示しており、走査信号Ｙ（ｘ）は、時刻Ｔ１からＴ２までＨＩＧＨレベルとされ、それ以外では、ＬＯＷレベルとされる。時刻Ｔ１からＴ２では、走査信号Ｙ（ｘ）が駆動され、走査線に接続される一行分のＴＦＴがオンとされ、一行分の画素回路の各画素電極に、各データ線に出力された階調信号が供給される。

また、走査信号Ｙ（ｘ＋１）は、時間Ｔ２からＴ３までＨＩＧＨレベルとされ、それ以外ではＬＯＷレベルとされる。時間Ｔ２からＴ３では、次の一行分の画素回路の各画素電極に、各データ線に出力された階調信号が供給される。

また、データ線駆動電圧は、映像データＤＡＴＡ（ｘ）、ＤＡＴＡ（ｘ＋１）に対応した階調信号がＴ１からＴ２の期間、Ｔ２からＴ３の期間に順次駆動され、走査信号Ｙ（ｘ）、Ｙ（ｘ＋１）により、垂直方向の隣接画素回路の画素電極にそれぞれ供給される。

なお、図１６のデータ線駆動電圧は、Ｔ１からＴ２の期間では、負極性（−）の階調信号とされ、Ｔ２からＴ３の期間では、正極性（＋）の階調信号とされる。ここで、階調信号の極性は、共通電極１１０の電圧ＶＣＯＭに対する極性を意味する。

このように極性を変化させると、画素行毎に、極性が反転する。これは、液晶パネルの表示品質を高める一般的な方法である。

また、図１６には図示されないが、隣り合うデータ線に、同じタイミングで出力する階調信号が異なる極性となるように設定すると、画素列毎に極性が変化し、これも液晶パネルの表示品質を高める一般的な方法である。

また、画素電極への階調信号の供給及び保持は、フレーム周期毎に繰り返され、その都度階調信号の極性が反転される。これは、液晶の劣化を防ぐための液晶駆動の一般的な方法である。

以上、図１６を参照して、映像データＤＡＴＡ（ｘ）、ＤＡＴＡ（ｘ＋１）に対応した１データ線の駆動及び階調信号の画素電極への供給について説明したが、他のデータ線についても同様である。

次に、図１４の表示パネル１０１の各画素回路１０４に供給されるデータ線駆動電圧について詳しく説明する。

図１７は、１データ線１０２の等価回路１１３と１画素回路１０４を示す図である。なお、図１７のデータ線等価回路１１３において、データドライバの出力端子８１０が接続されるデータ線の一端を端子ＮＮ１（「データ線近端」という）とし、データ線の他端を端子ＦＦ１（「データ線遠端」という）とする。

配線の等価回路は、一般に、図１７に示すように、抵抗素子と容量素子を、複数段に接続した構成で表すことができる。各抵抗素子は、データ線を構成する配線材料や配線長及び配線断面積で定まり、各容量素子はデータ線と共通電極１１０との間の液晶容量や走査線との交差部の容量など各画素回路の構成により定まる。

したがって、表示パネル１０１が大画面化、高解像度化するほど、データ線インピーダンスは増加する。一方、１画素回路１０４は、データ線遠端ＦＦ１に接続されるもののみ示し、他の画素回路は省略されている。画素回路１０４の構成は、図１４を参照して説明したとおりである。

図１３は、図１７のデータ線近端ＮＮ１、遠端ＦＦ１、画素電極１１７のそれぞれの電圧波形ＷＡ、ＷＢ、ＷＣを示したものである。各電圧波形ＷＡ、ＷＢ、ＷＣは、図１６のタイミングチャートの時刻Ｔ２の前後の変化を示している（図１３においてＴｒ＝Ｔ２）。

図１３を参照すると、電圧波形ＷＡ（図１７のデータ線近端ＮＮ１の電圧波形）は時刻Ｔ２以後、一定のスルーレートで電圧変化し、時間ＴＡ後に、目的の階調信号電圧に到達する。このスルーレートは、図１５の演算増幅器１１２の駆動能力によって定まる。

電圧波形ＷＢ（データ線遠端ＦＦ１の電圧波形）は、時刻Ｔ２以後、緩やかに変化し、時間ＴＢ後に、目的の階調信号電圧に到達する。

このとき、電圧波形ＷＢの変化は、データ線近端ＮＮ１に供給された電荷がデータ線インピーダンスに依存したデータ線内の緩和速度により定まる。すなわち、電圧波形ＷＢは、電圧波形ＷＡとデータ線インピーダンスによって定まる。

電圧波形ＷＣ（画素電極１１７の電圧波形）は、時刻Ｔ２以後、電圧波形ＷＢよりも更に緩やかに変化し、時間ＴＣ後に目的の階調信号電圧に到達する。電圧波形ＷＣの変化は、電圧波形ＷＢがＴＦＴ１０５を介して伝わるため、電圧波形ＷＢとＴＦＴ１０５の電荷移動度に依存している。

現在、一般的な液晶表示装置は、液晶パネル１０１のＴＦＴ１０５がアモルファスシリコンで形成されている。アモルファスシリコンＴＦＴの電荷移動度が比較的低いため、電圧波形ＷＣは電圧波形ＷＢよりも更に遅延の大きい波形となっている。

したがって、図１６のタイミングチャートにおいて、１映像データに対応した階調信号を駆動する期間１Ｈ（図１６では、時刻Ｔ１、Ｔ２、Ｔ３の各間隔）は、時間ＴＣを目安に設定される。

時間ＴＣを短縮するためには、液晶パネル１０１においては、データ線１０２やＴＦＴ１０５が低インピーダンスとなる構成とするか、データドライバにおいては、演算増幅器１１２の駆動能力を高め、電圧波形ＷＡのスルーレートを高くすることが必要とされる。

演算増幅器の電流駆動能力を高めずに、データ線駆動電圧の立ち上がり時間を短くする方法は、例えば、特許文献１（特開２００１−２２３２８号公報）に記載されている。特許文献１では、低インピーダンス化を図るために、図１８に示す構成にして二つの方策をとっている。すなわち、プリチャージ期間内に、
１）デコーダ出力遅延時間（デコーダ回路の出力が確定するまでの時間）を小さくするような接続を行うとともに、
２）プリチャージによってあらかじめデータ線に所定の電位を設定する。

プリチャージ期間内に、デコーダ回路２７８及び２７９と、アンプ回路２７１と２７２が切り離されることで、デコーダ出力には、オフ状態のトランスファゲート回路ＴＧ３１とＴＧ３２が接続され、ＴＧ３１とＴＧ３２の入力インピーダンスがアンプ回路２７１と２７２と比べて、はるかに小さいため、デコーダ出力遅延時間を短くすることができる。と同時に、この期間に並列して、アンプ回路２７１と２７２の入力に、プリチャージ電圧（ＶＨｐｒｅ、ＶＬｐｒｅ）を供給することにより、ドレイン線をプリチャージすることで高速化を図っている。

このような構成は、演算増幅器の電流駆動能力を高める必要はなくなるが、従来の表示装置の構成と比べて、ＴＧ３１〜ＴＧ３４のプリチャージコントロール回路を新たに必要とし、プリチャージによる所定の電圧供給が必要となる。

また、この構成では、プリチャージ電位から、目的とする階調電圧までの充放電時間が必要となる。

データ線駆動電圧の立ち上がり時間を短くする別の方法として、一部のリセット期間内に映像信号を立ち上げておく方法が、例えば、特許文献２（特開２００４−６１９７０号公報）に記載されている。特許文献４では、有機ＥＬ（Electro Luminescence）表示装置を例にとって、図１９に示すようなタイミングチャートにしたがって制御を行う。有機ＥＬ表示素子では、供給電流量に応じて発光するため、ＴＦＴに依存した電流供給量のバラツキが表示品位を劣化させる。そのため、通常は、水平期間のはじめの期間である、水平ブランキング期間（各映像信号の供給後、次の映像信号が供給されるまでの期間）内にリセット期間を設けて、補正信号を画素に印加することが通常行われている。

しかしながら、高精細化によって、水平期間が短くなり、水平ブランキング期間も短くなることで、この期間にリセットを行うことが困難となる。

そこで、水平走査期間（映像信号供給配線からデータ線に映像信号電圧が供給される期間）にも重複してリセット期間を設け、映像信号供給配線とデータ線が切断された期間に、あらかじめ、映像信号供給配線に映像信号が設定電位に到達させておくことで、リセット期間終了後のデータ線駆動電圧の立ち上がり期間を短くすることができる。

しかしながら、前記の構成は、リセット期間を確保する方法であって、画素電極への電圧供給時間不足を解消するものではない。なぜならば、前記の構成における画素への電圧供給時間は、水平期間から、水平ブランキング期間と水平走査期間の一部（リセット期間と重複した期間）を差し引いた時間であるからである。

上記２つの特許文献は、表示装置のデータ線駆動回路の構成および制御方法を変えた一例である。

なお、本願明細書で開示される発明に関連する文献として上記のほか、下記記載の特許文献、非特許文献等が参照される。なお、特許文献１のほか、特許文献６、特許文献１０、特許文献１１等にも、データ線駆動用のアンプと、データ信号線の間にスイッチを備えた構成が開示されている。

特開２００１−２２３２８号公報 特開２００４−６１９７０号公報 特開昭５８−０９９０３３号公報 特開昭５８−１２１８３１号公報 特開昭６１−２１４８１５号公報 特開平１１−０９５７２９号公報 特開平１１−２４９６２４号公報 特開平６−３２６５２９号公報 特開平９−２４４５９０号公報 特開２００３−１６２２６３号公報 特開２００４−３１８１７０号公報

信学技報、ＣＡＳ８３−８２、第７頁、「オフセット電圧を自動補償するスイッチトキャパシタ形加算増幅ＩＣ」、１９８３年

近年、液晶表示装置は、高精細化及び大型化が進み、解像度の規格がＸＧＡ（縦７６８、横１０２４）、ＳＸＧＡ（縦１０２４、横１２８０）、ＵＸＧＡ（縦１２００、横１６００）となり、画素数が膨大になって、データ線のインピーダンスが増加している。

また、画面の精細度やサイズに依らず、フレーム周波数は60Hz以上（フレーム周期16.7ms以下）とされるのが一般的であり、画面サイズ・精細度により、１水平期間（以下、「１Ｈ」と略記する）の長さが決定されるので、高精細化により、１Ｈが短くなり、１Ｈ内での画素電極への電圧供給時間（図１３の時間ＴＣ）の確保が困難になる。

その結果、画素電極へ供給される階調信号電圧が目的電圧に十分到達せず、表示品質が劣化する。

これに対して、図１３を参照して説明したように、１Ｈ内での画素電極への電圧供給時間ＴＣを短縮するためには、データ線やＴＦＴが低インピーダンスとなるパネル構成とするか、演算増幅器１１２の駆動能力の高いデータドライバを用いることが必要となる。

しかし、パネル構成を変えることは容易でない。このため、一般的には、データドライバの演算増幅器１１２の駆動能力を高くすることで対応する。

データドライバの演算増幅器１１２の駆動能力を高くする、すなわち高スルーレート化するためには、演算増幅器１１２の消費電流を増加させる必要がある。特に、大画面、高解像度の液晶パネルに対応した高スルーレート化を実現するには、演算増幅器１１２の消費電流を著しく増加させなければならない。

演算増幅器１１２の消費電流の大幅な増加は、データドライバや表示装置全体の消費電力の増加や、表示装置の発熱などの問題を招く。

すなわち、大画面、高解像度の液晶パネルに対して、画素電極への電圧供給時間が不足するという課題がある。

また、この課題を改善しようとすると、データドライバや表示装置の消費電力が増加するという課題がある。

本発明はかかる課題に鑑みてなされたものであって、その主たる目的は、表示装置の大画面化、高解像度化によるデータ線インピーダンス（配線抵抗、容量）の増大に対して、出力バッファの駆動能力を増加させることなく、階調信号電圧の駆動能力を向上させ、表示品質の高いアクティブマトリクス型表示装置とその駆動方法、ならびに該表示装置のデータドライバを提供することである。

本願で開示される発明は、課題を解決するための手段として、概略以下にように構成される。なお、以下の構成において、括弧（）内の数字や記号は、発明の実施の形態のうち、対応するものの数字や記号を示しており、あくまでその対応関係を明白にするためのものであり、本発明を限定するためのものでない。

本発明に係る装置は、入力信号に応じて信号線を駆動するバッファアンプを備え、走査信号で選択された画素に前記信号線からの信号を供給する表示装置であって、前記バッファアンプの出力と前記信号線との間にスイッチを備え、前記画素に信号を供給するにあたり、前記スイッチを予め定められた期間オフし、前記期間の後に前記スイッチをオンし前記バッファアンプの出力による前記信号線の駆動を開始させる制御を行うものであり、前記スイッチがオフの前記期間の間に、前記バッファアンプの出力は前記入力信号に応じたレベルに達する。本発明において、好ましくは、選択された走査信号は、前記期間の後に活性化される。本発明において、前記信号線が容量性負荷をなし、前記信号線の信号が前記画素へ供給される期間の終了時より手前で、前記スイッチがオフとされ、前記バッファアンプからの前記信号線の駆動は停止され、その間、前記信号線に保持された電荷が画素へ供給される。

本発明の１つのアスペクト（側面）に係るアクティブマトリクス型表示装置は、交差状に配設された複数本のデータ線（１０２）と複数本の走査線（１０３）と、前記複数本のデータ線（１０２）と前記複数本の走査線（１０３）の交差部にマトリクス状に配置された複数の画素電極（１１７）と、前記複数の画素電極（１１７）のそれぞれに対応して、ドレイン及びソースの一方が対応する前記画素電極（１１７）に接続され、前記ドレイン及びソースの他方が対応する前記データ線（１０２）に接続され、ゲートが対応する前記走査線（１０３）に接続されている、複数の薄膜トランジスタ（ＴＦＴ）（１０５）と、を有する表示部（１０１）と、
前記複数の走査線（１０３）に対して所定の走査周期で走査信号をそれぞれ供給するゲートドライバ（１０８）と、
映像データを階調信号に変換するデジタルアナログ変換部（２０２）と、所定の出力周期で前記階調信号を順次増幅出力する複数のバッファアンプ（２０１）と、前記複数のバッファアンプ（２０１）の出力端と前記複数本のデータ線（１０２）の一端との間に接続される複数の出力スイッチ回路（１１４）と、を備えたデータドライバ（１０９）と、
前記所定の出力周期に対し、前記所定の走査周期を所定の遅延期間だけ遅らせるように前記ゲートドライバ（１０８）を制御する遅延制御回路（１１５）と、
前記所定の遅延期間に、前記複数の出力スイッチ回路（１１４）をオフ状態に制御する出力スイッチ制御回路（１１６）と、
前記映像データ、及び、前記ゲートドライバ（１０８）、前記データドライバ（１０９）、前記遅延制御回路（１１５）、及び前記出力スイッチ制御回路（１１６）をそれぞれ制御する表示コントローラ（１２０）と、を備えたことを特徴とする。

本発明において、前記複数の出力スイッチ回路（１１４）が接続された前記複数本のデータ線（１０２）の一端にそれぞれ接続される複数のスイッチノイズ補償回路（２５１）を備えたことを特徴とする。

本発明において、前記出力スイッチ回路（１１４）は、制御端に前記出力スイッチ制御回路（１１６）から出力される第１制御信号が入力され、ドレインとソースが前記バッファアンプ（２０１）の出力端と前記データ線（１０２）の一端との間に接続された第１のトランジスタを備え、前記スイッチノイズ補償回路（２５１）は、制御端に前記第１制御信号の反転信号が入力され、ドレインとソースが前記データ線の一端に共通接続された、前記第１のトランジスタと同一導電型の第２のトランジスタを備えることを特徴とする。

本発明によるアクティブマトリクス型表示装置は、前記所定の出力周期の１出力期間が、前記複数のバッファアンプ（２０１）が活性とされた状態で、前記出力スイッチ制御回路（１１６）により前記複数の出力スイッチ回路（１１４）がオフとされる第１期間と、 前記複数のバッファアンプ（２０１）が活性とされた状態で、前記出力スイッチ制御回路（１１６）により前記複数の出力スイッチ回路（１１４）がオンとされる第２期間と、を備えたことを特徴とする。

また、本発明において、前記複数本の走査線（１０３）の一つが選択され、選択された走査線（１０３）に接続される前記薄膜トランジスタ（１０５）を介して、前記複数本のデータ線（１０２）の電圧が前記画素電極（１１７）に供給される１走査選択期間が、前記出力スイッチ制御回路（１１６）により前記複数の出力スイッチ回路（１１４）がオンとされる第１期間と、前記複数の出力スイッチ回路（１１４）がオフとされる第２期間と、を備えたことを特徴とする。

さらに、本発明において、
前記所定の出力周期の１出力期間が、前記複数のバッファアンプ（２０１）が活性とされた状態で、前記出力スイッチ制御回路（１１６）により前記複数の出力スイッチ回路（１１４）がオフとされる第１期間と、
前記複数のバッファアンプ（２０１）が活性とされた状態で、前記出力スイッチ制御回路（１１６）により前記複数の出力スイッチ回路（１１４）がオンとされる第２期間とを備え、前記複数本の走査線（１０３）の一つが選択され、選択された走査線（１０３）に接続される前記薄膜トランジスタ（ＴＦＴ）（１０５）を介して、前記複数本のデータ線（１０２）の電圧を前記画素電極（１１７）に供給する１走査選択期間が、前記第２期間の開始時から次の１出力期間の前記第１期間の終了時までの間に設定されたことを特徴とする。

また、本発明によるアクティブマトリクス型表示装置は、前記複数のバッファアンプ（２０１）がオフセットキャンセル機能（オフセット補正回路４０４）を有し、オフセット値を検出し、補正出力可能な状態とするまでの準備期間を、前記第1期間と重複させたことを特徴とする。

また、本発明において、前記複数のバッファアンプ（２０１）及び前記複数の出力スイッチ回路（１１４）が、前記表示部（１０１）に配設された全てのデータ線（１０２）と少なくとも同数設けられ、前記全てのデータ線（１０２）を同時に駆動することを特徴とする。

また、本発明において、前記表示部（１０１）の表示素子は、液晶表示素子（１０６）であってもよいし、有機ＥＬ素子（５０１）であってもよい。

本発明によるデータドライバ（１０９）は、アナログ基準電圧よりなる複数の階調電圧を生成する階調電圧発生回路（２０４）と、
前記複数の階調電圧及び出力数に対応したデジタル信号の映像データを入力し、前記複数の階調電圧の中から前記映像データに応じた階調電圧を選択し、階調信号として出力する複数のデジタルアナログ変換部（２０２）と、
前記複数のデジタルアナログ変換部（２０２）から出力された前記階調信号を増幅出力する複数のバッファアンプ（２０１）と、
前記複数のバッファアンプ（２０１）の出力端とドライバ出力端子（８１０）間にそれぞれ接続され、出力スイッチ制御回路（１１６）によりオン、オフ制御される複数の出力スイッチ回路（１１４）と、
前記ドライバ出力端子にそれぞれ接続される複数のスイッチノイズ補償回路（２５１）と、を備えたことを特徴とする。

また、本発明のデータドライバ（１０９）において、前記複数のデジタルアナログ変換部（２０２）の前段回路として、
第１制御信号を入力し、前記第１制御信号に応じたパルス信号を順次シフトしたシフトパルスを出力するシフトレジスタ（２０８）と、
第２制御信号及び前記映像データを入力し、前記シフトパルスごとに前記映像データを分配するデータレジスタ（２０７）と、
前記分配された映像データを一時的に保持し、前記第２制御信号に応じて前記複数のデジタルアナログ変換部出力するデータラッチ（２０６）と、前記データラッチの出力データをレベル変換するレベルシフタ（２０５）と、を更に備えたことを特徴とする。

また、本発明のアクティブマトリクス型表示装置の駆動方法は、交差状に配設された複数本のデータ線（１０２）と複数本の走査線（１０３）と、前記複数本のデータ線（１０２）と前記複数本の走査線（１０３）の交差部にマトリクス状に配置された複数の画素電極（１１７）と、前記複数の画素電極（１１７）のそれぞれに対応して、ドレイン及びソースの一方が対応する前記画素電極（１１７）に接続され、前記ドレイン及びソースの他方が対応する前記データ線（１０２）に接続され、ゲートが対応する前記走査線（１０３）に接続されている、複数の薄膜トランジスタ（ＴＦＴ）（１０５）と、を有する表示部（１０１）と、
前記複数の走査線（１０３）に対して所定の走査周期で走査信号をそれぞれ供給するゲートドライバ（１０８）と、
映像データを階調信号に変換するデジタルアナログ変換部（２０２）と、所定の出力周期で前記階調信号を順次増幅出力する複数のバッファアンプ（２０１）と、前記複数本のデータ線（１０２）の一端との間に接続される複数の出力スイッチ回路（１１４）と、を備えたデータドライバ（１０９）と、
前記映像データ、及び、前記ゲートドライバ（１０８）、前記データドライバ（１０９）をそれぞれ制御する表示コントローラ（１２０）と、
を備えたアクティブマトリクス型表示装置の駆動方法であって、
前記所定の出力周期に対し、前記所定の走査周期を所定の遅延期間だけ遅らせ、前記所定の遅延期間に、前記複数の出力スイッチ回路（１１４）をオフ状態に制御する、ことを特徴とする。

本発明において、上記のデータドライバ（１０９）は、絶縁基板上に一体形成されてもよいし、単結晶シリコンのＬＳＩ上につくりこまれてもよい。

本発明によれば、データドライバのバッファアンプ（演算増幅器）の出力端とデータ線の一端との間に設けた出力スイッチ回路により、バッファアンプの出力信号が映像データに対応した目的の階調信号電圧に変化するまでの所定期間、データ線への電圧供給を遮断し、前記所定期間後にバッファアンプの出力信号のデータ線への電圧供給を開始する。また走査信号の位相を前記所定期間遅らせる。これにより、走査信号がＨＩＧＨレベルとされデータ線の信号電圧が画素電極へ供給される期間の開始直後に、データ線近端の電圧を目的の階調信号電圧に瞬時に変化させることができる。なお、データ線の信号電圧が画素電極へ供給される期間の終了時より手前で、バッファアンプからデータ線への電圧供給は停止されるが、大容量のデータ線に保持された電荷を画素電極へ供給することで、画素電極の電圧を目的の階調信号電圧に十分近づけることができ、表示品質を下げることなく表示パネルを駆動することができる。

本発明によれば、バッファアンプ（演算増幅器）の駆動能力を上げることなく、階調信号電圧の駆動能力を向上させることができる。

また本発明によればバッファアンプ（演算増幅器）の消費電流を増加させ駆動能力を高めることにより階調信号電圧の駆動能力を向上させる表示装置と比べて、低消費電力化を実現できる。

上記した本発明についてさらに詳細に説述すべく、添付図面を参照して以下に説明する。図１は、本発明の第１の実施の形態によるアクティブマトリクス型液晶表示装置の構成図である。図１において、図１４と共通する構成要素には、同一符号が付されており、以下では、主に相違点を中心に説明し、同一部分の説明は重複を回避するため、適宜省略する。なお、以下に示す全ての図において、同等の要素には同一の符号が付されてる。また、アクティブマトリクス型液晶表示装置の構成について説明するが、他のアクティブマトリクス型表示装置であれば、表示素子や画素回路の構成を問わず、本発明を適用することで、同等の効果を奏することができる。

＜第１の実施形態＞
以下、本発明の第１の実施の形態について構成を説明する。図１は、本発明の第１の実施の形態によるアクティブマトリクス型液晶表示装置の構成を示す図である。図１を参照すると、本発明のアクティブマトリクス型液晶表示装置は、液晶パネル１０１、ゲートドライバ１０８、データドライバ１０９、表示コントローラ１２０、遅延制御回路１１５、及び出力スイッチ制御回路１１６を備えている。

液晶パネル１０１は、２枚の基板と、この２枚の基板間に挟持された液晶とから構成される。一方の基板には、走査線１０３と、データ線１０２と、走査線１０３とデータ線１０２との交差部に設けられた画素回路１０４とを有している。各画素単位毎に画素回路１０４が形成される。

また走査線１０３の一端に、ゲートドライバ１０８の出力端子が接続され、データ線１０２の一端に、データドライバ１０９の出力端子が接続される。

図１の液晶パネル１０１の構成は、図１４の液晶パネル１０１の構成と同一のものであるが、単に、図面の都合上、データ線を水平方向、走査線を垂直方向としている。

画素回路１０４は、スイッチング素子となるＴＦＴ１０５と、階調信号電圧を保持する液晶表示素子１０６と、蓄積容量１０７とを有している。

ＴＦＴ１０５のゲートが走査線１０３に接続され、ＴＦＴ１０５のドレインにデータ線１０２が接続され、ＴＦＴ１０５のソースに液晶表示素子１０６の一端と蓄積容量１０７の一端とが共通接続される。液晶表示素子１０６及び蓄積容量１０７の他端は、共通電極１１０に共通接続される。

画素回路１０４は、スイッチング素子と表示素子を備えたものであれば他の構成であってもよく、表示素子は、液晶表示素子以外であってもよく、例えば後述の実施形態４に示す有機ＥＬ表示素子を用いてもよい。

また、画素回路におけるスイッチング素子と表示素子の接続関係や回路構成は、図１の画素回路１０４に制限されるものではない。

データドライバ１０９は、前段回路部１１１と、バッファアンプ２０１と、出力スイッチ回路１１４と、出力スイッチ制御回路１１６とを有している。

前段回路部１１１は、図面の都合上、前述した図１５のデータドライバから、バッファアンプ群２０１を除く構成を示す。

すなわち、前段回路部１１１は、図１５に示したデータドライバにおける、シフトレジスタ２０８、データレジスタ２０７、データラッチ２０６、レベルシフタ２０５、階調電圧発生回路２０４、及びデジタルアナログ変換回路２０２からなる回路ユニットを表している。

バッファアンプ群２０１は、ボルテージフォロワ構成の複数の演算増幅器１１２で構成される。演算増幅器１１２は、どのような形態のものであっても構わない。データ線負荷の大きさに応じて最適化されているものとする。

演算増幅器１１２の非反転入力端子（＋）には、前段回路部１１１の出力端子が接続され、演算増幅器１１２の反転入力端子（−）には演算増幅器１１２の出力端子が負帰還接続されている。

演算増幅器１１２の出力端子は、出力スイッチ回路１１４の入力端子に接続される。演算増幅器１１２により増幅された階調信号電圧が、出力スイッチ回路１１４を介してデータ線に供給される。

出力スイッチ回路１１４は、演算増幅器１１２の各出力端子と液晶パネル１０１の各データ線との間に接続された複数のスイッチ２５０で構成され、出力スイッチ制御回路１１６から出力される出力スイッチ制御信号に応じて、複数のスイッチ２５０は、同時に、オン、オフ制御される。

出力スイッチ回路１１４がオンとされるときには、演算増幅器１１２から出力された階調信号がデータ線１０２に供給され、オフとされるときには、演算増幅器１１２から出力された階調信号はデータ線１０２には供給されず、データ線１０２の電圧は、液晶パネル１０１上に形成される配線容量により保持される。

出力スイッチ回路１１４のスイッチ２５０の構成としては、Ｎ−ｃｈトランジスタとＰ−ｃｈトランジスタによるＣＭＯＳスイッチなどを用いることができる。

出力スイッチ制御回路１１６は、表示コントローラ１２０から出力される制御信号GSTに応じて、出力スイッチ制御信号を発生する回路である。

図１では、出力スイッチ制御回路１１６は、データドライバ１０９の一構成要素をなしているが、表示コントローラ１２０内に配設してもよい。

また、出力スイッチ回路１１４は、スイッチ２５０がオンからオフへ変化する時に生じるスイッチノイズをキャンセルするためのスイッチノイズ補償回路２５１を更に備えていてもよい。スイッチノイズは、チャネル電荷注入やクロックフィードスルーによって生じる。

本発明においては、スイッチ２５０がオンからオフへ変化した後も、データ線に供給され、データ線容量に保持された階調信号電圧を、所定期間保つ必要があり、スイッチノイズ補償回路２５１は、スイッチノイズにより、データ線に保持された階調信号電圧が変化することを防ぐために設けられる。

スイッチノイズ補償回路２５１は、スイッチ２５０とデータ線近端との接続点に接続される。スイッチノイズ補償回路２５１は、スイッチ２５０と同極性のトランジスタと、スイッチ２５０の制御端に入力される制御信号の逆相信号とで構成される。図１では、スイッチノイズ補償回路２５１は、ドレインとソースがそれぞれ短絡されたＮ−ｃｈトランジスタおよびＰ−ｃｈトランジスタで構成され、ドレインとソースの共通接続点が、それぞれスイッチ２５０とデータ線近端との接続点に接続される（並列接続されたＰ−ｃｈとＮ−ｃｈのＭＯＳキャパシタよりなる）。一方、Ｎ−ｃｈトランジスタおよびＰ−ｃｈトランジスタの制御端には、それぞれスイッチ２５０を構成するＮ−ｃｈトランジスタおよびＰ−ｃｈトランジスタの制御端に入力される制御信号の逆相信号が入力される。なお、ノイズ補償用トランジスタは、ノイズを生じるスイッチの約半分のサイズとされる。

スイッチノイズ補償回路２５１に示した、ダミースイッチを設ける方法は、例えば、非特許文献や特許文献３乃至５に記載されている。

ゲートドライバ１０８は、いずれも図示されない、シフトレジスタ、バッファ等で構成される。

ゲートドライバ１０８の出力端には、走査線１０３が接続されている。ゲートドライバ１０８は、遅延制御回路１１５から出力される制御信号に応じて、走査線に出力する走査信号の位相を制御することができる。

ゲートドライバ１０８から出力された走査信号によって、選択された走査線につながるＴＦＴ１０５が一斉にオン状態となり、データ線に出力された階調信号電圧が画素電極１１７に供給される。

遅延制御回路１１５は、表示コントローラ１２０から出力される制御信号GSTに応じた制御信号をゲートドライバ１０８へ出力する回路である。

遅延制御回路１１５より出力される制御信号により、走査信号の位相を所定の期間で遅延させることができる。即ち、階調信号入力の変化時などを基準にして、走査信号の位相を遅らせる。例えば、シフトレジスタのスタートパルスを遅延回路を通して所定の期間で遅らせるという方法が、簡便である。なお、遅延制御回路１１５を表示コントローラ１２０に内蔵する構成としてもよい。

次に、図２のタイミングチャートを参照して、図１に示した本実施形態に係るアクティブマトリクス型液晶表示装置の動作について説明する。特に制限されないが、以下では、液晶印加電圧の極性反転駆動方式として、ドット反転駆動法を用いるものとする。

以下、走査信号を供給する周期を走査周期とし、バッファアンプが階調信号を出力する周期を出力周期とする。１水平期間（１Ｈ）をＴＨ［μｓｅｃ］とし、バッファアンプに入力される階調信号の出力周期の１出力期間をＴＤＡＴＡとし、走査信号によって１つの走査線を選択する１走査選択期間をＴＳＣＡＮとする。それぞれの時間は、ＴＤＡＴＡ＝ＴＨ［μｓｅｃ］、ＴＳＣＡＮ≒ＴＨ［μｓｅｃ］である。

図２において、制御信号ＳＴＢと、１データ線に対応した映像デジタルデータＤＡＴＡ（ｘ）、ＤＡＴＡ（ｘ＋１）と、出力スイッチ制御信号と、走査信号Ｙ（ｘ）、Ｙ（ｘ＋１）と、前記１データ線の駆動電圧が示される。制御信号ＳＴＢ及び映像データＤＡＴＡ（ｘ）、ＤＡＴＡ（ｘ＋１）は、図１５と同様である。

制御信号ＳＴＢは、一定周期ＴＤＡＴＡの信号とされ、制御信号ＳＴＢの立ち上がり時刻を順次Ｔ１、Ｔ２、Ｔ３とする。制御信号ＳＴＢのパルス幅は、周期ＴＤＡＴＡより短い任意の値とする。

映像データＤＡＴＡ（ｘ）、ＤＡＴＡ（ｘ＋１）は、データドライバ１０９の前段回路部１１１内のデータラッチより出力されたデータ信号を示しており、制御信号ＳＴＢの立上り時刻Ｔ１，Ｔ２に応じてレベルシフタ２０５へ出力される。

そしてデジタルアナログ変換部で映像データに対応した階調信号に変換され、演算増幅器１１２に入力される。したがって、映像データＤＡＴＡ（ｘ）、ＤＡＴＡ（ｘ＋１）に対応した階調信号は、それぞれほぼ時刻Ｔ１，Ｔ２に対応して演算増幅器１１２より出力される。

また出力スイッチ制御信号は、制御信号ＳＴＢの立ち上がり時刻（Ｔ１、Ｔ２、Ｔ３）から、期間ＴＤはＬＯＷレベルとされ、これにより、出力スイッチ回路１１４の各スイッチ２５０がオフとされる。

なお、期間ＴＤは、演算増幅器１１２の出力信号が目的の階調信号電圧に十分到達する時間を目安に設定される。演算増幅器１１２の出力信号の変化、すなわちスルーレートは、演算増幅器１１２の性能に依存するが、安定な出力が得られるように、十分な位相余裕が確保されているものとする。

また、図２において、制御信号ＳＴＢの立ち上がり時間（Ｔ１、Ｔ２、Ｔ３）から期間ＴＤ後の時間をそれぞれ時間（Ｔａ１２、Ｔａ２３、Ｔａ３４）とする。

出力スイッチ制御信号は、期間ＴＤ終了後の時間（Ｔａ１２、Ｔａ２３、Ｔａ３４）にＨＩＧＨレベルとされ、これにより、出力スイッチ回路１１４の各スイッチ２５０がオンとなり、演算増幅器１１２の出力信号がデータ線近端に供給される。

このとき、演算増幅器１１２の出力信号は、既に目的の階調信号電圧に変化しているので、データ線近端の電圧は瞬時に目的の階調信号電圧に駆動される。

また、走査信号Ｙ（ｘ）、Ｙ（ｘ＋１）は、隣り合う走査線の走査信号を示しており、図１６に示したタイミングチャートにおける走査信号に対して、期間ＴＤだけ、位相を遅らせたタイミングに設定されている。

すなわち、走査信号Ｙ（ｘ）は、時間Ｔａ１２からＴａ２３までＨＩＧＨレベルとされ、それ以外ではＬＯＷレベルとされる。時間Ｔａ１２からＴａ２３では、走査信号Ｙ（ｘ）が駆動された走査線に接続される一列分のＴＦＴがオンとされ、一列分の画素回路の各画素電極に、各データ線に出力された階調信号が供給される。

また走査信号Ｙ（ｘ＋１）は、時間Ｔａ２３からＴａ３４までＨＩＧＨレベルとされ（期間ＴＯＮ）、それ以外ではＬＯＷレベルとされる。時間Ｔａ２３からＴａ３４では、次の一列分の画素回路の各画素電極に、各データ線に出力された階調信号が供給される。

なお、演算増幅器１１２からデータ線への階調電圧信号の供給は、出力スイッチ制御信号がＨＩＧＨレベルの期間に行われる。

したがって、映像データＤＡＴＡ（ｘ）、ＤＡＴＡ（ｘ＋１）に対応した階調信号は、時間Ｔａ１２からＴ２、時間Ｔａ２３からＴ３の期間にそれぞれ演算増幅器１１２からデータ線へ供給される。

時間Ｔ２からＴａ２３、時間Ｔ３からＴａ３４では、演算増幅器１１２からデータ線への供給が遮断されるが、データ線には、映像データＤＡＴＡ（ｘ）、ＤＡＴＡ（ｘ＋１）に対応した階調信号電圧がそれぞれ保持される。したがって、データ線駆動電圧は、時間Ｔａ１２からＴａ２３、時間Ｔａ２３からＴａ３４では、映像データＤＡＴＡ（ｘ）、ＤＡＴＡ（ｘ＋１）に対応した階調信号電圧となる。なお、図２では、映像データＤＡＴＡ（ｘ）、ＤＡＴＡ（ｘ＋１）に対応した階調信号電圧は負極性（−）及び正極性（＋）の階調信号で示している。

また、時間Ｔ２からＴａ２３、時間Ｔ３からＴａ３４では、走査信号Ｙ（ｘ）、Ｙ（ｘ＋１）はＨＩＧＨレベルとされており、データ線に保持された階調信号電圧が、ＴＦＴを介して、画素回路の画素電極に供給される。

大画面、高解像度の表示パネルでは、データ線の配線容量は非常に大きく、一方、１画素回路の容量素子の容量は、それに比べて十分小さい。そのため、時間Ｔ２からＴａ２３、時間Ｔ３からＴａ３４において、データ線から画素電極に階調信号を供給し続けても、保持された階調信号電圧が変化することはなく、一方、画素電極の電圧は、目的の階調信号電圧へ向かって変化し続けることができる。すなわち、データ線から画素電極への階調信号電圧の供給時間は、図１６を参照して説明した従来の駆動方法と同じ時間になっている。

したがって、本実施形態では、図１３を参照して説明した、データ線近端、データ線遠端、画素電極の電圧波形ＷＡ、ＷＢ、ＷＣにおいて、時間Ｔｒが、図２の時間Ｔａ２３に対応し、電圧波形ＷＡのスルーレートを向上させたことと同等の作用を実現することができる。この結果、出力バッファの駆動能力を増加させることなく、階調信号電圧の駆動能力を向上することができ、大画面、高解像度の表示パネルに対しても、高い表示品質を実現する駆動が可能である。

なお、図２の出力スイッチ制御信号をＨＩＧＨレベルとする期間ＴＯＮは、少なくともデータ線遠端の電圧波形ＷＢが目的の階調信号電圧に到達するまでの期間ＴＢを確保する必要がある。

なお、本実施形態では、バッファアンプ（演算増幅器）の出力信号は、階調信号入力変化時から期間ＴＤ内に目的の階調信号電圧に変化すればよい。すなわち、バッファアンプの駆動能力を特別高める必要はなく、バッファアンプの消費電流を増加させる必要がない。また、バッファアンプ（演算増幅器）の消費電流を増加させ駆動能力高めることにより階調信号電圧の駆動能力を向上させる表示装置と比べて、低消費電力化を実現できる。

ここで、本実施の形態において、遅延制御回路１１５による走査信号の遅延は、一般に表示装置の駆動回路で行われる同期調整とは大きく異なる。

一般に行われる表示装置の同期調整は、大きくても水平ブランキング期間（＜１μｓ）内の時間で、各種制御信号のパルス立上り・立下りタイミングを調整するのみである。

これに対し、本発明では、映像データ入力に対する走査信号の位相を、意図的に長く遅延させる（ＴＤ：３〜５μｓ）とともに、走査選択期間（ＴＳＣＡＮ）の後半期間（ＴＤ）では、出力スイッチ１１４をオフとすることにより、
１）出力スイッチをオフからオンに移行するとき、データ線駆動電圧を瞬時に立ち上げ、
２）出力スイッチ１１４がオフする期間には、データ線から画素電極へ電荷供給が行われることで、
画素電極への電荷供給時間不足を解消することができる。

ここで、出力スイッチ１１４をオフする期間と、走査選択期間の遅延時間は、ともに、時間ＴＤを要し、同一の制御信号に基づいている。遅延制御回路１１５と出力スイッチ制御回路１１６には、時間ＴＤを生成するために、同一の制御信号ＧＳＴが入力され、所定の信号を生成する遅延制御回路を有している。

例えば、従来の表示装置で、映像データ入力に対する走査信号をＴＤ[μｓ]遅延させた場合、出力スイッチは、常時オンであるため、走査選択期間の後半期間（ＴＤ[μｓ]）で、次の映像データ入力信号に変化してしまうため、画素電極に誤った階調電圧が供給されてしまうことになる。このため、上記に示した遅延制御は通常不可能となる。

なお、バッファアンプ出力の立上がり時間を短縮する方法は、特許文献１（特開２００１−２２３２８号公報）や特許文献２（特開２００４−６１９７０号公報）に記載されているが、特許文献１は、バッファアンプ入力の前段に、プリチャージコントロール回路を設けた構成において低インピーダンス化を図るものである。本発明は、このような構成は必要としないうえ、プリチャージ電位から所定の階調信号電圧への充放電が不要である。また、特許文献２は、リセット期間の一部（水平走査期間の一部）を用いて、バッファの出力電位を安定させてから、データ線とバッファ出力端を接続するもので、走査線の制御については、何等言及されていない。特許文献２の構成の場合、画素電極への電荷供給時間は、水平期間からリセット期間を差し引いた期間となってしまう。

これに対して、本実施形態においては、出力周期に対して、走査周期を所定の遅延時間だけ遅延させた結果、水平期間の開始時から、瞬時に、データ線近端の駆動電圧を立ち上げることができ、水平期間を有効に利用して、画素電極への電荷供給時間を確保している。

さらに、特許文献１、２には、データ線駆動回路のみの構成・制御が開示されているだけであって、本発明のように、走査線駆動回路とデータ線駆動回路を連動させた制御については、何ら言及されていない。

前記の説明では、便宜上、バッファへの階調信号の入力開始時刻を基準としてとっているが、基準は、制御信号（ＳＴＢ）の立上り又は立下りでも、他の制御信号のどのタイミングであってもよく、階調信号入力と走査信号の位相の相対関係において、階調信号入力に対して走査信号を遅延させることを意味すれば、基準はどれでもよい。

また、液晶の極性反転駆動方式として、ドット反転駆動法を前提に説明したが、ゲートライン反転駆動法でも、フレーム反転駆動法でも、いかなる極性反転駆動方式を用いても、同様の効果を得ることができる。

また、液晶以外の表示素子及びその画素回路を用いた場合であっても同様の効果を得る。

＜第２の実施形態＞
以下、本発明の第２の実施の形態について説明する。図３は、本発明の第２の実施の形態によるアクティブマトリクス型液晶表示装置の構成を示す図である。本実施形態は、図１に示した前記第１の実施の形態とは、バッファアンプ群２０１と、出力スイッチ回路１１４と、前段回路部１１１が相違しており、他の構成は前記第１の実施形態と同一である。以下、前記第１の実施形態との相違点について説明する。

バッファアンプ群２０１は、正極性出力側演算増幅器９０１と、負極性出力側演算増幅器９０２が、１データ線毎に、交互に配置された構成である。

正極性出力側演算増幅器９０１は、液晶パネル１０１の共通電極１１０の電圧Ｖｃｏｍに対し、正極電圧を出力する演算増幅器であり、負極性出力側演算増幅器９０２は、負極の電圧を出力する演算増幅器である。各々の演算増幅器は、ボルテージフォロワ構成とされる。

出力スイッチ回路１１４は、両極性構成とされる演算増幅器（９０１、９０２）の出力端子と液晶パネル１０１の２つのデータ線との間に接続された４つのスイッチＳｐａ、Ｓｐｂ、Ｓｎａ、Ｓｎｂを一組とする複数のスイッチで構成される。Ｓｐａ及びＳｐｂは、Ｐ−ｃｈトランジスタで構成されたスイッチであり、Ｓｎａ及びＳｎｂは、Ｎ−ｃｈトランジスタで構成されたスイッチである。

出力スイッチ制御回路１１６から出力される２つの制御信号CTL1、CTL2に応じて複数のスイッチ（Ｓｐａ、Ｓｐｂ、Ｓｎａ、Ｓｎｂ）は同時にオン、オフ制御される。

このように、正極性用演算増幅器９０１と負極性用演算増幅器９０２を交互に配置して、出力スイッチにて切り替える方法については、例えば、特許文献６、７の記載が参照される。

次に、図４のタイミングチャートを参照して、図３のアクティブマトリクス型液晶表示装置の動作について説明する。ただし、液晶印加電圧の極性反転駆動方式としてドット反転駆動法を用いるものとして説明する。

以下、走査信号を供給する周期を走査周期とし、バッファアンプが階調信号を出力する周期を出力周期とする。１水平期間（１Ｈ）をＴＨ［μｓｅｃ］とし、バッファアンプに入力される階調信号の出力周期の１出力期間をＴＤＡＴＡとし、走査信号によって１つの走査線を選択する１走査選択期間をＴＳＣＡＮとする。それぞれの時間は、ＴＤＡＴＡ＝ＴＨ［μｓｅｃ］、ＴＳＣＡＮ≒ＴＨ［μｓｅｃ］である。

図４に示した記号の説明は、前記第１の実施形態におけるタイミングチャートである図２と同様である。ただし、図４と図２の相違点は、図４において、バッファとデータ線の接続状態と、出力スイッチ制御信号ＣＴＬ１、ＣＴＬ２が示されている点である。

出力スイッチ制御信号ＣＴＬ１とＣＴＬ２は、以下の４相を周期的に繰り返す。

第１の相（図４の時刻Ｔ１からＴａ１２まで）では、時刻Ｔ１でＣＴＬ２がＬＯＷレベルとされ、ＣＴＬ１およびＣＴＬ２の両方がＬＯＷレベルとなる。これにより、スイッチＳｐａ、Ｓｐｂ、Ｓｎａ、Ｓｎｂは全てオフとされる。

第２の相（図４の時刻Ｔａ１２からＴ２まで）では、時刻Ｔａ１２でＣＴＬ１がＨＩＧＨレベルとされ、ＣＴＬ２はＬＯＷレベルのままである。これにより、スイッチＳｐａとスイッチＳｎａがオンとされ、スイッチＳｐｂとスイッチＳｎｂがオフとされる。

第３の相（図４の時刻Ｔ２からＴａ２３まで）では、時刻Ｔ２でＣＴＬ１がＬＯＷレベルとされ、ＣＴＬ１およびＣＴＬ２の両方がＬＯＷレベルとなる。これにより、スイッチＳｐａ、Ｓｐｂ、Ｓｎａ、Ｓｎｂは全てオフとされる。

第４の相（図４の時刻Ｔａ２３からＴ３まで）では、時刻Ｔａ２３でＣＴＬ２がＨＩＧＨレベルとされ、ＣＴＬ１はＬＯＷレベルのままである。これにより、スイッチＳｐｂとスイッチＳｎｂがオンとされ、スイッチＳｐａとスイッチＳｎａがオフとされる。

第１の相から第４の相を周期的に繰り返すことによって、演算増幅器（９０１、９０２）の出力端とデータ線１０２の接続関係が決定される。

第１の相と第３の相では、バッファ（演算増幅器）の出力端子と、対応するデータ線とは、互いに切断された状態である。この期間ＴＤは、演算増幅器（９０１、９０２）の出力信号が、目的の階調信号電圧に十分到達する時間を目安に設定される。

演算増幅器（９０１、９０２）の出力信号の変化、すなわちスルーレートは、演算増幅器（９０１、９０２）の性能に依存するが、安定な出力が得られるように十分な位相余裕が確保されているものとする。

第２の相では、正極性出力側演算増幅器９０１が奇数番目のデータ線（Ｘ（１）、Ｘ（３）、．．．）に接続され、負極性出力側演算増幅器９０２が偶数番目のデータ線（Ｘ（２）、Ｘ（４）、．．．）に接続される。

また、第４の相では、正極性出力側演算増幅器９０１が偶数番目のデータ線（Ｘ（２）、Ｘ（４）、．．．）に接続され、負極性出力側演算増幅器９０２が奇数番目のデータ線（Ｘ（１）、Ｘ（３）、．．．）に接続される。

第２の相の開始時刻（Ｔａ１２）と第４の開始時刻（Ｔａ２３）では、演算増幅器（９０１、９０２）の出力信号は既に目的の階調信号電圧に変化しているので、データ線近端の電圧は瞬時に目的の階調信号電圧に駆動される。

走査信号Ｙ（ｘ）、Ｙ（ｘ＋１）は、隣り合う走査線の信号を示しており、図１６の走査信号に対して、期間ＴＤだけ位相を遅らせたタイミングに設定される。すなわち、走査信号Ｙ（ｘ）は時間Ｔａ１２からＴａ２３までＨＩＧＨレベルとされ、それ以外ではＬＯＷレベルとされる。時間Ｔａ１２からＴａ２３では、走査信号Ｙ（ｘ）が駆動された走査線に接続される一列分のＴＦＴがオンとされ、一列分の画素回路の各画素電極に、各データ線に出力された階調信号が供給される。

また走査信号Ｙ（ｘ＋１）は時間Ｔａ２３からＴａ３４までＨＩＧＨレベルとされ（期間ＴＯＮ）、それ以外ではＬＯＷレベルとされる。時間Ｔａ２３からＴａ３４では、次の一列分の画素回路の各画素電極に、各データ線に出力された階調信号が供給される。

なお、演算増幅器９０１、９０２からデータ線への階調電圧信号の供給は、出力スイッチ制御信号ＣＴＬ１とＣＴＬ２の一方がＨＩＧＨレベルの期間（時間Ｔａ１２からＴ２まで、と、時間Ｔａ２３からＴ３まで）に行なわれる。

したがって、映像データＤＡＴＡ（ｘ）、ＤＡＴＡ（ｘ＋１）は、時間Ｔａ１２からＴ２までと、時間Ｔａ２３からＴ３までの期間にそれぞれ演算増幅器（９０１、９０２）からデータ線へ供給される。

時間Ｔａ１２からＴ２までと、時間Ｔａ２３からＴ３までの期間では、演算増幅器（９０１、９０２）からデータ線への供給が遮断されるが、データ線にはＤＡＴＡ（ｘ）、ＤＡＴＡ（ｘ＋１）に対応した階調信号電圧が保持され、これがデータ線駆動電圧となる。ただし、図４では、映像データＤＡＴＡ（ｘ）、ＤＡＴＡ（ｘ＋１）に対応した階調信号電圧は、正極性(+)及び負極性(-)の階調信号で示している。

また、時間Ｔ２からＴａ２３、時間Ｔ３からＴａ３４では、走査信号Ｙ（ｘ）、Ｙ（ｘ＋１）はＨＩＧＨレベルとされており、データ線に保持された階調信号電圧がＴＦＴを介して画素回路の画素電極に供給される。

大画面、高解像度の表示パネルでは、データ線の配線容量は非常に大きく、一方、１画素回路の容量素子の容量はそれに比べて十分小さい、そのため、時間Ｔ２からＴａ２３、時間Ｔ３からＴａ３４において、データ線から画素電極に階調信号を供給し続けても、保持された階調信号電圧が変化することはなく、一方、画素電極の電圧は目的の階調信号電圧へ向かって変化し続けることができる。

すなわち、データ線から画素電極への階調信号電圧の供給時間は、図１６を参照して説明した従来の駆動方法と同じ時間になっている。

したがって、本実施形態では、図１３に説明したデータ線近端、データ線遠端、画素電極の電圧波形ＷＡ、ＷＢ、ＷＣにおいて、電圧波形ＷＡのスルーレートを向上させたことと同等の作用を実現できる。これにより、高速駆動と低消費電力化を実現できる。

以上のように、本実施形態では、図３に示したように、正極性用演算増幅器９０１と負極性用演算増幅器９０２及びスイッチＳｐａ、Ｓｐｂ，Ｓｎａ、Ｓｎｂを持つ構成であっても、遅延制御回路１１５と出力スイッチ制御回路１１６を連動させ、図４に示したように出力周期に対して走査周期を所定時間だけ遅らせることで、図１の前記第１の実施形態と同様の作用効果を得ることができる。

なお、図３において、スイッチ回路１１４をデータ線との接続点にノイズ補償回路を設けてもよいことはもちろんである。

＜第３の実施形態＞
以下、本発明の第３の実施の形態について構成を説明する。図５は、本発明の第３の実施の形態によるアクティブマトリクス型液晶表示装置の構成を示す図である。図５を参照すると、本実施形態と、図１に示した前記第１の実施の形態との相違点は、バッファアンプ２０１に、オフセットキャンセル機能を有する演算増幅器を用いている点である。

図５の構成で用いられているオフセットキャンセル機能付き演算増幅器として、例えば図７に示すような構成が用いられる。図７は、特許文献９（特開平９−２４４５９０号公報）に開示されている演算増幅器の構成を示す図である。なお、オフセットキャンセル機能付き演算増幅器であれば他の構成を用いた場合も同様である。また、液晶パネル１０１の構成は図１と同様であるため、本実施の形態の説明では省略し、１出力分のみ切り出した構成を示す。

図７を参照すると、オフセットキャンセル機能を有する増幅器は、演算増幅器１１２と、オフセット補正回路４０４を有しており、オフセット補正回路４０４は、オフセット検出用容量Ｃｏｆｆと、制御信号Ｓ０１〜Ｓ０３で制御されるスイッチ４０１〜４０３を有している。演算増幅器１１２の入力電圧ＶＩＮは、演算増幅器１１２の非反転入力端子（＋）に入力される。演算増幅器１１２の出力電圧ＶＯＵＴは、外部に出力される。

演算増幅器１１２の非反転入力端子（＋）と演算増幅器１１２の出力端子の間には、スイッチ４０２及び４０３が直列に接続される。スイッチ４０２とスイッチ４０３との接続点と演算増幅器１１２の反転入力端子（ー）との間には、オフセット検出用容量Ｃｏｆｆが接続される。また、演算増幅器１１２の反転入力端子（−）と演算増幅器１１２の出力端子の間には、スイッチ４０１が接続される。

次に、図７を参照して説明したオフセットキャンセル機能を有する増幅器の動作を、図８のタイムミングチャートを用いて説明する。図８において、記号Ｓ０１は、図７のスイッチ４０１に対応し、記号Ｓ０２は、スイッチ４０２に対応し、記号Ｓ０３はスイッチ４０３に対応する。

まず、期間Ｔ０１において、スイッチＳ０１、およびスイッチＳ０３をともにオン状態とし、スイッチＳ０２をオフ状態とする。これにより、図７の容量Ｃｏｆｆの両端が短絡されて同電位となる。また、図７のスイッチＳ０１とスイッチＳ０２をともにオン状態とすることにより、容量Ｃｏｆｆの両端の電位は、ともに、演算増幅器１１２の出力Ｖｏｕｔによって変化し、オフセット電圧Ｖｏｆｆを含んだ値、Ｖｉｎ＋Ｖｏｆｆとなる（リセット期間）。

期間Ｔ０２において、スイッチＳ０１をオン状態のままで、スイッチＳ０３をオフ状態とし、その後、スイッチＳ０２をオン状態にする。これにより、容量Ｃｏｆｆの一端は、入力端に接続され、その電位は、ＶｏｕｔからＶｉｎに変化する。

スイッチＳ０１がオン状態であることから、容量Ｃｏｆｆの他端の電位は、出力電圧Ｖｏｕｔを維持したままである。したがって、容量Ｃｏｆｆに印加される電圧は、
Ｖｏｕｔ−Ｖｉｎ＝Ｖｉｎ＋Ｖｏｆｆ−Ｖｉｎ
＝Ｖｏｆｆ
となり、容量Ｃｏｆｆに、オフセット電圧Ｖｏｆｆに相当する電荷が充電される（オフセット検出期間）。

期間Ｔ０３において、スイッチＳ０１及びスイッチＳ０２をともにオフ状態とし、その後、スイッチＳ０３をオン状態にする。スイッチＳ０１及びスイッチＳ０２をともにオフ状態とすることにより、容量Ｃｏｆｆが演算増幅器１１２の反転入力端子及び出力端子間に直接接続され、容量Ｃｏｆｆにオフセット電圧Ｖｏｆｆが保持される。

スイッチＳ０３をオン状態とすることにより、演算増幅器１１２の反転入力端子に出力端子の電位を基準としてオフセット電圧Ｖｏｆｆが重畳して印加される。この結果、出力電圧Ｖｏｕｔは、
Ｖｏｕｔ＝Ｖｉｎ＋Ｖｏｆｆ−Ｖｏｆｆ
＝Ｖｉｎ
となるため、オフセット電圧が相殺され、高精度な電圧を出力することができる（補正出力駆動期間）。

以上のようなオフセットキャンセルアンプは、上記特許文献９に開示されている。リセット期間とオフセット検出期間が、オフセットキャンセルの準備期間となる。

上記のオフセットキャンセル動作では、リセット期間（Ｔ０１）が設けられているが、リセット期間は省略してもよい。ただし、リセット期間をもうけた場合、オフセットキャンセルアンプの容量Ｃｏｆｆの両端電位を等しくして、リセットするので、オフセット電圧の充電（放電）期間を短くでき、オフセットキャンセルアンプの入力容量を小さくできる。

したがって、リセット期間をもうける手段は、入力電源の電荷供給能力が小さい場合に有効な手段である。

次に、図７に示したオフセットキャンセルアンプを用いた本実施形態（図５参照）の動作及び作用について説明する。図５は、オフセットキャンセル機能を有する増幅器を用いた本実施形態において、１出力分を切り出したデータドライバの構成を示す図である。

図５において、図７のオフセットキャンセル機能を有する増幅器がバッファアンプ２０１を構成しており、バッファアンプ２０１の入力端ＶＩＮは前段回路部１１１の出力に接続され、バッファアンプの出力端ＶＯＵＴは出力スイッチ回路１１４の入力に接続され、出力スイッチ回路１１４の出力はデータ線に接続される。

また、オフセットキャンセル制御信号発生回路４１０によって生成される制御信号がバッファアンプ２０１に入力され、スイッチＳ０１〜Ｓ０３のオンオフが制御される。ここで、オフセットキャンセル制御信号発生回路４１０は、データドライバ内で発生させてもよいし、外部の制御回路で発生された信号をバッファアンプ２０１に入力してもよい。

出力スイッチ回路１１４は、スイッチ２５０とスイッチノイズ補償回路２５１から構成され、出力スイッチ制御回路１１６から発生されるそれぞれの制御信号に基づいて動作の制御が行なわれる。詳細は、前述した第１の実施形態と同一である。図５のデータドライバを含む液晶表示装置を駆動する動作タイミングは、図２に示したものと同様の動作タイミングとされる。

１Ｈの時間ＴＨ、スイッチをオフする時間ＴＤ、制御タイミングＴ１〜Ｔ３等の具体的数値は、図１の液晶パネル１０１に依存して駆動可能な範囲で決定される。

本発明の第３の実施の形態においては、オフセットキャンセル動作を行うので、図２の液晶表示装置のタイミングチャート図の出力スイッチ制御信号のタイミングと、オフセットキャンセル制御信号のスイッチのタイミングを合わせて示したタイミングチャートを、図６に示す。

図６における時刻Ｔ２、Ｔａ２３、Ｔ３、Ｔａ３４、Ｔ４は、図２における同一記号の時刻と同一の意味である。以下、図６のタイミングチャート図を参照して、本実施形態の動作を説明する。

時刻Ｔ２から時刻Ｔａ２３の期間（期間ＴＤ）、出力スイッチ２５０は、オフ状態となり、データ線は、出力スイッチ２５０がオフする直前の階調信号電圧を保持している。このとき、バッファアンプ２０１内のオフセット補正回路４０４は、期間Ｔ０１では、容量Ｃｏｆｆの両端の電位を同じくしてリセットし、期間Ｔ０２では、容量Ｃｏｆｆの両端にオフセット電圧Ｖｏｆｆを充電する。

この期間Ｔ０２では、出力スイッチ２５０はオフされた状態であるため、バッファアンプ２０１とデータ線は独立した動作を行なう。すなわち、バッファアンプ２０１では、映像データＤＡＴＡ（ｘ＋１）に対応した階調信号に基づいて演算増幅器１１２のトランジスタ特性のバラツキ等に起因したオフセットを検出する動作を行なうが、一方で、データ線は、映像データＤＡＴＡ（ｘ）に対応した階調信号が保持されており、その階調信号電圧によって画素へ電荷供給を行なう。

時刻Ｔａ２３から時刻Ｔ３の期間（Ｔ０３）、出力スイッチ２５０はオン状態となり、データ線の負荷近端の電圧はバッファアンプ２０１の出力端電圧に従って瞬時に変化する。このとき、データ線に出力される電圧は、バッファアンプ２０１内のオフセット補正回路４０４によってオフセット電圧が補償された映像データＤＡＴＡ（ｘ＋１）に対応した階調信号電圧が出力される。

時刻Ｔ３からＴａ３４の期間、出力スイッチ２５０はオフ状態となり、オフセット電圧が補償された映像データＤＡＴＡ（ｘ＋１）に対応した階調信号電圧が、データ線に保持される。この期間、データ線で保持されている電圧によって、画素への電荷供給が行なわれる。

時刻Ｔａ２３から時刻Ｔａ３４の期間が１走査選択期間（ＴＳＣＡＮ）に相当する。

前記のように、本発明では、オフセットキャンセル機能を有する増幅器を用いることができる。本実施形態によれば、図１の前記第１の実施形態と同等の効果を実現でき、高い出力精度を実現できる。

特に、本実施の形態においては、オフセットの準備期間（リセット期間やオフセット検出期間）を、出力スイッチのオフ期間と重複する期間とすることによって、オフセット準備期間に起因した画素電極への電荷供給時間の不足を解消することができる。

従来の制御では、準備期間の分、データ線駆動期間を短縮する必要があり、その結果、画素への電荷供給時間が不足してしまう。

本発明において、オフセットキャンセル機能を有する増幅器は、オフセットを補償する機能を有する回路であれば、同様の制御で、同一の効果を得ることができる。

＜第４の実施形態＞
以下、本発明の第４の実施の形態について構成を説明する。図９は、本発明の第４の実施形態に係る、画素に階調信号電圧を供給して有機ＥＬ素子の発光を制御する電圧駆動型のアクティブマトリクス型有機ＥＬ（ElectroLuminescence）表示装置である。

図１１は、有機ＥＬの１画素回路を示した図である。図１１を参照すると、この画素回路は、走査線１０３とデータ線１０２の交点に位置し、スイッチング用トランジスタ５０４と、保持容量５０３と、駆動用トランジスタ５０２と、ＥＬ素子５０１とを備えて構成されている。

スイッチング用トランジスタ５０４は、データ線１０２から供給される階調信号を表示素子に供給すべく、スイッチング用トランジスタ５０４のドレインがデータ線１０２に接続され、スイッチング用トランジスタ５０４のソースが駆動用トランジスタ５０２に接続され、スイッチング用トランジスタ５０４のゲートが走査線１０３に接続される。

駆動用トランジスタ５０２は、電源ＶＤＤとスイッチング用トランジスタ５０４のソースとの間に接続された保持容量５０３に保持された電圧によって駆動されるべく、駆動用トランジスタ５０２のソースは電源ＶＤＤに接続され、駆動用トランジスタ５０２のドレインはＥＬ素子５０１の一端に接続され、駆動用トランジスタ５０２のゲートはスイッチング用トランジスタ５０４のソースに接続される。

ＥＬ素子５０１は、駆動用トランジスタ５０２によって流される電流に応じて発光の輝度を変化させるべく、ＥＬ素子５０１の一端が駆動用トランジスタ５０２のドレインに接続され、ＥＬ素子５０１の他端がＶＳＳの固定電位に接続される。

図１１に示した有機ＥＬの画素回路の動作を説明する。走査線１０３をHIGHレベルとすることによって、スイッチング用トランジスタ５０４をオンにして、データ線１０２の電圧を保持容量５０３に印加し、駆動用トランジスタ５０２をオンにする。

ＥＬ素子５０１には、駆動用トランジスタ５０２のゲート・ソース電圧によって決まる導電率に応じた電流が流れる。すなわち、データ線１０２の電圧によって中間調表示の制御をトランジスタの特性を用いてアナログ的に行なっている。

図９を参照すると、本発明の第４の実施形態の有機ＥＬ表示装置は、ゲートドライバ１０８と、遅延制御回路１１５と、データドライバ１０９と、出力スイッチ制御回路１１６と、ＥＬ表示パネル５０１と、表示コントローラ（制御回路）１２０を有する。各ブロックの接続関係は、図１に示した構成と同様である。

図１０は、図９の駆動信号波形を示すタイミングチャート図である。図１０は、図２と同様の動作タイミングである。出力スイッチ制御回路１１６で生成された出力スイッチ制御信号に基づいて、出力スイッチ回路１１４を動作させて、バッファアンプ２０１への階調信号入力が変化する時刻からＴＤ［μｓｅｃ］の期間、出力スイッチ１１４をオフさせる。それ以外の期間では出力スイッチ１１４をオンする。出力スイッチ制御信号によって出力スイッチ１１４をオフする期間、バッファアンプ２０１の演算増幅器とデータ線は遮断された状態となり、それ以外の期間では、バッファアンプ２０１の出力端子と対応するデータ線とが接続された状態となる。

また、有機ＥＬ表示装置においては極性反転駆動が行われず、且つ、電流駆動の表示素子としてＥＬ素子を用いるので、図１２に示されたデータ線駆動電圧は、極性がなく階調に対して１対１に対応する電圧である。

前記データ線駆動電圧が保持容量に印加され、図１１の駆動用トランジスタ５０２のゲートに信号が印加されることで、ＥＬ素子に流れる電流を制御して所望の輝度を得る。

前記に説明したように、本実施形態では、従来の演算増幅器を用いたバッファアンプに出力スイッチ回路１１４を設け、走査信号の位相制御と出力スイッチ回路１１４の制御によって、高速駆動を実現し、画素回路の保持容量へ電荷供給不足を抑制することができる。

また、画素への電荷供給不足抑制の方策として、高スルーレート化を特に行なわないので、低消費電力化を図ることができる。

さらに、出力スイッチ回路１１４に、スイッチノイズ補償回路を含んでいるので、スイッチをオフする時のチャネル電荷注入やクロックフィードスルーによるノイズを除去して、ノイズの影響なくデータ線に階調信号電圧を保持することができる。

本実施形態において、画素回路の構成は、階調信号電圧を保持する容量を持ち、その容量で保持する電圧の大きさによって、有機ＥＬ素子の発光を制御する電圧駆動型のものであれば、他の構成であってもよい。

前述した従来の技術では、特に液晶表示装置や有機ＥＬ表示装置について説明したが、それに限るものではなく、走査線、データ線及びその交差位置に画素表示素子群（表示素子、ＴＦＴ）を備えたものであって、それらを駆動する回路を備える表示装置であれば、同様の効果を得ることができる。

＜第１の実施例＞
本発明の実施の形態について図面を用いて構成と効果を詳細に説明する。第１の本発明の実施の例として、液晶表示装置の構成例を挙げ、具体的数値とともに本発明の効果を説明する。液晶表示装置の構成は図１と同様とし、液晶パネルの解像度をＸＧＡ（eXtended Graphics Array、縦７６８、横１０２４）に準拠するものとし、フレーム周波数を６０Ｈｚとして話を進める。したがって、走査線の総数は７６８本（Ｙ（Ｍ）のＭが７６８）、データ線の総数はＲＧＢ（赤緑青）の各々必要で３０７２本（Ｘ（Ｎ）のＮが３０７２）である。また、出力スイッチ回路１１４には、スイッチノイズ補償（トランジスタ）回路を備えているものとする。ここで、１水平期間（１Ｈ）はおよそ２０μｓとなる（ＴＨ＝２０μｓ）。実際の大型パネルでは、１Ｈは１０〜２０μｓ程度である。

本実施例の駆動信号のタイミングチャート図は、図２と同様とする。ただし、出力スイッチをオフする期間を５μｓとする（ＴＤ＝５μｓ）。本実施例として、データ線負荷を、６０ｐＦ、６０ｋΩと想定する。

図１２は、本実施例のシミュレーション結果を示す図であり、本発明の効果を具体的に示すためのものである。図１２（ａ）は、データ線駆動電圧の負荷近端の波形を示しており、図１２（ｂ）は、データ線駆動電圧の負荷遠端の波形を示している。

図１２（ａ）において、波形２Ａは、本発明における演算増幅器の出力電圧であり、波形２Ｂは、本発明における負荷近端のデータ線駆動電圧である。波形１Ｂは、本発明の比較例として、従来の駆動法によって駆動した場合の負荷近端のデータ線駆動電圧を示している。

図１２（ｂ）において、波形２Ｃは、本発明における負荷遠端のデータ線駆動電圧である。波形１Ｃは、本発明の比較例として、従来の駆動法によって駆動した場合の負荷遠端のデータ線駆動電圧を示している。

図１２（ａ）及び図１２（ｂ）において、時刻Ｔ２、Ｔａ２３、Ｔ３，Ｔａ３４は、図２と同一箇所のタイミングを指しているものとする。ただし、図１２（ａ）及び図１２（ｂ）では、従来の駆動法におけるデータ線駆動電圧波形１Ｂ、１Ｃを便宜上、時間ＴＤだけ遅らせた波形を示している。

即ち、本来は、従来波形１Ｂ、１Ｃは、時刻Ｔ２で立上がり、時刻Ｔ３で立ち下がるが、本発明との比較（波形２Ｂと波形１Ｂの比較、及び波形２Ｃと波形１Ｃの比較）のため、１走査選択期間の開始時刻を一致させて表示している。

以下、図２及び図１２を参照して、タイミングを順に追って説明する。

図２において、時刻Ｔ２、Ｔ３は、バッファアンプ２０１への階調信号入力が変化する時刻であり、時刻Ｔａ２３、Ｔａ３４は、走査信号が次の走査線の選択に切り替わる時刻（１水平期間の開始のタイミング）である。

図２において、時刻Ｔ２からＴａ２３では、出力スイッチ回路１１４はオフとなっている。このとき、バッファアンプ２０１の各演算増幅器１１２の出力端は、前段回路１１１から出力された電圧信号に応じて、出力電位を変化させる。

一方、データ線駆動電圧波形２Ｂ（図１７の端子ＮＮ１の電圧）は、バッファアンプ２０１とデータ線が遮断された状態にあるため、出力スイッチ回路１１４がオフする直前の電圧（３Ｖ）を保持している。

時刻Ｔａ２３からＴ３では、出力スイッチ回路１１４のスイッチ２５０がオンとなる。このとき、波形２Ｂは、瞬時に次の電圧（７Ｖ）に変化する。これは、波形２Ａに示されるように、時刻Ｔａ２３で演算増幅器１１２の出力電圧が一定電圧（７Ｖ）に安定しており、スイッチ２５０がオンすると同時に、負荷近端とバッファアンプ２０１の出力端子が接続されるためである。一方、従来の駆動法におけるデータ線駆動電圧波形１Ｂは、演算増幅器のスルーレートに従って緩やかに電圧が変化する。

時刻Ｔ３からＴａ３４では、出力スイッチ回路１１４がオフとなる。このとき、データ線駆動電圧波形２Ｂは、出力スイッチ回路１１４がオフする直前の電圧（７Ｖ）を保持している。また、この期間、走査信号によって選択されたＴＦＴがオン状態となっており、データ線に保持された電荷によって、画素への電荷供給が継続される。データ線駆動電圧波形がほとんど変化しないのは、データ線負荷の容量が十分に大きいためである。

このため、出力スイッチ回路１１４をオフとしても、画素への電荷供給期間（走査信号Ｈの期間）は、従来技術と同等である。

図１２（ａ）の波形２Ｂと波形１Ｂを比較すれば、本発明の効果は一目瞭然である。

負荷近端のデータ線駆動電圧は、本発明による駆動によって、瞬時に所望の電圧に変化し、高速駆動を実現できることを示している。

また、負荷遠端のデータ線駆動電圧は、負荷近端の電圧に従って電荷の緩和により変化するので、図１２（ｂ）の波形２Ｃと波形１Ｃを比較して明らかなように、負荷遠端においても当然、駆動速度は改善されている。

前記の説明のとおり、走査信号の位相制御と出力スイッチの制御によって、負荷近端の電圧を瞬時的に変化させることによって、高速駆動を実現し、画素への電荷供給不足を抑制する。

また、本発明によれば、画素への電荷供給不足抑制の方策として、アンプの消費電流増加による高スルーレート化を特に行なわなくてもよいので、同等のスルーレートの従来方式に対しては、低消費電力化を図ることができる。

さらに、出力スイッチ回路１１４に、スイッチノイズ補償回路２５１を含む構成としたことで、出力スイッチ回路１１４のスイッチ２５０をオフする時のチャネル電荷注入やクロックフィードスルーによるノイズを除去して、ノイズの影響なく、データ線に階調信号電圧を保持することができる。

以上、本発明の実施の形態、及び、具体的な実施の例について説明した。なお、本発明は、上記の実施の形態の構成に限定されるものではなく、本発明の範囲内で当業者であればなし得るであろう各種変形や修正を含むことは勿論である。

本発明の第１の実施の形態のアクティブマトリクス型表示装置の概略構成を示す図である。 本発明の第１の実施の形態のアクティブマトリクス型表示装置の駆動方法を示すタイミングチャート図である。 本発明の第２の実施の形態のアクティブマトリクス型表示装置の概略構成を示す図である。 本発明の第２の実施の形態のマトリクス型表示装置の駆動方法を示すタイミングチャート図である。 本発明の第３の実施の形態として、オフセットキャンセル機能を有する増幅器を用いたアクティブマトリクス型表示装置の概略構成を示す図である。 図２の駆動方法を示すタイミングチャート図である。 オフセットキャンセル機能付きの演算増幅器の構成例を示す図である。 図８の駆動方法を示すタイミングチャート図である。 本発明の第４の実施の形態として、図１２の画素回路を図１の表示装置に適用した場合の有機ＥＬ表示装置である。 図９の駆動方法を示すタイミングチャート図である。 有機ＥＬ素子を用いた画素回路の構成を示す図である。 本発明の第１の実施例の駆動法によって得られた負荷近端と負荷遠端のデータ線駆動電圧の波形である。 画素への電荷供給を示す駆動波形の概略図である。 従来のアクティブマトリクス型液晶表示装置の概略構成図である。 従来のアクティブマトリクス型液晶表示装置のデータドライバの概略構成図である。 従来のアクティブマトリクス型液晶表示装置の駆動方法を示すタイミングチャート図である。 データ線の等価回路を示す図である。 特許文献１（特開２００１−２２３２８号公報）に記載のデータドライバの構成を示すブロック図である。 特許文献２（特開２００４−６１９７０号公報）に記載の有機ＥＬ表示パネルの各部の制御を示すタイミングチャート図である。

符号の説明

１０１ 表示部、液晶パネル
１０２ データ線
１０３ 走査線
１０４ 画素回路
１０５ ＴＦＴ
１０６ 液晶表示素子
１０７ 蓄積容量
１０８ ゲートドライバ
１０９ データドライバ
１１０ 共通電極
１１１ 前段回路部
１１２ 演算増幅器
１１３ データ線等価回路
１１４ 出力スイッチ回路
１１５ 遅延制御回路
１１６ 出力スイッチ制御回路
１１７ 画素電極
１２０ 表示コントローラ
２０１ バッファアンプ
２０２ デジタルアナログ変換回路、Ｄ／Ａ変換回路
２０４ 階調電圧発生回路
２０５ レベルシフタ
２０６ データラッチ
２０７ データレジスタ
２０８ シフトレジスタ
２５０ スイッチ
２５１ スイッチノイズ補償回路
３０１、３０２ 浮遊電流源
３１１ Ｎ−ｃｈ差動対
３１２ Ｐ−ｃｈ差動対
４０１、４０２、４０３ スイッチ
４０４ オフセット補正回路
４１０ オフセットキャンセル制御信号発生回路
５０１ ＥＬ素子
５０２ 駆動用トランジスタ
５０３ 保持容量
５０４ スイッチング用トランジスタ
５１０ ＥＬ表示パネル
８０１、ＮＮ１ 負荷近端
８０２、ＦＦ１ 負荷遠端
８１０ データドライバ出力端子
９０１ 正極性出力側演算増幅器
９０２ 負極性出力側演算増幅器
Ｔ０１ リセット期間
Ｔ０２ オフセット検出期間
Ｔ０３ 補正出力駆動期間
ＴＤ 出力スイッチオフ期間
ＴＯＮ 出力スイッチオン期間
ＴＤＡＴＡ １出力期間
ＴＳＣＡＮ １走査選択期間
ＴＡ 負荷近端の立上り遅延時間
ＴＢ 負荷遠端の立上り遅延時間
ＴＣ 画素電極電圧の立上り遅延時間
ＷＡ 負荷近端のデータ線駆動電圧
ＷＢ 負荷遠端のデータ線駆動電圧
ＷＣ 負荷遠端の画素電極保持電圧
ＴＨ １水平期間（１Ｈ）
ＭＰ１、ＭＰ２、ＭＰ３、ＭＰ４、ＭＰ５、ＭＰ６、ＭＰ７ Ｐ−ｃｈトランジスタ
ＭＮ１、ＭＮ２、ＭＮ３、ＭＮ４、ＭＮ５、ＭＮ６、ＭＮ７ Ｎ−ｃｈトランジスタ
ＣＣ１、ＣＣ２ 位相補償容量
Ｉ０１、Ｉ０２ 定電流源
ＶＢＩＡＳ１、ＶＢＩＡＳ２ バイアス電圧
Ｃｏｆｆ オフセット検出用容量
Ｓｐａ、Ｓｐｂ；Ｐ−ｃｈトランジスタスイッチ
Ｓｎａ、Ｓｎｂ；Ｎ−ｃｈトランジスタスイッチ
ＣＴＬ１、ＣＴＬ２；出力スイッチ制御信号

Claims (21)

1. 交差状に配設された複数本のデータ線と複数本の走査線と、前記複数本のデータ線と前記複数本の走査線の交差部にマトリクス状に配置された複数の画素電極と、前記複数の画素電極のそれぞれに対応して、ドレイン及びソースの一方が対応する前記画素電極に接続され、前記ドレイン及びソースの他方が対応する前記データ線に接続され、ゲートが対応する前記走査線に接続されている、複数の薄膜トランジスタ（ＴＦＴ）と、を有する表示部と、
   前記複数の走査線に対して所定の走査周期で走査信号をそれぞれ供給するゲートドライバと、
   映像データに対応した階調信号を所定の出力周期で順次増幅出力する複数のバッファアンプと、前記複数のバッファアンプの出力端と前記複数本のデータ線の一端との間に接続される複数の出力スイッチ回路と、を備えたデータドライバと、
   前記所定の出力周期に対し、前記所定の走査周期を所定の遅延期間だけ遅らせるように前記ゲートドライバを制御する遅延制御回路と、
   前記所定の遅延期間に、前記複数の出力スイッチ回路をオフ状態に制御する出力スイッチ制御回路と、
   前記映像データ、及び、前記ゲートドライバ、前記データドライバ、前記遅延制御回路、及び前記出力スイッチ制御回路をそれぞれ制御する表示コントローラと、
   を備え、
   前記所定の出力周期の１出力期間が、前記複数のバッファアンプが活性とされた状態で、前記出力スイッチ制御回路により前記複数の出力スイッチ回路がオフとされる第１期間と、
   前記複数のバッファアンプが活性とされた状態で、前記出力スイッチ制御回路により前記複数の出力スイッチ回路がオンとされる第２期間と、を備え、
   前記複数本のデータ線の電圧を前記画素電極に供給する１走査選択期間が、前記出力周期の前記第２期間の開始から始まり、前記出力周期の次の１出力期間の前記第１期間の開始時点を越えて延在され、前記次の１出力期間の前記第１期間の終了時の前に終了する、ことを特徴とするアクティブマトリクス型表示装置。
2. 前記複数の出力スイッチ回路が接続された前記複数本のデータ線の一端にそれぞれ接続される複数のスイッチノイズ補償回路を備えたこと特徴とする請求項１記載のアクティブマトリクス型表示装置。
3. 前記出力スイッチ回路が、制御端に前記出力スイッチ制御回路から出力される第１制御信号が入力され、ドレインとソースが前記バッファアンプの出力端と前記データ線の一端との間に接続された第１のトランジスタを備え、
   前記スイッチノイズ補償回路が、制御端に前記第１制御信号の反転信号が入力され、ドレインとソースが前記データ線の一端に共通接続された、前記第１のトランジスタと同一導電型の第２のトランジスタを備えることを特徴とする請求項２記載のアクティブマトリクス型表示装置。
4. 前記複数のバッファアンプがオフセットキャンセル機能を有し、オフセット値を検出し、補正出力可能な状態とするまでの準備期間を、前記第１期間と重複させたことを特徴とする請求項１記載のアクティブマトリクス型表示装置。
5. 前記複数本のデータ線が、第１のデータ線と、前記第１のデータ線の相隣る第２のデータ線を含み、
   前記複数のバッファアンプが、前記第１、第２のバッファアンプを含み、
   前記第１のバッファアンプと、前記第１及び第２のデータ線との間に第１、第２のスイッチを備え、
   前記第２のバッファアンプと、前記第１及び第２のデータ線との間に第３、第４のスイッチを備え、
   前記所定の出力周期の１出力期間に、前記第２及び第３のスイッチはオフとされ、前記第１及び第４のスイッチが前記１出力期間の開始から前記所定の遅延期間オフとされた後にオンとされる制御がなされ、前記１出力期間の次の出力期間では、前記第１及び第４のスイッチはオフとされ、前記第２及び第３のスイッチが前記次の出力期間の開始から前記所定の遅延期間オフとされた後にオンとされる制御がなされる、ことを特徴とする請求項１記載のアクティブマトリクス型表示装置。
6. 前記複数のバッファアンプ及び前記複数の出力スイッチ回路が、前記表示部に配設された全てのデータ線と少なくとも同数設けられ、前記全てのデータ線を同時に駆動することを特徴とする請求項１記載のアクティブマトリクス型表示装置。
7. 前記データドライバが、前記映像データをデジタル信号で入力し前記階調信号を前記バッファアンプに出力するデジタルアナログ変換部を備えた請求項１乃至６のいずれか１項に記載のアクティブマトリクス型表示装置。
8. 前記１走査選択期間は、前記複数本の走査線の一つが前記ゲートドライバで選択され、選択された走査線に接続される前記薄膜トランジスタ（ＴＦＴ）を介して、前記複数本のデータ線の電圧を前記画素電極に供給する期間である、ことを特徴とする請求項１乃至７のいずれか一に記載のアクティブマトリクス型表示装置。
9. 前記表示部の表示素子が液晶表示素子であることを特徴とする請求項１乃至８のいずれか一に記載のアクティブマトリクス型表示装置。
10. 前記表示部の表示素子が有機ＥＬ（Electro Luminescence）素子であることを特徴とする請求項１乃至８のいずれか一に記載のアクティブマトリクス型表示装置。
11. アナログ基準電圧よりなる複数の階調電圧を生成する階調電圧発生回路と、
    前記複数の階調電圧及び出力数に対応したデジタル信号の映像データを入力し、前記複数の階調電圧の中から前記映像データに応じた階調電圧を選択し、階調信号として出力する複数のデジタルアナログ変換部と、
    前記複数のデジタルアナログ変換部から出力された前記階調信号を所定の出力周期で順次増幅出力する増幅出力する複数のバッファアンプと、
    前記複数のバッファアンプの出力端とドライバ出力端子間にそれぞれ接続され、出力スイッチ制御回路によりオン、オフ制御される複数の出力スイッチ回路と、
    前記ドライバ出力端子にそれぞれ接続される複数のスイッチノイズ補償回路と、
    前記所定の出力周期に対し、前記所定の走査周期を所定の遅延期間だけ遅らせるようにゲートドライバを制御する遅延制御回路による、前記所定の遅延期間に、前記複数の出力スイッチ回路をオフ状態に制御する出力スイッチ制御回路と、
    を備え、
    前記所定の出力周期の１出力期間が、
    前記複数のバッファアンプが活性とされた状態で、前記出力スイッチ制御回路により前記複数の出力スイッチ回路がオフとされる第１期間と、
    前記複数のバッファアンプが活性とされた状態で、前記出力スイッチ制御回路により前記複数の出力スイッチ回路がオンとされる第２期間と、
    を備え、
    前記複数本のデータ線の電圧を画素電極に供給する１走査選択期間が、前記出力周期の前記第２期間の開始から始まり、前記出力周期の次の１出力期間の前記第１期間の開始時点を越えて延在され、前記次の１出力期間の前記第１期間の終了時の前に終了する、ことを特徴とする表示装置のデータドライバ。
12. 前記複数のデジタルアナログ変換部の前段回路として、
    第１制御信号を入力し、前記第１制御信号に応じたパルス信号を順次シフトしたシフトパルスを出力するシフトレジスタと、
    第２制御信号及び前記映像データを入力し、前記シフトパルスごとに前記映像データを分配するデータレジスタと、
    前記分配された映像データを一時的に保持し、前記第２制御信号に応じて前記複数のデジタルアナログ変換部出力するデータラッチと、
    前記データラッチの出力データをレベル変換するレベルシフタと、
    を更に備えたことを特徴とする請求項１１記載の表示装置のデータドライバ。
13. 前記出力スイッチ回路が、制御端に前記出力スイッチ制御回路から出力される第３制御信号が入力され、ドレインとソースが前記バッファアンプの出力端と前記ドライバ出力端子の一端との間に接続された第１のトランジスタを備え、
    前記スイッチノイズ補償回路が、制御端に前記第３制御信号の反転信号が入力され、ドレインとソースが前記ドライバ出力端子の一端に共通接続された、前記第１のトランジスタと同一導電型の第２のトランジスタを備えることを特徴とする請求項１１記載の表示装置のデータドライバ。
14. 入力信号に応じて複数の信号線を駆動する複数のバッファアンプを備え、走査信号で選択された画素に前記信号線からの信号を供給する表示装置において、
    前記バッファアンプの出力端と前記信号線との間にスイッチを備え、
    前記画素に前記バッファアンプの出力信号を供給する所定の出力周期の１出力期間が第１から第３期間を備え、
    前記スイッチを前記第１、第２、第３期間のそれぞれでオフ、オン、オフに制御するとともに、前記走査信号を前記第２、第３期間とも活性化する制御を行う制御回路を備え、
    前記第１期間に、前記バッファアンプの出力が前記入力信号に応じたレベルに達せられ、前記第２期間に、前記バッファアンプの出力による前記信号線の駆動が行われ、前記第２及び第３期間に、前記信号線に保持された電荷が画素へ供給され、
    前記制御回路が、
    前記バッファアンプの出力のタイミングを制御する第１制御回路と、
    前記スイッチをオン・オフ制御する信号を生成する第２制御回路と、
    前記走査信号を出力する走査回路に、前記走査信号を活性化させるタイミングを制御する信号を生成して前記走査回路に供給する第３制御回路と、
    を備え、
    複数本の信号線の電圧を、前記画素に供給する１走査選択期間が、前記出力周期の前記第２期間の開始から始まり、前記出力周期の次の１出力期間の前記第１期間の開始時点を越えて延在され、前記次の１出力期間の前記第１期間の終了時の前に終了する、ことを特徴とする表示装置。
15. 前記スイッチがオフの前記第１期間に、前記バッファアンプは、入力端より前記入力信号を入力し、前記入力信号に応じたレベルの出力信号を前記出力端へ出力する、ことを特徴とする請求項１４記載の表示装置。
16. 前記スイッチがオフの前記第３期間に、前記バッファアンプは、入力端より前記入力信号の次の入力信号を入力し、前記次の入力信号に応じたレベルの出力信号を前記出力端へ出力する、ことを特徴とする請求項１４記載の表示装置。
17. 前記バッファアンプと前記信号線との接続点に、ノイズ補償回路を備えている、ことを特徴とする請求項１４記載の表示装置。
18. 交差状に配設された複数本のデータ線と複数本の走査線と、前記複数本のデータ線と前記複数本の走査線の交差部にマトリクス状に配置された複数の画素電極と、前記複数の画素電極のそれぞれに対応して、ドレイン及びソースの一方が対応する前記画素電極に接続され、前記ドレイン及びソースの他方が対応する前記データ線に接続され、ゲートが対応する前記走査線に接続されている、複数の薄膜トランジスタ（ＴＦＴ）と、を有する表示部と、
    前記複数の走査線に対して所定の走査周期で走査信号をそれぞれ供給するゲートドライバと、
    映像データに対応する階調信号を所定の出力周期で順次増幅出力する複数のバッファアンプと、
    前記複数本のデータ線の一端との間に接続される複数の出力スイッチ回路と、を備えたデータドライバと、
    前記映像データ、及び、前記ゲートドライバ、前記データドライバをそれぞれ制御する表示コントローラと、
    を備えたアクティブマトリクス型表示装置の駆動方法であって、
    前記所定の出力周期に対し、前記所定の走査周期を所定の遅延期間だけ遅らせ、前記所定の遅延期間に、前記複数の出力スイッチ回路をオフ状態に制御し、
    前記所定の出力周期の１出力期間が、
    前記複数のバッファアンプが活性とされた状態で、前記出力スイッチ制御回路により前記複数の出力スイッチ回路がオフとされる第１期間と、
    前記複数のバッファアンプが活性とされた状態で、前記出力スイッチ制御回路により前記複数の出力スイッチ回路がオンとされる第２期間と、
    を備え、
    前記複数本のデータ線の電圧を前記画素電極に供給する１走査選択期間が、前記第２期間の開始時から次の１出力期間の前記第１期間の終了時までの間に設定されたことを特徴とするアクティブマトリクス型表示装置の駆動方法。
19. 前記複数のバッファアンプがオフセットキャンセル機能を有し、オフセット値を検出し、補正出力可能な状態とするまでの準備期間を、前記第１期間と重複させたことを特徴とする請求項１８記載のアクティブマトリクス型表示装置の駆動方法。
20. 前記データドライバが、前記映像データをデジタル信号で入力し前記階調信号を前記バッファアンプに出力するデジタルアナログ変換部を含むことを特徴とする請求項１８又は１９記載のアクティブマトリクス型表示装置の駆動方法。
21. 前記１走査選択期間は、前記複数本の走査線の一つが前記ゲートドライバで選択され、選択された走査線に接続される前記薄膜トランジスタ（ＴＦＴ）を介して、前記複数本のデータ線の電圧を前記画素電極に供給する期間である、ことを特徴とする請求項１８乃至２０のいずれか一に記載のアクティブマトリクス型表示装置の駆動方法。

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