JPS5899033A - 集積回路装置 - Google Patents
集積回路装置Info
- Publication number
- JPS5899033A JPS5899033A JP56197822A JP19782281A JPS5899033A JP S5899033 A JPS5899033 A JP S5899033A JP 56197822 A JP56197822 A JP 56197822A JP 19782281 A JP19782281 A JP 19782281A JP S5899033 A JPS5899033 A JP S5899033A
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- JP
- Japan
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- control signal
- trs
- transistor
- terminal
- transistors
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- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
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-
- H—ELECTRICITY
- H03—ELECTRONIC CIRCUITRY
- H03K—PULSE TECHNIQUE
- H03K17/00—Electronic switching or gating, i.e. not by contact-making and –breaking
- H03K17/51—Electronic switching or gating, i.e. not by contact-making and –breaking characterised by the components used
- H03K17/56—Electronic switching or gating, i.e. not by contact-making and –breaking characterised by the components used by the use, as active elements, of semiconductor devices
- H03K17/687—Electronic switching or gating, i.e. not by contact-making and –breaking characterised by the components used by the use, as active elements, of semiconductor devices the devices being field-effect transistors
Landscapes
- Electronic Switches (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
本発明は集積回路装置に関するものであシ、特に相補型
ＭＵ８アナログスイッチの出力側に容量性負荷を接続し
てなる集積回路装置に関する。
ＭＵ８アナログスイッチの出力側に容量性負荷を接続し
てなる集積回路装置に関する。
このような集積回路装置の代表的な例としてサンプル・
ホールド回路（以下８７Ｈ回路と略記する。）があシ、
以下の説明はＳ／Ｈ回路について主として行なうことに
する。
ホールド回路（以下８７Ｈ回路と略記する。）があシ、
以下の説明はＳ／Ｈ回路について主として行なうことに
する。
近年、デジタル技術の長足の進歩に伴ない、従来アナロ
グ量として情報処理されていた分野においても、アナロ
グ・デジタル変換器を用いて、アナログ量をデジタル量
に変換した後、デジタル処理を行う傾向が強まっている
。
グ量として情報処理されていた分野においても、アナロ
グ・デジタル変換器を用いて、アナログ量をデジタル量
に変換した後、デジタル処理を行う傾向が強まっている
。
アナログ・デジタル変換器の精度における感度の高い回
路として、サンプル・ホールド回路牟哄がある。例えば
第１図の 如き回路構成がある。
路として、サンプル・ホールド回路牟哄がある。例えば
第１図の 如き回路構成がある。
一般に、絶縁ゲート電界効果トランジスタ（以グスイッ
チを構成する際に、単極性Ｍｏｓト５ンジスタと、相補
型ＭＯＢ ）ランジスタの使用が考えられるが、単極性
ＮＵＮ）ランジスタではゲート電極とソース電極間にし
きい値による電圧降下が生ずる欠点があるため、アナロ
グスイッチとしては相補型が有利といえる。
チを構成する際に、単極性Ｍｏｓト５ンジスタと、相補
型ＭＯＢ ）ランジスタの使用が考えられるが、単極性
ＮＵＮ）ランジスタではゲート電極とソース電極間にし
きい値による電圧降下が生ずる欠点があるため、アナロ
グスイッチとしては相補型が有利といえる。
第１図においてアナログ人力湘子１からアナログ電圧が
印加される。相補型ＭＯＢ ）ランジスタ対４はアナロ
グスイッチとして用いられ、制御信号端子３が直接及び
インバータ６を介して前記相補型Ｍ（ＪＳ ）ランジス
タ対４のそれぞれのトランジスタのゲート電極に接続さ
れておシ、制御信号端子３に正の電圧を印加すれば導通
する。このとき、アナログ入力端子１からアナログ電圧
がホールド容量５に充放電を行う。次に、制御信号端子
に ３ｖ負電圧を印加すると、相補型ＭＵ８ ）ランジスタ
対４は非導通となシ、アナログ電圧はホールド容１５に
保持され、８／Ｈ出力端子３から出力される。
印加される。相補型ＭＯＢ ）ランジスタ対４はアナロ
グスイッチとして用いられ、制御信号端子３が直接及び
インバータ６を介して前記相補型Ｍ（ＪＳ ）ランジス
タ対４のそれぞれのトランジスタのゲート電極に接続さ
れておシ、制御信号端子３に正の電圧を印加すれば導通
する。このとき、アナログ入力端子１からアナログ電圧
がホールド容量５に充放電を行う。次に、制御信号端子
に ３ｖ負電圧を印加すると、相補型ＭＵ８ ）ランジスタ
対４は非導通となシ、アナログ電圧はホールド容１５に
保持され、８／Ｈ出力端子３から出力される。
第１図のごとき回路は相補型Ｍｕｓト？ンジスタ対４の
ゲート電極とソース電極またはドレイン電極間に存在す
る浮遊容量のため、制御信号が正から負に変化するとき
に容量結合の過渡雑音が生じ、Ｓ／Ｈ回路にオフセット
電圧が生じていた。
ゲート電極とソース電極またはドレイン電極間に存在す
る浮遊容量のため、制御信号が正から負に変化するとき
に容量結合の過渡雑音が生じ、Ｓ／Ｈ回路にオフセット
電圧が生じていた。
この過渡雑音によるオフセット電圧を補償するため公知
の技術として従来第２図に示すような回路が用いられて
いた。第２図において第１図と同速 じ個所は同じ番号を用いている。第１図との相ｘ点は補
償用相補型ＭＯＳトランジスタ対１７を追加し圧点であ
る。
の技術として従来第２図に示すような回路が用いられて
いた。第２図において第１図と同速 じ個所は同じ番号を用いている。第１図との相ｘ点は補
償用相補型ＭＯＳトランジスタ対１７を追加し圧点であ
る。
第２図は制御信号が正から負へと変化するときに第１図
と異なる動作をする。すなわち、制御信号が正から負へ
と変化するときに補償信号が負から正へと変化し、相補
型ＭＵ８ ）ランジスタ対４の過渡雑音全相補型ＭＯＢ
）ランジスタ対１７により補償するものである。
と異なる動作をする。すなわち、制御信号が正から負へ
と変化するときに補償信号が負から正へと変化し、相補
型ＭＵ８ ）ランジスタ対４の過渡雑音全相補型ＭＯＢ
）ランジスタ対１７により補償するものである。
通常、補償月相桶型ＭＯＳトランジスタ１７の寸法は、
ゲート絶縁膜の種類、厚さが同じとするとアナログスイ
ッチ用ＭＯ８ト９ンジスタの約牛分にすると補償される
ことは公知である。それは、このＭＯＢ ）ランジスタ
対１７のソースとドレインが短絡されているので、ゲー
ト・ドレイン間浮遊容置とゲート・ノース間浮遊容量が
並列に入るからである。
ゲート絶縁膜の種類、厚さが同じとするとアナログスイ
ッチ用ＭＯ８ト９ンジスタの約牛分にすると補償される
ことは公知である。それは、このＭＯＢ ）ランジスタ
対１７のソースとドレインが短絡されているので、ゲー
ト・ドレイン間浮遊容置とゲート・ノース間浮遊容量が
並列に入るからである。
しかし、この補償用相補型ＮＵ８ トランジスタとアナ
ログスイッチ用トランジスタの寸法比が製造１根におけ
るばらつきで変動した場合は補償が十分に行なわれず、
８７Ｈ回路の誤差を生じ、アナログ・ディジタル変換器
において精度の劣化が生じる等の欠点があった。
ログスイッチ用トランジスタの寸法比が製造１根におけ
るばらつきで変動した場合は補償が十分に行なわれず、
８７Ｈ回路の誤差を生じ、アナログ・ディジタル変換器
において精度の劣化が生じる等の欠点があった。
本発明はこのような事情に鑑みてなされたもので、装造
工程の変動によって過渡雑音の補償効果に急影響をうけ
ない相補型アナログ・スイッチとその出力側に容量性負
荷を接続してなる集積回路装置を提供することを目的と
する。
工程の変動によって過渡雑音の補償効果に急影響をうけ
ない相補型アナログ・スイッチとその出力側に容量性負
荷を接続してなる集積回路装置を提供することを目的と
する。
本発明によれば、互いに導電型の異なるｗＪｌ及び第２
のＭＯＳトランジスタの対と前記それぞれのトランジス
タのゲートに互いに逆相の制御信号を加える手段とを備
えてなる相補型アナログ・スイッチとその出力側に容量
性負荷を接続してなる集積回路装置において、前記第１
のトランジスタのゲート制御信号及び前記第２のトラン
ジスタのゲート制御信号と前記アナログ・スイッチの出
力との間に、前記第２のトランジスタ及び前記第１のト
ランジスタのそれぞれと同一導電型で形状・寸法がｔｌ
＃？１′同じでソースとドレインを接続したＭ（ＪＳ
）ランジスタを２個ゲートどうしを結んで直列接続して
、それぞれ挿入して配置し、前記制御信号による過渡雑
音を補償することを特徴とする集積回路装置が得られる
。
のＭＯＳトランジスタの対と前記それぞれのトランジス
タのゲートに互いに逆相の制御信号を加える手段とを備
えてなる相補型アナログ・スイッチとその出力側に容量
性負荷を接続してなる集積回路装置において、前記第１
のトランジスタのゲート制御信号及び前記第２のトラン
ジスタのゲート制御信号と前記アナログ・スイッチの出
力との間に、前記第２のトランジスタ及び前記第１のト
ランジスタのそれぞれと同一導電型で形状・寸法がｔｌ
＃？１′同じでソースとドレインを接続したＭ（ＪＳ
）ランジスタを２個ゲートどうしを結んで直列接続して
、それぞれ挿入して配置し、前記制御信号による過渡雑
音を補償することを特徴とする集積回路装置が得られる
。
以上のような構成になっているので、相補型Ｍ（Ｊ８ト
ランジスタ対の寸法が変化した際に、アナログ・スイッ
チ用トランジスタの変化と同じ割合で補償用トランジス
タも変化し、製造１糧のｄらつきによって過渡雑音の補
償効果が劣化することはない。
ランジスタ対の寸法が変化した際に、アナログ・スイッ
チ用トランジスタの変化と同じ割合で補償用トランジス
タも変化し、製造１糧のｄらつきによって過渡雑音の補
償効果が劣化することはない。
次に、本発明をその実施例に従い図面を用いて詳細に説
明する。
明する。
第３図は本発明の一実施例を説明するための等価回路図
で、第１図及び第２図と同じ個所には同じ番号を用いて
いる。従来例との相違は、第２図における相補型ＭＯＳ
トランジスタ対１７の代シに論列接続された同一導電型
ＭＯ８）ランジスタ対２７および２７′を設けた点にあ
る。こ＼でＭ〕Ｓトランジスタ対２対表７７′とは互い
に逆の導電型である。この構成とすることで、相補型Ｍ
Ｏ８トランジスタ対４とほぼ同じ寸法のＭＯＢ ）ラン
ジスタ対２７および２７′を使用することができる。
で、第１図及び第２図と同じ個所には同じ番号を用いて
いる。従来例との相違は、第２図における相補型ＭＯＳ
トランジスタ対１７の代シに論列接続された同一導電型
ＭＯ８）ランジスタ対２７および２７′を設けた点にあ
る。こ＼でＭ〕Ｓトランジスタ対２対表７７′とは互い
に逆の導電型である。この構成とすることで、相補型Ｍ
Ｏ８トランジスタ対４とほぼ同じ寸法のＭＯＢ ）ラン
ジスタ対２７および２７′を使用することができる。
Ｍ（Ｊｆ！３ トランジスタ対２７および２７′は則−
導電型Ｎ（Ｊ８ トランジスタの直列接続で構成されて
いるため、相補型ＮＵ８ ）ランジスタ対４の約半分の
寸法のＭ（Ｊ８）ランジスタ対を用いるのと等価である
。
導電型Ｎ（Ｊ８ トランジスタの直列接続で構成されて
いるため、相補型ＮＵ８ ）ランジスタ対４の約半分の
寸法のＭ（Ｊ８）ランジスタ対を用いるのと等価である
。
このため、製造工程におけるＭＯＢ ）ランジスタ寸法
のばらつきに対し、同じ割合いの変動を受けることにな
シ、過渡雑音に対する補償は相補型ＭＯ８トランジスタ
対４の寸法変動に対して自動的に追従して行なわれる。
のばらつきに対し、同じ割合いの変動を受けることにな
シ、過渡雑音に対する補償は相補型ＭＯ８トランジスタ
対４の寸法変動に対して自動的に追従して行なわれる。
このことは、製造工程のばらつきに対し十分に安定な過
渡雑音補償を行うことであ夛、代表例に即していえば、
８７Ｈ回路の特性改善が大幅に得られ、特性の優れたア
ナログ・デジタル変換器の実現に有効である。
渡雑音補償を行うことであ夛、代表例に即していえば、
８７Ｈ回路の特性改善が大幅に得られ、特性の優れたア
ナログ・デジタル変換器の実現に有効である。
もちろん、補償用Ｍ０８トランジスタ対２７および２７
′はＭＯＳトランジスタ対４と近接して配置するように
設計することが好ましいことは集積回路の分野における
一般思想から轟然いえることで、詳細に説明することは
省略する。
′はＭＯＳトランジスタ対４と近接して配置するように
設計することが好ましいことは集積回路の分野における
一般思想から轟然いえることで、詳細に説明することは
省略する。
なお本実施例ではへ形ＭＯ＆ ）ランジスタに制御信号
を印加し、Ｐ形ＭＵＳト９ンジスタの制御信号はインバ
ータ６を用いて逆相制御信号を印加しているが、これは
へ形とＰ形を逆にしても可能であるし、また互いに逆相
の制御信号を得るのに差動制御信号を用いてもよいこと
はいうまでもない０本発明は補償Ｎ（Ｊ８ ）ランジス
タの構成にあるのであシ、制御信号の印加方法によらな
いことは前記説明から明らかである。
を印加し、Ｐ形ＭＵＳト９ンジスタの制御信号はインバ
ータ６を用いて逆相制御信号を印加しているが、これは
へ形とＰ形を逆にしても可能であるし、また互いに逆相
の制御信号を得るのに差動制御信号を用いてもよいこと
はいうまでもない０本発明は補償Ｎ（Ｊ８ ）ランジス
タの構成にあるのであシ、制御信号の印加方法によらな
いことは前記説明から明らかである。
以上図面を用いて詳細に＃５ｔＦ！Ａシた如く、本発明
によれば過渡雑音による誤差のない、製造工程のばらつ
きに対し十分に安定な集積回路装置が容易に実現可能で
ある。
によれば過渡雑音による誤差のない、製造工程のばらつ
きに対し十分に安定な集積回路装置が容易に実現可能で
ある。
第１図および第２図は従来用いられていた相補型ＮＵ８
アナログ・スイッチを用いた８／Ｈ回路のＰ、明図、第
３図は本発明の詳細な説明図をそれぞれ示す。 １・・・・・・アナログ入力端子、２・・・・・・８／
Ｈ出力端子、３・・・・・・制御信号端子、４・・・・
・・相補型Ｍ（Ｊ８ トランジスタ対、１７．２７．２
７’・・・・・・相補型補償用Ｍ（Ｊ８）ランジスタ対
、５・・・・・・ホールド容量、６・・・・・・インバ
ータ０
アナログ・スイッチを用いた８／Ｈ回路のＰ、明図、第
３図は本発明の詳細な説明図をそれぞれ示す。 １・・・・・・アナログ入力端子、２・・・・・・８／
Ｈ出力端子、３・・・・・・制御信号端子、４・・・・
・・相補型Ｍ（Ｊ８ トランジスタ対、１７．２７．２
７’・・・・・・相補型補償用Ｍ（Ｊ８）ランジスタ対
、５・・・・・・ホールド容量、６・・・・・・インバ
ータ０
Claims (1)
- 互いに４を型の異なる第１及び第２のＮＯ８トランジス
タの対と前記それぞれのトランジスタのグー）Ｋ互いに
逆相の制御信号を加える手段とを備えてなる相補型アナ
ログ・スイッチとその出力側に容量性負荷を接続してな
る集積回路装置において、前記第１のトランジスタのゲ
ート制御信号及び前記第２のトランジスタのゲート制御
信号と前記アナログ・スイッチの出力との間に、前記第
２のトランジスタ及び前記第１のトランジスタのそれぞ
れと同一導電型で形状寸法がほぼ同じでソースとドレイ
ンｔ−接続した同一導電型ＭＯ８トランジスタを２個ケ
ートどうしを結んで直列接続して、それぞれ挿入して配
置し、前記制御信号による過渡雑−ｆを鵜償することを
％徴とする集積回路装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP56197822A JPS5899033A (ja) | 1981-12-09 | 1981-12-09 | 集積回路装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP56197822A JPS5899033A (ja) | 1981-12-09 | 1981-12-09 | 集積回路装置 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS5899033A true JPS5899033A (ja) | 1983-06-13 |
Family
ID=16380910
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP56197822A Pending JPS5899033A (ja) | 1981-12-09 | 1981-12-09 | 集積回路装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS5899033A (ja) |
Cited By (7)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS6037819A (ja) * | 1983-08-10 | 1985-02-27 | Hitachi Ltd | アナログスイツチ回路装置 |
| JPS6243212A (ja) * | 1985-08-20 | 1987-02-25 | Toshiba Corp | 半導体電子スイツチ |
| JPS6387023A (ja) * | 1986-09-30 | 1988-04-18 | Toshiba Corp | 集積回路装置 |
| JPS6424626A (en) * | 1987-07-21 | 1989-01-26 | Nippon Telegraph & Telephone | Digital control type variable capacitor device |
| US5475330A (en) * | 1991-09-04 | 1995-12-12 | Sharp Kabushiki Kaisha | Integrated circuit with voltage setting circuit |
| JP2007133725A (ja) * | 2005-11-11 | 2007-05-31 | Taito Corp | Ｒｆｉｄカード |
| US7936329B2 (en) | 2005-04-27 | 2011-05-03 | Nec Corporation | Active matrix type display device and driving method thereof |
Citations (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5564437A (en) * | 1978-11-08 | 1980-05-15 | Nippon Telegr & Teleph Corp <Ntt> | Semiconductor analog switch |
-
1981
- 1981-12-09 JP JP56197822A patent/JPS5899033A/ja active Pending
Patent Citations (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5564437A (en) * | 1978-11-08 | 1980-05-15 | Nippon Telegr & Teleph Corp <Ntt> | Semiconductor analog switch |
Cited By (8)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
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| JP2007133725A (ja) * | 2005-11-11 | 2007-05-31 | Taito Corp | Ｒｆｉｄカード |
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