JPS6337711A - アナログ演算回路 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 （発明の目的〕 （産業上の利用分野） 本発明はアナログ演口回路に係り、特に固体顕像装置に
使用されるアナログコンパレータ回路に関する。

（従来の技術） 一般にアナログコンパレータは高速のＡ／Ｄコンバータ
やＤ／Ａコンバータに用いられ、２つのアナログ吊の大
小比較を行うものである。このようなアナログコンパレ
ータは、機能上、出力論理振幅を十分に確保するために
ｎい差動ゲインを有することと共に、２つの入力に対す
るオフセット（ｏｎｓｅｔ）ｆｆｉが十分に小さいこと
が要求される。通常のＭＯ８ＦＥ丁（１４ｅｔａｌ　０
ｘｉｄｅ　Ｓｅｍ１ｃｏｎｄｕｃｔｏｒ）ｉｃｌｄ　Ｅ
Ｈｃｃｔ　Ｔｒａｎｓｉｓｔｏｒ）ブ０セスを前提とり
る回路設計においては、例えば同一形状に形成された２
つのゲートにそれぞれ２つの入力が印加され、これらの
ゲート下に生じるポテンシャル井戸あるいは閾値電圧の
大小が比較されるという方法が用いられるが、この方法
で実現できるオフセット聞は、ゲート酸化膜厚やバター
ニング精度のバラツキニヨって、通常０．１Ｖ程度とい
われる。

最近採用されている自己バイアス型のアナログコンパレ
ータの典型的な例を第４図に示す。電圧Ｖ、Ｖ２をそれ
ぞれ有する入力端子１．２は、それぞれスイッチ１０．
１１を介して接合容量１２に接続され、この接合部ｆｆ
１１２は１段目のインバーター３の入力端に接続されて
いる。このインバーター３の出力端は、接合容量１４を
介して２段目のインバーター５の入力端に接続され、こ
のインバーター５の出力端は、出力端子６に接続されて
いる。またインバーター３の入力端と出力端との間およ
びインバーター５の入力端と出力端の間には、それぞれ
スイッチ１６．１７が設けられている。

次に動作を説明する。スイッチ１０．１１゜１６．１７
には、第５図に示されるパルスφ１゜φ２．φ３．φ４
がそれぞれ印加される。まず時刻ｔ　において、パルス
φ　、φ　、φ　によりそれぞれスイッチ１０，１６．
１７がオン（ｏｎ）状態となり、パルスφ２によりスイ
ッチ１１がオフ（ｏＨ）状態となる。このときインバー
ター３゜１４は、それぞれ第３図に示されるように、入
力と出力とが等しくなる電圧に自己バイアスされる。

次に時刻ｔ　において、パルスφ３によりスイッチ１６
がオフ状態となると、インバーター３は誘導ノイズによ
り動作点がずれ、第３図に示されるように、電圧Ｖ。に
自己バイアスされた形となる。インバーター５について
も、時刻ｔ　′にＪ′３いて同様のことが起こる。そし
て通常、誘導ノイズの伝搬を防ぐために時刻ｔ２と時刻
ｔ２′との間には、適当な余裕時間ｔｄが設けられてい
る。

（例えば、Ｔ、Ｔｓｕｋａｄａ　ｅｔ　ａｔ、　ｌ５Ｓ
ＣＣ，Ｏｉｇｅｓｔ　ｏｆＴｅｃｈｎｉｃａｌ　Ｐａｐ
ｅｒｓ、　ｐ、　３４〜３５．１９８５を参照のこと）
いずれにせよ、２つのインバーター３．１５の自己バイ
アスが共に終了する時刻ｔ２′から、これら言違結合さ
れたインバーター３．１５は高利得増幅器として機能す
る。

またこの時刻ｔ２′において、インバーター３の入力端
における電位■。は、インバータ１３が電圧Ｖ。に自己
バイアスされた形となっているため、 Ｖｏ＝Ｖｏ　　　　　　　　　　　　　（１）となる。

そしてまたスイッチ１０．１１はそれぞれオン状態およ
びオフ状態となっている。このため接合容置１２に生じ
る電位差Ｖ、は、ｖｄ＝ｖｏ−ｖｌ　　　　　　　　　
　（２）となる。

次に時刻ｔ３において、スイッチ１０．１１はそれぞれ
オフ状態およびオフ状態となる。このときインバータ１
３の入力はフローティング状態となっていて、電荷が保
持されるため、インバータ１３の入力端の電位ｖｃは、 Ｖｃ　−Ｖ□　　Ｖｌ　＋　Ｖ２ ＝ｖｏ＋　（Ｖ２−Ｖｌ）　　　　　（３）となる。こ
の（３）式から、（Ｖｌ−Ｖ、２　）の差分が検出され
、さらに自己バイアスされたインバータ１３．１５から
なる高利得増幅器によって増幅される。このようにして
アナログコンパレータとしての機能をはたす。

さて、上記従来のアナログコンパレータを固体搬象装置
に使用する場合を考える。向−の半導体基板上にアナロ
グコンパレータおよび固体回象装置を形成すると、チッ
プ面はガラス層を介して光にさらされており、チップ表
面に遮光膜を設けても固体ＩＬｉｅ装けの画素部および
チップ端まで完全に遮光することはできない。このため
逆バイアスされてフローティング状態となっている接合
部には、不可避的に光もれによる電荷が流入することに
なる。

すなわち、上記従来のアナログコンパレータにおいては
、時刻ｔ２′以降、インバータ１３゜１５の入力端は共
にフローティング状態となっており、さらにまたインバ
ータ１３．１５の入力端はそれぞれスイッチ１６．１７
に接続されており、これらの接続点はいずれも逆バイア
スとなっているため、ここに流入する電荷によって、み
かけ上、２つの入力間にオフセットｍが生じるという問
題がある。

いまインバータ１３．１５の利得をそれぞれＧ、、Ｇ２
、アナログコンパレータの出力Ｉｎ間を△ｔ１インバー
タ１３．１５のそれぞれの入力端の対接地容恐を共にＣ
とし、さらにインバータ１３．１５の入力端にそれぞれ
接続されているスイッチ１６．１７の接合部に流入する
光もれによる電流を共にＩとすると、この光もれによる
アナログコンパレータの出力変動ΔＶは、 となる。この（４）式は、入力間に生じるオフセット３
が となることを示す。

（１ｆｌｌＪが解決しようとする問題点）このように従
来のアナログコンパレータは、固体Ｖｄ　Ｒ装置に使用
する場合、光もれによるオフセット量が生じるという問
題がある。

本発明の１的は、固体蹟象装置に使用する場合に３３い
ても、オフセット量の小さいアナログ演算回路を提供す
ることにある。

〔発明の概要〕

（問題点を解決するための手段） 本発明によるアナログ演算回路は、アナログ１８号が入
力づる端子にそれぞれ接続された入力端を右する差動増
幅器と、結合容量を介して前記差動増幅器の出力端に接
続された入力端と出力が出力端に接続された出力端とを
有する反転型増幅器と、前記差動増幅器の前記入力端間
に設けられた第１のスイッチング手段と、前記差動増幅
器の一方の入力端とこの入力端に接続された前記入力端
子との間に設けられた第２のスイッチング手段と、前記
反転型増幅器の前記入力端と前記出力端との間に設けら
れた第３のスイッチング手段とを備えたことを特徴とす
る。

（作　用） 本発明によるアナログ演算回路は、２つのアナログ信号
の大小比較を行うと共に、露光された際にオフセット量
の発生原因となる接合部を減らすようにしたものである
。

（実施例） 本発明の−・実施例によるアナログ演ｎ回路の回路図を
第１図に示す。電圧Ｖ、Ｖ２をそれぞれに有する２つの
入力端子１．２はそれぞれ１段目の差動増幅器３の２つ
の入力端に接続されている。

この差動増幅器３の出力端は、結合容量４を介して、２
段目のインバータ５の入力端に接続されている。このイ
ンバータ５の出力端は、出力端子６に接続されている。

また差動増幅器３の２つの入力端間には、所定のパルス
φ、により開閉を行なうスイッチ７が設けられ、入力端
子１と差動増幅器３の１つの入力端との間には所定のパ
ルスφ２により開閉を行なうスイッチ８が設けられてい
る。さらに、インバータ５の入力端と出力端との間には
、所定のパルスφ３により開閉を行なうスイッチ９が設
けられでいる。

このとき、差動増幅器３は特定の構造に限定されること
なく、また人力に対する多少のオフセット量を有してい
てもかまわない。

次に動作を説明する。スイッチ７．８．９にそれぞれ印
加するパルスφ　、φ２．φ３のタイミング波形を第２
図に、インバータ５の特性を第３図に、それぞれ示す。

まず、時刻ｔ１において、パルスφ　、φ３によりそれ
ぞれスイッチ７．９がオン（Ｏｎ）状態となり、パルス
φ２によりスイッチ８がオフ（ｏｆｆ）状態となる。こ
のときインバータ５は、第３図に示されるように、入力
端と出力端とが等しくなる電圧に自己バイアスされる。

また、差動増幅器３は、２つの入力端が共に電圧ｖ２と
なるため、その出力端は差動増幅器３の構造によって決
まる適当な゛電圧Ｖ＊となる。すなわｔ５差差動幅器３
の出力端における電位ＶＡは、Ｖ、＝Ｖ”　　　　　　
　　　　　　　（６）となる。このとき、電圧■１は、
差動増幅器３ごとにバラツキがあってもかまわない。

次に時刻ｔ２において、パルスφ３によりスイッチ３が
オフ状態となる。すなわら、インバータ３の帰還路がオ
フ状態となる。このときインバータ３は多少の誘導ノイ
ズにより動作点がずれ第３図に示されるように゛重圧Ｖ
。に自己バイアスされた形となる。このためインバータ
３の入力における１七位Ｖ８は、 Ｖ、＝Ｖｏ　　　　　　　　　　　　（７）となる。

次に時刻ｔ３において、パルスφ１によりスイッチ７が
オフ状態となり、パルスφ２によりスイッチ８がオン状
態となる。このとき差動増幅器３の２つの入力端はそれ
ぞれ電圧Ｖ　、■２となるま ため、その出力端における電位■。は、Ｖ　　＝Ｖ”＋
Ａ（Ｖ　　−Ｖ　　）　　　　（８）Ａ　　　　　　　
　　　　　　　１２ となる。ここでＡ　ｉ、を差動増幅器３の利１りである
。

そしてまた、差動増幅器３の出力端とインバータ５の入
力端との間に設けられた結合容尽４が差動増幅器３のオ
フセットの？１１ｉｖ１を行なう。

時刻ｔ２以険、スイッチ９がオフ状態となっているため
、インバータ５の入力端はフローティング状態となって
いる。このため、差動増幅器３の出力端における電位Ｖ
Ａが（６）式から（８）式に変化するのに応じて、イン
バータ５の入力端における電位■、は、 Ｖ８＝Ｖｏ−Ｖ”　＋　［Ｖ”　＋Ａ　（Ｖｌ−ｖ、、
）］＝Ｖｏ＋Ａ　（ＶＩ　　Ｖ２　）　　　　　（９）
となる。この（９）式の値が自己バイアス型のインバー
９３によって増幅されることによって、入力端子１．２
の電圧Ｖ　、■　に対するアナログコンバレータの機能
をはだすことができる。

いま、本実施例によるアナログ演口回路をチップ面が光
にさらされる固体搬象装置に使用すると、インバータ５
０入力がアナログコンパレータの出力期間Δ１＋、：お
いて電気的に７０−ティング状態となり、このためこの
インバータ５の入力端に接続されているスイッチ９の接
合部がオフセット量を生じる原因となる。１段目の差動
増幅器３および２段目のインバータ５の利１ηをそれぞ
れＧ１゜Ｇ２とし、インバータ５の入力端の対接他言は
をＣとして、さらにインバータ５の入力端に接続されて
いるすつ５の接合部に流入する光ちれによる電流を１と
すると、この光もれによるアナログコンパレータの出力
変動Δ■は、 １△ｔ ΔＶ＝０２　　・　− となる。この（９）八番よ、入力間に生じるオフセット
量が １　　　ｌ△℃ １　　　Ｃ となることを示す。このオフセット量を（５）式に示さ
れる従来のアナログコンパレータのオフセット量とくら
べると、１／Ｇ１に改善されている。

このように木実席例によれば、２つの入力の差をとるの
に１段目に差動増幅器５を用いることにより、従来のス
イッチングによる方２人に用いた１段目の反転型増幅器
の９還路が不要となり、口の帰還路内の接合部に流入す
る光もれによる電流もなく、またこの接合部に起因する
オフヒツト吊も生じない。従って全体としてオフセット
量は小さくなる。

なお上記実施例におけるスイッチ７．８．９はＮチャン
ネルＭＯ３を用いてしよいし、ＰチャンネルＭＯ８ある
いはＣ−ＭＯＳを用いてもよい。

また本発明によるアナログ演算回路の回路形式は、周波
数補償用のミラー容量を付加することにより、演口増幅
器として用いることも可能である。

この場合も上記実施例と同様の効果を有する。

さらにまた、上記実施例はチップ面が光にざらされる場
合について述べたが、高温条件において使用することも
できる。この場合、光られによる電流をｌｌＴｉ流とみ
なせば、上記実施例と同様の効果を奏することができる
。

〔発明の効果〕

以上の通り、本発明によれば、オフセット量の小さいア
ナログ演算回路を提供することができる。

【図面の簡単な説明】

第１図は本発明の一実施例によるアナログ演算回路を示
す回路図、第２図および第３図は本発明の一実施例によ
るアナログ演算回路の動作を説明するための図、第４図
は従来のアナログ演算回路を示す回路図、第５図は従来
のアナログ演算回路の動作を説明するための図である。 １．２・・・入力端子、３・・・差動増幅器、４．１２
．１４・・・結合容ｉｎ、５，１３．１５・・・インバ
ータ、６・・・出力端子、７．８．９，１０゜１１．１
６．１７・・・スイッチ。 出願人代理人　　佐　　藤　　−雄 第３図

Claims (1)

1. 【特許請求の範囲】 アナログ信号が入力する２つの入力端子にそれぞれ接続
   された入力端を有する差動増幅器と、結合容量を介して
   前記差動増幅器の出力端に接続された入力端と、出力端
   子に接続された出力端とを有する反転型増幅器と、 前記差動増幅器の前記入力端間に設けられた第１のスイ
   ッチング手段と、 前記差動増幅器の一方の入力端とこの入力端に接続され
   た前記入力端子との間に設けられた第２のスイッチング
   手段と、 前記反転型増幅器の前記入力端と前記出力端との間に設
   けられた第３のスイッチング手段とを備えたことを特徴
   とするアナログ演算回路。