JPH09306194A - サンプル・ホールド回路 - Google Patents

Abstract

(57)【要約】 【課題】スイッチ回路により発生するフィード・スルー
誤差電圧およびオフセット誤差の低減化が図られたサン
プル・ホールド回路を提供する。 【解決手段】クロック信号φ１，φ２を’Ｈ’レベル、
クロック信号φ３を’Ｌ’レベルにして、スイッチ回路
１１，１４；１２，１５をオン，スイッチ回路１３，１
６をオフして、第１，第２のコンデンサ２１，２２に、
それぞれ、入力電圧Ｖ１，オフセット誤差電圧Ｖｏを充
電し、次にクロック信号φ１，φ２を’Ｌ’レベル、ク
ロック信号φ３を’Ｈ’レベルにして、スイッチ回路１
１，１４；１２，１５をオフ，スイッチ回路１３，１６
をオンして、オフセット誤差電圧Ｖｏ，スイッチ回路の
フィード・スルー誤差電圧をキャンセルする。

Description

【発明の詳細な説明】

【０００１】

【発明の属する技術分野】本発明は、入力電圧をサンプ
リングして保持し、保持した電圧に応じた電圧を出力す
るサンプル・ホールド回路に関し、特に精度の高いサン
プル・ホールド回路に関する。

【０００２】

【従来の技術】図７は、従来のサンプル・ホールド回路
を示す回路図である。図７に示すサンプル・ホールド回
路９０には、演算増幅器９３が備えられている。この演
算増幅器９３は、正相入力端９３ａと逆相入力端９３ｂ
とからなる２つの入力端、および１つの出力端９３ｃを
有する。また、このサンプル・ホールド回路９０には、
信号入力端子９６も備えられている。信号入力端子９６
には入力信号ＩＮが入力される。この信号入力端子９６
と演算増幅器９３の正相入力端９３ａとの間にスイッチ
回路９１が配置されている。このスイッチ回路９１は、
ＰＮトランスファー・ゲート回路とフィードスルー補償
回路から構成されており、互いに逆相のクロック信号φ
１，φ２で駆動される。また、演算増幅器９３の正相入
力端９３ａとグラウンドＧＮＤとの間に、コンデンサ９
４が配置されている。さらに、演算増幅器９３の逆相入
力端９３ｂと出力端９３ｃとの間に、スイッチ回路９２
が配置されている。このスイッチ回路９２も、ＰＮトラ
ンスファー・ゲート回路とフィードスルー補償回路から
構成されており、互いに逆相のクロック信号φ１，φ２
で駆動される。また、演算増幅器９３の逆相入力端９３
ｂと出力端９３ｃとの間に、コンデンサ９５も配置され
ている。演算増幅器９３の出力端９３ｃは信号出力端子
９７に接続されている。この信号出力端子９７からは出
力信号ＯＵＴが出力される。

【０００３】以上のように構成されたサンプル・ホール
ド回路９０において、信号入力端子９６に入力信号ＩＮ
として電圧Ｖ１が入力された状態で、クロック信号φ１
が’Ｈ’レベルになり、かつクロック信号φ２が’Ｌ’
レベルになると、スイッチ回路９１，９２がともにオン
する。すると、信号入力端子９６に入力されている電圧
Ｖ１がスイッチ回路９１を経由して、演算増幅器９３の
正相入力端９３ａに入力されるとともに、その電圧Ｖ１
がコンデンサ９４に充電される。このようにして、サン
プル・ホールド回路７０で電圧Ｖ１がサンプリングされ
保持される。

【０００４】またスイッチ回路９２がオンしているた
め、演算増幅器９３の出力端９３ｃから出力された電圧
がその演算増幅器９３の逆相入力端９３ｂに入力され、
またコンデンサ９５の両端には、同じ値の電圧が印加さ
れる。従って、このコンデンサ９５の電荷の蓄積量は０
である。次に、クロック信号φ１，φ２が互いに反転
し、クロック信号φ１が’Ｌ’レベルになり、かつクロ
ック信号φ２が’Ｈ’レベルになると、スイッチ回路９
１，９２はともにオフする。すると、演算増幅器９３の
出力端子９３ｃから、コンデンサ９４に充電された電圧
Ｖ１に基づいた電圧が出力される。

【０００５】ここで、スイッチ回路９１により発生する
フィード・スルー誤差電圧は、スイッチ回路９２により
発生するフィード・スルー誤差電圧により打ち消され、
これによりフィード・スルー誤差電圧により生じる入力
電圧Ｖ１と演算増幅器９３から出力される電圧との誤差
が改善されている。

【０００６】

【発明が解決しようとする課題】しかし、図７に示すサ
ンプル・ホールド回路９０では、演算増幅器９３の正相
入力端９３ａからみたスイッチ回路９１とコンデンサ９
４との構成と、その演算増幅器９３の逆相入力端９３ｂ
からみたスイッチ回路９２とコンデンサ９５との構成
は、対称的ではないため、フィード・スルー誤差電圧を
完全に除去することが困難である。

【０００７】また、このサンプル・ホールド回路９０で
は、演算増幅器９３を構成する素子ばらつき等によりオ
フセット誤差電圧が発生するため、精度の高いサンプル
・ホールド回路７０を実現することが困難であった。本
発明は、上記事情に鑑み、スイッチ回路により発生する
フィード・スルー誤差電圧およびオフセット誤差電圧の
低減化が図られたサンプル・ホールド回路を提供するこ
とを目的とする。

【０００８】

【課題を解決するための手段】上記目的を解決する本発
明の第１のサンプル・ホールド回路は、 （１−１）逆相入力端と正相入力端とからなる２つの入
力端、および１つの出力端を有する、演算増幅型のバッ
ファ回路 （１−２）信号入力端子、 （１−３）その信号入力端子と上記バッファ回路の正相
入力端との間に互いに直列に配置された、そのバッファ
回路側から順に、第１のコンデンサ、および所定の第１
のクロック信号で駆動される第１のスイッチ回路 （１−４）上記バッファ回路の正相入力端とアナログ基
準電圧との間に配置され、上記第１のクロック信号と同
相の第２のクロック信号で駆動される第２のスイッチ回
路 （１−５）上記第１のスイッチ回路と上記第１のコンデ
ンサとの接続点と、上記アナログ基準電圧との間に配置
され、上記第１のクロック信号が反転した第３のクロッ
ク信号で駆動される第３のスイッチ回路 （１−６）上前記アナログ基準電圧と上記バッファ回路
の逆相入力端との間に互いに直列に配置された、そのバ
ッファ回路側から順に、第２のコンデンサ、および上記
第１のクロック信号で駆動される第４のスイッチ回路 （１−７）上記バッファ回路の逆相入力端と上記バッフ
ァ回路の出力端との間に配置され、上記第２のクロック
信号で駆動される第５のスイッチ回路 （１−８）上記第４のスイッチ回路と上記第２のコンデ
ンサとの接続点と、上記バッファ回路の出力端との間に
配置され、上記第３のクロック信号で駆動される第６の
スイッチ回路を備えたことを特徴とする。

【０００９】また上記目的を解決する本発明の第２のサ
ンプル・ホールド回路は、 （２−１）逆相入力端と正相入力端とからなる２つの入
力端、および１つの出力端を有する、演算増幅型のバッ
ファ回路 （２−２）第１の信号入力端子 （２−３）その第１の信号入力端子と上記バッファ回路
の正相入力端との間に互いに直列に配置された、そのバ
ッファ回路側から順に、第１のコンデンサ、および所定
の第１のクロック信号で駆動される第１のスイッチ回路 （２−４）上記バッファ回路の正相入力端とアナログ基
準電圧との間に配置され、上記第１のクロック信号と同
相の第２のクロック信号で駆動される第２のスイッチ回
路 （２−５）第２の信号入力端子 （２−６）上記第１のスイッチ回路と上記第１のコンデ
ンサとの接続点と、上記第２の信号入力端子との間に配
置され、上記第１のクロック信号が反転した第３のクロ
ック信号で駆動される第３のスイッチ回路 （２−７）上記アナログ基準電圧と上記バッファ回路の
逆相入力端との間に互いに直列に配置された、そのバッ
ファ回路側から順に、第２のコンデンサ、および上記第
１のクロック信号で駆動される第４のスイッチ回路 （２−８）上記バッファ回路の逆相入力端と上記バッフ
ァ回路の出力端との間に配置され、上記第２のクロック
信号で駆動される第５のスイッチ回路 （２−９）上記第４のスイッチ回路と上記第２のコンデ
ンサとの接続点と、上記バッファ回路の出力端との間に
配置され、上記第３のクロック信号で駆動される第６の
スイッチ回路を備えたことを特徴とする。

【００１０】ここで、上記第１のクロック信号と上記第
２のクロック信号が、同一のクロック信号であり、上記
第３のクロック信号と、上記第１及び第２のクロック信
号が、相互に１８０度の位相差を持ち、スイッチ回路を
オン状態に駆動するタイミングに重なりのない２相クロ
ックであることが効果的である。また、上記第２のクロ
ック信号と上記第３のクロック信号が、相互に１８０度
の位相差を持ち、スイッチ回路をオン状態に駆動するタ
イミングに重なりのない２相クロックであり、上記第１
のクロック信号が上記第３のクロック信号の反転クロッ
ク信号であることが好ましい。

【００１１】さらに、上記アナログ基準電圧が、入力電
圧範囲内の中間電圧に設定されてなることが好ましい。

【００１２】

【発明の実施の形態】以下、本発明の実施形態について
説明する。図１は、本発明の第１のサンプル・ホールド
回路の一実施形態の回路図である。図１に示すサンプル
・ホールド回路１０には、演算増幅器（本発明にいうバ
ッファ回路）１７が備えられている。この演算増幅器１
７は、正相入力端１７ａと逆相入力端１７ｂとからなる
２つの入力端、および１つの出力端１７ｃを有する。ま
た、サンプル・ホールド回路１０には、信号入力端子１
８も備えられている。信号入力端子１８には入力信号Ｉ
Ｎが入力される。この信号入力端子１８と演算増幅器１
７の正相入力端１７ａとの間に互いに直列に、クロック
信号φ１（本発明にいう第１のクロック信号）で駆動さ
れる第１のスイッチ回路１１と第１のコンデンサ２１が
配置されている。

【００１３】さらに、演算増幅器１７の正相入力端１７
ａとアナログ基準電圧端子２０との間に、クロック信号
φ２（本発明にいう第２のクロック信号）で駆動される
第２のスイッチ回路１２が配置されている。アナログ基
準電圧端子２０にはアナログ基準電圧信号ＡＧＮＤが入
力される。また、第１のスイッチ回路１１と第１のコン
デンサ２１との接続点と、アナログ基準電圧端子２０と
間に、クロック信号φ３（本発明にいう第３のクロック
信号）で駆動される第３のスイッチ回路１３が配置され
ている。さらに、アナログ基準電圧端子２０と演算増幅
器１７の逆相入力端１７ｂとの間に互いに直列に、クロ
ック信号φ１で駆動される第４のスイッチ回路１４と第
２のコンデンサ２２が配置されている。また演算増幅器
１７の逆相入力端１７ｂと出力端１７ｃとの間に、クロ
ック信号φ２で駆動される第５のスイッチ回路１５が配
置されている。また、第４のスイッチ回路１４と第２の
コンデンサ２２との接続点と、演算増幅器１７の出力端
１７ｃとの間に、クロック信号φ３で駆動される第６の
スイッチ回路１６が配置されている。演算増幅器１７の
出力端１７ｃは信号出力端子１９に接続されている。こ
の信号出力端子１９からは出力信号ＯＵＴが出力され
る。

【００１４】図２は、図１に示すサンプル・ホールド回
路の各スイッチ回路を駆動する各クロック信号φ１，φ
２，φ３の波形図である。図２において、クロック信号
φ１とクロック信号φ２は同相の信号であり、クロック
信号φ３は、クロック信号φ１，φ２に対して、１８０
度の位相差を持ちスイッチ回路をオン状態に駆動するタ
イミングに重なりのない２相クロックの関係にある。

【００１５】図１に示すサンプル・ホールド回路１０に
おいて、信号入力端子１８に入力信号ＩＮとして入力電
圧Ｖ１が入力され、アナログ基準電圧端子２０にアナロ
グ基準電圧ＡＧＮＤとしてアナログ基準電圧Ｖａが入力
された状態で、図２に示すクロック信号φ１，φ２が
‘Ｈ’レベルになり、かつクロック信号φ３が‘Ｌ’レ
ベルになると、スイッチ回路１１，１４；１２，１５が
オンし、スイッチ回路１３，１６がオフする。

【００１６】スイッチ回路１１がオン状態にあるため、
そのスイッチ回路１１を介して、信号入力端子１８に入
力されている電圧Ｖ１が第１のコンデンサ２１の一端に
入力される。またスイッチ回路１２もオン状態にあるた
め、そのスイッチ回路１２を介して、演算増幅器１７の
正相入力端１７ａおよび第１のコンデンサ２１が、アナ
ログ基準電圧端子２０に接続される。これにより、演算
増幅器１７の正相入力端１７ａおよび第１のコンデンサ
２１にアナログ基準電圧Ｖａが入力される。さらにスイ
ッチ回路１５もオン状態にあるため、演算増幅器１７が
ボルテージ・フォロア構成になり、これにより演算増幅
器１７は、正相入力端１７ａに入力されているアナログ
基準電圧Ｖａに、その演算増幅器１７が有するオフセッ
ト誤差電圧Ｖｏが加算された電圧Ｖａ＋Ｖｏを出力端１
７ｃから出力する。

【００１７】また、スイッチ回路１４もオン状態にある
ため、そのスイッチ回路１４を介して第２のコンデンサ
２２の一端がアナログ基準電圧端子２０に接続される。
すると、第２のコンデンサ２２の一端にはアナログ基準
電圧Ｖａが入力され、一方その第２のコンデンサ２２の
他端には、演算増幅器１７の出力端１７ｃからの電圧Ｖ
ａ＋Ｖｏが入力され、第２のコンデンサ２２にはオフセ
ット誤差電圧Ｖｏが充電される。一方、第１のコンデン
サ２１には、入力電圧Ｖ１とアナログ基準電圧Ｖａとの
差電圧（Ｖａ−Ｖ１）が充電され、これにより入力電圧
Ｖ１がサンプリングされホールドされたことになる。

【００１８】次に、クロック信号φ１，φ２が‘Ｌ’レ
ベルになり、かつクロック信号φ３が‘Ｈ’レベルにな
ると、スイッチ回路１１，１４；１２，１５がオフし、
スイッチ回路１３，１６がオンする。すると、第１のコ
ンデンサ２１にアナログ基準電圧Ｖａが入力され、この
第１のコンデンサ２１にはあらかじめ差電圧（Ｖａ−Ｖ
１）が充電されているため、この第１のコンデンサ２１
には電圧（演算増幅器１７の正相転入力端１７ａには電
圧（２・Ｖａ−Ｖ１）が充電される。従って、演算増幅
器１７の正相入力端子１７ａには電圧（２・Ｖａ−Ｖ
１）が入力される。一方、演算増幅器１７の逆相入力端
１７ｂには、演算増幅器１７の出力電圧よりも第２のコ
ンデンサ２２に充電されたオフセット誤差電圧Ｖｏの分
だけ高い電圧が入力されるので、オフセット誤差電圧は
除去（キャンセル）され、出力電圧は（２・Ｖａ−Ｖ
１）となり、アナログ基準電圧Ｖａに対する逆相出力電
圧が得られる。

【００１９】ここで、クロック信号φ１，φ２が‘Ｈ’
レベルから‘Ｌ’レベルになる瞬間にスイッチ回路１１
がオフし、このスイッチ回路１１により発生するフィー
ド・スルー誤差電圧が第１のコンデンサ２１の一端に入
力され、またそのスイッチ回路１１と同時にオフするス
イッチ回路１２により発生するフィード・スルー誤差電
圧が第１のコンデンサ２１の他端に入力されるため、第
１のコンデンサ２１の両端には同一のフィード・スルー
誤差電圧が入力される。従って、スイッチ回路１１，１
２により発生するフィード・スルー誤差電圧がキャンセ
ルされる。尚、スイッチ回路１４，１５についても同様
にして、それらスイッチ回路１４，１５により発生する
フィード・スルー誤差電圧がキャンセルされる。

【００２０】図３は、図１に示すサンプル・ホールド回
路のスイッチ回路を駆動する、図２とは異なるクロック
信号φ１，φ２，φ３の波形図である。図３に示すクロ
ック信号φ２とクロック信号φ３とは、相互に１８０度
の位相差を持ち、スイッチ回路をオン状態に駆動するタ
イミングに重なりのない２相クロックである。また、第
１のクロック信号φ１は第３のクロック信号φ３の反転
クロック信号である。

【００２１】図３に示すクロック信号φ１，φ２，φ３
を、図１に示すサンプル・ホールド回路１０に適用した
場合、クロック信号φ２の‘Ｈ’レベルの方がクロック
信号φ１の‘Ｈ’レベルよりも先に‘Ｌ’レベルに変化
するため、スイッチ回路１２，１５の方がスイッチ回路
１１，１４よりも先にオフする。従って、第１，第２の
コンデンサ２１，２２の保持電圧に影響を与えるのはス
イッチ回路１２，１５により発生するフィード・スルー
誤差電圧である。この場合、スイッチ回路１２，１５に
かかる電圧は、ともにアナログ基準電圧Ｖａであるの
で、スイッチ回路１２，１５が入力電圧依存性を有する
にも拘らず、スイッチ回路１２，１５に発生するフィー
ドスルー誤差電圧の差を同じにすることができ、スイッ
チ回路のオン，オフによる保持電圧の変動を極めて少な
くすることができる。

【００２２】また、アナログ基準電圧Ｖａを、予想され
る入力電圧範囲の中間電圧に設定することにより、入力
電圧のサンプリング時に、演算増幅器１７の出力電圧を
その中間電圧に設定できるので、ホールド時の出力電圧
の振幅を最大でも入力電圧範囲の半分にでき、整定時間
を短くすることが可能である。図４は、本発明の第２の
サンプル・ホールド回路の一実施形態の回路図である。
尚、図１に示すサンプル・ホールド回路１０の構成要素
と同一の構成要素には同一の番号を付して示し、相違点
について説明する。

【００２３】図４に示すサンプル・ホールド回路４０の
構成は、図１に示すサンプル・ホールド回路１０の構成
と比較すると、信号入力端子４１が増設されており、ま
たその信号入力端子４１に、第３のスイッチ回路１３が
接続されている。信号入力端子１８，４１には、入力信
号ＩＮ１，ＩＮ２が入力される。図４に示すサンプル・
ホールド回路４０において、信号入力端子１８，４１
に、入力信号ＩＮ１，ＩＮ２として電圧Ｖｉ１，Ｖｉ２
が入力された状態で、図２に示すクロック信号φ１，φ
２が‘Ｈ’レベルになり、かつクロック信号φ３が
‘Ｌ’レベルになると、スイッチ回路１１，１４；１
２，１５がオンし、スイッチ回路１３，１６がオフす
る。すると、スイッチ回路１１がオン状態にあるため、
そのスイッチ回路１１を介して、信号入力端子１８に入
力されている電圧Ｖｉ１が第１のコンデンサ２１の一端
に入力される。またスイッチ回路１２もオン状態にある
ため、そのスイッチ回路１２を介して、演算増幅器１７
の正相入力端１７ａおよび第１のコンデンサ２１が、ア
ナログ基準電圧端子２０に接続される。これにより、演
算増幅器１７の正相入力端子１７ａおよび第１のコンデ
ンサ２１にアナログ基準電圧Ｖａが入力される。さらに
スイッチ回路１５もオン状態にあるため、演算増幅器１
７がボルテージ・フォロア構成になり、これにより演算
増幅器１７は、そのスイッチ回路１２を介して、正相入
力端１７ａに入力されているアナログ基準電圧Ｖａに、
その演算増幅器１７が有するオフセット誤差電圧Ｖｏが
加算された電圧Ｖａ＋Ｖｏを出力端１７ｃから出力す
る。

【００２４】またスイッチ回路１４もオン状態にあるた
め、そのスイッチ回路１４を介して、第２のコンデンサ
２２の一端がアナログ基準電圧端子２０に接続される。
すると、第２のコンデンサ２２の一端にはアナログ基準
電圧Ｖａが入力され、一方その第２のコンデンサ２２の
他端には、演算増幅器１７の出力端１７ｃからの電圧Ｖ
ａ＋Ｖｏが入力され、第２のコンデンサ２２にはオフセ
ット誤差電圧Ｖｏが充電される。また、第１のコンデン
サ２１には、入力電圧Ｖｉ１とアナログ基準電圧Ｖａと
の差電圧（Ｖａ−Ｖｉ１）が充電され、これにより入力
電圧Ｖｉ１がサンプリングされホールドされたことにな
る。

【００２５】次に、クロック信号φ１，φ２が‘Ｌ’レ
ベルになり、かつクロック信号φ３が‘Ｈ’レベルにな
ると、スイッチ回路１１，１４；１２，１５がオフし、
スイッチ回路１３，１６がオンする。すると、スイッチ
回路１３を介して、第１のコンデンサ２１に信号入力端
子４１からの入力電圧Ｖｉ２が入力され、演算増幅器１
７の正相入力端１７ａには電圧（Ｖｉ２−Ｖｉ１）＋Ｖ
ａが入力される。一方、演算増幅器１７の逆相入力端１
７ｂには、演算増幅器１７の出力電圧よりも第２のコン
デンサ２２に充電されたオフセット誤差電圧Ｖｏの分だ
け高い電圧が入力されるので、オフセット誤差電圧はキ
ャンセルされ、出力電圧は（Ｖｉ２−Ｖｉ１）＋Ｖａと
なり、アナログ基準電圧Ｖａを基準とした入力電圧Ｖｉ
１と入力電圧Ｖｉ２との差電圧の反転出力電圧が得られ
る。

【００２６】また、図４に示すサンプル・ホールド回路
４０に対して、図３に示すクロック信号φ１，φ２，φ
３を適用した場合も、前述したサンプル・ホールド回路
１０の場合と同様に、スイッチ回路１２，１５で発生す
るフィード・スルー誤差電圧がほとんど同じになるた
め、スイッチ回路のオン， オフによる保持電圧の変動
を極めて少なくすることができる。尚、ここではクロッ
ク信号φ１がクロック信号φ２よりも早く立ち上がるた
め、演算増幅器１７の２つの入力端に印加される電圧が
大きく変動し、スイッチ回路１２によりアナログ基準電
圧Ｖａに整定するまでの時間がかかる場合がある。そこ
で、アナログ基準電圧Ｖａを入力電圧範囲の中間電位に
設定すると、この演算増幅器１７の２つの入力端にかか
る電圧の振れを入力電圧範囲の半分程度にでき、このた
めアナログ基準電圧Ｖａに復帰するまでの時間を短縮す
ることができる。また、クロック信号φ１の立ち上がり
をクロック信号φ２の立ち上がりに合わせると、演算増
幅器１７の２つの入力端に対して、サンプリングを開始
する瞬間に大きな振幅を持つ電圧が印加されないように
することができる。

【００２７】図５は、図１に示すサンプル・ホールド回
路をＭＯＳトランジスタで構成した場合の回路図であ
る。図１に示すスイッチ回路１１〜１６は、それぞれＰ
ＭＯＳトランジスタとＮＭＯＳトランジスタからなるト
ランスファ・ゲート回路とフィード・スルー電圧補償回
路で構成されており、また図１に示す演算増幅器１７
は、基本的なＭＯＳトランジスタ等で構成されている。
インバータ５１，５２，５３は、ぞれぞれ、トランスフ
ァ・ゲート回路を駆動するための反転クロック信号を生
成するためのものである。演算増幅器１７は、バイアス
電圧Ｖｂで制御される電流源用ＰＭＯＳトランジスタ６
０と入力用ＰＭＯＳトランジスタ６１，６２と電源ミラ
ー用ＰＭＯＳトランジスタ６３，６４とから構成される
入力段、バイアス電圧Ｖｂで制御される電流源用ＰＭＯ
Ｓトランジスタ６５と出力用ＮＭＯＳトランジスタ６６
とから構成される出力段、および補償抵抗６７と補償容
量６８とから構成される位相補償負荷で構成されてい
る。尚、サンプル・ホールド回路１０として同一の動作
を行なうものであれば、この演算増幅器１７を他の構成
で実現してもよい。

【００２８】スイッチ回路１１〜１６では、そのスイッ
チ回路１１〜１６を構成するＮＭＯＳトランジスタ，Ｐ
ＭＯＳトランジスタのうちのＮＭＯＳトランジスタはス
イッチ・オフの瞬間にゲート電圧が‘Ｈレベル’から
‘Ｌ’レベルに遷移するので、ミラー容量によりソース
端子及びドレイン端子が瞬間的に降下し、逆にＰＭＯＳ
トランジスタはソース端子及びドレイン端子が瞬間的に
上昇する。ソース・ドレイン間を接続した補償トランジ
スタは、このミラー容量による瞬間的な変動を補償する
ためのものである。

【００２９】ここで、図２に示すクロック信号φ１，φ
２を用いた場合、スイッチ回路１１，１４；１２，１５
が同時にオフするので、それぞれのスイッチ回路１１，
１４；１２，１５でオフの瞬間に生じるフィールドスル
ー誤差電圧は、それぞれのスイッチ回路１１，１４；１
２，１５に付与されている、ミラー容量による瞬間的な
変動を補償するための補償トランジスタと、第１，第２
のコンデンサ２１，２２の両端に同一の電圧が印加され
ることとによりキャンセルされ、第１，第２のコンデン
サ２１，２２の保持電圧が維持される。

【００３０】また、図３に示したクロック信号φ１，φ
２，φ３を用いた場合、スイッチ回路１２，１５が、ス
イッチ回路１１，１４よりも早くオフするので、第１，
第２のコンデンサ２１，２２の保持電圧に影響を与える
フィードスルー誤差電圧は、スイッチ回路１２，１５で
発生する。ここで、スイッチ回路１２，１５のソース端
子およびドレイン端子に入力される電圧は、ともにアナ
ログ基準電圧Ｖａであるので、入力電圧依存性のあるス
イッチ回路１２，１５を用いた場合でも、スイッチ回路
１２，１５で発生するフィードスルー誤差電圧は同一で
あり、スイッチ回路１２，１５のオン，オフによる、第
１，第２のコンデンサ２１，２２の保持電圧の変動を極
めて少なくすることができる。

【００３１】図６は、図４に示すサンプル・ホールド回
路をＭＯＳトランジスタで構成した場合の回路図であ
る。尚、図５に示す構成要素と同一の構成要素には同一
の番号を付して示す。ここで、図２に示すクロック信号
φ１，φ２を用いた場合、スイッチ回路１１，１４；１
２，１５が同時にオフするので、それぞれのスイッチ回
路１１，１４；１２，１５でオフの瞬間に生じるフィー
ルドスルー誤差電圧は、それぞれのスイッチ回路１１，
１４；１２，１５に付与されている、ミラー容量による
瞬間的な変動を補償するための補償トランジスタと、第
１，第２のコンデンサ２１，２２の両端に同一の電圧が
印加されることとによりキャンセルされ、第１，第２の
コンデンサ２１，２２の保持電圧が維持される。

【００３２】また、図３に示したクロック信号φ１，φ
２，φ３を用いた場合、スイッチ回路１２，１５が、ス
イッチ回路１１，１４よりも早くオフするので、第１，
第２のコンデンサ２１，２２の保持電圧に影響を与える
フィードスルー誤差電圧は、スイッチ回路１２，１５で
発生する。ここで、スイッチ回路１２，１５のソース端
子およびドレイン端子に入力される電圧は、ともにアナ
ログ基準電圧Ｖａであるので、入力電圧依存性のあるス
イッチ回路１２，１５を用いた場合でも、スイッチ回路
１２，１５で発生するフィードスルー誤差電圧は同一で
あり、スイッチ回路１２，１５のオン，オフによる、第
１，第２のコンデンサ２１，２２の保持電圧の変動を極
めて少なくすることができる。

【００３３】

【発明の効果】以上説明したように、本発明によれば、
スイッチ回路のオフ時に発生するフィードスルー誤差電
圧を高精度に補償するので、保持電圧の誤差を極めて少
なくすることができ、また演算増幅型のバッファ回路の
持つオフセット誤差電圧を高精度に補償することができ
る。

【図面の簡単な説明】

【図１】本発明の第１のサンプル・ホールド回路の一実
施形態の回路図である。

【図２】図１に示すサンプル・ホールド回路のスイッチ
回路を駆動するクロック信号φ１，φ２，φ３の波形図
である。

【図３】図１に示すサンプル・ホールド回路のスイッチ
回路を駆動する、図２とは異なるクロック信号φ１，φ
２，φ３の波形図である。

【図４】本発明の第２のサンプル・ホールド回路の一実
施形態の回路図である。

【図５】図１に示すサンプル・ホールド回路をＭＯＳト
ランジスタで構成した場合の回路図である。

【図６】図４に示すサンプル・ホールド回路をＭＯＳト
ランジスタで構成した場合の回路図である。

【図７】従来のサンプル・ホールド回路の回路図であ
る。

【符号の説明】

１１，１２，１３，１４，１５，１６ スイッチ回路 １７ 演算増幅器 １８，４１ 信号入力端子 １９ 信号出力端子 ２０ アナログ基準電圧端子 ２１，２２ コンデンサ ５１，５２，５３ インバータ ６０，６１，６２，６５ ＰＭＯＳトランジスタ ６３，６４，６６ ＮＭＯＳトランジスタ ６７ 補償抵抗 ６８ 補償容量

Claims (5)

【特許請求の範囲】
1. 【請求項１】 逆相入力端と正相入力端とからなる２つ
   の入力端、および１つの出力端を有する、演算増幅型の
   バッファ回路、 信号入力端子、 該信号入力端子と前記バッファ回路の正相入力端との間
   に互いに直列に配置された、該バッファ回路側から順
   に、第１のコンデンサ、および所定の第１のクロック信
   号で駆動される第１のスイッチ回路、 前記バッファ回路の正相入力端とアナログ基準電圧との
   間に配置され、前記第１のクロック信号と同相の第２の
   クロック信号で駆動される第２のスイッチ回路、 前記
   第１のスイッチ回路と前記第１のコンデンサとの接続点
   と、前記アナログ基準電圧との間に配置され、前記第１
   のクロック信号が反転した第３のクロック信号で駆動さ
   れる第３のスイッチ回路、 前記アナログ基準電圧と前記バッファ回路の逆相入力端
   との間に互いに直列に配置された、該バッファ回路側か
   ら順に、第２のコンデンサ、および前記第１のクロック
   信号で駆動される第４のスイッチ回路、 前記バッファ回路の逆相入力端と前記バッファ回路の出
   力端との間に配置され、前記第２のクロック信号で駆動
   される第５のスイッチ回路、および前記第４のスイッチ
   回路と前記第２のコンデンサとの接続点と、前記バッフ
   ァ回路の出力端との間に配置され、前記第３のクロック
   信号で駆動される第６のスイッチ回路を備えたことを特
   徴とするサンプル・ホールド回路。
2. 【請求項２】 逆相入力端と正相入力端とからなる２つ
   の入力端、および１つの出力端を有する、演算増幅型の
   バッファ回路、 第１の信号入力端子、 該第１の信号入力端子と前記バッファ回路の正相入力端
   との間に互いに直列に配置された、該バッファ回路側か
   ら順に、第１のコンデンサ、および所定の第１のクロッ
   ク信号で駆動される第１のスイッチ回路、 前記バッファ回路の正相入力端とアナログ基準電圧との
   間に配置され、前記第１のクロック信号と同相の第２の
   クロック信号で駆動される第２のスイッチ回路、 第２
   の信号入力端子、 前記第１のスイッチ回路と前記第１のコンデンサとの接
   続点と、前記第２の信号入力端子との間に配置され、前
   記第１のクロック信号が反転した第３のクロック信号で
   駆動される第３のスイッチ回路、 前記アナログ基準電圧と前記バッファ回路の逆相入力端
   との間に互いに直列に配置された、該バッファ回路側か
   ら順に、第２のコンデンサ、および前記第１のクロック
   信号で駆動される第４のスイッチ回路、 前記バッファ回路の逆相入力端と前記バッファ回路の出
   力端との間に配置され、前記第２のクロック信号で駆動
   される第５のスイッチ回路、および前記第４のスイッチ
   回路と前記第２のコンデンサとの接続点と、前記バッフ
   ァ回路の出力端との間に配置され、前記第３のクロック
   信号で駆動される第６のスイッチ回路を備えたことを特
   徴とするサンプル・ホールド回路。
3. 【請求項３】 前記第１のクロック信号と前記第２のク
   ロック信号が、同一のクロック信号であり、前記第３の
   クロック信号と、前記第１及び第２のクロック信号が、
   相互に１８０度の位相差を持ち、スイッチ回路をオン状
   態に駆動するタイミングに重なりのない２相クロックで
   あることを特徴とする請求項１又は２記載のサンプル・
   ホールド回路。
4. 【請求項４】 前記第２のクロック信号と前記第３のク
   ロック信号が、相互に１８０度の位相差を持ち、スイッ
   チ回路をオン状態に駆動するタイミングに重なりのない
   ２相クロックであり、前記第１のクロック信号が前記第
   ３のクロック信号の反転クロック信号であることを特徴
   とする請求項１又は２記載のサンプル・ホールド回路。
5. 【請求項５】 前記アナログ基準電圧が、入力電圧範囲
   内の中間電圧に設定されてなることを特徴とする請求項
   １又は２記載のサンプル・ホールド回路。