JPH06318399A - サンプルホールド回路装置 - Google Patents

Abstract

(57)【要約】 【目的】信号電荷に誤差電荷が重畳されることに起因す
る誤差が出力信号に現われないようにすることができる
サンプルホールド回路装置を提供する。 【構成】入力端子１に入力される入力信号Ｖinをスイッ
チ４によりサンプリングしてキャパシタ５にホールドす
るサンプルホールド回路装置において、入力端子１とス
イッチ４との間に接続されたスイッチ２、キャパシタ５
の電位を観測するための演算増幅器６および演算増幅器
６の出力端とスイッチ４の一端との間に接続されたスイ
ッチ７からなる電位補正回路を設け、タイミング制御回
路１０からの制御によりスイッチ４をオフ状態とした後
スイッチ２をオフ状態とし、その後スイッチ４を再びオ
ン状態とすることにより、スイッチ４の一端の電位を他
端の電位と同電位に補正し、スイッチ４がオン状態の間
にスイッチ８をオン状態にして出力端子９にサンプルホ
ールドされた出力信号Ｖout を取り出す。

Description

【発明の詳細な説明】

【０００１】

【産業上の利用分野】本発明は、ＭＯＳトランジスタか
らなるスイッチを用いた高速かつ高精度のサンプルホー
ルド回路装置に関する。

【０００２】

【従来の技術】サンプルホールド回路で代表的なもの
は、ＭＯＳトランジスタからなるアナログスイッチによ
り入力のアナログ信号をサンプリングして、アナログ信
号の電位をキャパシタにホールドするタイプのものであ
る。すなわち、ＭＯＳトランジスタがある期間オン状態
となると、入力アナログ信号によりキャパシタで充放電
が行なわれることにより、キャパシタの電位が入力端子
電位と等しくなるまで電荷が蓄積される。その後、ＭＯ
Ｓトランジスタがオフ状態になると、入力端子とキャパ
シタが切り離され、キャパシタに蓄積された電荷は保持
される。

【０００３】このようなサンプルホールド回路では、ア
ナログスイッチとしてのＭＯＳトランジスタの動作周波
数が高くなる（サンプリングレートが高くなる）と、入
力アナログ信号の電位に完全に等しい電位をキャパシタ
でホールドするという理想的なサンプルホールド動作を
行なうことが困難となり、出力に誤差が生じる。この理
由は次のように説明できる。

【０００４】ＭＯＳトランジスタのゲート電極と、ドレ
イン電極およびソース電極との間には、ゲート領域とド
レイン領域およびソース領域とが半導体基板上において
空間的にオーバラップしていることに起因する寄生容量
が存在している。この寄生容量はオーバラップ容量と呼
ばれ、これが誤差電荷を生じる原因の一つとなる。すな
わち、サンプリング用ＭＯＳトランジスタのゲートに印
加する制御信号の反転によって、該ＭＯＳトランジスタ
がオン状態からオフ状態に遷移する時に、ゲート電極か
らオーバラップ容量を介して制御信号に基づく電荷がソ
ース電極およびドレイン電極側に漏れ込み、これがホー
ルド用キャパシタに保持されている信号電荷に誤差電荷
として重畳される。

【０００５】また、ＭＯＳトランジスタの動作原理から
サンプリング用ＭＯＳトランジスタのチャネルにはオン
状態の時チャネル電荷が生じる。このチャネル電荷はＭ
ＯＳトランジスタが極めて低速でオン状態からオフ状態
に遷移すると、ソース電極とドレイン電極のうちインピ
ーダンスの低い方の電極に流れる。ところが、ＭＯＳト
ランジスタが高速でオン状態からオフ状態に遷移する時
は、チャネル電荷はソース電極とドレイン電極の双方に
分かれて分流する。従って、サンプルホールド回路にお
いてサンプリングレートが高くなった場合のように、Ｍ
ＯＳトランジスタが高速でスイッチングする状況では、
ホールド用キャパシタに保持されている信号電荷に、あ
る比率のチャネル電荷がさらに誤差電荷として重畳され
ることになる。

【０００６】サンプルホールド回路におけるサンプリン
グ用スイッチとしてＭＯＳトランジスタを用いる場合、
スイッチとしてのオン抵抗の入力電圧に対する変動を小
さくするために、別言すれば、ＭＯＳトランジスタがオ
ンした場合の入力電圧に対する抵抗値の変動量を小さく
するため、ＰチャネルＭＯＳトランジスタ（以下、ＰＭ
ＯＳトランジスタという）とＮチャネルＭＯＳトランジ
スタ（以下、ＮＭＯＳトランジスタという）を並列に接
続したいわゆるＣＭＯＳスイッチを用いる方法が一般に
とられる。ＰＭＯＳトランジスタとＮＭＯＳトランジス
タにそれぞれ生じるチャネル電荷は互いに逆極性である
ため、このようなＣＭＯＳスイッチを用いることによ
り、チャネル電荷による誤差電荷を減少させる効果が期
待できる。

【０００７】しかし、チャネル電荷の入力電圧に対する
依存性は個々のトランジスタでばらつきがあり、ＰＭＯ
ＳトランジスタとＮＭＯＳトランジスタに生じるチャネ
ル電荷は等しくないため、この方法では各々のトランジ
スタに生じるチャネル電荷による誤差電荷は完全には相
殺されない。こうして相殺されずに残る誤差電荷は、入
力電圧に対する依存性、いわゆる非線形と呼ばれる性質
を有するため、サンプルホールド回路の入出力特性に非
線形誤差を生じさせることになる。

【０００８】他の改善法として、次のような手法が知ら
れている。サンプリング用のＣＭＯＳスイッチを構成す
る並列接続されたＰＭＯＳトランジスタおよびＮＭＯＳ
トランジスタとホールド用キャパシタとの接続点に、並
列接続された誤差電荷打ち消し用のＰＭＯＳトランジス
タおよびＮＭＯＳトランジスタを接続する。そして、こ
れらの誤差電荷打ち消し用ＭＯＳトランジスタをサンプ
リング用ＭＯＳトランジスタとは相補的にオン・オフさ
せる。こうすると、サンプリング用のＰＭＯＳトランジ
スタおよびＮＭＯＳトランジスタがオフ状態になる時に
生じる、チャネル電荷に基づく誤差電荷は、このとき同
時にオン状態とされる誤差電荷打ち消し用のＰＭＯＳト
ランジスタおよびＮＭＯＳトランジスタにそれぞれのチ
ャネル電荷として流入する。これにより、原理的にはホ
ールド用キャパシタに誤差電荷が残らない。

【０００９】しかし、この方法はＰＭＯＳトランジスタ
とＮＭＯＳトランジスタがオン状態になり始めるタイミ
ングが一致していればよいが、実際には完全にこのタイ
ミングを一致させるのは困難である。このため、先にオ
フ状態になったトランジスタからの誤差電荷がオン状態
となっているトランジスタを介して入力側に一部流れ込
んでしまい、誤差電荷は完全にはなくならない。

【００１０】

【発明が解決しようとする課題】上述したように、従来
のサンプルホールド回路では、ＭＯＳトランジスタのオ
ーバラップ容量に起因する誤差電荷や、チャネル電荷に
起因する電荷がホールド用キャパシタに蓄積されている
信号電荷に重畳されるのを完全に防ぐことはできないた
め、ホールド用キャパシタにホールドされる電位が入力
信号電位と異なった値となり、出力信号に誤差が生じる
という問題があった。

【００１１】本発明は、このような従来の問題点を解決
し、信号電荷に誤差電荷が重畳されることに起因する誤
差を相殺するようにできるサンプルホールド回路装置を
提供することを目的とする。

【００１２】

【課題を解決するための手段】本発明においては、入力
信号を受入する入力端子と、前記入力信号を一端から受
入してサンプリングする第１のＭＯＳトランジスタスイ
ッチと、前記第１のＭＯＳトランジスタスイッチの他端
と定電位端との間に接続され、該第１のＭＯＳトランジ
スタスイッチによりサンプリングされた信号をホールド
する第１のキャパシタとからなるサンプルホールド回路
において、前記入力端子と前記第１のＭＯＳトランジス
タスイッチの一端との間に、前記入力信号を選択的にサ
ンプリングする第２のＭＯＳトランジスタスイッチを挿
入したことを特徴とする。

【００１３】また、本発明においては、第１の発明にお
いて、前記第１のキャパシタにホールドされた信号を出
力端子に転送する第３のＭＯＳトランジスタスイッチと
を具備したことを特徴とする。

【００１４】また、本発明においては、ＭＯＳトランジ
スタからなるスイッチを用いたサンプルホールド回路装
置において、入力信号を受入する入力端子と、前記入力
信号を一端から受入してサンプリングする第１のスイッ
チと、前記第１のスイッチの他端と定電位端との間に接
続され、該第１のスイッチによりサンプリングされた信
号をホールドする第１のキャパシタと、前記入力端子と
前記第１のスイッチの一端との間に接続され、入力信号
をサンプリングする第２のスイッチと、前記第１のキャ
パシタにホールドされた信号を出力端子に転送する第３
のスイッチとを具備したことを特徴とする。

【００１５】また、本発明においては、第２の発明にお
いて、前記第３のスイッチをオン状態とすることにより
第１のキャパシタにホールドされた信号を出力端子に転
送する際には、前記第１のスイッチをオン状態とすると
共に、前記第２のスイッチをオフ状態とするよう前記第
１、第２、第３のスイッチを制御するタイミング制御回
路を備えたことを特徴とする。

【００１６】また本発明においては、ＭＯＳトランジス
タからなるスイッチを用いたサンプルホールド回路装置
において、入力信号を受入する入力端子と、前記入力信
号を一端から受入してサンプリングする第１のスイッチ
と、前記第１のスイッチの他端と定電位端との間に接続
され、該第１のスイッチによりサンプリングされた信号
をホールドする第１のキャパシタと、前記第１のスイッ
チの前記一端の電位を前記他端の電位と同電位に補正す
るための電位補正手段と、前記第１のキャパシタにホー
ルドされた信号を取り出すための出力端子と、前記第１
のスイッチを所定期間オン状態とした後、前記電位補正
手段により前記第１のスイッチの前記一端の電位を前記
他端の電位と同電位とし、その後前記第１のスイッチを
再びオン状態とするタイミング制御手段とを具備するこ
とを特徴とする。

【００１７】また本発明においては、ＭＯＳトランジス
タからなるスイッチを用いたサンプルホールド回路装置
において、入力信号を受入する入力端子と、前記入力信
号を一端から受入してサンプリングする第１のスイッチ
と、前記第１のスイッチの他端と定電位端との間に接続
され、該第１のスイッチによりサンプリングされた信号
をホールドする第１のキャパシタと、前記第１のスイッ
チの前記一端の電位を前記他端の電位と同電位に補正す
るための電位補正手段と、前記第１のキャパシタにホー
ルドされた信号をサンプリングする第２のスイッチと、
前記第２のスイッチによりサンプリングされた信号を取
り出すための出力端子と、前記第１のスイッチを所定期
間オン状態とした後、前記電位補正手段により前記第１
のスイッチの前記一端の電位を前記他端の電位と同電位
とし、その後前記第１のスイッチを再びオン状態とし、
さらに該第１のスイッチをオン状態に維持したまま前記
第２のスイッチをオン状態とするタイミング制御手段と
を具備することを特徴とする。

【００１８】また本発明においては、第３または第４の
発明において、前記電位補正手段は、前記入力端子と前
記第１のスイッチの前記一端との間に接続された第３の
スイッチと、前記第１のスイッチの電位を観測する観測
手段と、この観測手段により観測された電位を前記第１
のスイッチの前記一端に転送するための第４のスイッチ
と、前記第１のスイッチの前記一端に接続され、前記第
４のスイッチにより転送された電位を保持するための第
２のキャパシタとからなり、前記タイミング制御手段に
より制御され、前記第１のスイッチがオフ状態となった
後前記第３のスイッチがオフ状態になり、その後前記第
４のスイッチがオン状態となることにより、前記第１の
スイッチの前記一端の電位を前記他端の電位と同電位に
補正することを特徴とする。

【００１９】また本発明においては、第３または第４の
発明において、前記電位補正手段は、前記入力端子と前
記第１のスイッチの前記一端との間に挿入された第３の
スイッチと、前記第１のスイッチの前記一端に接続され
た前記第１のキャパシタの容量より大きい所定の容量を
有する第２のキャパシタとからなり、前記タイミング制
御手段により制御され、前記第１のスイッチがオフ状態
となると同時に前記第３のスイッチがオフ状態となるこ
とにより、前記第１のスイッチの前記一端の電位を前記
他端の電位と同電位に補正することを特徴とする。

【００２０】

【作用】本発明によるサンプルホールド回路装置では、
選択的にサンプリング動作を行なう第２のスイッチがオ
ン状態のもとで、サンプリング用の第１のスイッチがオ
ン状態となると、ホールド用の第１のキャパシタに入力
信号に基づき信号電荷が蓄積され、その後第１のスイッ
チがオン状態がオフ状態に遷移する際、第１のスイッチ
で生じるチャネル電荷が第１のキャパシタに蓄積されて
いる信号電荷に重畳される。この状態では第１のスイッ
チの他端の電位、つまり第１のキャパシタの電位は、入
力信号電圧と誤差電荷に基づく誤差電圧との和となって
いる。

【００２１】次いで、第２のスイッチをオフ状態とした
後、第１のスイッチを再びオン状態にすると、第１のス
イッチの両端の電位に生じている誤差電圧を誘起した誤
差電荷が第１のスイッチにチャネル電荷として回帰する
分だけ、第１のキャパシタの電位から誤差電圧の影響を
除去することができる。一方、第１のスイッチをオフ状
態にしたときに生じたオーバラップ容量に起因する誤差
容量は、第１のスイッチをオン状態にすることにより相
殺される。

【００２２】したがって、第１のスイッチをオン状態に
維持し、第１のスイッチがチャネル電荷およびオーバラ
ップ容量による誤差電荷を発生させない状態で、出力端
子に誤差電圧のない入力信号電圧と同電位の出力信号が
取り出されることになる。

【００２３】

【実施例】以下、本発明の実施例を説明する。図１は、
本発明の一実施例によるサンプルホールド回路装置の回
路図である。入力信号電圧Ｖinを受入する入力端子１に
スイッチ２の一端が接続され、スイッチ２の他端はノー
ドＮ１およびキャパシタ３の一端に接続されている。キ
ャパシタ３の他端は、定電位端（この例では接地端）に
接続されている。

【００２４】ノードＮ１には入力信号電圧Ｖinをサンプ
リングするため用のスイッチ４の一端が接続され、スイ
ッチ４の他端はノードＮ２およびホールド用のキャパシ
タ５の一端に接続されている。キャパシタ５の他端は、
定電位端（この例では接地端）に接続されている。ノー
ドＮ２は、演算増幅器６の非反転入力端子に接続されて
いる。

【００２５】演算増幅器６はノードＮ２の電位、つまり
スイッチ４の他端の電位を観測するためのものであり、
反転入力端と出力端とが結合されることにより、利得１
のボルテージフォロワとして動作する。演算増幅器６の
出力端は、ノードＮ３に接続されている。ノードＮ３は
スイッチ７の一端に接続され、スイッチ７の他端はノー
ドＮ１、つまりスイッチ４の一端に接続されている。ス
イッチ８の他端は、出力信号電圧Ｖout を取り出すため
の出力端子９に接続されている。

【００２６】スイッチ２，４，７，８は、タイミング制
御回路１０から発生される制御信号φ１，φ２，φ３，
φ４によってそれぞれ制御される。スイッチ２，４，
７，８は例えば図２に示すようにＰＭＯＳトランジスタ
Ｑ１とＮＭＯＳトランジスタ２を並列に接続したいわゆ
るＣＭＯＳスイッチであり、Ｑ２のゲートに印加される
制御信号φが論理値”１”、Ｑ１のゲートに印加される
制御信号φ’が論理値”０”のときオン状態となる。従
って、制御信号φ１，φ２，φ３，φ４は、実際には、
それぞれ互いに逆位相の制御信号対の組み合わせからな
り（例えばφ１とφ’１）、それぞれＱ２のゲートにφ
１が印加されるときに、Ｑ１のゲートにφ’１が印加さ
れるよう制御される。

【００２７】ここで、スイッチ２、４、７、８は、本実
施例のように、上記のＰＭＯＳトランジスタとＮＭＯＳ
トランジスタを組み合わせたＣＭＯＳスイッチに限られ
ず、一方の極性のトランジスタを用いて構成することも
可能である。

【００２８】次に、図３に示すタイムチャートおよび図
４〜図９に示す動作原理図を参照して本実施例のサンプ
ルホールド回路装置の動作を説明する。図４〜図９にお
いては、スイッチをＮＭＯＳトランジスタで構成した例
について示す。さらに図４〜図９において、黒点群は前
記ＮＭＯＳトランジスタのチャネル電荷を表わしてい
る。

【００２９】まず、図３に示すように、時刻ｔ１におい
て制御信号φ１によりスイッチ２がオン状態となり、サ
ンプルホールド回路装置の動作が開始される。次に、ス
イッチ２がオン状態の期間中に、時刻ｔ２で制御信号φ
２によりスイッチ４がオン状態となると、入力端子１に
印加されている入力信号電圧Ｖinがスイッチ２，４を介
してノードＮ２に伝達され、キャパシタ５に入力信号電
圧Ｖinに基づく電荷が蓄積される。これによりキャパシ
タ５は、入力信号電圧Ｖinと同一電位まで充電される
（図４を参照）。

【００３０】次に、時刻ｔ３で制御信号φ２が反転して
スイッチ４がオフ状態になると、ノードＮ２はノードＮ
１から切り離されるため、キャパシタ５に蓄積された信
号電荷は保持される。この場合、スイッチ４がオン状態
からオフ状態に遷移した時、スイッチ４を構成するＭＯ
Ｓトランジスタのオン状態の時に生じたチャネル電荷お
よびオーバラップ容量に基づく誤差電荷として、キャパ
シタ５に蓄積されている信号電荷に重畳される（図５を
参照）。この誤差電荷に基づく誤差電圧をＶerror とす
ると、時刻ｔ３におけるノードＮ２の電位はＶin＋Ｖer
ror となる。

【００３１】次に、時刻ｔ４で制御信号φ１によりスイ
ッチ２がオフ状態となると、ノードＮ１は入力端子１と
切り離されるため、キャパシタ３にはこのときの入力信
号電圧Ｖin′に基づく信号電荷が保持され、その電位は
Ｖin′となる。Ｖin′は、先にスイッチ４がオン状態と
なった時より少し時間が経過しているために入力信号電
圧がＶinから変化している。この場合、スイッチ２がオ
ン状態からオフ状態に遷移した時、スイッチ２を構成す
るＭＯＳトランジスタのチャネル電荷が誤差電荷として
キャパシタ３に蓄積されている信号電荷に重畳される
（図６に相当）。この誤差電荷による誤差電圧をＶerro
r ′とすると、時刻ｔ３におけるノードＮ１の電位はＶ
in′＋Ｖerror ′となる。

【００３２】次に、スイッチ２がオフ状態のまま、時刻
ｔ５で制御信号φ３によりスイッチ７がオン状態となる
と、演算増幅器６のボルテージフォロワ動作により、ノ
ードＮ１には演算増幅器６の出力端に接続されているノ
ードＮ３の電位が転送され、ノードＮ２の電位Ｖin＋Ｖ
error と等しくなる（図７に相当）。すなわち、この時
スイッチ４を構成するＭＯＳトランジスタのソース、ド
レイン電極の電位は共にＶin＋Ｖerror となる。

【００３３】次に、時刻ｔ６で制御信号φ３が反転して
スイッチ７がオフ状態となる。ここで、スイッチ７を構
成するＭＯＳトランジスタのサイズをスイッチ２，４を
構成するＭＯＳトランジスタより十分小さくしておく
か、あるいはスイッチ７を十分な時間をかけてオフ状態
に遷移させれば、スイッチ７がオン状態からオフ状態に
遷移した時の、スイッチ７を構成するＭＯＳトランジス
タのチャネル電荷およびオーバラップ容量に基づく誤差
電荷の影響は無視することができ、ノードＮ１の電位は
Ｖin＋Ｖerror を維持する（図８を参照）。

【００３４】次に、時刻ｔ７で制御信号φ２によりスイ
ッチ４が再びオン状態となる（図９に相当）。ここで、
誤差電圧Ｖerror は、時刻ｔ３においてスイッチ４がそ
の両端（ノードＮ１，Ｎ２）の電位が共にＶinである時
にオン状態からオフ状態にした際に、該スイッチ４を構
成するＭＯＳトランジスタが発生したチャネル電荷に基
づく誤差電荷によって生じている。そして、時刻ｔ７の
直前ではスイッチ７を介してノードＮ１の電位がＶin＋
Ｖerror となっているため、ノードＮ１，Ｎ２の電位は
共にＶin＋Ｖerror となっている。すなわち、時刻ｔ７
の直前ではスイッチ４を構成するＭＯＳトランジスタの
ソース、ドレイン電極の電位はそれぞれ時刻ｔ３との直
後の状態となる（図４のスイッチ４と図９のスイッチ４
とを参照）。

【００３５】従って、時刻ｔ７で制御信号φ２によりス
イッチ４が再びオン状態となると、スイッチ４を構成す
るＭＯＳトランジスタのチャネル電荷がスイッチ４に回
収され、オーバーラップ容量に基づく誤差電荷がスイッ
チ４により相殺される。そして時刻ｔ７の直後において
ノードＮ１，Ｎ２は共に入力信号電圧Ｖinと同電位とな
る。これは時刻ｔ７でスイッチ４がオン状態となると、
誤差電圧Ｖerror がスイッチ４のＭＯＳトランジスタに
生じるチャネル電荷として該ＭＯＳトランジスタに回帰
するためである。さらに、オーバラップ容量に基づく誤
差電荷も、スイッチ４を再びオン状態とすることにより
相殺される。

【００３６】最後に、制御信号φ２によりスイッチ４を
オン状態に維持したまま、時刻ｔ８で制御信号φ４によ
ってスイッチ８がオン状態となることにより、ノードＮ
２の電位が出力端子９に伝達される。この時の出力端子
９の電位、つまり出力信号電圧Ｖout は入力信号電圧Ｖ
inと同電位となる。こうして一連のサンプルホールド動
作が終了する。

【００３７】ここでスイッチ８をオン状態にして出力信
号電圧Ｖout を取り出す時にスイッチ４をオン状態に維
持しておく理由は、この期間中にスイッチ４をオフ状態
に戻すと、スイッチ４のＭＯＳトランジスタからチャネ
ル電荷による誤差電荷が再び発生して、誤差電圧がキャ
パシタ５に重畳されてしまうからである。

【００３８】このように本実施例によれば、出力信号電
圧Ｖout には誤差電圧Ｖerror の項が含まれておらず、
入力信号電圧Ｖinの電位のみが現われるので、高精度の
サンプルホールド動作が可能となる。

【００３９】図１０はｔ３で入力信号のサンプリングが
始まり、ｔ７で誤差電圧補正が始められるので、それら
の前後の時刻、すなわちｔ３±δ，ｔ７±δ，δ＜＜１
におけるスイッチ４の動作状態を示したものである。図
１０よりスイッチ４の動作状態は時刻ｔ３＋（ｔ７−ｔ
３）／２を対称軸と線対称の関係が保持されていること
がわかる。すなわち、ｔ３−δからｔ３＋δへの動作状
態遷移がｔ７＋δからｔ７−δへの動作状態遷移となっ
ている。このような動作状態の遷移特性及びチャネル電
荷の流出入は再帰的過程であるという事実から誤差電位
の補正が行なわれている。従って、スイッチ２、スイッ
チ４、スイッチ７等がＣＭＯＳスイッチであっても、上
記条件が満たされれば誤差補正が正しく行なわれること
となる。

【００４０】ここでスイッチ２、４、７、８は図２に示
す如く構成したＣＭＯＳスイッチで実現することも可能
であるが、図１１に開示するように、スイッチ制御信号
φによりインバータゲートＩ１、Ｉ２を介してＣＭＯＳ
スイッチを駆動するように構成することも可能である。
この場合にインバータゲートＩ１、Ｉ２を構成するＭＯ
Ｓトランジスタの形状を調整することにより、スイッチ
制御信号φのＣＭＯＳスイッチへの伝達遅延時間を制御
することができるので、ＣＭＯＳスイッチを構成するＭ
ＯＳトランジスタＱ１、Ｑ２を同時刻に開閉制御するこ
とができる。これによりＮＭＯＳスイッチ、ＰＭＯＳス
イッチの一方を用いた片チャネルＭＯＳスイッチで構成
されたサンプルホールド回路と同様の動作精度を、ＣＭ
ＯＳスイッチで構成されたサンプルホールド回路におい
ても確保することができる。

【００４１】図１２に本発明の他の実施例によるサンプ
ルホールド回路装置を示す。図１２において、図１と対
応する部分には同一番号を付している。この実施例で
は、図１におけるスイッチ７を取り除き、キャパシタ３
としてキャパシタ５より大きい所定の容量、例えばキャ
パシタ５の容量に対してほぼ２倍の容量のキャパシタを
用いて、サンプルホールド回路を構成する。

【００４２】この実施例のサンプルホールド回路装置の
動作は、図１３のタイムチャートに示される通りであ
り、時刻ｔ２までは図３で説明した図１の実施例の動作
と同じである。この実施例では、時刻ｔ３で制御信号φ
２が反転してスイッチ４がオフ状態になることによりノ
ードＮ２がノードＮ１から切り離され、キャパシタ５に
蓄積された信号電荷が保持されると同時に、スイッチ２
も制御信号φ１が反転することによりオフ状態となる。
従って、スイッチ４のチャネル電荷に基づく誤差電荷が
キャパシタ３とキャパシタ５に対して、ほぼ均等に誤差
電荷として流入すると同時に、スイッチ２のチャネル電
荷に基づく誤差電荷がキャパシタ３に蓄積されている信
号電荷に重畳される。

【００４３】ここで、「Measurement and Analysis of
Charge Injection in MOS Analog Switches 」（JE-HUR
N SHIEH, MAHESH PATIL, BING J.SHEU, IEEE JOURNAL O
F SOLID-STATE CIRCUITS, VOL.sc-22, NO.2, APRIL 198
7 P.277-P.281 ）によると、キャパシタ３に蓄積される
誤差電荷は、スイッチ２のチャネル電荷に基づく誤差電
荷のほぼ半分であると推定されるため、スイッチ２，４
に用いるＭＯＳトランジスタのサイズをほぼ等しくして
おくと、キャパシタ３に蓄積される誤差電荷はキャパシ
タ５に蓄積される誤差電荷のほぼ２倍となる。

【００４４】そしてキャパシタ３の容量をキャパシタ５
の容量のほぼ２倍に選んでおくと、時刻ｔ３でスイッチ
２，４から流出したチャネル電荷に基づく誤差電荷によ
りキャパシタ３に現われる誤差電圧と、時刻ｔ３でスイ
ッチ４から流出したチャネル電荷に基づく誤差電荷によ
りキャパシタ３に現われる誤差電圧は等しくなる。すな
わち、スイッチ４の両端の電位は共にＶin＋Ｖerror と
なる。

【００４５】次に、スイッチ２がオフの状態で、時刻ｔ
４で制御信号φ２によりスイッチ４が再びオン状態とな
ると、先の実施例と同様に誤差電圧Ｖerror を生ずる誤
差電荷がスイッチ４のＭＯＳトランジスタに生じるチャ
ネル電荷として該ＭＯＳトランジスタに回帰して、残余
の誤差電荷がキャパシタ３とキャパシタ５との容量比に
比例して分割される。

【００４６】最後に、制御信号φ２によりスイッチ４を
オン状態に維持したまま、時刻ｔ５で制御信号φ４によ
ってスイッチ８がオン状態とすることにより、ノードＮ
２の電位が出力端子９に伝達され、出力端子９には誤差
電圧の影響が低減された出力信号電圧Ｖout が現われ
る。こうして一連のサンプルホールド動作が終了する。

【００４７】この実施例によれば、図１の実施例におけ
るような制御信号φ３により演算増幅器６の出力電位を
スイッチ４の一端に転送する過程が不要であるため、よ
り高速のサンプルホールド動作が可能となる。

【００４８】また図１２に示したサンプルホールド回路
装置においては、図１３に基づき動作を説明した通り、
スイッチ２、スイッチ４は同時にオフ状態となるよう制
御されることが望ましいが、アナログ入力信号の変動速
度に対してスイッチ２、スイッチ４を構成するＭＯＳト
ランジスタの動作速度が十分に大きければ、スイッチ
２、スイッチ４が同時にオフ状態とならなくとも本発明
の誤差補償機能が失われるものではない。

【００４９】特に、アナログ入力信号の変動速度に対し
てスイッチ２、スイッチ４の動作速度が十分大きい場合
において、さらに構成を簡略化することが可能な実施例
について、以下説明する。この実施例においては、キャ
パシタ３、キャパシタ５の容量をほぼ等しくして、スイ
ッチ４がオフ状態となった後にスイッチ２がオフ状態と
なるよう制御を行なう。

【００５０】この場合には、スイッチ４がオフ状態とな
るとキャパシタ５に蓄積された信号電荷が保持されると
ともに、スイッチ４のチャネル電荷に基づく誤差電荷の
ほぼ半分がキャパシタ５に重畳され、残りの半分の誤差
電荷はオン状態のスイッチ２を介して入力端子に流出す
る。その直後にスイッチ２をオフ状態とすると、スイッ
チ２のチャネル電荷に基づく誤差電荷のほぼ半分がキャ
パシタ３に流入する。ここでキャパシタ３、キャパシタ
５の容量は等しいので、スイッチ２、４に用いるＭＯＳ
トランジスタのサイズをほぼ等しくしておくと、キャパ
シタ３、キャパシタ５に蓄積される誤差電荷の量はほぼ
等しくなる。

【００５１】そしてスイッチ２がオフの状態で、スイッ
チ４を再びオン状態とすると、キャパシタ３、キャパシ
タ５に蓄積された誤差電荷がスイッチ４のＭＯＳトラン
ジスタに生じるチャネル電荷として該ＭＯＳトランジス
タに回帰して、キャパシタ３、キャパシタ５に保持され
た信号電圧が平均化される。最後にスイッチ４をオン状
態に維持したまま、スイッチ８をオン状態とすることに
より、ノードＮ２の電位が出力端子９に伝達される。

【００５２】この実施例においては、キャパシタ３とキ
ャパシタ５の容量を等しくなるよう構成することができ
るので、先の実施例と比較してキャパシタ３の容量は半
分となる。このためサンプルホールド回路装置全体の回
路規模をより縮小することができる。

【００５３】図１４に本発明の他の実施例によるサンプ
ルホールド回路装置を示す。図１４において、図１２と
対応する部分には同一番号を付している。この実施例で
は図１２における演算増幅器６を取り除いて、サンプル
ホールド回路を構成する。

【００５４】この実施例のサンプルホールド回路装置の
動作は、図１３のタイムチャートに基づき、図１２に示
した実施例のサンプルホールド回路装置の動作と同様で
ある。

【００５５】この実施例においては、図１２に示したサ
ンプルホールド回路装置よりも、簡単な構成とすること
ができる。入力電圧を観測する目的に対しては、このよ
うな簡易な構成で十分である。また図１２に示した実施
例と同様、図１の実施例におけるような演算増幅器６に
よる処理過程を省略することができるため、より高速の
サンプルホールド動作が可能となる。

【００５６】図１５に本発明の他の実施例によるサンプ
ルホールド回路装置を示す。図１５において、図１４と
対応する部分には同一番号を付している。この実施例で
は、図１４におけるキャパシタ３を取り除き、スイッチ
２、４、８、キャパシタ５、タイミング制御回路１０を
用いて、サンプルホールド回路を構成する。

【００５７】この実施例のサンプルホールド回路装置の
動作は、図１３のタイムチャートに基づいて、図１２に
示した実施例のサンプホールド回路装置の動作と同様で
あり、この実施例によっても、本発明の効果は失われる
ものではない。

【００５８】図１６に、本発明の他の実施例によるサン
プルホールド回路装置を示す。本実施例では図１の構成
に加えて、ＭＯＳトランジスタで構成されたソースフォ
ロワ２１，２２およびスイッチ２３〜２５が設けられて
いる。

【００５９】この実施例のサンプルホールド回路装置の
動作を図１７を参照して説明する。スイッチ２，４，
７，８は、図１の実施例と同様にタイミング制御回路１
０から発生される制御信号φ１，φ２，φ３，φ４によ
ってそれぞれ制御され、また追加されたスイッチ２３〜
２５は同じくタイミング制御回路から発生される共通の
制御信号φ５によって制御される。スイッチ２，４，
７，８，２３〜２５は先の実施例と同様に、ＰＭＯＳト
ランジスタとＮＭＯＳトランジスタを並列に接続したい
わゆるＣＭＯＳスイッチにより構成してもよいし、片チ
ャネルトランジスタのみで構成してもよい。

【００６０】図１７に示されるように、時刻ｔ１〜ｔ４
と時刻ｔ５〜ｔ８の動作は図１の実施例と同様である。
時刻ｔ４の次の時刻ｔ９において制御信号φ５によりス
イッチ２３〜２５がオフ状態からオン状態へ変化する。
時刻ｔ９以前においては、演算増幅器６はその他の回路
とスイッチ２３〜２５により切り離されている。一般
に、演算増幅器は動作が定常状態に安定するまでに数μ
ｓｅｃといった時間を要する。これに対し、最も高速の
スイッチングするサンプリング用のスイッチ４は、演算
増幅器６よりも高速で動作させたい場合がある。

【００６１】演算増幅器の入力インピーダンスは、動作
状態によって異なることはよく知られている。換言すれ
ば、演算増幅器６の入力容量がμｓｅｃの長さにわたっ
て変化しているとすると、図１の実施例では見掛上、キ
ャパシタ５の容量がこの時間に渡って変化し続けること
になる。このことは、時刻ｔ３においてサンプリングさ
れた電荷量が変らないにも関わらず、演算増幅器６の入
力容量の影響により、キャパシタ５の容量が見掛上変化
して、キャパシタ５での保持電圧もまた変化してしまう
ことを意味する。

【００６２】そこで本実施例では、時刻ｔ９以前におい
てはスイッチ２３〜２５をオフ状態とすることによっ
て、演算増幅器６を切り離しておく。ここで、ソースフ
ォロワ２１，２２の動作速度を考慮する必要があるが、
一般にソースフォロワは演算増幅器に比較して容易に高
速化できるため、キャパシタ５の見掛上の容量が変化す
ることによる誤差の発生は問題とならなくなる。

【００６３】またこの実施例のサンプルホールド回路装
置を図１８のタイムチャートにしたがって動作させるこ
とも可能である。図１７に示すタイムチャートとは、ス
イッチ７の制御信号を常に論理値”１”、すなわち常に
閉状態にあり、スイッチ２３、２４を制御信号φ５１に
よって制御するとともに、スイッチ２５を制御信号φ５
２によって制御する点で相違する。

【００６４】このような制御において、スイッチ２、ス
イッチ４が開放状態にあるときの端子Ｎ１、Ｎ２におけ
る容量値は、それぞれ、 ｛容量３の容量値｝＋｛ソースフォロワ２２の入力容量
値｝ ｛容量５の容量値｝＋｛ソースフォロワ２１の入力容量
値｝ となり、容量３、５、ソースフォロワ２２、２１をそれ
ぞれ同一形状で作成すれば、容量値を等しくすることが
できる。したがってこの実施例によれば、スイッチ４に
起因する誤差電荷の補償を、より高精度に行なうことが
できる。

【００６５】図１９は、図１６に示すサンプルホールド
回路装置の別の動作方法を示す。図１９ではスイッチ７
の制御信号φ３を常に論理値”１”とする。スイッチ２
５には制御信号として、前述した図１７における制御信
号φ３供給する。それ以外は図１７における制御信号と
同じである。図１９の動作方法によれば、スイッチ７が
常に閉じた状態にある。ここでスイッチ２、スイッチ４
が開いている時の端子Ｎ１、端子Ｎ２の容量値はそれぞ
れ以下の通りである。 （端子Ｎ１の容量値） ＝（容量３の容量値）＋（ソースフォロワ２２の入力容
量値） （端子Ｎ２の容量値） ＝（容量５の容量値）＋（ソースフォロワ２１の入力容
量値） そこで容量３、５、ソースフォロワ２１、２２をそれぞ
れ同一形状で作成すれば、容量値を等しくすることがで
きる。この実施例によればスイッチ４に起因する誤差電
荷をより高精度に補償することができる。

【００６６】図２０に、本発明のさらに別の実施例によ
るサンプルホールド回路装置を示し、また図２０に図１
９の一部の具体的な回路構成を示す。この実施例は、デ
ータ線とアドレス線をマトリクス状に配置し、データ線
とアドレス線の交差部にＴＦＴおよび液晶セルを配置し
て構成された液晶表示パネルを用いた液晶ディスプレイ
装置において、入力ビデオ信号によりデータ線を駆動す
るデータ線駆動回路に好適な例である。

【００６７】液晶ディスプレイ装置におけるデータ線駆
動回路では、入力ビデオ信号を各水平走査期間毎にサン
プルホールドし、ＴＦＴを介して液晶セルを線順次で駆
動するために、サンプルホールド回路群が用いられる。
データ線駆動回路をサンプルホールド回路を多数集積し
たＩＣにより構成した場合、サンプルホールド出力に誤
差が残っていると、この誤差のばらつきにより画質が劣
化する。また、サンプルホールド回路が１段の回路構成
では１水平走査期間のうち水平ブランキング期間でのみ
しかＴＦＴを駆動できないため、外来ノイズが画面上に
現われて画質劣化となる問題がある。これを避けるため
サンプルホールド回路群を２段の回路構成にすると、サ
ンプルホールド出力が減衰し、またばらつき要因が増え
るという問題がある。また、このようなＩＣ内部での問
題点に加え、ＩＣ間のばらつきのため画面上で各々のＩ
Ｃにより駆動されている領域で帯状に輝度や色相に段差
が生じ、著しく画質を劣化させていた。

【００６８】本発明のサンプルホールド回路装置は出力
に誤差が残らないため、液晶ディスプレイ装置における
データ線駆動回路におけるサンプルホールド回路を２段
構成にした場合の上述の問題点が一挙に解決される。

【００６９】図２０において、１段目のサンプルホール
ド回路３１と２段目のサンプルホールド回路３２は図１
６のサンプルホールド回路装置と同様に構成され、交互
にサンプル状態、ホールド状態とされる。演算増幅器６
は図１６の実施例と同様にサンプルホールド回路３１，
３２のノードＮ１ａ，Ｎ１ｂの電位補正に用いられると
ともに、ホールド状態にある方のサンプルホールド回路
の出力に応じて出力端子９に接続される負荷（液晶表示
素子）を駆動するボルテージフォロワとして用いること
ができるようにしている。

【００７０】この構成によれば、従来の問題点が解決さ
れるほか、一つの演算増幅器６を多目的に使用できるた
め、特に液晶ディスプレイ装置のデータ線駆動回路のよ
うに２段構成のサンプルホールド回路を多数用いる用途
では、全体の回路規模が小さくて済み、ＬＳＩの小型化
に有利となる。

【００７１】また、ソースフォロワ２１ａ，２２ｂ，２
２ａ，２２ｂは、図２１に示されるように、ＰＭＯＳト
ランジスタによるソースフォロワとＮＭＯＳトランジス
タによるソースフォロワにより構成されている。ここ
で、図２１では図２０における１段目のサンプルホール
ド回路３１に注目して、ソースフォロワ２１ａ，２１ｂ
のみ図示している。

【００７２】さらに、ソースフォロワ２１ａ，２２ａ，
２１ｂ，２２ｂのＰＭＯＳトランジスタによるソースフ
ォロワ出力がスイッチ２３ａ−１，２４ａ−１，２３ｂ
−１，２４ｂ−１をそれぞれ介して演算増幅器６におけ
るＮＭＯＳトランジスタによる差動対６−１とＰＭＯＳ
トランジスタによる差動対６−２に同時に入力し、ソー
スフォロワ２１ａ，２２ａ，２１ｂ，２２ｂのＮＭＯＳ
トランジスタによるソースフォロワ出力がスイッチ２３
ａ−２，２４ａ−２，２３ｂ−２，２４ｂ−２をそれぞ
れ介して演算増幅器６におけるＮＭＯＳトランジスタに
よる差動対６−１とＰＭＯＳトランジスタによる差動対
６−２に同時に入力している。

【００７３】この構成によれば、ソースフォロワの入力
電圧が電源電圧に近い時、ソースフォロワ２１ａ，２２
ａ，２１ｂ，２２ｂにおけるＰＭＯＳトランジスタによ
るソースフォロワが動作しなくなり、従ってＰＭＯＳト
ランジスタによる差動対６−２が動作しなくなるが、Ｎ
ＭＯＳトランジスタによるソースフォロワは動作してお
り、従ってＮＭＯＳトランジスタによる差動対６−１は
動作する。従って、ソースフォロワの入力電圧が接地端
電位から電源電圧にわたる広い範囲にわたって変化して
も、本実施例のサンプルホールド回路装置は動作できる
ことになる。

【００７４】図２１は、本実施例の動作を示すタイムチ
ャートであり、φ１ａ，φ１ｂはスイッチ２ａ，２ｂの
制御信号、φ２ａ，φ２ｂはスイッチ４ａ，４ｂの制御
信号、φ４はスイッチ８の制御信号、φｍａ、φｍｂは
スイッチ２３ａ−１，２３ａ−２，２４ａ−１，２４ａ
−２，およびスイッチ２３ｂ−１，２３ｂ−２，２４ｂ
−１，２４ｂ−２の制御信号である。また、波形＊は入
力信号であるビデオ信号の１水平走査期間（１Ｈ）とブ
ランキング期間（ＢＬＫ）の大まかなタイミング関係を
示している。

【００７５】

【発明の効果】以上説明したように本発明によれば、サ
ンプリングレートを高くしてもスイッチとして用いられ
るＭＯＳトランジスタに起因する誤差が出力に生じない
高速・高精度のサンプルホールド回路装置を提供するこ
とができる。また、本発明によるサンプルホールド回路
装置は、液晶ディスプレイ装置におけるデータ線駆動回
路に特に好適である。

【図面の簡単な説明】

【図１】 本発明の一実施例に係るサンプルホールド回
路装置の回路図。

【図２】 本発明でスイッチに用いるＣＭＯＳスイッチ
の構成を示す図。

【図３】 図１の実施例の動作を説明するためのタイム
チャート。

【図４】 図１の実施例の動作を説明するための概念
図。

【図５】 図１の実施例の動作を説明するための概念
図。

【図６】 図１の実施例の動作を説明するための概念
図。

【図７】 図１の実施例の動作を説明するための概念
図。

【図８】 図１の実施例の動作を説明するための概念
図。

【図９】 図１の実施例の動作を説明するための概念
図。

【図１０】 図１の実施例の動作を説明するためのタイ
ムテーブル。

【図１１】 本発明でスイッチに用いるＣＭＯＳスイッ
チの他の構成を示す図。

【図１２】 本発明の他の実施例に係るサンプルホール
ド回路装置の回路図。

【図１３】 図１２の実施例の動作を説明するためのタ
イムチャート。

【図１４】 本発明の他の実施例に係るサンプルホール
ド回路装置の回路図。

【図１５】 本発明の他の実施例に係るサンプルホール
ド回路装置の回路図。

【図１６】 本発明の他の実施例に係るサンプルホール
ド回路装置の回路図。

【図１７】 図１６の実施例の動作を説明するためのタ
イムチャート。

【図１８】 図１６の実施例の動作を説明するための別
のタイムチャート。

【図１９】 本発明の他の実施例に係るサンプルホール
ド回路装置の回路図。

【図２０】 図１９の構成要素の一部を詳細に示す回路
図。

【図２１】 図１９の実施例の動作を説明するためのタ
イムチャート。

【符号の説明】

１…入力端子 ２…スイッチ（第３のスイッチ） ３…キャパシタ（第２のキャパシタ） ４…スイッチ（第１のスイッチ） ５…キャパシタ（第１のキャパシタ） ６…演算増幅器（観測手段） ７…スイッチ（第４のスイッチ） ８…スイッチ（第２のスイッチ） ９…出力端子 １０…タイミング制御回路

Claims (8)

【特許請求の範囲】
1. 【請求項１】入力信号を受入する入力端子と、前記入力
   信号を一端から受入してサンプリングする第１のＭＯＳ
   トランジスタスイッチと、前記第１のＭＯＳトランジス
   タスイッチの他端と定電位端との間に接続され、該第１
   のＭＯＳトランジスタスイッチによりサンプリングされ
   た信号をホールドする第１のキャパシタとからなるサン
   プルホールド回路において、前記入力端子と前記第１の
   ＭＯＳトランジスタスイッチの一端との間に、前記入力
   信号を選択的にサンプリングする第２のＭＯＳトランジ
   スタスイッチを挿入したことを特徴とするサンプルホー
   ルド回路装置。
2. 【請求項２】前記第１のキャパシタにホールドされた信
   号を出力端子に転送する第３のＭＯＳトランジスタスイ
   ッチとを具備したことを特徴とする請求項１記載のサン
   プルホールド回路装置。
3. 【請求項３】ＭＯＳトランジスタからなるスイッチを用
   いたサンプルホールド回路装置において、入力信号を受
   入する入力端子と、前記入力信号を一端から受入してサ
   ンプリングする第１のスイッチと、前記第１のスイッチ
   の他端と定電位端との間に接続され、該第１のスイッチ
   によりサンプリングされた信号をホールドする第１のキ
   ャパシタと、前記入力端子と前記第１のスイッチの一端
   との間に接続され、入力信号をサンプリングする第２の
   スイッチと、前記第１のキャパシタにホールドされた信
   号を出力端子に転送する第３のスイッチとを具備したこ
   とを特徴とするサンプルホールド回路装置。
4. 【請求項４】前記第３のスイッチをオン状態とすること
   により第１のキャパシタにホールドされた信号を出力端
   子に転送する際には、前記第１のスイッチをオン状態と
   すると共に、前記第２のスイッチをオフ状態とするよう
   前記第１、第２、第３のスイッチを制御するタイミング
   制御回路を備えたことを特徴とする請求項３記載のサン
   プルホールド回路。
5. 【請求項５】ＭＯＳトランジスタからなるスイッチを用
   いたサンプルホールド回路装置において、入力信号を受
   入する入力端子と、前記入力信号を一端から受入してサ
   ンプリングする第１のスイッチと、前記第１のスイッチ
   の他端と定電位端との間に接続され、該第１のスイッチ
   によりサンプリングされた信号をホールドする第１のキ
   ャパシタと、前記第１のスイッチの前記一端の電位を前
   記他端の電位と同電位に補正するための電位補正手段
   と、前記第１のキャパシタにホールドされた信号を取り
   出すための出力端子と、前記第１のスイッチを所定期間
   オン状態とした後、前記電位補正手段により前記第１の
   スイッチの前記一端の電位を前記他端の電位と同電位と
   し、その後前記第１のスイッチを再びオン状態とするタ
   イミング制御手段とを具備することを特徴とするサンプ
   ルホールド回路装置。
6. 【請求項６】ＭＯＳトランジスタからなるスイッチを用
   いたサンプルホールド回路装置において、入力信号を受
   入する入力端子と、前記入力信号を一端から受入してサ
   ンプリングする第１のスイッチと、前記第１のスイッチ
   の他端と定電位端との間に接続され、該第１のスイッチ
   によりサンプリングされた信号をホールドする第１のキ
   ャパシタと、前記第１のスイッチの前記一端の電位を前
   記他端の電位と同電位に補正するための電位補正手段
   と、前記第１のキャパシタにホールドされた信号をサン
   プリングする第２のスイッチと、前記第２のスイッチに
   よりサンプリングされた信号を取り出すための出力端子
   と、前記第１のスイッチを所定期間オン状態とした後、
   前記電位補正手段により前記第１のスイッチの前記一端
   の電位を前記他端の電位と同電位とし、その後前記第１
   のスイッチを再びオン状態とし、さらに該第１のスイッ
   チをオン状態に維持したまま前記第２のスイッチをオン
   状態とするタイミング制御手段とを具備することを特徴
   とするサンプルホールド回路装置。
7. 【請求項７】前記電位補正手段は、前記入力端子と前記
   第１のスイッチの前記一端との間に接続された第３のス
   イッチと、前記第１のスイッチの電位を観測する観測手
   段と、この観測手段により観測された電位を前記第１の
   スイッチの前記一端に転送するための第４のスイッチ
   と、前記第１のスイッチの前記一端に接続され、前記第
   ４のスイッチにより転送された電位を保持するための第
   ２のキャパシタとからなり、前記タイミング制御手段に
   より制御され、前記第１のスイッチがオフ状態となった
   後前記第３のスイッチがオフ状態になり、その後前記第
   ４のスイッチがオン状態となることにより、前記第１の
   スイッチの前記一端の電位を前記他端の電位と同電位に
   補正することを特徴とする請求項５または６記載のサン
   プルホールド回路装置。
8. 【請求項８】前記電位補正手段は、前記入力端子と前記
   第１のスイッチの前記一端との間に挿入された第３のス
   イッチと、前記第１のスイッチの前記一端に接続された
   前記第１のキャパシタの容量より大きい所定の容量を有
   する第２のキャパシタとからなり、前記タイミング制御
   手段により制御され、前記第１のスイッチがオフ状態と
   なると同時に前記第３のスイッチがオフ状態となること
   により、前記第１のスイッチの前記一端の電位を前記他
   端の電位と同電位に補正することを特徴とする請求項５
   または６項記載のサンプルホールド回路装置。