JP2003304128A - 増幅回路及びその制御方法 - Google Patents

Abstract

(57)【要約】 【課題】 低消費電力化及び高精度出力を実現すること
ができる増幅回路を得る。 【解決手段】 入力信号選択手段７により選択された入
力信号の電圧レベルに対応付けられた一のキャパシタを
選択し、この選択されたキャパシタに当該入力信号によ
り発生する演算増幅器１０のオフセット電圧を記憶さ
せ、当該キャパシタが保持するオフセット電圧を用いて
演算増幅器１０の出力を補正するよう、制御手段１２は
スイッチ群４，５及びスイッチ１〜３を制御する。

Description

【発明の詳細な説明】

【０００１】

【発明の属する技術分野】本発明は負荷を駆動する増幅
回路及びその制御方法に関し、特に演算増幅器のオフセ
ット電圧を補正する増幅回路に関する。

【０００２】

【従来の技術】従来、負荷を駆動する増幅回路では、増
幅回路を構成する能動素子の特性ばらつきにより、オフ
セット電圧が生じるという問題がある。この問題を解決
するため、これまでオフセット電圧を補正する様々な方
法が用いられてきた。その中で、キャパシタを用いたオ
フセット電圧補正手段を有する増幅回路の代表例とし
て、特公平５−８５０８５号公報、特開平９−２４４５
９０号公報に記載されている増幅回路が挙げられる。

【０００３】図２５は特公平５−８５０８５号公報に記
載されている従来の増幅回路の構成を示す図である。図
２５において、従来の増幅回路は、非反転入力端及び反
転入力端にそれぞれ回路入力端子６２１、６２２から差
動入力＋ＩＮ、−ＩＮが印加される演算増幅器６４１及
び６４２と、キャパシタ６３１及び６３２と、トランジ
スタスイッチ６０１〜６１２とを有している。スイッチ
６０１、６０２、６０８、６０９、６１０及び６１１は
第一のスイッチグループ、スイッチ６０３、６０４、６
０５、６０６、６０７及び６１２は第２のスイッチグル
ープを形成する。第１のスイッチグループと第２のスイ
ッチグループとは交互にオンするように制御される。

【０００４】図２５に示した増幅回路の動作について説
明する。図２５において、まず、第１のスイッチグルー
プがオン状態、第２のスイッチグループがオフ状態に制
御される。この状態では、演算増幅器６４１は、スイッ
チ６０１、６０２及び６１１が閉じるので、入力端に供
給される差動信号を出力端子に出力する。一方、演算増
幅器６４２の非反転入力端は接地され、出力端にはオフ
セット電圧分が出力される。このオフセット電圧によっ
てキャパシタ６３２は充電され、オフセット電圧を保持
する。

【０００５】次に、第１のスイッチグループがオフ状
態、第２のスイッチグループがオン状態に制御される。
この状態では、スイッチ６０６、６０７及び６１２が閉
じ、逆相の入力端子６２２と演算増幅器６４２の反転入
力端間にキャパシタ６３２が直列に接続されるので、差
動信号−ＩＮに逆極性のオフセット電圧が重畳され演算
増幅器６４２の反転入力端に印加される。この結果、演
算増幅器６４２の出力からオフセット電圧が相殺されて
補正される。

【０００６】上記のスイッチ群の交互の動作を繰り返す
ことにより、演算増幅器６４１についても演算増幅器６
４２と同じ動作が行われ、演算増幅器６４１のオフセッ
ト電圧も補正される。補正された演算増幅器６４１及び
６４２の出力電圧が出力端子６２３に交互に出力される
ことにより、図２５の増幅回路では高精度出力を可能と
している。

【０００７】また、図２６は特開平９−２４４５９０号
公報に記載されている従来の増幅回路の構成を示す図で
ある。図２６において、従来の増幅回路は、演算増幅器
７０３と、オフセット補正回路７０４とを有しており、
オフセット補正回路７０４は、キャパシタ７０５と、ス
イッチ７０６〜７０８とを有している。外部から供給さ
れる入力電圧Ｖｉｎは、増幅回路の入力端子７０１を介
して演算増幅器７０３の非反転入力端子に入力される。
演算増幅器７０３の出力電圧Ｖout は、増幅回路の出力
端子７０２を介して外部に出力される。

【０００８】演算増幅器７０３の非反転入力端子と演算
増幅器７０３の出力端子との間には、スイッチ７０６及
び７０７が直列に接続される。スイッチ７０６とスイッ
チ７０７との接続点と演算増幅器７０３の反転入力端子
との間には、キャパシタ７０５が接続される。また、演
算増幅器７０３の反転入力端子と演算増幅器７０３の出
力端子との間には、スイッチ７０８が接続される。

【０００９】次に、図２６に示した増幅回路の動作につ
いて図面を用いて説明する。図２７は図２６に示した増
幅回路の動作を示すタイミングチャートである。図２６
及び２７に示したように、まず、前回の状態である期間
Ｔ１においては、スイッチ７０７のみをオン状態とし、
他のスイッチ７０６及び７０８をオフ状態にしている。
これにより、演算増幅器７０３の出力端子と反転入力端
子とがキャパシタ７０５を介して接続される。この状態
では出力電圧Ｖout の電圧レベルは前回の出力電圧が継
続している。

【００１０】期間Ｔ２では、スイッチ７０７に加えて、
スイッチ７０８がオンとなる。入力電圧Ｖｉｎの電圧レ
ベルが変わると、それに応じて出力電圧Ｖout は変化
し、オフセット電圧Ｖoff を含んだＶｉｎ＋Ｖoff とな
る。このとき、キャパシタ７０５は短絡され、キャパシ
タ７０５の両端は同電位となる。また、スイッチ７０７
及び７０８をオンすることにより、キャパシタ７０５の
両端は演算増幅器７０３の出力端に接続されるので、キ
ャパシタ７０５の両端の電位は共に演算増幅器７０３の
出力によってＶout （＝Ｖｉｎ＋Ｖoff ）となる。

【００１１】期間Ｔ３において、スイッチ７０８をオン
のままでスイッチ７０７をオフにし、その後スイッチ７
０６をオンにする。これにより、キャパシタ７０５の一
端は入力端に接続され、その電位はＶout からＶｉｎに
変化する。スイッチ７０８がオンなので、キャパシタ７
０５の他端の電位は出力電圧Ｖout のままである。した
がって、キャパシタ７０５に印加される電圧はＶout −
Ｖｉｎ＝Ｖｉｎ＋Ｖoff −Ｖｉｎ＝Ｖoff となり、キャ
パシタ７０５にオフセット電圧Ｖoff に相当する電荷が
充電される。

【００１２】期間Ｔ４では、スイッチ７０６及び７０８
をオフにし、その後スイッチ７０７をオンにする。スイ
ッチ７０６及び７０８をオフにすることにより、キャパ
シタ７０５が演算増幅器７０３の反転入力端及び出力端
間に直接接続され、キャパシタ７０５にオフセット電圧
Ｖoff が保持される。スイッチ７０７をオンにすること
により、演算増幅器７０３の反転入力端子に出力端子の
電位を基準としてオフセット電圧Ｖoff が印加される。
この結果、出力電圧Ｖout は、Ｖout ＝Ｖｉｎ＋Ｖoff
−Ｖoff ＝Ｖｉｎとなるためオフセット電圧は相殺さ
れ、高精度な電圧を出力することができる。

【００１３】

【発明が解決しようとする課題】しかしながら、図２５
に示した従来の増幅回路では、キャパシタの一端の電位
を常に接地電位から入力信号−ＩＮのレベルまで立ち上
げる必要がある。そのため、オフセット補正動作におい
てキャパシタの充放電を伴うため消費電力が大きいとい
う問題がある。

【００１４】また、図２６に示した従来の増幅回路で
は、キャパシタ両端の電位差はオフセット電圧分だけで
あり、キャパシタの充放電による消費電力は図２５に示
した増幅回路よりも抑えることができる。

【００１５】しかし、演算増幅器に生じるオフセット電
圧は入力信号の電圧レベルに応じてその大きさが異な
る。なお、入力信号の電圧レベルの変化によるオフセッ
ト電圧の変動はｍＶ単位の変動ではある。しかし、増幅
回路が例えば液晶ディスプレイを駆動する駆動回路とし
て用いられる場合、このｍＶ単位の変動が液晶ディスプ
レイの階調表示に影響を与えてしまう。特に、液晶ディ
スプレイに多階調表示、高精細表示が要求される場合に
は、オフセット電圧の変動に対処することが必須とな
る。

【００１６】従って、増幅回路に供給される入力信号の
電圧レベルが変化する場合には、入力信号の電圧レベル
に応じてオフセット電圧の大きさが異なるので、図２６
に示した増幅回路において高精度出力を実現するために
は、１出力毎にオフセット補正動作を行う必要がある。
１出力毎にオフセット補正動作を行うと、オフセット電
圧を記憶させるキャパシタを１出力毎に充放電させなけ
ればならないので、図２６に示した増幅回路でもオフセ
ット補正動作時の消費電力が大きいという問題がある。

【００１７】また、オフセット補正動作をスイッチ制御
により行うと、スイッチング時に生じる容量結合の影響
により出力精度が低下するという問題もある。一方、オ
フセット電圧を記憶させるキャパシタの容量を大きくす
ることによりスイッチング時に生じる容量結合の影響に
よる出力精度の低下を抑制することができるが、容量を
大きくすると１出力毎に行うオフセット補正動作による
キャパシタの充放電により消費電力が増大するという問
題がある。

【００１８】上記では、図２５及び図２６に示した増幅
回路の問題点について説明したが、キャパシタを用いた
オフセット補正手段を有する他の増幅回路にも同様の問
題点がある。

【００１９】本発明の目的は、低消費電力化及び高精度
出力を実現することができる増幅回路及びその制御方法
を提供することである。

【００２０】

【課題を解決するための手段】本発明による増幅回路
は、複数の電圧レベルをとりうる入力信号を増幅する演
算増幅器と、前記入力信号の電圧レベルに応じて前記演
算増幅器に発生するオフセット電圧の各々を記憶する記
憶手段と、前記記憶手段に記憶された前記オフセット電
圧を用いて前記演算増幅器の出力を補正する制御手段と
を含むことを特徴とする。

【００２１】前記増幅回路において、前記記憶手段は、
前記オフセット電圧をそれぞれ記憶する複数のキャパシ
タからなることを特徴とする。

【００２２】また、前記増幅回路において、前記制御手
段は、１出力期間の第１の期間に、前記入力信号の電圧
レベルに応じて前記複数のキャパシタの中から一のキャ
パシタを選択する選択制御をなしこの選択されるキャパ
シタに前記演算増幅器のオフセット電圧を記憶させるこ
とを特徴とする。

【００２３】また、前記増幅回路において、前記制御手
段は、前記１出力期間の第２の期間に、前記選択される
キャパシタに記憶された前記オフセット電圧を用いて前
記演算増幅器の出力を補正することを特徴とする。

【００２４】本発明による制御方法は、入力信号を増幅
する演算増幅器と、複数のキャパシタとを含む増幅回路
の制御方法であって、１出力期間の第１の期間に、前記
入力信号の電圧レベルに応じて前記複数のキャパシタの
中から一のキャパシタを選択する選択制御をなしこの選
択されるキャパシタに前記演算増幅器のオフセット電圧
を記憶させる制御ステップを含むことを特徴とする。

【００２５】前記制御方法において、前記制御ステップ
は、前記１出力期間の第２の期間に、前記選択されるキ
ャパシタに記憶された前記オフセット電圧を用いて前記
演算増幅器の出力を補正することを特徴とする。

【００２６】本発明の作用は次の通りである。入力信号
の電圧レベルに応じて演算増幅器に発生するオフセット
電圧の各々を予め記憶手段に記憶させておくことによ
り、入力信号の電圧レベルが変化する度に、記憶してい
たオフセット電圧を消去して新たなオフセット電圧を記
憶するようにしていた従来の増幅回路と比較して、消費
電力を低減することができる。

【００２７】また、記憶手段として複数のキャパシタを
使用し、制御手段が、入力信号の電圧レベルに応じて選
択される一のキャパシタに、オフセット電圧を記憶、保
持させ、この保持されたオフセット電圧を用いて演算増
幅器の出力を補正する。そのため、高精度なオフセット
補正動作を行うことが可能となり、高精度出力が可能と
なる。また、一度オフセット電圧が記憶、保持される
と、次に同じ電圧レベルを有する入力信号が増幅回路に
供給されたときに、同じキャパシタが選択されこのキャ
パシタに記憶、保持されたオフセット電圧を用いて演算
増幅器の出力が補正されるので、キャパシタに充放電に
よる電力消費がほとんどなく、オフセット補正動作によ
る電力消費を最小限に抑えることができる。

【００２８】

【発明の実施の形態】以下に、本発明の実施の形態につ
いて図面を用いて説明する。図１は本発明の実施の形態
による増幅回路の構成を示す図である。なお、以下に示
す全ての図において同等部分は同一符号にて示してい
る。

【００２９】図１において、本発明の実施の形態による
増幅回路は、入力信号選択手段７と、演算増幅器１０
と、オフセット補正回路１１と、制御手段１２とを有し
ている。入力信号選択手段７は、外部からのＮ（Ｎは正
の整数）個の入力信号（それら入力信号の電圧レベルは
それぞれＶｉｎ１〜ＶｉｎＮである）がそれぞれ供給さ
れるＮ個の回路入力端子（増幅回路の入力端子）と演算
増幅器１０の非反転入力端子との間にそれぞれ接続され
る入力信号選択スイッチ７−１〜７−Ｎを有している。

【００３０】入力信号選択手段７は制御手段１２の制御
に従ってＮ個の入力信号のいずれか１つを選択し、この
選択された入力信号は演算増幅器１０の非反転入力端子
に入力される。ここで、入力信号の選択は所定の期間
（１出力期間）毎に行われる。ボルテージフォロワの演
算増幅器１０は、入力信号選択手段７により選択された
入力信号の電圧と等しい出力電圧Ｖout を回路出力端子
８（増幅回路の出力端子）を介して外部に出力する。

【００３１】オフセット補正回路１１は、スイッチ１〜
３と、複数のキャパシタ６−１〜６−Ｎを有するキャパ
シタ群６と、複数のキャパシタ選択スイッチ４−１〜４
−Ｎを有するスイッチ群４と、複数のキャパシタ選択ス
イッチ５−１〜５−Ｎを有するスイッチ群５とを有して
いる。スイッチ１は、演算増幅器１０の反転入力端子と
演算増幅器１０の出力端との間に接続され、スイッチ２
及び３は、演算増幅器１０の非反転入力端子と演算増幅
器１０の出力端との間に直列に接続されている。

【００３２】また、複数のキャパシタ６−１〜６−Ｎの
一端はスイッチ群４を介してスイッチ２とスイッチ３の
接続点に共通に接続され、複数のキャパシタ６−１〜６
−Ｎの他端はスイッチ群５を介して演算増幅器１０の反
転入力端子に接続されている。

【００３３】制御手段１２は、外部から供給される、あ
るいは内部で生成される入力信号選択指示に応じて入力
信号選択手段７の入力信号選択スイッチ７−１〜７−Ｎ
を制御する。また、制御手段１２は、入力信号選択指示
に応じて複数のキャパシタ６−１〜６−Ｎの中からいず
れか１つのキャパシタを選択するようにキャパシタ選択
スイッチ４−１〜４−Ｎ及び５−１〜５−Ｎを制御す
る。換言すれば、制御手段１２は、入力信号選択手段７
により選択された入力信号の電圧レベルに応じてスイッ
チ４−１〜４−Ｎ及び５−１〜５−Ｎを制御する。ま
た、制御手段１２は、スイッチ１〜３を制御することに
よりオフセット補正動作の制御を行う。

【００３４】なお、Ｎ個の入力信号の電圧レベルＶｉｎ
１〜ＶｉｎＮは互いに異なる値であり、複数のキャパシ
タ６−１〜６−Ｎはこれ等電圧レベルＶｉｎ１〜Ｖｉｎ
Ｎにそれぞれ１対１に対応付けられており、制御手段１
２は入力信号の電圧レベルに対応付けられた一のキャパ
シタを選択する。

【００３５】しかしながら、複数のキャパシタ６−１〜
６−Ｎと電圧レベルＶｉｎ１〜ＶｉｎＮとが１対１に対
応付けられている場合に限定されるものではなく、例え
ば、入力信号の電圧レベルがＶｉｎ１である場合に選択
されるキャパシタと電圧レベルがＶｉｎ２である場合に
選択されるキャパシタとが同一となるように制御手段１
２は制御を行ってもよい。

【００３６】すなわち、電圧レベルＶｉｎ１〜ＶｉｎＮ
の中に互いに同一または略同一となる値があってもよ
く、上述した例では電圧レベルＶｉｎ１及びＶｉｎ２が
互いに同一または略同一のレベルである。従って、制御
手段１２は入力信号の電圧レベルに応じた一のキャパシ
タを選択することになる。

【００３７】以下、図１に示した本発明の実施の形態に
よる増幅回路の動作について図面を用いて説明する。図
２は図１に示した増幅回路の動作例を示すタイミングチ
ャートであり、１出力期間における各スイッチのオン、
オフの状態を示している。また、図３は図２に示した動
作例に従った出力電圧波形を示す図である。

【００３８】１出力期間は、１つの信号電圧を出力する
期間であり、図２では、オフセット補正動作 （オフセ
ット電圧記憶動作）を行う第１の期間Ｔ０１及び補正電
圧が出力される第２の期間Ｔ０２の２つの期間から構成
される場合について示している。また、同図では、１出
力期間における入力信号の電圧レベルが図１に示したＶ
ｉｎ１である場合の動作が示されている。なお、図１に
示したスイッチ群４，５，７及びスイッチ１〜３は制御
手段１２により制御される。

【００３９】図１及び２に示したように、まず、１出力
期間の第１の期間Ｔ０１では、スイッチ７−１及び４−
１，５−１はオンされ、スイッチ７−２〜７−Ｎ及び４
−２〜４−Ｎ，５−２〜５−Ｎはオフされる。また、ス
イッチ１及び２はオンされスイッチ３はオフされる。こ
れにより、図３に示したように、出力電圧Ｖout はオフ
セット電圧Ｖoff を含んだＶｉｎ１＋Ｖoff となる。こ
のとき、キャパシタ６−１の一端の電位は入力電圧Ｖｉ
ｎ１に等しくなり、他端の電位は出力電圧Ｖout に等し
くなり、キャパシタ６−１には入力電圧がＶｉｎ１の場
合に演算増幅器１０に生じるオフセット電圧Ｖoff に相
当する電荷が充電される。

【００４０】次に、図２の１出力期間の第２の期間Ｔ０
２では、期間Ｔ０１と同様に、スイッチ７−１及び４−
１，５−１はオン、スイッチ７−２〜７−Ｎ及び４−２
〜４−Ｎ，５−２〜５−Ｎはオフのままで、スイッチ１
及び２がオフされ、スイッチ３がオンされる。このと
き、キャパシタ６−１が演算増幅器１０の反転入力端子
及び出力端子間に直接接続され、キャパシタ６−１にオ
フセット電圧Ｖoff が保持される。スイッチ３がオンさ
れることにより、演算増幅器１０の反転入力端子に出力
端子の電位を基準としてオフセット電圧Ｖoff が印加さ
れる。この結果、図３に示したように、出力電圧Ｖout
は、Ｖout ＝Ｖｉｎ１＋Ｖoff −Ｖoff ＝Ｖｉｎ１とな
り、オフセット電圧は相殺され、入力電圧Ｖｉｎ１と等
しい電圧となる。

【００４１】なお、図２のタイミングチャートでは、各
スイッチには遅延がなく制御手段１２によるスイッチ制
御が同時になされる場合について示しているが、各スイ
ッチが遅延を有する場合には、第１の期間Ｔ０１におい
てスイッチ３が非導通状態になる前にスイッチ１及び２
が導通状態にならないよう、また、第２の期間Ｔ０２に
おいてスイッチ１及び２が非導通状態になる前にスイッ
チ３が導通状態にならないように、遅延を考慮してスイ
ッチ制御が行われる。なお、遅延を考慮した場合の増幅
回路の動作例を示すタイミングチャートが図４に示され
ている。

【００４２】増幅回路に生じるオフセット電圧は入力電
圧レベルの大きさにより異なるが、図１に示した本発明
の実施の形態による増幅回路では、Ｎ個の入力電圧Ｖｉ
ｎ１〜ＶｉｎＮと同数のＮ個のキャパシタ６−１〜６−
Ｎが設けられているため、入力電圧とキャパシタを１対
１で対応させることができ、各キャパシタにそれに対応
する入力電圧レベルに応じた演算増幅器のオフセット電
圧を記憶、保持させることができる。一度、入力電圧に
対応したキャパシタにオフセット電圧を記憶、保持させ
ると、次に同じ入力電圧が入力される１出力期間におい
て、キャパシタを充放電させる必要がなく、スイッチン
グ時に生じる容量結合の影響により変動した電荷を補充
するだけでよい。そのため、キャパシタには電荷の充放
電による電力消費がほとんどなく、低消費電力化が可能
である。

【００４３】このように、本発明の実施の形態による増
幅回路では、入力電圧とキャパシタとが１対１に対応付
けられ、入力電圧レベルに応じたオフセット電圧が当該
入力電圧レベルに対応付けられたキャパシタに記憶、保
持されることにより、高精度なオフセット補正動作を行
うことが可能であり、かつ、オフセット補正動作の電力
消費を最小限に抑えることができる。

【００４４】さらに、キャパシタに一度オフセット電圧
を記憶、保持させると、次に同じ入力電圧が増幅回路に
入力される１出力期間において、既にキャパシタに保持
されているオフセット電圧を用いて演算増幅器の出力の
補正を行うためキャパシタに充放電による電力消費がほ
とんどなく、スイッチング時に生じる容量結合の影響を
抑えるためにキャパシタの容量を大きくしても消費電力
を増大させずに出力精度を高めることができる。

【００４５】図２では、１出力期間における入力電圧が
Ｖｉｎ１である場合について説明したが、本発明の実施
の形態による増幅回路では、複数の入力電圧に応じたオ
フセット電圧をそれぞれ異なるキャパシタに記憶、保持
させることができるため、入力電圧がＶｉｎ２〜Ｖｉｎ
Ｎである場合においても、入力電圧がＶｉｎ１である場
合と同様に、高精度なオフセット補正動作を行うことが
可能であり、かつ、オフセット補正動作の電力消費を最
小限に抑えることができる。

【００４６】なお、図１に示した本発明の実施の形態に
よる増幅回路に用いられる演算増幅器１０はどのような
形態のものでも構わない。

【００４７】図５は同じ電圧が連続して入力される場合
の図１に示した増幅回路の動作例を示すタイミングチャ
ートである。図５のタイミングチャートに従った動作で
は、図２とは異なるスイッチ制御がなされることによ
り、図２のタイミングチャートに従った動作よりも低消
費電力化が可能である。図５では、連続するＭ（Ｍは２
以上の整数）つの１出力期間（第１出力期間〜第Ｍ出力
期間）において入力電圧がＶｉｎ１である場合について
示している。なお、図２と同様に、図５のタイミングチ
ャートに従ったスイッチ制御は図１に示した制御手段１
２により行われる。

【００４８】図５において、第１出力期間の第１の期間
Ｔ０１及び第２の期間Ｔ０２の動作は図２の期間Ｔ０１
及び期間Ｔ０２と同様なので、その説明を省略する。

【００４９】図５に示したように、第２出力期間から第
Ｍ出力期間に相当する期間Ｔ０３では、第１出力期間の
期間Ｔ０２における各スイッチの状態が保たれることに
より、第２〜第Ｍ出力期間においても入力電圧Ｖｉｎ１
と等しい出力電圧を得ることができる。

【００５０】図５のタイミングチャートに従って制御手
段１２により図１に示した増幅回路を動作させることに
より、オフセット補正動作がなされる期間Ｔ０１におい
てキャパシタ６−１に入力電圧がＶｉｎ１の場合に演算
増幅器１０に生じるオフセット電圧を一度記憶、保持さ
せると、それ以降の第２〜第Ｍ出力期間においてオフセ
ット補正動作を行うことなく高精度出力が可能である。
このように、第１〜第Ｍ出力期間において電荷の充放電
を伴う期間は期間Ｔ０１のみであるので、図５のタイミ
ングチャートに従った動作では、消費電力を図２のタイ
ミングチャートに従った場合よりも抑えることができ
る。

【００５１】なお、図５のタイミングチャートでは、図
２と同様に各スイッチには遅延がなく制御手段１２によ
るスイッチ制御が同時になされる場合について示してい
るが、各スイッチが遅延を有する場合には、第１の期間
Ｔ０１においてスイッチ３が非導通状態になる前にスイ
ッチ１及び２が導通状態にならないよう、また、第２の
期間Ｔ０２においてスイッチ１及び２が非導通状態にな
る前にスイッチ３が導通状態にならないように、図４と
同様に遅延を考慮してスイッチ制御が行われる。

【００５２】また、オフセット電圧を記憶させるキャパ
シタは一度オフセット電圧を記憶させると充放電による
電力消費がほとんどないため、スイッチング時に生じる
容量結合の影響を抑えるためにキャパシタの容量を大き
くしても消費電力を増大させずに出力精度を高めること
ができる。

【００５３】図５では、連続する第１〜第Ｍ出力期間に
同じ電圧が入力される場合として入力電圧がＶｉｎ１で
ある場合について説明したが、図１に示した本発明の実
施の形態による増幅回路では、入力電圧数Ｎと同数のＮ
個のキャパシタが設けられており、入力電圧に応じたオ
フセット電圧をそれぞれ異なるキャパシタに記憶、保持
させることができるため、入力電圧はＶｉｎ１に限ら
ず、入力電圧がＶｉｎ２〜ＶｉｎＮの場合においても、
高精度なオフセット補正動作を行うことが可能であり、
かつ、オフセット補正動作の電力消費を最小限に抑える
ことができる。

【００５４】以下に、上記の本発明の実施の形態につい
てさらに詳細に説明するため、代表的な演算増幅器を例
に挙げて本発明の実施の形態による増幅回路について、
図面を参照して説明する。

【００５５】図６は図７に示す従来の最も簡単な帰還型
演算増幅器を図１に示した増幅回路における演算増幅器
１０に用いた場合の増幅回路の構成を示す図である。ま
た、図７は第１の帰還型演算増幅器（ボルテージフォロ
ワ回路）の構成を示す図である。

【００５６】図７を参照すると、図７に示した演算増幅
器は、ソースが共通接続され、ゲートが入力端子２０
０、出力端子８にそれぞれ接続され、差動対をなすＰＭ
ＯＳトランジスタ２０１及び２０２と、ＰＭＯＳトラン
ジスタ２０１及び２０２の共通接続されたソースと高位
側電源ＶＤＤとの間に接続された定電流源２１１と、ソ
ースが低位側電源ＶＳＳに接続され、ゲートがＮＭＯＳ
トランジスタ２０４のゲートに接続され、ドレインがＰ
ＭＯＳトランジスタ２０１のドレインに接続されたＮＭ
ＯＳトランジスタ２０３と、ソースが低位側電源ＶＳＳ
に接続され、ドレインとゲートが接続されてＰＭＯＳト
ランジスタ２０２のドレインに接続されたＮＭＯＳトラ
ンジスタ２０４と、高位側電源ＶＤＤと出力端子８の間
に接続された定電流源２１２と、差動対の出力をゲート
に入力し、ソースが低位側電源ＶＳＳに接続され、ドレ
インが出力端子８と定電流源２１２との接続点に接続さ
れているＮＭＯＳトランジスタ２０５と、出力端子８と
ＰＭＯＳトランジスタ２０２のゲートとの接続点及びＮ
ＭＯＳトランジスタ２０５のゲート端子に接続される位
相補償容量２２１とを備えている。

【００５７】図７に示した演算増幅器は、Ｖｉｎ＜Ｖou
t のときに、ＮＭＯＳトランジスタ２０５の放電作用に
より出力電圧Ｖout をＶｉｎまで引き下げ、Ｖｉｎ＞Ｖ
outのときに、定電流源２１１により出力電圧Ｖout を
Ｖｉｎまで引き上げることができる。しかし、図７に示
した演算増幅器は、演算増幅器を構成する能動素子の特
性ばらつきによりオフセット電圧が生じる場合があり、
入力電圧と等しい出力電圧を出力することができない。

【００５８】一方、図６に示したように、図７に示した
演算増幅器が図１に示した増幅回路の演算増幅器１０に
適用された場合、図６に示した増幅回路では、制御手段
１２が入力電圧レベルに応じてスイッチ群４，５，７及
びスイッチ１〜３を制御することにより、入力電圧と１
対１に対応するキャパシタに入力電圧レベルに応じたオ
フセット電圧をキャパシタに記憶、保持し、キャパシタ
に保持させたオフセット電圧を用いて演算増幅器１０の
出力の補正がなされる。そのため、高精度出力が可能と
なり、また、オフセット補正動作による電力消費がほと
んどないので、オフセット補正動作による消費電力を最
小限に抑えることができる。

【００５９】さらに、オフセット電圧を記憶するキャパ
シタは一度オフセット電圧を記憶すると充放電による電
力消費がほとんどないため、スイッチング時に生じる容
量結合の影響を抑えるためにキャパシタの容量を大きく
しても消費電力を増大させずに出力精度を高めることが
できる。

【００６０】なお、図８に示すＮＭＯＳ差動対３０１及
び３０２により構成される第２の帰還型増幅器を図１に
示した増幅回路の演算増幅器１０に適用した場合にも、
図６に示した増幅回路と同様に、入力電圧と等しい出力
電圧を得ることができ、また、オフセット補正動作によ
る消費電力を最小限に抑えることができることは勿論で
ある。

【００６１】図９は図１０に示す演算増幅器を図１に示
した増幅回路における演算増幅器１０に適用した場合の
増幅回路の構成を示す図である。また、図１０は第３の
演算増幅器の構成を示す図である。図１０に示した演算
増幅器では、入力電圧が印加される入力段のＭＯＳトラ
ンジスタと、出力電圧が帰還される入力段のＭＯＳトラ
ンジスタとを交互に切替える動作が所定の周期毎に行わ
れることにより、オフセット電圧が時間的に平均化され
る。これにより、図１０に示した演算増幅器では、出力
精度を向上させることができる。このような演算増幅器
を本発明に適用してもよい。

【００６２】以下に、図１０に示した演算増幅器の構成
及び動作概要について図面を用いて説明する。図１１は
図１０に示した演算増幅器に設けられたスイッチ４０１
〜４０４及び４１１〜４１４のスイッチング動作を示す
タイミングチャートである。また、図１２は図１０に示
した演算増幅器が図１１のタイミングチャートに従って
制御された場合の出力電圧波形を示す図である。

【００６３】図１０において、図１０に示した演算増幅
器は、図７に示した演算増幅器に、入力段のＰＭＯＳト
ランジスタ２０１のゲート電極を、入力端子４００ある
いは出力端子８に接続するスイッチ４０１及び４１２
と、入力段のＰＭＯＳトランジスタ２０２のゲート電極
を、出力端子８あるいは入力端子４００に接続するスイ
ッチ４０２及び４１１と、出力段のＮＭＯＳトランジス
タ２０５のゲート電極を、入力段のＰＭＯＳトランジス
タ２０１のドレイン電極あるいは入力段のＰＭＯＳトラ
ンジスタ２０２のドレイン電極に接続するスイッチ４０
３及び４１３と、カレントミラー回路を構成するＮＭＯ
Ｓトランジスタ２０３及び２０４のゲート電極を、入力
段のＰＭＯＳトランスジスタ２０２のドレイン電極ある
いは入力段のＰＭＯＳトランジスタ２０１のドレイン電
極に接続するスイッチ４０４及び４１４とを付加したも
のである。

【００６４】図１０において、スイッチ４０１〜４０４
がオンのときスイッチ４１１〜４１４がオフに制御され
ることにより、入力電圧Ｖｉｎは入力段のＭＯＳトラン
ジスタ２０１のゲート電極に印加され、出力電圧Ｖout
は入力段のＭＯＳトランジスタ２０２のゲート電極に印
加される。一方、スイッチ４０１〜４０４がオフ、スイ
ッチ４１１〜４１４がオンに制御されることにより、入
力電圧Ｖｉｎは入力段のＭＯＳトランジスタ２０２のゲ
ート電極に印加され、出力電圧Ｖout は入力段のＭＯＳ
トランジスタ２０１のゲート電極に印加される。

【００６５】したがって、スイッチ４０１〜４０４がオ
ンでありスイッチ４１１〜４１４がオフである状態と、
スイッチ４０１〜４０４がオフでありスイッチ４１１〜
４１４がオンである状態とが交互に繰り返されることに
より、入力電圧Ｖｉｎと出力電圧Ｖout は入力段のＭＯ
Ｓトランジスタ２０１、２０２のゲート電極に交互に印
加されることになる。

【００６６】図１０及び１１において、第１出力期間で
は、スイッチ４０１〜４０４がオン、スイッチ４１１〜
４１４がオフに制御され、図１０に示した演算増幅器に
オフセット電圧Ｖoff が生じ、図１２に示したように出
力電圧Ｖout はＶout ＝Ｖｉｎ＋Ｖoff となる。

【００６７】また、第２出力期間では、スイッチ４０１
〜４０４がオフ、スイッチ４１１〜４１４がオンに制御
され、図１０に示した演算増幅器にオフセット電圧−Ｖ
offが生じ、図１２に示したように出力電圧Ｖout はＶo
ut ＝Ｖｉｎ−Ｖoff となる。なお、第３出力期間では
第１出力期間と同様に各スイッチが制御され、第４出力
期間では第２出力期間と同様に各スイッチが制御され
る。

【００６８】したがって、各出力期間が十分短い場合に
は、スイッチ４０１〜４０４及び４１１〜４１４のオ
ン、オフを交互に行うことで、図１２に示されるよう
に、オフセット電圧は２出力期間毎に時間的に平均化さ
れる。このように、オフセット電圧が相殺されるので、
出力精度の向上を図ることができる。

【００６９】時間平均によりオフセット電圧をキャンセ
ルすることにより出力精度の向上を可能とする増幅回路
の一例は、特開平１１−２４９６２４号公報に記載され
ている。

【００７０】特開平１１−２４９６２４号公報では、ド
ット反転駆動を行う液晶表示装置の映像信号線駆動手段
において、１つの画素への階調電圧の印加を行うべく、
正極性の階調電圧を出力する高電圧側アンプ回路と、負
極性の階調電圧を出力する低電圧側アンプ回路とを極性
に応じてフレーム毎に交互に動作させ、２フレーム毎に
アンプ回路の入力電圧が印加される入力段のＭＯＳトラ
ンジスタと、出力電圧が帰還される入力段のＭＯＳトラ
ンジスタとを交互に切替える動作を行うことにより、そ
れぞれのアンプ回路に生じるオフセット電圧を４フレー
ム毎に時間的に平均化することが記載されている。これ
により、オフセット電圧による画素へ印加される電圧の
ばらつきにより生じる輝度の上昇及び減少を防止してい
る。

【００７１】しかし、図１０に示した演算増幅器では、
オフセット電圧自体を小さくできないため、例えば多結
晶シリコン薄膜トランジスタを用いて図１０に示した演
算増幅器を構成した場合には、一般に素子ばらつきが大
きいためオフセット電圧が大きく、時間平均することに
より逆に出力電圧の変化が目立つことになる。そのた
め、特開平１１−２４９６２４号公報に記載された液晶
表示装置の映像信号線駆動手段を素子ばらつきの大きい
トランジスタにより構成した場合には、時間平均を行う
ことにより出力電圧の変化が大きくなり、輝度の変化が
大きいため、時間平均を行っても表示品質を向上させる
ことができない。

【００７２】次に、図１０に示した演算増幅器が図１に
示した増幅回路の演算増幅器１０に適用される場合につ
いて説明する。図１０に示した演算増幅器では、入力電
圧が印加される入力段のＭＯＳトランジスタと、出力電
圧が帰還される入力段のＭＯＳトランジスタとを交互に
切替えるので、各入力電圧レベルに対して大きさは同じ
であるが、正負の異なるオフセット電圧が生じる。その
ため、図９に示した増幅回路では、各入力電圧レベルに
対してオフセット電圧を記憶するキャパシタを２個設け
るため、外部から供給される入力電圧数がＮ（Ｖｉｎ１
〜ＶｉｎＮ）の場合、２Ｎ個のキャパシタが設けられて
いる。

【００７３】図９において、演算増幅器１０は、演算増
幅器１０の一対の入力端子の一方を非反転入力端子ある
いは反転入力端子に切替え一対の入力端子の他方を反転
入力端子あるいは非反転入力端子に切替える切替手段
（スイッチ４０１〜４０４及び４１１〜４１４により構
成される）を有しており、制御手段１２は、１出力期間
毎に、演算増幅器１０の一対の入力端子の状態を一対の
入力端子の一方が非反転入力端子であり他方が反転入力
端子である第１の状態、あるいは一対の入力端子の一方
が反転入力端子であり他方が非反転入力端子である第２
の状態に切替えるべく切替手段を制御する。

【００７４】キャパシタ６−１〜６−２Ｎは、演算増幅
器１０の一対の入力端子の２つの状態にそれぞれ対応付
けられた２つのキャパシタ群に分けられている。そし
て、制御手段１２は、１出力期間の第１の期間に、入力
信号の電圧レベルに応じて一対の入力端子の状態に対応
付けられたキャパシタ群の中から一のキャパシタを選択
しこの選択されるキャパシタにオフセット電圧を記憶さ
せるべく、スイッチ群４，５及びスイッチ１〜３を制御
する。

【００７５】なお、各キャパシタ群の複数のキャパシタ
はそれぞれ入力電圧Ｖｉｎ１〜ＶｉｎＮに１対１に対応
付けられており、制御手段１２は、一対の入力端子の状
態に対応付けられたキャパシタ群の中から入力信号の電
圧レベルに対応付けられた一のキャパシタを選択するよ
うにしてもよいことは勿論である。

【００７６】また、制御手段１２は、１出力期間の第２
の期間に、選択されたキャパシタに保持されているオフ
セット電圧を用いて増幅器１０の出力を補正すべく、ス
イッチ１〜３を制御する。このように、図９に示した増
幅回路では、入力電圧レベルに応じたオフセット電圧の
補正動作とオフセット電圧の時間平均が行われる。

【００７７】したがって、図９に示した増幅回路の演算
増幅器１０を素子ばらつきの大きいトランジスタにより
構成した場合においても、オフセット補正動作を行うこ
とによりオフセット電圧自体を十分小さくし、さらに図
１１に示したように１出力期間毎に演算増幅器１０の一
対の入力端子の状態を切替えることによりオフセット電
圧が時間的に平均化されるので、高い出力精度を実現す
ることが可能である。

【００７８】また、液晶表示装置の映像信号線駆動手段
に、図９〜１２を用いて説明した本発明による複数のキ
ャパシタを用いたオフセット電圧補正機能を設けた増幅
回路を用いる場合には、オフセット電圧補正動作と、増
幅回路の入力電圧が印加される入力段のＭＯＳトランジ
スタと出力電圧が帰還される入力段のＭＯＳトランジス
タを交互に切替える動作とを行う。増幅回路を素子ばら
つきの大きいトランジスタにより構成した場合でも、オ
フセット補正動作を行うことにより演算増幅器に生じる
オフセット電圧自体を十分小さくし、さらに入力段のト
ランジスタの切替を例えば２フレーム毎に行うことによ
りオフセット電圧を４フレーム毎に時間的に平均化する
ことができる。これにより、オフセット電圧により生じ
る輝度の上昇及び減少が時間的に平均化されるため、増
幅回路を素子ばらつきの大きいトランジスタにより構成
した場合でも、表示品質の向上を図ることができる。

【００７９】なお、図９に示した増幅回路では、図１に
示した増幅回路と同様の効果を実現することができる。
すなわち、入力電圧レベルに応じて選択されるキャパシ
タに入力電圧レベルに応じたオフセット電圧をキャパシ
タに記憶、保持させ、当該キャパシタに保持されたオフ
セット電圧を用いてオフセット電圧の補正を行うため、
高精度なオフセット補正動作を行うことが可能である。
また、キャパシタに、一度オフセット電圧を記憶、保持
させると、キャパシタには充放電による電力消費がほと
んどなく、オフセット補正動作による電力消費を最小限
に抑えることができる。

【００８０】さらに、オフセット電圧を記憶させるキャ
パシタは一度オフセット電圧を記憶させると充放電によ
る電力消費がほとんどないため、スイッチング時に生じ
る容量結合の影響を抑えるためにキャパシタの容量を大
きくしても消費電力を増大させずに出力精度を高めるこ
とができる。

【００８１】また、図７の演算増幅器にオフセット電圧
を時間平均させる機能を設けた図１０の演算増幅器と同
様に、図８に示すＮＭＯＳ差動対から構成される帰還型
演算増幅器にオフセット電圧を時間平均させる機能を設
けた演算増幅器を図１に示した増幅回路の演算増幅器１
０に適用した場合にも、図９に示した増幅回路と同じ効
果を得ることができることは勿論である。

【００８２】図１３は図１０に示す演算増幅器を図１に
示した増幅回路の演算増幅器１０に適用した場合の増幅
回路の別の構成を示す図である。図９に示した増幅回路
では、各入力電圧レベルに対してオフセット電圧を記憶
させるキャパシタを２個設けるため、外部から供給され
る入力電圧数がＮの場合、２Ｎ個のキャパシタが必要と
なるが、図１３に示す増幅回路では、演算増幅器１０の
一対の入力端子の状態に応じてオフセット電圧を記憶さ
せるキャパシタの接続を切り替えることにより、図９に
示した増幅回路より少ない数のキャパシタで、図９に示
した増幅回路と同様の効果を実現することができる。

【００８３】図１３に示した増幅回路では、オフセット
補正回路１１０のみが図９に示した増幅回路と異なるだ
けであるため、以下に、オフセット補正回路１１０の構
成及び動作についてのみ説明する。

【００８４】図１３において、外部から供給されるＮ個
の入力電圧Ｖｉｎ１〜ＶｉｎＮの中から入力信号選択手
段７により選択されたいずれか１つの電圧が、演算増幅
器１０の入力端子１１１へと入力される。スイッチ１０
３の一端は演算増幅器１０の入力端子１１１に接続さ
れ、スイッチ１０２の一端は演算増幅器１０の出力端に
接続され、スイッチ１０２及び１０３の他端は共通接続
されている。スイッチ１０５の一端は入力端子１１１に
接続され、スイッチ１０１の一端は演算増幅器１０の出
力端に接続され、スイッチ１０１及び１０５の他端は共
通接続されている。

【００８５】スイッチ１０４は、演算増幅器１０の入力
端子１１２とスイッチ１０５、１０１の接続点との間に
接続され、スイッチ１０６は、スイッチ１０３、１０２
の接続点と入力端子１１２との間に接続されている。ま
た、複数のキャパシタ６−１〜６−Ｎの一端は、スイッ
チ群４を介してスイッチ１０３、１０２の接続点に共通
に接続され、複数のキャパシタ６−１〜６−Ｎの他端
は、スイッチ群５を介してスイッチ１０５、１０１の接
続点に共通に接続されている。

【００８６】なお、制御手段１２は、１出力期間毎に、
入力信号選択手段７のスイッチ７−１〜７−Ｎを制御す
ると共に、演算増幅器１０の切替手段のスイッチ４０１
〜４０４及び４１１〜４１４を制御する。また、制御手
段１２は、入力信号の電圧レベルに応じて複数のキャパ
シタ６−１〜６−Ｎの中から一のキャパシタを選択し、
この選択されるキャパシタにオフセット電圧を記憶し、
記憶されたオフセット電圧を用いて演算増幅器１０の出
力を補正すべく、スイッチ群４，５及びスイッチ１０１
〜１０６を制御する。ここで、制御手段１２は、スイッ
チ１０１〜１０６を制御する際、演算増幅器１０の一対
の入力端子１１１及び１１２の状態に応じて制御をな
す。

【００８７】以下に、図１３に示した増幅回路の動作に
ついて図面を用いて説明する。図１４は図１３に示した
増幅回路の動作を示すタイミングチャートである。ま
た、図１５及び１６は図１４に示した各期間における図
１３の増幅回路の接続状態を示す図であり、図１５
（ａ）は期間Ｔ１１における接続状態を示す図であり、
図１５（ｂ）は期間Ｔ１２における接続状態を示す図で
あり、図１６（ａ）は期間Ｔ２１における接続状態を示
す図であり、図１６（ｂ）は期間Ｔ２２における接続状
態を示す図である。なお、以下の説明において、図１４
に示した第１出力期間と第２出力期間の入力電圧は共に
Ｖｉｎ１である場合を例に挙げて説明する。

【００８８】図１３及び１４において、第１出力期間で
は、入力信号の電圧レベルＶｉｎ１に応じた一のキャパ
シタ６−１を選択するようにスイッチ群４及び５が制御
される。また、第１出力期間に、スイッチ４０１〜４０
４がオンされスイッチ４１１〜４１４がオフされること
により、演算増幅器１０の入力端子１１１及び１１２は
それぞれトランジスタ２０１及び２０２のゲート電極に
接続される。また、第１出力期間において、一対の入力
端子１１１及び１１２の状態に従ってスイッチ１０４は
オンにされると共にスイッチ１０５及び１０６はオフさ
れる。

【００８９】第１出力期間の第１の期間Ｔ１１では、一
対の入力端子１１１及び１１２の状態に従ってスイッチ
１０２がオフされると共にスイッチ１０１及び１０３が
オンされることにより、図１３に示した増幅回路は図１
５（ａ）に示す接続状態となる。このとき、出力電圧Ｖ
out は、オフセット電圧Ｖoff を含んでいるためＶout
＝Ｖｉｎ＋Ｖoff となる。また、キャパシタ６−１の一
端１１３（図１５参照）の電位は入力電圧Ｖｉｎに等し
くなり、他端１１４（図１５参照）の電位は出力電圧Ｖ
ｏｕｔに等しくなるため、キャパシタ６−１にはオフセ
ット電圧Ｖoffに相当する電荷が充電される。

【００９０】第１出力期間の第２の期間Ｔ１２では、ス
イッチ１０１及び１０３がオフされると共にスイッチ１
０２がオンされることにより、図１３に示した増幅回路
は図１５（ｂ）に示す接続状態となる。このとき、キャ
パシタ６−１は演算増幅器の入力端子１１２及び出力端
間に直接接続され、入力端子１１２に出力端子の電位を
基準としてオフセット電圧が印加される。この結果、出
力電圧Ｖout は、Ｖout ＝Ｖｉｎ＋Ｖoff −Ｖoff とな
り、オフセット電圧は相殺され、入力電圧と等しい出力
電圧を得ることができる。

【００９１】次に、第２出力期間においても、入力電圧
レベルがＶｉｎ１であるのでキャパシタ６−１を選択す
るようにスイッチ群４及び５は制御される。また、第２
出力期間において、スイッチ４０１〜４０４がオフされ
スイッチ４１１〜４１４がオンされることにより、入力
端子１１１及び１１２はそれぞれトランジスタ２０２及
び２０１のゲート電極に接続される。また、第２出力期
間において、一対の入力端子１１１及び１１２の状態に
従ってスイッチ１０３及び１０４がオフされると共にス
イッチ１０６がオンされる。

【００９２】第２出力期間の第１の期間Ｔ２１では、一
対の入力端子１１１及び１１２の状態に従ってスイッチ
１０２及び１０５がオンされると共にスイッチ１０１が
オフされることにより、図１３に示した増幅回路は図１
６（ａ）に示す接続状態となる。このとき、出力電圧Ｖ
out は、オフセット電圧−Ｖoff を含んでいるためＶou
t ＝Ｖｉｎ−Ｖoff となる。また、キャパシタ６−１の
一端１１４の電位は入力電圧Ｖｉｎに等しくなり、他端
１１３の電位は出力電圧Ｖｏｕｔに等しくなるため、キ
ャパシタ６−１にはオフセット電圧−Ｖoff に相当する
電荷が充電される。

【００９３】第２出力期間の第２の期間Ｔ２２では、ス
イッチ１０２及び１０５がオフされると共にスイッチ１
０１がオンされることにより、図１３に示した増幅回路
は図１６（ｂ）に示す接続状態となる。このとき、キャ
パシタ６−１は演算増幅器１０の入力端子１１２及び出
力端間に直接接続され、演算増幅器１０の入力端子１１
２に出力端子の電位を基準としてオフセット電圧が印加
される。この結果、出力電圧Ｖout は、Ｖout ＝Ｖｉｎ
−Ｖoff ＋Ｖoff となり、オフセット電圧は相殺され、
入力電圧と等しい出力電圧を得ることができる。

【００９４】第２出力期間以降の出力期間においても、
第１出力期間及び第２出力期間の動作が繰り返されるこ
とにより、図９に示した増幅回路と同様に高精度出力を
実現することができる。

【００９５】以上説明したように、第１出力期間の第１
の期間Ｔ１１では、一端１１３の電位がＶｉｎとなり他
端１１４の電位がＶout （＝Ｖｉｎ＋Ｖoff ）になるよ
うに、キャパシタ６−１の一端１１３及び他端１１４は
それぞれ回路入力端子及び出力端子８に接続されるが、
第１出力期間と一対の入力端子１１１及び１１２の状態
が異なる第２出力期間の第１の期間Ｔ２１では、一端１
１３の電位がＶout （＝Ｖｉｎ−Ｖoff ）になり他端１
１４の電位がＶｉｎになるように、キャパシタ６−１の
一端１１３及び他端１１４はそれぞれ出力端子８及び回
路入力端子に接続されるので、キャパシタ６−１の両端
には第１出力期間及び第２出力期間において等しい電圧
が充電される。このように、一対の入力端子１１１及び
１１２の状態に応じてオフセット電圧を記憶させるキャ
パシタの接続を切り替えることにより、キャパシタには
電荷の充放電による電力消費がほとんどない。

【００９６】上記では、連続する第１出力期間及び第２
出力期間において共に入力電圧がＶｉｎ１の場合につい
て説明したが、第１出力期間及び第２出力期間における
入力電圧が互いに異なる場合においても、第１出力期間
及び第２出力期間における入力電圧が共にＶｉｎ１であ
る場合と同様の効果を得ることができる。

【００９７】要は、入力端子１１１が非反転入力端子で
あり入力端子１１２が反転入力端子である１出力期間の
第１の期間においては、その１出力期間に供給される入
力電圧レベルに応じて選択されるキャパシタの一端が回
路入力端子に接続され他端が出力端子８に接続され、入
力端子１１１が反転入力端子であり入力端子１１２が非
反転入力端子である別の１出力期間の第１の期間におい
ては、その１出力期間に供給される入力電圧レベルに応
じて選択されるキャパシタの一端が出力端子８に接続さ
れ他端が回路入力端子に接続されるよう、スイッチ制御
がなされればよい。

【００９８】このように、図１３に示した増幅回路で
は、入力電圧が印加される入力段のＭＯＳトランジスタ
と、出力電圧が帰還される入力段のＭＯＳトランジスタ
の切替えに応じてキャパシタの接続を切り替えることに
より、キャパシタに記憶されるオフセット電圧は等しく
なるため、各入力電圧レベルに対して１つのキャパシタ
を設ければよく、入力電圧数がＮの場合、キャパシタは
Ｎ個設ければよい。したがって、図９に示した増幅回路
よりもキャパシタ数を減らすことができるので、回路の
省面積化を実現でき、さらに図９に示した増幅回路と同
様の効果を得ることができる。

【００９９】また、液晶表示装置の映像信号線駆動手段
に、図１３〜１６を用いて説明した本発明による複数の
キャパシタを用いたオフセット電圧補正機能を設けた増
幅回路を用いる場合には、オフセット電圧補正動作と、
増幅回路の入力電圧が印加される入力段のＭＯＳトラン
ジスタと出力電圧が帰還される入力段のＭＯＳトランジ
スタを交互に切替える動作とを行う。増幅回路を素子ば
らつきの大きいトランジスタにより構成した場合でも、
オフセット補正動作を行うことにより演算増幅器に生じ
るオフセット電圧自体を十分小さくし、さらに入力段の
トランジスタの切替を例えば２フレーム毎に行うことに
よりオフセット電圧を４フレーム毎に時間的に平均化す
ることができる。これにより、オフセット電圧により生
じる輝度の上昇及び減少が時間的に平均化されるため、
増幅回路を素子ばらつきの大きいトランジスタにより構
成した場合でも、表示品質の向上を図ることができる。

【０１００】なお、図１３に示した構成に限らず、入力
電圧が印加される入力段のＭＯＳトランジスタと、出力
電圧が帰還される入力段のＭＯＳトランジスタの切替え
に応じて、キャパシタの高電位側の端子と低電位側の端
子を入れ替えて接続する手段を有する増幅回路であれ
ば、オフセット電圧を記憶させるキャパシタ数を増大さ
せることなく図９に示した増幅回路と同様の効果を実現
することができる。

【０１０１】また、図１４のタイミングチャートでは、
各スイッチに遅延がなく制御手段１２によるスイッチ制
御が同時になされる場合について示しているが、各スイ
ッチが遅延を有する場合には、期間Ｔ１１においてスイ
ッチ１０２が非導通状態になる前にスイッチ１０１及び
１０３が導通状態にならないよう、また、期間Ｔ１２に
おいてスイッチ１０１及び１０３が非導通状態になる前
にスイッチ１０２が導通状態にならないよう、また、期
間Ｔ２２においてスイッチ１０２及び１０５が非導通状
態になる前にスイッチ１０１が導通状態にならないよう
に、遅延を考慮してスイッチ制御が行われる。

【０１０２】図１７は図１８に示す演算増幅器を図１に
示した増幅回路の演算増幅器１０に適用した場合の増幅
回路の構成を示す図である。また、図１８は第４の演算
増幅器の構成を示す図である。図１８に示した演算増幅
器は、図７及び８に示した演算増幅器が有するダイナミ
ックレンジが狭いという問題を改善し、広入出力レンジ
を可能としている。このような広入出力レンジが可能な
演算増幅器の一例は、特許第２８８５１５１号明細書に
記載されており、このような演算増幅器を本発明に適用
してもよい。

【０１０３】図１８に示した演算増幅器は、ソースが共
通に接続され、ゲートがそれぞれ入力端子５００、出力
端子８に接続され差動対を構成するＮＭＯＳトランジス
タ５０１及び５０２と、ソースが共通に接続され、ゲー
トがそれぞれ入力端子５００、出力端子８に接続され差
動対を構成するＰＭＯＳトランジスタ５０５及び５０６
と、ＮＭＯＳトランジスタ５０１及び５０２の共通接続
されたソースと低位側電源ＶＳＳとの間に接続された定
電流源５２１と、ＰＭＯＳトランジスタ５０５及び５０
６の共通接続されたソースと高位側電源ＶＤＤとの間に
接続された定電流源５２２とを備えている。

【０１０４】また、図１８に示した演算増幅器は、ゲー
ト及びドレインがＮＭＯＳトランジスタ５０１のドレイ
ンと接続され、ソースが高位側電源ＶＤＤに接続された
ＰＭＯＳトランジスタ５０３と、ドレインがＰＭＯＳト
ランジスタ５０６のドレイン及びＮＭＯＳトランジスタ
５０７のドレインの接続点に接続されソースが高位側電
源ＶＤＤに接続されたＰＭＯＳトランジスタ５０９とに
より構成される第１のカレントミラー回路を備えてい
る。

【０１０５】また、図１８に示した演算増幅器は、ドレ
イン及びゲートがＮＭＯＳトランジスタ５０２のドレイ
ンに接続され、ソースが高位側電源ＶＤＤに接続された
ＰＭＯＳトランジスタ５０４と、ドレインがＰＭＯＳト
ランジスタ５０５のドレイン及びＮＭＯＳトランジスタ
５０８のドレインの接続点に接続されソースが高位側電
源ＶＤＤに接続されたＰＭＯＳトランジスタ５１０とに
より構成される第２のカレントミラー回路を備えてい
る。

【０１０６】また、図１８に示した演算増幅器は、ＰＭ
ＯＳトランジスタ５０５及び５０６のドレインと低位側
電源ＶＳＳとの間に接続され、ＮＭＯＳトランジスタ５
０７及び５０８からなる能動負荷として作用するカレン
トミラー回路を備えている。

【０１０７】また、図１８に示した演算増幅器は、一端
がそれぞれ高位側電源ＶＤＤに接続された定電流源５２
３及び５２４と、ソースが低位側電源ＶＳＳに接続さ
れ、ゲートがＰＭＯＳトランジスタ５０５のドレイン及
びＮＭＯＳトランジスタ５０８のドレインの接続点に接
続され、定電流源５２３の他端にドレインが接続された
ＮＭＯＳトランジスタ５１１と、ソースが低位側電源Ｖ
ＳＳに接続され、ゲートがＮＭＯＳトランジスタ５１１
のドレインに接続され、定電流源５２４の他端にドレイ
ンが接続されたＮＭＯＳトランジスタ５１２とを備えて
いる。

【０１０８】また、図１８に示した演算増幅器は、ソー
スが高位側電源ＶＤＤに接続され、ゲートがＮＭＯＳト
ランジスタ５１２のドレイン及び定電流源５２４の他端
の接続点に接続され、ドレインが出力端子８に接続され
たＰＭＯＳトランジスタ５１３と、ソースが低位側電源
ＶＳＳに接続され、ゲートがＰＭＯＳトランジスタ５０
５のドレイン及びＮＭＯＳトランジスタ５０８のドレイ
ンの接続点に接続され、ドレインが出力端子８に接続さ
れたＮＭＯＳトランジスタ５１４とを備えている。

【０１０９】このように構成された図１８の演算増幅器
では、ＮＭＯＳトランジスタ５０１及び５０２からなる
差動対と、ＰＭＯＳトランジスタ５０５及び５０６から
なる差動対とが、ＮＭＯＳトランジスタ５０１及び５０
２の能動負荷であるＰＭＯＳトランジスタ５０３及び５
０４とそれぞれゲート電極を共通にしたＰＭＯＳトラン
ジスタ５０９及び５１０を介して並列に構成されること
により、広入力レンジを可能とする入力段となってい
る。また、高位側電源ＶＤＤからＰＭＯＳトランジスタ
５１３のドレイン−ソース間の電圧分だけ下がった電位
から、低位側電源ＶＳＳからＮＭＯＳトランジスタ５１
４のドレイン−ソース間の電圧分だけ上がった電位まで
の出力レンジを有しており、広出力レンジを可能とする
出力段となっている。

【０１１０】ここで、オフセット電圧は、差動対を構成
するトランジスタの対称性がトランジスタのしきい値電
圧、あるいはゲート幅／ゲート長（Ｗ／Ｌ）等のばらつ
きにより崩れた場合に生じる。図１８に示した演算増幅
器では、ＮＭＯＳトランジスタ５０１及び５０２から構
成される差動対の素子ばらつきは、ＰＭＯＳトランジス
タ５０３及び５０４とカレントミラー回路を構成するＰ
ＭＯＳトランジスタ５０９及び５１０を介してＰＭＯＳ
トランジスタ５０５及び５０６から構成される差動対へ
と帰還されるので、２つの差動対が共に動作する入力電
圧範囲内では、２つの差動対の素子ばらつきにより生じ
るオフセット電圧は平均化される。したがって、２つの
差動対が共に動作する入力電圧範囲内では、それぞれの
差動対が有する素子特性ばらつきにより生じるオフセッ
ト電圧を補正する作用が働くため、出力電圧精度が高
く、オフセット電圧が小さいという特長がある。

【０１１１】近年、携帯電話を中心とした携帯機器の需
要が高まっており、携帯機器に要求される重要な性能と
して低電力化が挙げられる。図１８に示した演算増幅器
を携帯機器に用いる場合、演算増幅器の電源電圧を下げ
ることにより演算増幅器の低電力化を実現することがで
きる。しかし、図１８に示した演算増幅器において、Ｎ
ＭＯＳトランジスタ５０１及び５０２からなる差動対
は、入力電圧がトランジスタ５０１の閾値電圧より小さ
い場合に動作せず、また、ＰＭＯＳトランジスタ５０５
及び５０６からなる差動対は、入力電圧が高位側電源Ｖ
ＤＤからトランジスタ５０５の閾値電圧だけ下がった電
位以上の場合に動作しない。

【０１１２】トランジスタの閾値電圧を下げるとオフリ
ーク電流が増加するため、電源電圧を下げても閾値電圧
を下げることができない。そのため、電源電圧が十分低
い条件で図１８に示した演算増幅器を動作させる場合に
は、ＮＭＯＳトランジスタ５０１及び５０２からなる差
動対と、ＰＭＯＳトランジスタ５０５及び５０６からな
る差動対とが共に動作する入力電圧範囲が電源電圧範囲
に対して狭くなり、２つの差動対のどちらか一方しか動
作しない入力電圧範囲が広くなる。２つの差動対の一方
しか動作しない場合には、その差動対が有する能動素子
の特性ばらつきの影響によりオフセット電圧が生じる。
すなわち、上記のような高精度出力可能な演算増幅器で
も電源電圧が十分低い条件では高精度出力が困難にな
る。

【０１１３】一方、図１７に示した増幅回路では、図１
に示した増幅回路と同様に、入力電圧レベルに応じて制
御手段１２がスイッチ群４，５及びスイッチ１〜３を制
御することにより、入力電圧レベルに応じたキャパシ
タ、または、入力電圧レベルに１対１に対応するキャパ
シタに入力電圧レベルに応じたオフセット電圧を記憶、
保持させ、オフセット補正動作を行う。そのため、電源
電圧が十分低い場合に、図１８に示した演算増幅器では
オフセット電圧が生じるため高精度出力が困難になるの
に対し、図１７に示した増幅回路では高精度出力が可能
である。

【０１１４】また、オフセット補正動作による電荷の充
放電による電力消費がほとんどなく、オフセット補正動
作による消費電力を最小限に抑えることができる。した
がって、図１７に示した増幅回路では高出力精度、低消
費電力、広入出力レンジを実現することができる。

【０１１５】さらに、オフセット電圧を記憶させるキャ
パシタに一度オフセット電圧を記憶させると充放電によ
る電力消費がほとんどないため、スイッチング時に生じ
る容量結合の影響を抑えるためにキャパシタの容量を大
きくしても、消費電力を増大させずに出力精度を高める
ことができる。

【０１１６】図１９は図１に示した増幅回路の変更例を
示す図である。図１９に示した増幅回路が図１に示した
駆動回路と相違する点は、演算増幅器１０の出力端と回
路出力端子８との間にスイッチ９が接続されている点で
ある。また、図２０は図１９に示した増幅回路の動作例
を示すタイミングチャートであり、図２１は図２０に示
した動作例に従った出力電圧波形を示す図である。な
お、図２０では、図２と同様に、１出力期間における入
力信号の電圧レベルがＶｉｎ１である場合の動作が示さ
れている。

【０１１７】以下に、図面を参照して図１に示した増幅
回路との違いについて説明する。図１に示した増幅回路
が大きい容量性負荷を駆動する場合には、図２に示した
オフセット電圧記憶動作を行う期間Ｔ０１は、増幅回路
の出力が安定する十分長い期間に設定する必要がある
（図３参照）。

【０１１８】一方、図１９に示した増幅回路では、図２
０に示したように、オフセット電圧記憶動作を行う期間
Ｔ０１にスイッチ９はオフされ、演算増幅器１０の出力
補正を行う期間Ｔ０２にスイッチ９はオンされる。これ
により、図１９に示した増幅回路が大きい容量性負荷を
駆動する場合であっても、期間Ｔ０１ではキャパシタに
オフセット電圧を記憶させるだけであるので、図２１に
示したように出力は速やかに安定する。そのため、期間
Ｔ０１を短縮させることができ、１出力期間の短縮を図
ることができる。

【０１１９】以上のように、図１に示した本発明の実施
の形態による増幅回路の演算増幅器１０に適用される代
表例を上記に挙げて説明したが、その他の演算増幅器を
適用してもよく、この場合にも、図１に示した増幅回路
と同様の効果を実現することができる。

【０１２０】図２２は図１に示した増幅回路の変更例を
示す図である。図２２に示した増幅回路では、図１に示
した増幅回路よりも高精度な補正出力電圧を得ることが
可能である。図２２に示した増幅回路が図１に示した増
幅回路と相違する点は、演算増幅器２０にキャパシタ群
６のキャパシタ数と同数の複数の反転入力端子が設けら
れ、複数の反転入力端子と複数のキャパシタ６−１〜６
−Ｎとが直接接続されている点である。複数の反転入力
端子はスイッチ群２１（スイッチ２１−１〜２１−Ｎ）
を介して出力端子８と接続されている。以下に、図２２
に示した増幅回路の演算増幅器２０として図７に示した
演算増幅器を用いる場合を例に挙げて、図２２に示した
増幅回路について図面を参照して説明する。

【０１２１】図２３は図７に示した演算増幅器を図２２
に示した増幅回路の演算増幅器２０に適用した場合の増
幅回路の構成を示す図である。図２３を参照すると、演
算増幅器２０において、複数の反転入力端子に対応し
て、非反転入力端子にゲートが接続されるＰＭＯＳトラ
ンジスタ（非反転入力トランジスタ）２０１に対して複
数のＰＭＯＳトランジスタ（反転入力トランジスタ）２
０２−１〜２０２−Ｎが並列に設けられている。複数の
反転入力トランジスタ２０２−１〜２０２−Ｎのゲート
は複数のキャパシタ６−１〜６−Ｎと直接接続され、ド
レインは共通接続され、ソースはスイッチ群２５（スイ
ッチ２５−１〜２５−Ｎ）を介して共通接続されてい
る。

【０１２２】図２４は図２３に示した増幅回路の動作例
を示すタイミングチャートであり、１出力期間における
入力信号の電圧レベルがＶｉｎ１である場合のスイッチ
ング動作が示されている。なお、図２３に示したスイッ
チ群４，７，２１及び２５の各スイッチとスイッチ２及
び３は制御手段１２によりオンオフ制御される。以下
に、図２４を用いて図２３に示した増幅回路の動作につ
いて説明する。

【０１２３】まず、図２４に示した１出力期間の第１の
期間Ｔ０１では、スイッチ７−１，２１−１，２，４−
１及び２５−１はオンされ、スイッチ７−２〜７−Ｎ，
２１−２〜２１−Ｎ，４−２〜４−Ｎ，２５−２〜２５
−Ｎ及び３はオフされる。これにより、トランジスタ２
０１とトランジスタ２０２−１とが演算増幅器２０の入
力段の差動対として動作し、入力電圧Ｖｉｎ１に応じて
選択されたキャパシタ６−１に入力電圧がＶｉｎ１の場
合に演算増幅器２０に生じるオフセット電圧Ｖoff に相
当する電荷が充電される。

【０１２４】次に、１出力期間の第２の期間Ｔ０２で
は、スイッチ７−１，４−１及び２５−１はオン、スイ
ッチ７−２〜７−Ｎ，２１−２〜２１−Ｎ，４−２〜４
−Ｎ及び２５−２〜２５−Ｎはオフのままで、スイッチ
２１−１及び２がオフされ、スイッチ３がオンされるこ
とにより、オフセット電圧は相殺され、出力電圧Ｖout
は入力電圧Ｖｉｎ１と等しい電圧となり、高精度な出力
電圧を得ることができる。

【０１２５】上記では、１出力期間における入力電圧が
Ｖｉｎ１である場合について説明したが、入力電圧がＶ
ｉｎ２〜ＶｉｎＮである場合においても、入力電圧がＶ
ｉｎ１である場合と同様に高精度なオフセット補正動作
を行うことが可能である。

【０１２６】図２３に示した増幅回路においても、図１
に示した増幅回路と同様に、複数の入力電圧に応じたオ
フセット電圧を異なるキャパシタに記憶、保持させるこ
とができるため、一度、入力電圧に対応したキャパシタ
にオフセット電圧を記憶、保持させると、次に同じ入力
電圧が入力される１出力期間において、キャパシタを充
放電させる必要がなく、スイッチング時に生じる容量結
合の影響により変動した電荷を補充するだけでよい。そ
のため、キャパシタには電荷の充放電による電力消費が
ほとんどなく、低消費電力化が可能である。

【０１２７】また、一度、入力電圧に対応したキャパシ
タにオフセット電圧を記憶、保持させると、上述したよ
うにキャパシタに充放電による電力消費がほとんどない
ため、スイッチング時に生じる容量結合の影響を抑える
ためにキャパシタの容量を大きくしても消費電力を増大
させずに出力精度を高めることができる。このように、
図２３に示した増幅回路においても、図１に示した増幅
回路と同様の効果を得ることが可能である。すなわち、
図２２に示した増幅回路において、図１に示した増幅回
路と同様の効果を得ることが可能である。

【０１２８】なお、図２３に示した増幅回路において、
図５に示した動作と同様の動作を行うようにしてもよい
ことは勿論である。すなわち、図２３に示した増幅回路
において、連続するＭ（Ｍは２以上の整数）つの１出力
期間（第１出力期間〜第Ｍ出力期間）において入力電圧
が同じである場合には、第１出力期間の第１の期間Ｔ０
１及び第２の期間Ｔ０２にのみ図２４に示した動作と同
様の動作を行い、以降の第２出力期間から第Ｍ出力期間
では第１出力期間の第２の期間Ｔ０２における各スイッ
チの状態を保つようする。これにより、消費電力を図２
４のタイミングチャートに従った場合よりも抑えること
ができる。

【０１２９】次に、図２２に示した増幅回路と図１に示
した増幅回路の相違する点について説明する。

【０１３０】図１に示した増幅回路では、入力電圧レベ
ルが変化すると、変化前の入力電圧レベルに対応したキ
ャパシタに代えて変化後の入力電圧レベルに対応したキ
ャパシタがスイッチ群６を介して演算増幅器１０の反転
入力端子へと接続される。反転入力端子にはゲート容量
などの寄生容量が存在するが、この寄生容量は変化前の
入力電圧レベル（前の出力期間の入力電圧レベル）に応
じた電圧で充電されている。そのため、既にキャパシタ
に保持されているオフセット電圧を用いて演算増幅器１
０の出力の補正を行う場合に、上述のように入力電圧レ
ベルが変化して反転入力端子がスイッチ群６を介して異
なるキャパシタへ接続されると、このキャパシタに保持
していた電荷が変動し、補正出力電圧の精度が低下する
場合がある。

【０１３１】一方、図２２に示した増幅回路では、演算
増幅器２０にキャパシタ群６（キャパシタ６−１〜６−
Ｎ）のキャパシタ数と同数の複数の反転入力端子が設け
られ、複数の反転入力端子とキャパシタ６−１〜６−Ｎ
とがそれぞれ直接接続されている。このため、図１に示
した増幅回路において生じるキャパシタに保持していた
電荷の変動はなく、図１に示した増幅回路よりも高精度
な補正電圧出力が可能となる。

【０１３２】なお、図２２に示した増幅回路の演算増幅
器２０として図７に示した演算増幅器を用いた図２３に
示した増幅回路を例に挙げて説明したが、これに限られ
るものではなく、その他の演算増幅器を適用することも
可能である。すなわち、その他の演算増幅器において
も、非反転入力端子にゲートが接続されたトランジスタ
と共に各々演算増幅器の入力段の差動対を構成すること
が可能なように、複数の反転入力端子に対応して、ゲー
トが複数の反転入力端子にそれぞれ接続された複数のト
ランジスタをスイッチ群２５に相当するスイッチ群を介
して設けることにより、適用可能である。

【０１３３】

【発明の効果】本発明による効果は、低消費電力化及び
高精度出力を実現することができることである。その理
由は、入力信号の電圧レベルに応じて演算増幅器に発生
するオフセット電圧の各々を予め記憶手段に記憶させて
おくためであり、これにより、入力信号の電圧レベルが
変化する度に、記憶していたオフセット電圧を消去して
新たなオフセット電圧を記憶するようにしていた従来の
増幅回路と比較して、消費電力を低減することができ
る。

【０１３４】また、記憶手段として複数のキャパシタを
使用し、制御手段が、入力信号の電圧レベルに応じて選
択される一のキャパシタに、オフセット電圧を記憶、保
持させ、この保持されたオフセット電圧を用いて演算増
幅器の出力を補正する。そのため、高精度なオフセット
補正動作を行うことが可能となり、高精度出力が可能と
なる。

【０１３５】また、一度オフセット電圧が記憶、保持さ
れると、次に同じ電圧レベルを有する入力信号が増幅回
路に供給されたときに、同じキャパシタが選択されこの
キャパシタに記憶、保持されたオフセット電圧を用いて
演算増幅器の出力が補正されるので、キャパシタに充放
電による電力消費がほとんどなく、オフセット補正動作
による電力消費を最小限に抑えることができる。

【図面の簡単な説明】

【図１】本発明の実施の形態による増幅回路の構成を示
す図である。

【図２】図１の増幅回路の動作例を示すタイミングチャ
ートである。

【図３】図２に示した動作例に従った出力電圧波形を示
す図である。

【図４】各スイッチの遅延を考慮した場合の図１の増幅
回路の動作例を示すタイミングチャートである。

【図５】同じ電圧が連続して入力される場合の図１の増
幅回路の動作例を示すタイミングチャートである。

【図６】図７の演算増幅器を図１の増幅回路に適用した
場合の増幅回路の構成を示す図である。

【図７】第１の演算増幅器の構成を示す図である。

【図８】第２の演算増幅器の構成を示す図である。

【図９】図１０の演算増幅器を図１の増幅回路に適用し
た場合の増幅回路の構成を示す図である。

【図１０】第３の演算増幅器の構成を示す図である。

【図１１】図１０の演算増幅器の動作を示すタイミング
チャートである。

【図１２】図１０の演算増幅器が図１１のタイミングチ
ャートに従って制御された場合の出力電圧波形を示す図
である。

【図１３】図１０の演算増幅器を図１の増幅回路に適用
した場合の増幅回路の別の構成を示す図である。

【図１４】図１３の増幅回路の動作例を示すタイミング
チャートである。

【図１５】図１４に示した各期間における図１３の増幅
回路の接続状態を示す図であり、（ａ）は期間Ｔ１１に
おける接続状態を示す図であり、（ｂ）は期間Ｔ１２に
おける接続状態を示す図である。

【図１６】図１４に示した各期間における図１３の増幅
回路の接続状態を示す図であり、（ａ）は期間Ｔ２１に
おける接続状態を示す図であり、（ｂ）は期間Ｔ２２に
おける接続状態を示す図である。

【図１７】図１８の演算増幅器を図１の増幅回路に適用
した場合の増幅回路の構成を示す図である。

【図１８】第４の演算増幅器の構成を示す図である。

【図１９】図１に示した増幅回路の変更例を示す図であ
る。

【図２０】図１９の増幅回路の動作例を示すタイミング
チャートである。

【図２１】図２０に示した動作例に従った出力電圧波形
を示す図である。

【図２２】図１に示した増幅回路の変更例を示す図であ
る。

【図２３】図７の演算増幅器を図２２の増幅回路の演算
増幅器に適用した場合の増幅回路の構成を示す図であ
る。

【図２４】図２３の増幅回路の動作例を示すタイミング
チャートである。

【図２５】従来の第１の増幅回路の構成を示す図であ
る。

【図２６】従来の第２の増幅回路の構成を示す図であ
る。

【図２７】図２６の増幅回路の動作を示すタイミングチ
ャートである。

【符号の説明】

１〜３，４−１〜４−２Ｎ，５−１〜５−２Ｎ， ７−１〜７−Ｎ，２１−１〜２１−Ｎ， ２５−１〜２５−Ｎ，９，１０１〜１０６ スイッチ ４，５，２１，２５ スイッチ群 ６ キャパシタ群 ６−１〜６−２Ｎ キャパシタ ７ 入力信号選択手段 ８ 回路出力端子 １０，２０ 演算増幅器 １１，１１０，１２０ オフセット補正回路 １２ 制御手段 １１１，１１２ 入力端子

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Claims (27)

【特許請求の範囲】
1. 【請求項１】 複数の電圧レベルをとりうる入力信号を
   増幅する演算増幅器と、 前記入力信号の電圧レベルに応じて前記演算増幅器に発
   生するオフセット電圧の各々を予め記憶する記憶手段
   と、 前記記憶手段に記憶された前記オフセット電圧を用いて
   前記演算増幅器の出力を補正する制御手段とを含むこと
   を特徴とする増幅回路。
2. 【請求項２】 前記記憶手段は、前記オフセット電圧を
   それぞれ記憶する複数のキャパシタからなることを特徴
   とする請求項１記載の増幅回路。
3. 【請求項３】 前記制御手段は、１出力期間の第１の期
   間に、前記入力信号の電圧レベルに応じて前記複数のキ
   ャパシタの中から一のキャパシタを選択する選択制御を
   なしこの選択されるキャパシタに前記演算増幅器のオフ
   セット電圧を記憶させることを特徴とする請求項２記載
   の増幅回路。
4. 【請求項４】 前記制御手段は、前記１出力期間の第２
   の期間に、前記選択されるキャパシタに記憶された前記
   オフセット電圧を用いて前記演算増幅器の出力を補正す
   ることを特徴とする請求項３記載の増幅回路。
5. 【請求項５】 前記入力信号が供給される回路入力端子
   と前記演算増幅器の一対の入力端子の一方とが接続され
   ており、 前記制御手段は、前記第１の期間に、前記選択されるキ
   ャパシタの一端を前記回路入力端子に接続すると共にそ
   の他端を前記一対の入力端子の他方及び前記演算増幅器
   の出力端子に接続することを特徴とする請求項３又は４
   記載の増幅回路。
6. 【請求項６】 前記制御手段は、前記１出力期間の第２
   の期間に、前記一端を前記回路入力端子から切り離し前
   記他端を前記出力端子から切り離すと共に、前記一端を
   前記出力端子に接続することを特徴とする請求項５記載
   の増幅回路。
7. 【請求項７】 前記制御手段は、前記第１の期間に、前
   回の１出力期間における前記選択されるキャパシタを前
   記一対の入力端子の他方及び前記出力端子から切り離す
   ことを特徴とする請求項６記載の増幅回路。
8. 【請求項８】 前記制御手段は、前記１出力期間におけ
   る前記選択されるキャパシタが前回の１出力期間におけ
   る前記選択されるキャパシタと同一である場合、前記１
   出力期間を通じて、前回の１出力期間の前記第２の期間
   における前記選択されるキャパシタの接続状態を維持す
   ることを特徴とする請求項６記載の増幅回路。
9. 【請求項９】 一対の入力端子の一方が入力信号が供給
   される回路入力端子に接続される演算増幅器と、 複数のキャパシタと、 前記一対の入力端子の他方と前記演算増幅器の出力端子
   との間に接続される第１のスイッチと、 一端が前記一対の入力端子の一方に接続される第２のス
   イッチと、 前記第２のスイッチの他端と前記出力端子との間に接続
   される第３のスイッチと、 前記第２のスイッチの他端と前記複数のキャパシタの一
   端との間にそれぞれ接続される複数のキャパシタ選択ス
   イッチと、 前記一対の入力端子の他方と前記複数のキャパシタの他
   端との間にそれぞれ接続される複数のキャパシタ選択ス
   イッチと、 前記入力信号の電圧レベルに応じて前記スイッチの各々
   を制御し前記複数のキャパシタの中の一のキャパシタに
   前記演算増幅器のオフセット電圧を記憶させるスイッチ
   制御手段とを含むことを特徴とする増幅回路。
10. 【請求項１０】 前記演算増幅器は、前記一対の入力端
    子の一方を非反転入力端子あるいは反転入力端子に切替
    え前記一対の入力端子の他方を反転入力端子あるいは非
    反転入力端子に切替える切替手段を有し、 前記制御手段は、所定の周期毎に前記一対の入力端子の
    状態を前記一対の入力端子の一方が非反転入力端子であ
    り他方が反転入力端子である第１の状態、あるいは前記
    一対の入力端子の一方が反転入力端子であり他方が非反
    転入力端子である第２の状態に切替えるべく前記切替手
    段を制御することを特徴とする請求項１〜７いずれか記
    載の増幅回路。
11. 【請求項１１】 前記演算増幅器は、前記一対の入力端
    子の一方を非反転入力端子あるいは反転入力端子に切替
    え前記一対の入力端子の他方を反転入力端子あるいは非
    反転入力端子に切替える切替手段を有し、 前記制御手段は、所定の周期毎に前記一対の入力端子の
    状態を前記一対の入力端子の一方が非反転入力端子であ
    り他方が反転入力端子である第１の状態、あるいは前記
    一対の入力端子の一方が反転入力端子であり他方が非反
    転入力端子である第２の状態に切替えるべく前記切替手
    段を制御し、 前記複数のキャパシタは、前記第１の状態に対応付けら
    れたキャパシタ群と前記第２の状態に対応付けられたキ
    ャパシタ群とからなり、 前記制御手段は、前記入力信号の電圧レベルに応じて前
    記一対の入力端子の状態に対応するキャパシタ群の中か
    ら一のキャパシタを選択する選択制御をなすことを特徴
    とする請求項３〜７いずれか記載の増幅回路。
12. 【請求項１２】 前記演算増幅器は、前記一対の入力端
    子の一方を非反転入力端子あるいは反転入力端子に切替
    え前記一対の入力端子の他方を反転入力端子あるいは非
    反転入力端子に切替える切替手段を有し、 前記制御手段は、所定の周期毎に前記一対の入力端子の
    状態を前記一対の入力端子の一方が非反転入力端子であ
    り他方が反転入力端子である第１の状態、あるいは前記
    一対の入力端子の一方が反転入力端子であり他方が非反
    転入力端子である第２の状態に切替えるべく前記切替手
    段を制御し、前記一対の入力端子の状態に応じて前記１
    出力期間の各期間における前記選択されるキャパシタの
    接続状態を前記選択されるキャパシタの両端が入れ替え
    られた接続状態にすることを特徴とする請求項５〜８い
    ずれか記載の増幅回路。
13. 【請求項１３】 前記演算増幅器は、前記一対の入力端
    子に制御電極がそれぞれ接続され互いに逆導電型の第
    １、第２の差動トランジスタ対と、 前記第１、第２の差動トランジスタ対にそれぞれ接続さ
    れた第１、第２の定電流源と、 前記第１の差動トランジスタ対の一の出力端及び前記第
    ２の差動トランジスタ対の一の出力端と第１の電源端子
    との間に接続された第１の電流ミラー回路と、前記第１
    の差動トランジスタ対の他の出力端及び前記第２の差動
    トランジスタ対の他の出力端と前記第１の電源端子との
    間に接続された第２の電流ミラー回路と、 前記第２の差動トランジスタ対と第２の電源端子との間
    に接続された負荷回路と、 前記第２の差動トランジスタ対の他の出力端と前記負荷
    回路との接続点に制御電極が接続され、前記第１の電源
    端子と前記第２の電源端子との間に、第３の定電流源と
    共に直列形態に接続された第１のトランジスタと、 前記第１のトランジスタと前記第３の定電流源との接続
    点に制御電極が接続され、前記第１の電源端子と前記第
    ２の電源端子との間に、第４の定電流源と共に直列形態
    に接続された第２のトランジスタと、 前記第１の電源端子と前記第２の電源端子との間に直列
    形態に接続され、制御電極が、前記第２のトランジスタ
    と前記第４の定電流源との接続点と、前記第２の差動ト
    ランジスタ対の他の出力端と前記負荷回路との接続点
    と、にそれぞれ接続された第１、第２の出力トランジス
    タとを有し、 前記第１及び第２の出力トランジスタの接続点が前記出
    力端子に接続されることを特徴とする請求項１〜８いず
    れか記載の増幅回路。
14. 【請求項１４】 前記制御手段は、前記選択されるキャ
    パシタに前記オフセット電圧を記憶する前記第１の期間
    に、前記出力端子を回路出力端子から切り離すことを特
    徴とする請求項１〜１３いずれか記載の増幅回路。
15. 【請求項１５】 入力信号を増幅する演算増幅器と、複
    数のキャパシタとを含む増幅回路の制御方法であって、 １出力期間の第１の期間に、前記入力信号の電圧レベル
    に応じて前記複数のキャパシタの中から一のキャパシタ
    を選択する選択制御をなしこの選択されるキャパシタに
    前記演算増幅器のオフセット電圧を記憶させる制御ステ
    ップを含み、前記制御ステップは、前記１出力期間の第
    ２の期間に、前記選択されるキャパシタに記憶された前
    記オフセット電圧を用いて前記演算増幅器の出力を補正
    することを特徴とする制御方法。
16. 【請求項１６】 前記入力信号が供給される回路入力端
    子と前記演算増幅器の一対の入力端子の一方とが接続さ
    れており、 前記制御ステップは、前記第１の期間に、前記選択され
    るキャパシタの一端を前記回路入力端子に接続すると共
    にその他端を前記一対の入力端子の他方及び前記演算増
    幅器の出力端子に接続し、さらに、前記制御ステップ
    は、前記１出力期間の第２の期間に、前記一端を前記回
    路入力端子から切り離し前記他端を前記出力端子から切
    り離すと共に、前記一端を前記出力端子に接続すること
    を特徴とする請求項１５記載の制御方法。
17. 【請求項１７】 前記制御ステップは、前記第１の期間
    に、前回の１出力期間における前記選択されるキャパシ
    タを前記一対の入力端子の他方及び前記出力端子から切
    り離すことを特徴とする請求項１６記載の制御方法。
18. 【請求項１８】 前記制御ステップは、前記１出力期間
    における前記選択されるキャパシタが前回の１出力期間
    における前記選択されるキャパシタと同一である場合、
    前記１出力期間を通じて、前回の１出力期間の前記第２
    の期間における前記選択されるキャパシタの接続状態を
    維持することを特徴とする請求項１６記載の制御方法。
19. 【請求項１９】 前記演算増幅器は、前記一対の入力端
    子の一方を非反転入力端子あるいは反転入力端子に切替
    え前記一対の入力端子の他方を反転入力端子あるいは非
    反転入力端子に切替える切替手段を有し、 前記制御ステップは、所定の周期毎に前記一対の入力端
    子の状態を前記一対の入力端子の一方が非反転入力端子
    であり他方が反転入力端子である第１の状態、あるいは
    前記一対の入力端子の一方が反転入力端子であり他方が
    非反転入力端子である第２の状態に切替えるべく前記切
    替手段を制御することを特徴とする請求項１５〜１８い
    ずれか記載の制御方法。
20. 【請求項２０】 前記演算増幅器は、前記一対の入力端
    子の一方を非反転入力端子あるいは反転入力端子に切替
    え前記一対の入力端子の他方を反転入力端子あるいは非
    反転入力端子に切替える切替手段を有し、 前記制御ステップは、所定の周期毎に前記一対の入力端
    子の状態を前記一対の入力端子の一方が非反転入力端子
    であり他方が反転入力端子である第１の状態、あるいは
    前記一対の入力端子の一方が反転入力端子であり他方が
    非反転入力端子である第２の状態に切替えるべく前記切
    替手段を制御し、前記一対の入力端子の状態に応じて前
    記１出力期間の各期間における前記選択されるキャパシ
    タの接続状態を前記選択されるキャパシタの両端が入れ
    替えられた接続状態にすることを特徴とする請求項１６
    〜１８いずれか記載の制御方法。
21. 【請求項２１】 前記入力信号が供給される回路入力端
    子と前記演算増幅器の一対の入力端子の一方とが接続さ
    れており、 前記演算増幅器は、前記複数のキャパシタの一端にそれ
    ぞれ接続され、各々前記一対の入力端子の他方として機
    能しうる複数の端子を有し、 前記制御手段は、前記第１の期間に、前記複数の端子の
    うち前記選択されるキャパシタに接続された端子を前記
    一対の入力端子の他方として機能せしめ、前記選択され
    るキャパシタの他端を前記回路入力端子に接続すると共
    にその一端を前記演算増幅器の出力端子に接続すること
    を特徴とする請求項３又は４記載の増幅回路。
22. 【請求項２２】 前記制御手段は、前記１出力期間の第
    ２の期間に、前記選択されるキャパシタの他端を前記回
    路入力端子から切り離しその一端を前記出力端子から切
    り離すと共に、その他端を前記出力端子に接続すること
    を特徴とする請求項２１記載の増幅回路。
23. 【請求項２３】 前記制御手段は、前記第１の期間に、
    前回の１出力期間における前記選択されるキャパシタを
    前記出力端子から切り離すことを特徴とする請求項２２
    記載の増幅回路。
24. 【請求項２４】 前記制御手段は、前記１出力期間にお
    ける前記選択されるキャパシタが前回の１出力期間にお
    ける前記選択されるキャパシタと同一である場合、前記
    １出力期間を通じて、前回の１出力期間の前記第２の期
    間における前記選択されるキャパシタの接続状態を維持
    することを特徴とする請求項２２記載の増幅回路。
25. 【請求項２５】 前記演算増幅器は、前記一対の入力端
    子の一方に制御電極が接続され前記演算増幅器の入力段
    の差動トランジスタ対を構成する第１のトランジスタ
    と、前記複数の端子に制御電極がそれぞれ接続され、各
    々前記第１のトランジスタと共に前記差動トランジスタ
    対を構成しうる複数のトランジスタとを有し、 前記制御手段は、前記第１の期間に、前記複数のトラン
    ジスタのうち前記選択されるキャパシタに前記複数の端
    子の一つを介して接続された制御電極を有するトランジ
    スタと前記第１のトランジスタとにより前記差動トラン
    ジスタ対を構成せしめることにより、前記複数の端子の
    うち前記選択されるキャパシタに接続された端子を前記
    一対の入力端子の他方として機能せしめることを特徴と
    する請求項２１〜２４いずれか記載の増幅回路。
26. 【請求項２６】 一対の入力端子の一方が入力信号が供
    給される回路入力端子に接続され、各々前記一対の入力
    端子の他方として機能しうる複数の端子を有する演算増
    幅器と、 一端が前記複数の端子にそれぞれ接続される複数のキャ
    パシタと、 一端が前記一対の入力端子の一方に接続される第１のス
    イッチと、 前記第１のスイッチの他端と前記演算増幅器の出力端子
    との間に接続される第２のスイッチと、 前記第１のスイッチの他端と前記複数のキャパシタの他
    端との間にそれぞれ接続される複数のキャパシタ選択ス
    イッチと、 前記複数の端子と前記出力端子との間にそれぞれ接続さ
    れる複数のスイッチと、 前記入力信号の電圧レベルに応じて前記複数のキャパシ
    タの中の一のキャパシタに前記演算増幅器のオフセット
    電圧を記憶させるべく、前記複数の端子のうち前記一の
    キャパシタに接続された端子を前記一対の入力端子の他
    方として機能せしめると共に前記スイッチの各々を制御
    する制御手段とを含むことを特徴とする増幅回路。
27. 【請求項２７】 前記入力信号が供給される回路入力端
    子と前記演算増幅器の一対の入力端子の一方とが接続さ
    れており、前記演算増幅器は、前記複数のキャパシタの
    一端にそれぞれ接続され、各々前記一対の入力端子の他
    方として機能しうる複数の端子を有し、 前記制御ステップは、前記第１の期間に、前記複数の端
    子のうち前記選択されるキャパシタに接続された端子を
    前記一対の入力端子の他方として機能せしめ、前記選択
    されるキャパシタの他端を前記回路入力端子に接続する
    と共にその一端を前記演算増幅器の出力端子に接続し、
    さらに、前記制御ステップは、前記第２の期間に、前記
    選択されるキャパシタの他端を前記回路入力端子から切
    り離しその一端を前記出力端子から切り離すと共に、そ
    の他端を前記出力端子に接続することを特徴とする請求
    項１５記載の制御方法。