JP2005017536A - 表示制御回路 - Google Patents

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Abstract

【課題】フルレンジでオフセット電圧を最小にし、入力レンジによる入力段の直流利得の変化を防止した表示制御回路を提供する。
【解決手段】開示される表示制御回路は、ディジタル画像データ信号線１００に接続され、入力されたディジタル画像データに応じた大きさのアナログ信号を出力するセレクタ回路１と、ディジタル画像データ信号線に接続され、入力されたディジタル画像データに対応する極性の制御信号１７，１８を出力する演算増幅器制御回路３と、相補的に接続された互いに逆導電型の差動トランジスタ対からなる第１の入力段Ｍ１，Ｍ２および第２の入力段Ｍ３，Ｍ４を有し、制御信号の極性に応じて、第１の入力段にバイアス電流を供給する第１の定電流源Ｉ１と第２の入力段にバイアス電流を供給する第２の定電流源Ｉ２とを選択的にオンに制御される演算増幅器４とを備えている。
【選択図】 図１

Description

【０００１】
【発明の属する技術分野】
この発明は、液晶または有機ＥＬ等のような、印加電圧と光学特性との調整が必要なパネルモジュールを制御するための、表示制御回路に関する。
【０００２】
【従来の技術】
一般に、液晶パネルや有機ＥＬ（Ｅｌｅｃｔｒｏ Ｌｕｍｉｎｅｓｃｅｎｃｅ）パネル等に代表されるフラットパネルディスプレイは、容量性負荷で構成されている。そして、このようなアプリケーションに対する表示制御回路では、入力されるディジタル画像データをアナログデータに変換して、制御回路の最終段に設けられている演算増幅器において、インピーダンス変換を行っている。
【０００３】
従来、このような場合の表示制御回路の例としては、例えば特許文献１に記載されたものが知られている。
特許文献１記載の表示制御回路は、ＰｃｈトランジスタからなるＰｃｈ入力段を備えた放電専用の演算増幅器と、ＮｃｈトランジスタからなるＮｃｈ入力段を備えた充電専用の演算増幅器との２基の演算増幅器を、入力に対して並列に接続した構成を有している。
【０００４】
一部の液晶パネルの駆動方法においては、充電→放電→充電→…というように、負荷に対して充放電を交互に繰り返す方法がとられており、このような場合には、特許文献１記載の表示制御回路でも問題を生じることはない。
しかしながら、液晶パネルの駆動方法によっては、負荷に対する充電と放電とが、必ずしも交互に行われず、充電→充電→充電→放電→放電→…というように、負荷に対しする充放電がランダムに行われる駆動方法がとられることがあるが、このような場合には、特許文献１記載の表示制御回路では対応することができない。
【０００５】
これに対して、１基の演算増幅器で、フルレンジの入出力が可能であるとともに、負荷の充電と放電とが可能な、プッシュ・プル動作を行う演算増幅器を備えた表示制御回路が提案されており、このような表示制御回路によれば、前述のようなランダムな充放電を行う駆動方法の場合にも、問題なく使用することができる。
この場合における、演算増幅器の構成としては、フルレンジの入力信号に対応するために、Ｐｃｈトランジスタからなる入力段とＮｃｈトランジスタからなる入力段とを抱き合わせた構成がとられる。
【０００６】
図１０は、従来のこの種表示制御回路の構成例を示したものであって、ディジタル画像データ信号線１００に接続され、ディジタル画像データに応じたアナログ電圧を出力するセレクタ回路１と、セレクタ回路１に接続された、ボルテージフォロア接続された演算増幅器２とから概略構成されている。
【０００７】
この場合の演算増幅器の構成例としては、図１１に示すように、ソースが共通に接続され、ゲートがそれぞれ入力端子１１，１２に接続された、差動対を構成するＮｃｈトランジスタＭ１，Ｍ２と、ソースが共通に接続され、ゲートがそれぞれ入力端子１２，１１に接続された、差動対を構成するＰｃｈトランジスタＭ３，Ｍ４と、ＮｃｈトランジスタＭ１，Ｍ２の共通接続されたソースと低位側電源端子１４との間に接続された第１の定電流源Ｉ１と、ＰｃｈトランジスタＭ３，Ｍ４の共通接続されたソースと高位側電源端子１３との間に接続された第２の定電流源Ｉ２と、ＮｃｈトランジスタＭ１，Ｍ２のそれぞれのドレインと高位側電源端子１３との間に接続された第１の負荷回路Ｌ１と、ＰｃｈトランジスタＭ３，Ｍ４のそれぞれのドレインと低位側電源端子１４との間に接続された第２の負荷回路Ｌ２と、高位側電源端子１３と低位側電源端子１４にそれぞれソースを接続され、ドレインを共通に出力端子５０に接続された、出力段回路を構成するＰｃｈトランジスタＭ１１，ＮｃｈトランジスタＭ１２と、負荷回路Ｌ１，Ｌ２の出力を並列にした信号１５をレベルシフトして、それぞれ出力段のＰｃｈトランジスタＭ１１とＮｃｈトランジスタＭ１２のゲートに接続する駆動段回路Ｄ１とから構成されている。
図１１に示された演算増幅器は、図１０に示すようにボルテージフォロア接続されるので、一方の入力端子１２と出力端子５０とは接続されている。
【０００８】
次に、図１１を参照して、この従来の演算増幅器の動作を説明する。
図１１に示す演算増幅器においては、互いに逆導電型の差動対からなるＮｃｈトランジスタＭ１，Ｍ２とＰｃｈトランジスタＭ３，Ｍ４とを抱き合わせて、それぞれ入力端子１１，１２に接続して、それぞれの出力を信号１５に並列にとりだすことによって、相補的にフルレンジの入力が可能な入力段を構成している。
【０００９】
また、駆動段回路Ｄ１において、信号１５をレベルシフトして出力段のＰｃｈトランジスタＭ１１とＮｃｈトランジスタＭ１２のそれぞれのゲートに供給することによって、例えば、入力段に立ち上がり（充電）の信号が入力された場合は、入力段からの信号を駆動段回路Ｄ１が受けて、出力段のＰｃｈトランジスタＭ１１，ＮｃｈトランジスタＭ１２が出力端子５０から負荷（不図示）に対して充電するような信号を、ＰｃｈトランジスタＭ１１，ＮｃｈトランジスタＭ１２のゲートに供給する。入力段に立ち下がり（放電）の信号が入力されたときは、上記と逆の動作を行う。
これによって、出力段のＰｃｈトランジスタＭ１１とＮｃｈトランジスタＭ１２がプッシュ・プル動作を行うので、広出力レンジの出力が得られるようになっている。
【００１０】
このように、図１１に示された演算増幅器では、互いに逆導電型の差動対トランジスタからなるＰｃｈ入力段とＮｃｈ入力段とを抱き合わせて、相補的にフルレンジ入力可能にするとともに、広出力レンジの出力を得ることができる。
【００１１】
また、互いに逆導電型の差動対トランジスタを抱き合わせて入力端子に接続することによって、相補的にフルレンジの入力が可能な入力段を有する演算増幅器の他の例として、例えば、特許文献２や特許文献３に記載されたものがある。
【００１２】
特許文献２に記載された演算増幅器は、図１２に示すように、ソースが共通に接続され、ゲートがそれぞれ入力端子１１，１２に接続された、差動対を構成するＮｃｈトランジスタＭ１，Ｍ２と、ソースが共通に接続され、ゲートがそれぞれ入力端子１２，１１に接続された、差動対を構成するＰｃｈトランジスタＭ３，Ｍ４と、ＮｃｈトランジスタＭ１，Ｍ２の共通接続されたソースと低位側電源端子１４との間に接続された第１の定電流源Ｉ１と、ＰｃｈトランジスタＭ３，Ｍ４の共通接続されたソースと高位側電源端子１３との間に接続された第２の定電流源Ｉ２と、ゲートおよびドレインが，ＮｃｈトランジスタＭ１のドレインに接続され、ソースが高位側電源端子１３に接続されたＰｃｈトランジスタＭ５と、ゲートがＰｃｈトランジスタＭ５のゲートと接続され、ドレインがＰｃｈトランジスタＭ３のドレインに接続され、ソースが高位側電源端子１３に接続されたＰｃｈトランジスタＭ６とからなる第１の電流ミラー回路と、ゲートおよびドレインが，ＮｃｈトランジスタＭ２のドレインに接続され、ソースが高位側電源端子１３に接続されたＰｃｈトランジスタＭ７と、ゲートがＰｃｈトランジスタＭ７のゲートと接続され、ドレインがＰｃｈトランジスタＭ４のドレインに接続され、ソースが高位側電源端子１３に接続されたＰｃｈトランジスタＭ８とからなる第２の電流ミラー回路と、ＰｃｈトランジスタＭ３，Ｍ４のドレインと低位側電源端子１４との間に接続された、ＮｃｈトランジスタＭ９，Ｍ１０からなる負荷回路と、高位側電源端子１３と低位側電源端子１４にそれぞれソースを接続され、ドレインを共通に出力端子５０に接続された出力段回路を構成するＰｃｈトランジスタＭ１１，ＮｃｈトランジスタＭ１２と、負荷回路のＮｃｈトランジスタＭ１０のドレインからの信号１６をレベルシフトして、それぞれ出力段のＰｃｈトランジスタＭ１１とＮｃｈトランジスタＭ１２のゲートに接続する駆動段回路Ｄ１とから構成されている。
図１２に示された演算増幅器は、図１０に示すようにボルテージフォロア接続されるので、一方の入力端子１２と出力端子５０とは接続されている。
【００１３】
次に、図１２を参照して、この従来の演算増幅器の動作を説明する。
図１２に示された演算増幅器は、図１１に示された演算増幅器と同様に、互いに逆導電型の差動対トランジスタからなるＰｃｈ入力段とＮｃｈ入力段とを抱き合わせて、相補的にフルレンジ入力可能にし、さらに出力段をプッシュ・プル動作させることによって、広出力レンジの出力を得ることができる。
さらに、差動対を構成するＮｃｈトランジスタＭ１のドレインと、差動対を構成するＰｃｈトランジスタＭ３のドレインとが、ＰｃｈトランジスタＭ５，Ｍ６からなる電流ミラー回路を介してミラー接続され、差動対を構成するＮｃｈトランジスタＭ２のドレインと、差動対を構成するＰｃｈトランジスタＭ４のドレインとが、ＰｃｈトランジスタＭ７，Ｍ８からなる電流ミラー回路を介してミラー接続されているので、スルーレートが必要なときのみ、入力段のバイアス電流を瞬時的に増加させることによって、定常的な電流を増加させずに、充電または放電のスピードを向上させるようにしている。
【００１４】
【特許文献１】
特開２００２−１６９５０１号公報
【特許文献２】
特開平０８−２０４４７０号公報
【特許文献３】
特許第３３３８７７１号公報
【００１５】
【発明が解決しようとする課題】
演算増幅器において、互いに逆導電型のＮｃｈ入力段とＰｃｈ入力段とを抱き合わせて、相補的にフルレンジの入力が可能なようにした入力段を使用する場合、入力段の負荷回路に流れる電流量と入力段で発生する直流利得とが、演算増幅器の入力電圧によって大きく変化するという問題がある。
【００１６】
いま、図１２に示す演算増幅器において、定電流源Ｉ１，Ｉ２に流れる電流量を、それぞれｉ１，ｉ２とすると、例えば、ＮｃｈトランジスタＭ１，Ｍ２からなるＮｃｈ入力段がオフし、ＰｃｈトランジスタＭ３，Ｍ４からなるＰｃｈ入力段がオンする入力レンジでの、負荷回路トランジスタＭ９，Ｍ１０に流れる電流量はｉ２である。
また、例えば、Ｎｃｈ入力段とＰｃｈ入力段とがともにオンする入力レンジでの、負荷回路トランジスタＭ９，Ｍ１０に流れる電流量はｉ１＋ｉ２である。
さらに、例えば、Ｎｃｈ入力段がオンし、Ｐｃｈ入力段がオフする入力レンジでの、負荷回路トランジスタＭ９，Ｍ１０に流れる電流量はｉ１である。
【００１７】
このように、各入力段のオン，オフの状態によって、負荷回路のＮｃｈトランジスタＭ９，Ｍ１０に流れる電流量が変化する。
負荷回路トランジスタＭ９，Ｍ１０に流れる電流量が変化すると、入力段と駆動段とで発生するオフセット電圧値が変化する。
【００１８】
いま仮に、入力段の電流を、ｉ１＝ｉ２となるように最適化し、電流量ｉ １（＝ｉ２）に合わせて、オフセット電圧が最小となるように駆動段Ｄ１を最適化した場合には、電流量がｉ１（＝ｉ２）となる条件でオフセット電圧が最小となるが、両入力段がオンする条件、すなわち負荷回路トランジスタＭ９，Ｍ１０に流れる電流量がｉ１＋ｉ２となる条件では、オフセット電圧が大きくなる。
【００１９】
また、電流量ｉ １＋ｉ２に合わせて、オフセット電圧が最小となるように駆動段Ｄ１を最適化した場合には、電流量がｉ１＋ｉ２となる条件でオフセット電圧が最小となるが、どちらかの入力段がオフする条件、すなわち負荷回路トランジスタＭ９，Ｍ１０に流れる電流量がｉ１またはｉ２となる条件では、オフセット電圧が大きくなる。
【００２０】
さらに、各入力段のオン，オフの状態の変化によって、入力段の直流利得が変化する。
いま、図１２において、各トランジスタＭ１〜Ｍ１０の伝達コンダクタンスをそれぞれｇｍ１〜ｇｍ１０で表し、出力インピーダンスをそれぞれｒ１〜ｒ１０で表すものとすると、例えば、Ｎｃｈ入力段がオフし、Ｐｃｈ入力段がオンする入力レンジでの入力段の直流利得は、次の （１）式で表すことができる。
ｇｍ３・（ｒ４／／ｒ１０） … （１）
また、例えば、Ｎｃｈ入力段とＰｃｈ入力段がともにオンする入力レンジでの入力段の直流利得は、次の （２）式で表すことができる。
（ｇｍ２＋ｇｍ３）・（ｒ４／／ｒ８／／ｒ１０） … （２）
さらに例えば、Ｎｃｈ入力段がオンし、Ｐｃｈ入力段がオフする入力レンジでの入力段の直流利得は、次の （３）式で表すことができる。
ｇｍ２・（ｒ８／／ｒ１０） … （３）
上記 （１）〜 （３）式から知られるように、特許文献２記載の演算増幅器では、各入力段のオン， オフの状態に応じて、直流利得が変化する。
【００２１】
一般的に、演算増幅器において直流利得が増加すると、高周波での安定性が劣化して、発振を起こしやすくなるという問題がある。
そこで、演算増幅器の最適化を行う場合、演算増幅器の安定性が最も劣化する上記 （２）式の領域に合わせて安定性を確保するために、演算増幅器の駆動段に流す電流を増加させる必要がある。
また、入力段に定常的に流す電流量を減少させても、演算増幅器を安定化させる効果はあるが、この場合は、演算増幅器のスルーレートが劣化して、充電， 放電の能力が小さくなってしまう。
そこで、直流利得が大きいほど、演算増幅器に多くの電流を流す必要が生じて、このことが、演算増幅器全体の低消費電力化を行う上での障壁となっている。
【００２２】
このように従来の表示制御回路および演算増幅器では、フルレンジでオフセット電圧値を最小にすることが出来ないという問題と、入力レンジによって入力段の直流利得が変化するという問題が、演算増幅器の低消費電力化に対する障壁となっていた。
【００２３】
この発明は上述の事情に鑑みてなされたものであって、演算増幅器を利用した表示制御回路において、演算増幅器を低消費電力化しても、フルレンジでオフセット電圧値を最小にすることができるとともに、入力レンジによって入力段の直流利得が変化しないようにすることが可能な、表示制御回路を提供することを目的としている。
【００２４】
【課題を解決するための手段】
上記課題を解決するため、請求項１記載の発明は表示制御回路に係り、ディジタル画像データ信号線に接続され、入力されたディジタル画像データに応じた大きさのアナログ信号を出力するセレクタ手段と、上記ディジタル画像データ信号線に接続され、入力されたディジタル画像データに対応する極性の制御信号を出力する演算増幅器制御手段と、相補的に接続された互いに逆導電型の差動トランジスタ対からなる第１および第２の入力段を有し、上記制御信号の極性に応じて、上記第１の入力段にバイアス電流を供給する第１の定電流源と上記第２の入力段にバイアス電流を供給する第２の定電流源とを選択的にオンに制御される演算増幅器とを備えてなることを特徴としている。
【００２５】
また、請求項２記載の発明は、請求項１記載の表示制御回路に係り、上記演算増幅器が、第１および第２の入力端子にそれぞれ制御電極を接続され、第２電極をそれぞれ共通に接続されたた互いに逆導電型の第１および第２の差動トランジスタ対と、一端をそれぞれ第２および第１の電源端子に接続された第１および第２の定電流源と、第１電極をそれぞれ上記第１および第２の差動トランジスタ対の共通接続された第２電極に接続され、第２電極をそれぞれ上記第１および第２の定電流源の他端に接続され、制御電極にそれぞれ上記制御信号を接続された互いに逆導電性の第１および第２のトランジスタと、それぞれ上記第１および第２の差動トランジスタ対の第１電極と上記第１および第２の電源端子間に接続された第１および第２の負荷回路とを備えてなることを特徴としている。
【００２６】
また、請求項３記載の発明は、請求項１記載の表示制御回路に係り、上記演算増幅器が、第１および第２の入力端子にそれぞれ制御電極を接続され、第２電極をそれぞれ共通に接続されたた互いに逆導電型の第１および第２の差動トランジスタ対と、一端をそれぞれ第２および第１の電源端子に接続された第１および第２の定電流源と、第１電極をそれぞれ上記第１および第２の差動トランジスタ対の共通接続された第２電極に接続され、第２電極をそれぞれ上記第１および第２の定電流源の他端に接続され、制御電極にそれぞれ上記制御信号を接続された互いに逆導電性の第１および第２のトランジスタと、それぞれ上記第１および第２の差動トランジスタ対の第１電極と上記第１および第２の電源端子間に接続された第１および第２の負荷回路と、上記第１および第２の差動トランジスタ対の共通接続された第２電極と上記第２および第１の電源端子間に接続された、互いに逆導電性の第３および第４のトランジスタと、第１電極を共通に出力端子に接続され第２電極をそれぞれ上記第１および第２の電源端子に接続され、それぞれの制御電極からの入力によってプッシュ・プル動作を行う、互いに逆導電性の第５および第６のトランジスタと、上記第１および第２の負荷回路から並列に入力された信号をレベル・シフトして、それぞれ上記第５および第６のトランジスタの制御電極に供給する駆動回路とを備えてなることを特徴としている。
【００２７】
また、請求項４記載の発明は、請求項１記載の表示制御回路に係り、上記演算増幅器が、第１および第２の入力端子にそれぞれ制御電極を接続され、第２電極をそれぞれ共通に接続されたた互いに逆導電型の第１および第２の差動トランジスタ対と、一端をそれぞれ第２および第１の電源端子に接続された第１および第２の定電流源と、第１電極をそれぞれ上記第１および第２の差動トランジスタ対の共通接続された第２電極に接続され、第２電極をそれぞれ上記第１および第２の定電流源の他端に接続され、制御電極にそれぞれ上記制御信号を接続された互いに逆導電性の第１および第２のトランジスタと、上記第１の差動トランジスタ対の一方の出力端および上記第２の差動トランジスタ対の一方の出力端と、上記第１の電源端子間に接続された第１の電流ミラー回路と、上記第１の差動トランジスタ対の他方の出力端および上記第２の差動トランジスタ対の他方の出力端と、上記第１の電源端子間に接続された第２の電流ミラー回路と、一方の第１電極を上記第２の差動トランジスタ対の一方の出力端と上記第１の電流ミラー回路とに接続され、他方の第１電極を上記第２の差動トランジスタ対の他方の出力端と上記第の電流ミラー回路とに接続され、それぞれの第２電極を上記第２の電源端子に接続され、共通に接続された制御電極を上記一方の第１電極に接続された第７および第８のトランジスタとを備えてなることを特徴としている。
【００２８】
また、請求項５記載の発明は、請求項１記載の表示制御回路に係り、上記演算増幅器が、第１および第２の入力端子にそれぞれ制御電極を接続され、第２電極をそれぞれ共通に接続されたた互いに逆導電型の第１および第２の差動トランジスタ対と、一端をそれぞれ第２および第１の電源端子に接続された第１および第２の定電流源と、第１電極をそれぞれ上記第１および第２の差動トランジスタ対の共通接続された第２電極に接続され、第２電極をそれぞれ上記第１および第２の定電流源の他端に接続され、制御電極にそれぞれ上記制御信号を接続された互いに逆導電性の第１および第２のトランジスタと、上記第１の差動トランジスタ対の一方の出力端および上記第２の差動トランジスタ対の一方の出力端と、上記第１の電源端子間に接続された第１の電流ミラー回路と、上記第１の差動トランジスタ対の他方の出力端および上記第２の差動トランジスタ対の他方の出力端と、上記第１の電源端子間に接続された第２の電流ミラー回路と、上記第１および第２の差動トランジスタ対の共通接続された第２電極と上記第２および第１の電源端子間に接続された、互いに逆導電性の第３および第４のトランジスタと、第１電極を共通に出力端子に接続され第２電極をそれぞれ上記第１および第２の電源端子に接続され、それぞれの制御電極からの入力によってプッシュ・プル動作を行う、互いに逆導電性の第５および第６のトランジスタと、一方の第１電極を上記第２の差動トランジスタ対の一方の出力端と上記第１の電流ミラー回路とに接続され、他方の第１電極を上記第２の差動トランジスタ対の他方の出力端と上記第の電流ミラー回路とに接続され、それぞれの第２電極を上記第２の電源端子に接続され、共通に接続された制御電極を上記一方の第１電極に接続された第７および第８のトランジスタと、上記第１および第２の負荷回路から並列に入力された信号をレベル・シフトして、それぞれ上記第５および第６のトランジスタの制御電極に供給する駆動回路とを備えてなることを特徴としている。
【００２９】
また、請求項６記載の発明は表示制御回路に係り、ディジタル画像データ信号線に接続され、入力されたディジタル画像データに応じた大きさのアナログ信号を出力するセレクタ手段と、上記ディジタル画像データ信号線に接続され、入力されたディジタル画像データに対応する極性の制御信号を出力する演算増幅器制御手段と、相補的に接続された互いに逆導電型の差動トランジスタ対からなる第１および第２の入力段を有し、上記制御信号の極性に応じて、上記第１の入力段にバイアス電流を供給する第１の定電流源と上記第２の入力段にバイアス電流を供給する第２の定電流源とを選択的にオンに制御されるとともに、上記セレクタ手段の出力を切換信号に応じて互いに逆相に切り替えてそれぞれ上記第１および第２の入力段に接続し、出力端子を切換信号に応じて互いに逆相に切り替えてそれぞれ上記第２および第１の入力段に接続し、かつ上記切換信号によって上記第１の入力段と第２の入力段とを入れ替えるように構成された演算増幅器とを備えてなることを特徴としている。
【００３０】
また、請求項７記載の発明は、請求項６記載の表示制御回路に係り、上記演算増幅器が、第１および第２の入力端子にそれぞれ制御電極を接続され、第２電極をそれぞれ共通に接続されたた互いに逆導電型の第１および第２の差動トランジスタ対と、一端をそれぞれ第２および第１の電源端子に接続された第１および第２の定電流源と、第１電極をそれぞれ上記第１および第２の差動トランジスタ対の共通接続された第２電極に接続され、第２電極をそれぞれ上記第１および第２の定電流源の他端に接続され、制御電極にそれぞれ上記制御信号を接続された互いに逆導電性の第１および第２のトランジスタと、上記第１の差動トランジスタ対の一方の出力端および上記第２の差動トランジスタ対の一方の出力端と、上記第１の電源端子間に接続された第１の電流ミラー回路と、上記第１の差動トランジスタ対の他方の出力端および上記第２の差動トランジスタ対の他方の出力端と、上記第１の電源端子間に接続された第２の電流ミラー回路と、一方の第１電極を上記第２の差動トランジスタ対の一方の出力端と上記第１の電流ミラー回路とに接続され、他方の第１電極を上記第２の差動トランジスタ対の他方の出力端と上記第２の電流ミラー回路とに接続され、それぞれの第２電極を上記第２の電源端子に接続され、制御電極を共通に接続された第７および第８のトランジスタと、上記第２の差動トランジスタ対の一方の出力端または他方の出力端を、切換信号に応じて互いに逆相に切り替えて上記共通に接続された第７および第８のトランジスタの制御電極に接続する第１および第２のスイッチと、上記第２の差動トランジスタ対の他方の出力端または一方の出力端を、上記切換信号に応じて互いに逆相に切り替えて出力に接続する第３および第４のスイッチとを備えてなることを特徴としている。
【００３１】
また、請求項８記載の発明は、請求項６記載の表示制御回路に係り、上記演算増幅器が、第１および第２の入力端子にそれぞれ制御電極を接続され、第２電極をそれぞれ共通に接続されたた互いに逆導電型の第１および第２の差動トランジスタ対と、一端をそれぞれ第２および第１の電源端子に接続された第１および第２の定電流源と、第１電極をそれぞれ上記第１および第２の差動トランジスタ対の共通接続された第２電極に接続され、第２電極をそれぞれ上記第１および第２の定電流源の他端に接続され、制御電極にそれぞれ上記制御信号を接続された互いに逆導電性の第１および第２のトランジスタと、上記第１の差動トランジスタ対の一方の出力端および上記第２の差動トランジスタ対の一方の出力端と、上記第１の電源端子間に接続された第１の電流ミラー回路と、上記第１の差動トランジスタ対の他方の出力端および上記第２の差動トランジスタ対の他方の出力端と、上記第１の電源端子間に接続された第２の電流ミラー回路と、上記第１および第２の差動トランジスタ対の共通接続された第２電極と上記第２および第１の電源端子間に接続された、互いに逆導電性の第３および第４のトランジスタと、第１電極を共通に出力端子に接続され第２電極をそれぞれ上記第１および第２の電源端子に接続され、それぞれの制御電極からの入力によってプッシュ・プル動作を行う、互いに逆導電性の第５および第６のトランジスタと、一方の第１電極を上記第２の差動トランジスタ対の一方の出力端と上記第１の電流ミラー回路とに接続され、他方の第１電極を上記第２の差動トランジスタ対の他方の出力端と上記第２の電流ミラー回路とに接続され、それぞれの第２電極を上記第２の電源端子に接続され、制御電極を共通に接続された第７および第８のトランジスタと、上記第１および第２の負荷回路から並列に入力された信号をレベル・シフトして、それぞれ上記第５および第６のトランジスタの制御電極に供給する駆動回路と、上記第２の差動トランジスタ対の一方の出力端または他方の出力端を、切換信号に応じて互いに逆相に切り替えて上記共通に接続された第７および第８のトランジスタの制御電極に接続する第１および第２のスイッチと、上記第２の差動トランジスタ対の他方の出力端または一方の出力端を、上記切換信号に応じて互いに逆相に切り替えて出力に接続する第３および第４のスイッチとを備えてなることを特徴としている。
【００３２】
また、請求項９記載の発明は、請求項１乃至８のいずれか一記載の表示制御回路に係り、上記ディジタル画像データが、複数ビット幅を持つ階調データからなることを特徴としている。
【００３３】
また、請求項１０記載の発明は、請求項１乃至８のいずれか一記載の表示制御回路に係り、上記ディジタル画像データが、複数ビット幅を持つ階調データと、出力極性を定める極性データとからなることを特徴としている。
【００３４】
また、請求項１１記載の発明は、請求項１乃至１０のいずれか一記載の表示制御回路に係り、上記演算増幅器制御手段が、上記ディジタル画像データに対応するアナログ信号が、中間電圧より高位側の場合は、Ｐｃｈ側入力段の定電流源をシャット・オフとし、Ｎｃｈ側入力段の定電流源をアクティブとする信号を生成し、上記ディジタル画像データに対応するアナログ信号が、中間電圧より低位側の場合は、Ｐｃｈ側入力段の定電流源をアクティブとし、Ｎｃｈ側入力段の定電流源をシャット・オフとする信号を生成することを特徴としている。
【００３５】
【発明の実施の形態】
以下、図面を参照して、この発明の実施の形態について説明する。説明は、実施例を用いて具体的に行う。
◇第１実施例
図１は、本発明の第１実施例である、表示制御回路の構成を示すブロック図、図２は、本実施例の表示制御回路における、演算増幅器の第１の構成例を示す回路図、図３は、本実施例の表示制御回路における、演算増幅器の第２の構成例を示す回路図、図４は、本実施例の表示制御回路における、演算増幅器の第３の構成例を示す回路図、図５は、本実施例の表示制御回路における、演算増幅器の第４の構成例を示す回路図である。
【００３６】
この例の表示制御回路は、図１に示すように、セレクタ回路１と、演算増幅器制御回路３と、演算増幅器４とから概略構成されている。
セレクタ回路１は、ディジタル画像データ信号線１００に接続され、入力ディジタル画像データに応じたアナログ電圧を出力する。
演算増幅器制御回路３は、ディジタル画像データ信号線１００に接続され、これから入力される、複数ビット幅を持つ階調データからなるディジタル画像データに応じて、例えば、ディジタル画像データの最上位ビットが１のときは ”Ｈ”となり、最上位ビットが０のときは、 ”Ｌ”となる制御信号１７，１８を出力する。
演算増幅器４は、図１１または図１２に示された従来の演算増幅器とほぼ同様の構成，機能を有する以外に、演算増幅器制御回路３からの制御信号１７，１８に応じて、Ｐｃｈ側入力段定電流源回路Ｉ１とＮｃｈ側入力段定電流源回路Ｉ２とを、それぞれオン・オフ制御可能なようにに構成されている点が異なっている。
【００３７】
図２においては、この例の表示制御回路における、演算増幅器の第１の構成例の入力段のみを示している。
この例の演算増幅器は、ソースが共通に接続され、ゲートがそれぞれ入力端子１１，１２に接続された、差動対を構成するＮｃｈトランジスタＭ１，Ｍ２と、ソースが共通に接続され、ゲートがそれぞれ入力端子１２，１１に接続された、差動対を構成するＰｃｈトランジスタＭ３，Ｍ４と、ＮｃｈトランジスタＭ１，Ｍ２の共通接続されたソースにドレインを接続され、ゲートを制御信号入力端子１７に接続されたＮｃｈトランジスタＭ１３と、ＮｃｈトランジスタＭ１３のソースと低位側電源端子１４との間に接続された第１の定電流源Ｉ１と、ＰｃｈトランジスタＭ３，Ｍ４の共通接続されたソースにドレインを接続され、ゲートを制御信号入力端子１８に接続されたＰｃｈトランジスタＭ１４と、ＰｃｈトランジスタＭ１４のソースと高位側電源端子１３との間に接続された第２の定電流源Ｉ２と、ＮｃｈトランジスタＭ１，Ｍ２のそれぞれのドレインと高位側電源端子１３との間に接続された第１の負荷回路Ｌ１と、ＰｃｈトランジスタＭ３，Ｍ４のそれぞれのドレインと低位側電源端子１４との間に接続された第２の負荷回路Ｌ２とから構成されている。
【００３８】
以下、図２に示された演算増幅器の動作を説明する。
図２に示された演算増幅器においては、図１１に示された従来の演算増幅器と同一の機能を有する部分に同一の符号を付して示されており、これらの動作は、図１１に示された従来の演算増幅器と同様である。
演算増幅器制御回路３は、例えば、ディジタル画像データ信号線１００のディジタルデータに対応するアナログ信号が、中間電圧よりも高電位側の場合は、演算増幅器の入力端子１１，１２がハイレベルとなる信号を生成して、ＮｃｈトランジスタＭ１３，ＰｃｈトランジスタＭ１４によって、Ｎｃｈ側入力段の定電流源Ｉ１をアクティブとし、Ｐｃｈ側入力段の定電流源Ｉ２をシャット・オフとする。
また、ディジタル画像データ信号線１００のディジタルデータに対応するアナログ信号が、中間電圧よりも低電位側の場合は、演算増幅器の入力端子１１，１２がロウレベルとなる信号を生成して、ＮｃｈトランジスタＭ１３，ＰｃｈトランジスタＭ１４によって、Ｎｃｈ側入力段の定電流源Ｉ１をシャット・オフとし、Ｐｃｈ側入力段の定電流源Ｉ２をアクティブとする。
【００３９】
このように、図２に示す演算増幅器では、互いに逆導電型の差動対トランジスタからなるＮｃｈ入力段とＰｃｈ入力段とを抱き合わせて構成したので、相補的にフルレンジ入力可能であり、また、ＮｃｈトランジスタＭ１３，ＰｃｈトランジスタＭ１４を備えたので、常に、定電流源Ｉ１またはＩ２のいずれか一方だけが動作するように制御されるので、フルレンジにおいて電流量の変化を抑えることによって、オフセット電圧値を抑制することができる。
【００４０】
この例の表示制御回路における、第２の構成例の演算増幅器は、図３に示すように、ソースが共通に接続され、ゲートがそれぞれ入力端子１１，１２に接続された、差動対を構成するＮｃｈトランジスタＭ１，Ｍ２と、ソースが共通に接続され、ゲートがそれぞれ入力端子１２，１１に接続された、差動対を構成するＰｃｈトランジスタＭ３，Ｍ４と、ＮｃｈトランジスタＭ１，Ｍ２の共通接続されたソースにドレインを接続され、ゲートを制御信号入力端子１７に接続されたＮｃｈトランジスタＭ１３と、ＮｃｈトランジスタＭ１３のソースと低位側電源端子１４との間に直列に接続された第１の定電流源Ｉ１と、ＰｃｈトランジスタＭ３，Ｍ４の共通接続されたソースにドレインを接続され、ゲートを制御信号入力端子１８に接続されたＰｃｈトランジスタＭ１４と、ＰｃｈトランジスタＭ１４のソースと高位側電源端子１３との間に接続された第２の定電流源Ｉ２と、ＮｃｈトランジスタＭ１，Ｍ２のそれぞれのドレインと高位側電源端子１３との間に接続された第１の負荷回路Ｌ１と、ＰｃｈトランジスタＭ３，Ｍ４のそれぞれのドレインと低位側電源端子１４との間に接続された第２の負荷回路Ｌ２と、ドレインをＮｃｈトランジスタＭ１，Ｍ２の共通接続されたソースに接続され、ソースを低位側電源端子１４に接続されたＮｃｈトランジスタＭ１５と、ドレインをＰｃｈトランジスタＭ３，Ｍ４の共通接続されたソースに接続され、ソースを高位側電源端子１３に接続されたＰｃｈトランジスタＭ１６と、ソースをそれぞれ高位側電源端子１３と低位側電源端子１４に接続され、ドレインを共通に出力端子５０に接続され、ゲートをそれぞれＰｃｈトランジスタＭ１６のゲートとＮｃｈトランジスタＭ１５のゲートに接続された、出力段回路を構成するＰｃｈトランジスタＭ１１，ＮｃｈトランジスタＭ１２と、負荷回路Ｌ１，Ｌ２の出力を並列にした信号１５をレベルシフトして、それぞれ出力段のＰｃｈトランジスタＭ１１とＮｃｈトランジスタＭ１２のゲートに接続する駆動段回路Ｄ１とから構成されている。
図３に示された演算増幅器は、図１に示すようにボルテージフォロア接続されるので、一方の入力端子１２と出力端子５０とは接続されている。
【００４１】
以下、図３に示された演算増幅器の動作を説明する。
図３に示された演算増幅器においては、図１１に示された従来例の演算増幅器と同一の機能を有する部分に同一の符号を付して示されており、これらの動作は、図１１に示された演算増幅器と同様である。
【００４２】
また、ディジタル画像データ信号線１００のディジタルデータに対応するアナログ信号が、中間電圧よりも高いかまたは低いかに応じて、ＮｃｈトランジスタＭ１３，ＰｃｈトランジスタＭ１４のオン，オフを制御して、常に、Ｎｃｈ側入力段の定電流源Ｉ１とＰｃｈ側入力段の定電流源Ｉ２のいずれか一方だけが動作するように制御することによって、フルレンジにおいて電流量の変化を抑えて、オフセット電圧値を抑制することができることは、図２に示された演算増幅器の場合と同様である。
【００４３】
さらに、図３に示された演算増幅器では、入力端子１２に対して入力端子１１に印加される電圧が上昇する場合には、差動トランジスタ対を構成するＮｃｈトランジスタＭ２のドレインの出力電圧が下降し、これによって駆動段回路Ｄ１を介して出力段のＰｃｈトランジスタＭ１１および入力段のＰｃｈトランジスタＭ１６のゲート電圧が下降するので、ＰｃｈトランジスタＭ１６の電流が増加し、従って、入力段に流れる電流が、出力端子５０の電圧上昇期間だけ大きくなる。また、入力端子１２に対して入力端子１１に印加される電圧が下降する場合には、差動トランジスタ対を構成するＮｃｈトランジスタＭ２のドレインの出力電圧が上昇し、これによって駆動段回路Ｄ１を介して出力段のＮｃｈトランジスタＭ１２および入力段のＮｃｈトランジスタＭ１５のゲート電圧が上昇するので、ＮｃｈトランジスタＭ１５の電流が増加し、入力段に流れる電流が、出力端子５０の電圧下降期間だけ大きくなる。
【００４４】
従って、図３に示された演算増幅器では、ＮｃｈトランジスタＭ１５，ＰｃｈトランジスタＭ１６を備えたことによって、信号入力の変化時、入力段の差動トランジスタ対に供給されるバイアス電流が増加して、出力端子５０の電圧変化を助長するので、一時的に大きなスルーレートを得ることができ、演算増幅器の動作を高速化することができる。なお、演算増幅器のこのような機能については、例えば、特許文献３に詳細に記載されている。
【００４５】
このように、図３に示す演算増幅器では、互いに逆導電型の差動対トランジスタからなるＮｃｈ入力段とＰｃｈ入力段とを抱き合わせて構成したので、相補的にフルレンジ入力可能であり、また、出力段のＰｃｈトランジスタＭ１１とＮｃｈトランジスタＭ１２がプッシュ・プル動作を行うので、広出力レンジの出力が得られるともに、ＮｃｈトランジスタＭ１３，ＰｃｈトランジスタＭ１４を介して、常に、定電流源Ｉ１またはＩ２のいずれか一方だけが動作するように制御されるので、フルレンジにおいて電流量の変化を抑えることによって、オフセット電圧値を抑制することができる。
さらに、この例の演算増幅器では、信号入力の変化時、入力段の差動トランジスタ対に供給されるバイアス電流が増加して、出力端子５０の電圧変化を助長するので、一時的に大きなスルーレートを得ることができ、演算増幅器の動作を高速化することができる。
【００４６】
図４においては、この例の表示制御回路における、演算増幅器の第３の構成例の入力段のみを示している。
この例の演算増幅器は、ソースが共通に接続され、ゲートがそれぞれ入力端子１１，１２に接続された、差動対を構成するＮｃｈトランジスタＭ１，Ｍ２と、ソースが共通に接続され、ゲートがそれぞれ入力端子１２，１１に接続された、差動対を構成するＰｃｈトランジスタＭ３，Ｍ４と、ＮｃｈトランジスタＭ１，Ｍ２の共通接続されたソースにドレインを接続され、ゲートを制御信号入力端子１７に接続されたＮｃｈトランジスタＭ１３と、ＮｃｈトランジスタＭ１３のソースと低位側電源端子１４との間に接続された第１の定電流源Ｉ１と、ＰｃｈトランジスタＭ３，Ｍ４の共通接続されたソースにドレインを接続され、ゲートを制御信号入力端子１８に接続されたＰｃｈトランジスタＭ１４と、ＰｃｈトランジスタＭ１４のソースと高位側電源端子１３との間に接続された第２の定電流源Ｉ２と、ゲートおよびドレインが，ＮｃｈトランジスタＭ１のドレインに接続され、ソースが高位側電源端子１３に接続されたＰｃｈトランジスタＭ５と、ゲートがＰｃｈトランジスタＭ５のゲートと接続され、ドレインがＰｃｈトランジスタＭ３のドレインに接続され、ソースが高位側電源端子１３に接続されたＰｃｈトランジスタＭ６とからなる第１の電流ミラー回路と、ゲートおよびドレインが，ＮｃｈトランジスタＭ２のドレインに接続され、ソースが高位側電源端子１３に接続されたＰｃｈトランジスタＭ７と、ゲートがＰｃｈトランジスタＭ７のゲートと接続され、ドレインがＰｃｈトランジスタＭ４のドレインに接続され、ソースが高位側電源端子１３に接続されたＰｃｈトランジスタＭ８とからなる第２の電流ミラー回路とから構成されている。
【００４７】
以下、図４に示された演算増幅器の動作を説明する。
図４に示された演算増幅器においては、図１２に示された従来例の演算増幅器と同一の機能を有する部分に同一の符号を付して示されており、これらの動作は、図１２に示された演算増幅器の場合と同様である。
また、ディジタル画像データ信号線１００のディジタルデータに対応するアナログ信号が、中間電圧よりも高いかまたは低いかに応じて、ＮｃｈトランジスタＭ１３，ＰｃｈトランジスタＭ１４のオン，オフを制御して、常に、Ｎｃｈ側入力段の定電流源Ｉ１とＰｃｈ側入力段の定電流源Ｉ２のいずれか一方だけが動作するように制御することによって、フルレンジにおいて電流量の変化を抑えて、オフセット電圧値を抑制することができることは、図２に示された演算増幅器の場合と同様である。
【００４８】
このように、図４に示された演算増幅器では、互いに逆導電型の差動対トランジスタからなるＮｃｈ入力段とＰｃｈ入力段とを抱き合わせて構成したので、相補的にフルレンジ入力可能であり、また、ＮｃｈトランジスタＭ１３，ＰｃｈトランジスタＭ１４を介して、常に、定電流源Ｉ１またはＩ２のいずれか一方だけが動作するように制御されるので、フルレンジにおいて電流量の変化を抑えることによって、オフセット電圧値を抑制することができる。
さらに、差動対を構成するＮｃｈトランジスタＭ１のドレインと、差動対を構成するＰｃｈトランジスタＭ３のドレインとが、ＰｃｈトランジスタＭ５，Ｍ６からなる電流ミラー回路を介してミラー接続され、差動対を構成するＮｃｈトランジスタＭ２のドレインと、差動対を構成するＰｃｈトランジスタＭ４のドレインとが、ＰｃｈトランジスタＭ７，Ｍ８からなる電流ミラー回路を介してミラー接続されているので、スルーレートが必要なときのみ、入力段のバイアス電流を瞬時的に増加させることによって、定常的な電流を増加させずに、充電または放電のスピードを向上させることができる。
【００４９】
また、特許文献２および特許文献３記載の演算増幅器では、この例の場合のＮｃｈトランジスタＭ１３，ＰｃｈトランジスタＭ１４に相当する機能を有せず、入力段に常に一定の電流を流すように構成されていたため、Ｎｃｈ入力段とＰｃｈ入力段とがともにオンとなる中間の入力レンジでは、入力段の直流利得が増加するので、安定化のため多くの電流を駆動段に流す必要があったが、この例の演算増幅器では、常に一方の入力段がオフになっているので、入力段の直流利得が増加することはなく、従って入力段に流す電流を低減することができる。そのため、この例の演算増幅器では、例えば特許文献３記載の演算増幅器と比べて、消費電流を２５％程度削減することができる。
【００５０】
この例の表示制御回路における、第４の構成例の演算増幅器は、図５に示すように、ソースが共通に接続され、ゲートがそれぞれ入力端子１１，１２に接続された、差動対を構成するＮｃｈトランジスタＭ１，Ｍ２と、ソースが共通に接続され、ゲートがそれぞれ入力端子１２，１１に接続された、差動対を構成するＰｃｈトランジスタＭ３，Ｍ４と、ＮｃｈトランジスタＭ１，Ｍ２の共通接続されたソースにドレインを接続され、ゲートを制御信号入力端子１７に接続されたＮｃｈトランジスタＭ１３と、ＮｃｈトランジスタＭ１３のソースと低位側電源端子１４との間に接続された第１の定電流源Ｉ１と、ＰｃｈトランジスタＭ３，Ｍ４の共通接続されたソースにドレインを接続され、ゲートを制御信号入力端子１８に接続されたＰｃｈトランジスタＭ１４と、ＰｃｈトランジスタＭ１４のソースと高位側電源端子１３との間に接続された第２の定電流源Ｉ２と、ゲートおよびドレインが，ＮｃｈトランジスタＭ１のドレインに接続され、ソースが高位側電源端子１３に接続されたＰｃｈトランジスタＭ５と、ゲートがＰｃｈトランジスタＭ５のゲートと接続され、ドレインがＰｃｈトランジスタＭ３のドレインに接続され、ソースが高位側電源端子１３に接続されたＰｃｈトランジスタＭ６とからなる第１の電流ミラー回路と、ゲートおよびドレインが，ＮｃｈトランジスタＭ２のドレインに接続され、ソースが高位側電源端子１３に接続されたＰｃｈトランジスタＭ７と、ゲートがＰｃｈトランジスタＭ７のゲートと接続され、ドレインがＰｃｈトランジスタＭ４のドレインに接続され、ソースが高位側電源端子１３に接続されたＰｃｈトランジスタＭ８とからなる第２の電流ミラー回路と、ＰｃｈトランジスタＭ３，Ｍ４のドレインと低位側電源端子１４との間に接続された、ＮｃｈトランジスタＭ９，Ｍ１０からなる負荷回路と、高位側電源端子１３と低位側電源端子１４にそれぞれソースを接続され、ドレインを共通に出力端子５０に接続された出力段回路を構成するＰｃｈトランジスタＭ１１，ＮｃｈトランジスタＭ１２と、負荷回路のＮｃｈトランジスタＭ１０のドレインからの信号１６をレベルシフトして、それぞれ出力段のＰｃｈトランジスタＭ１１とＮｃｈトランジスタＭ１２のゲートに接続する駆動段回路Ｄ１とから構成されている。
図５に示された演算増幅器は、図１に示すようにボルテージフォロア接続されるので、一方の入力端子１２と出力端子５０とは接続されている。
【００５１】
以下、図５に示された演算増幅器の動作を説明する。
図５に示された演算増幅器において、図４に示された演算増幅器と同一の機能を有する部分に同一の符号を付して示されており、これらの動作は、図４に示された演算増幅器の場合と同様である。
【００５２】
さらに、図５に示された演算増幅器では、差動対を構成するＮｃｈトランジスタＭ１，Ｍ２の共通接続されたソースと、低位側電源端子１４との間に、ゲートを出力段のＮｃｈトランジスタＭ１２のゲートに接続されたＮｃｈトランジスタＭ１５を有し、差動対を構成するＰｃｈトランジスタＭ３，Ｍ４の共通接続されたソースと、高位側電源端子１３との間に、ゲートを出力段のＰｃｈトランジスタＭ１１のゲートに接続されたＰｃｈトランジスタＭ１６を有していて、入力端子１２に対する入力端子１１の印加電圧の上昇または下降に応じて、ＰｃｈトランジスタＭ１６またはＮｃｈトランジスタＭ１５の電流が増加して、入力段に流れる電流が、出力端子５０の電圧上昇期間または下降期間だけ大きくなるため、信号入力の変化時、入力段の差動トランジスタ対に供給されるバイアス電流が増加して、出力端子５０の電圧変化を助長するので、一時的に大きなスルーレートを得ることができ、演算増幅器の動作を高速化することができることは、図３に示された演算増幅器の場合と同様である。
【００５３】
このように、図５に示す演算増幅器では、互いに逆導電型の差動対トランジスタからなるＮｃｈ入力段とＰｃｈ入力段とを抱き合わせて構成したので、相補的にフルレンジ入力可能であり、また、出力段のＰｃｈトランジスタＭ１１とＮｃｈトランジスタＭ１２がプッシュ・プル動作を行うので、広出力レンジの出力が得られるともに、ＮｃｈトランジスタＭ１３，ＰｃｈトランジスタＭ１４を介して、常に、定電流源Ｉ１またはＩ２のいずれか一方だけが動作するように制御されるので、フルレンジにおいて電流量の変化を抑えることによって、オフセット電圧値を抑制することができる。
また、この例の演算増幅器では、ＮｃｈトランジスタＭ１５，ＰｃｈトランジスタＭ１６を備えることによって、信号入力の変化時、入力段の差動トランジスタ対に供給されるバイアス電流が増加して、出力端子５０の電圧変化を助長するので、一時的に大きなスルーレートを得ることができ、演算増幅器の動作を高速化することができる。
【００５４】
さらに、差動対を構成するＮｃｈトランジスタＭ１のドレインと、差動対を構成するＰｃｈトランジスタＭ３のドレインとが、ＰｃｈトランジスタＭ５，Ｍ６からなる電流ミラー回路を介してミラー接続され、差動対を構成するＮｃｈトランジスタＭ２のドレインと、差動対を構成するＰｃｈトランジスタＭ４のドレインとが、ＰｃｈトランジスタＭ７，Ｍ８からなる電流ミラー回路を介してミラー接続されているので、スルーレートが必要なときのみ、入力段のバイアス電流を瞬時的に増加させることによって、定常的な電流を増加させずに、充電または放電のスピードを向上させることができる。
なお、この際、常に一方の入力段がオフになっているので、入力段の直流利得が増加することはなく、従って入力段に流す電流を低減することができ、従って例えば特許文献３記載の演算増幅器と比べて、消費電流を２５％程度削減することができる点も、図４に記載された演算増幅器の場合と同様である。
【００５５】
◇第２実施例
図６は、本発明の第２実施例である、表示制御回路の構成を示すブロック図、図７は、本実施例の表示制御回路における、演算増幅器の第１の構成例を示す回路図、図８は、切換信号によるＮｃｈ入力段とＰｃｈ入力段の入れ替えの効果を説明するための図、図９は、本実施例の表示制御回路における、演算増幅器の第２の構成例を示す回路図である。
【００５６】
この例の表示制御回路は、図６に示すように、セレクタ回路１と、演算増幅器制御回路３と、演算増幅器５とから概略構成されている。
これらのうち、セレクタ回路１，演算増幅器制御回路３は、図１に示された第１実施例の場合と同様である。
演算増幅器５は、図１に示された第１実施例の演算増幅器４とほぼ同様の構成，機能を有する以外に、その信号入力側と信号入出力間に、切換信号１９によってオン，オフを制御されるスイッチ（２１，２２），（２３，２４）を有する点が異なっている。
ここで、切換信号１９は、外部の図示しない制御回路から入力されるものであって、液晶または有機ＥＬ等のようなパネルモジュールに画像を書込む際に、画面の１フレームごとまたは１ラインごとに、 ”Ｈ”と ”Ｌ”に切り替えられるようになっている。
【００５７】
この例の表示制御回路における、第１の構成例の演算増幅器は、図７に示すように、図４に示された演算増幅器と同様の構成を有する以外に、差動対を構成するＰｃｈトランジスタＭ３，Ｍ４の両ドレイン間に、切換信号１９によって切り替えられるスイッチ（３１，３２），（３３，３４）を有する点が異なっている。
【００５８】
図７に示す演算増幅器において、例えば切換信号１９が ”Ｈ”のときは、演算増幅器外部のスイッチ２１，２３がオフ、スイッチ２２，２４がオンとなり、演算増幅器内部のスイッチ３１，３４がオン，スイッチ３２，３３がオフとなるが、この場合の接続状態は、図４に示された演算増幅器と同一であって、その動作もまた異ならない。
一方、切換信号１９が ”Ｌ”のときは、演算増幅器外部のスイッチ２１，２３がオン、スイッチ２２，２４がオフとなり、演算増幅器内部のスイッチ３１，３４がオフ，スイッチ３２，３３がオンとなるが、この場合の接続状態は、図４に示された演算増幅器において、入力端子１１，１２に対して、Ｎｃｈトランジスタからなる差動対と、Ｐｃｈトランジスタからなる差動対とが入れ代わって接続された状態となる。
【００５９】
このように、切換信号１９によって、Ｎｃｈ入力段とＰｃｈ入力段とを入れ替えて信号入力端子に接続することによって、入力レベルの変化に対する、Ｎｃｈ入力段とＰｃｈ入力段との出力特性の誤差（線形性の誤差）を、見かけ上、減少させる効果がある。
【００６０】
図８は、切換信号によるＮｃｈ入力段とＰｃｈ入力段の入れ替えの効果をイメージ的に説明するものである。
図８において、 （ａ）は、切換信号１９が ”Ｈ”のときの、画像データと出力電圧との関係を示したものであって、入力レベルが中間電圧の場合を切替ポイントとして、出力電圧特性が変化することが示されている。
また、図８において、 （ｂ）は、切換信号１９が ”Ｌ”のときの、画像データと出力電圧との関係を示したものであって、入力レベルが中間電圧の場合を切替ポイントとして、出力電圧特性が （ａ）の場合と逆の傾向で変化することが示されている。
【００６１】
このような線形性の誤差は、演算増幅器の製造工程において、各トランジスタの寸法精度の誤差等に基づいて生じた性能上の誤差（不平衡）によるものであって、このような誤差の大部分は入力差動対の製造ばらつきによって発生する。
そこで、入力端子１１，１２に対して、適当な時間間隔で入力差動対を入れ替えることによって、このような誤差を平均化して、入力レベルの変化に対する、Ｎｃｈ入力段とＰｃｈ入力段との出力特性の誤差を、見かけ上減少させることができる。
図８において （ｃ）は、このような、入力差動対の入れ替えを行ったときの、画像データと出力電圧との特性を例示したものであって、入力差動対の性能誤差に基づく出力電圧特性の変化が平均化されて、見かけ上の直線性が向上したことが示されている。
【００６２】
このように、この例の演算増幅器によれば、図４に示された演算増幅器と同様の効果が得られるとともに、入力差動対の製造ばらつき等に基づく、直線性の劣化を改善して、画質を向上させることができる。
【００６３】
この例の表示制御回路における、第２の構成例の演算増幅器は、図９に示すように、図５に示された演算増幅器と同様の構成を有する以外に、差動対を構成するＰｃｈトランジスタＭ３，Ｍ４の両ドレイン間に、切換信号１９によって切り替えられるスイッチ（３１，３２），（３３，３４）を有する点が異なっている。
【００６４】
図９に示す演算増幅器において、切換信号１９によって切り替えられるスイッチ（３１，３２），（３３，３４）の動作とその効果は、図７に示された演算増幅器の場合と同様である。
すなわち、切換信号１９によって、Ｎｃｈ入力段とＰｃｈ入力段とを入れ替えて入力端子１１，１２に接続することによって、入力レベルの変化に対する、Ｎｃｈ入力段とＰｃｈ入力段との出力特性の誤差（線形性の誤差）を、見かけ上減少させることができる。
【００６５】
このように、この例の演算増幅器によれば、図５に示された演算増幅器と同様の効果が得られるとともに、入力差動対の製造ばらつき等に基づく、出力信号の直線性の劣化を改善して、画質を向上させることができる。
【００６６】
以上、この発明の実施例を図面により詳述してきたが、具体的な構成はこの実施例に限られたものではなく、この発明の要旨を逸脱しない範囲の設計の変更等があってもこの発明に含まれる。例えば、上述の各構成例の演算増幅器において、各トランジスタの導電型および各定電流源の極性等を逆にして相補構成した回路によって、同様の効果を得られる演算増幅器とこれを利用した表示制御回路を実現できることは明らかである。また、上述の各構成例の演算増幅器において、電界効果トランジスタによって差動対を構成する代わりに、バイポーラトランジスタによって差動対を構成するようにしても、同様の効果が得られることも明らかである。また、各実施例の演算増幅器制御回路において、極性データから制御信号の出力極性を定める代わりに、階調データが所定の中間値より大きいか又は小さいかを判定して、制御信号の極性を定めるようにしてもよい。
【００６７】
【発明の効果】
以上説明したように、本発明の第１実施例の表示制御回路によれば、演算増幅器において、互いに逆導電型の両入力段を抱き合わせて構成したので、相補的にフルレンジ入力可能であり、また、出力段がプッシュ・プル動作を行うので、広出力レンジの出力が得られる。
また、常に、両入力段の定電流源のいずれか一方だけが動作するように制御されるので、フルレンジにおいて電流量の変化を抑えることによって、オフセット電圧値を抑制することができるとともに、入力段の直流利得を増加させることなく、入力段に流す電流を低減して、低消費電流化を図ることができる。
さらに信号入力の変化時、入力段の差動対に供給されるバイアス電流が増加して出力段の電圧変化を助長するので、一時的に大きなスルーレートを得ることができるので、動作を高速化でき、また、スルーレートが必要なときのみ、入力段のバイアス電流を瞬時的に増加させることによって、定常的な電流を増加させずに、充電または放電のスピードを向上させることができる。
【００６８】
また、本発明の第２実施例の表示制御回路によれば、第１実施例の場合と同様の効果が得られるとともに、演算増幅器における、製造ばらつきに基づく入力差動対の性能上の不平項を平均化して、入力レベルの変化に対する出力特性の線形性の劣化を見かけ上改善して、画質を向上させることができる。
【図面の簡単な説明】
【図１】本発明の第１実施例である、表示制御回路の構成を示すブロック図である。
【図２】同実施例の表示制御回路における、演算増幅器の第１の構成例を示す回路図である。
【図３】同実施例の表示制御回路における、演算増幅器の第２の構成例を示す回路図である。
【図４】同実施例の表示制御回路における、演算増幅器の第３の構成例を示す回路図である。
【図５】同実施例の表示制御回路における、演算増幅器の第４の構成例を示す回路図である。
【図６】本発明の第２実施例である、表示制御回路の構成を示すブロック図である。
【図７】同実施例の表示制御回路における、演算増幅器の第１の構成例を示す回路図である。
【図８】切換信号によるＮｃｈ入力段とＰｃｈ入力段の入れ替えの効果を説明するための図である。
【図９】同実施例の表示制御回路における、演算増幅器の第２の構成例を示す回路図である。
【図１０】従来の表示制御回路の構成例を示す図である。
【図１１】従来の表示制御回路における、演算増幅器の第１の構成例を示す図である。
【図１２】従来の表示制御回路における、演算増幅器の第２の構成例を示す図である。
【符号の説明】
Ｍ１，Ｍ２（第１の差動対トランジスタ），Ｍ９（第７のトランジスタ），Ｍ１０（第８のトランジスタ），Ｍ１２（第６のトランジスタ），Ｍ１３（第１のトランジスタ），Ｍ１５（第３のトランジスタ）
Ｎｃｈトランジスタ
Ｍ３，Ｍ４（第２の差動対トランジスタ），Ｍ５，Ｍ６（第１の電流ミラー回路），Ｍ７，Ｍ８（第２の電流ミラー回路），Ｍ１１（第５のトランジスタ），Ｍ１４（第２のトランジスタ），Ｍ１６（第４のトランジスタ）
Ｐｃｈトランジスタ
Ｌ１，Ｌ２ 負荷回路
Ｉ１，Ｉ２ 定電流源
Ｄ１ 駆動段回路
１ セレクタ回路（セレクタ手段）
３ 演算増幅器制御回路（演算増幅器制御手段）
４，５ 演算増幅器
１１，１２ 入力端子
１３ 高位側電源端子
１４ 低位側電源端子
１７，１８ 制御信号入力端子
１９ 切換信号
３１ スイッチ（第１のスイッチ）
３２ スイッチ（第２のスイッチ）
３３ スイッチ（第３のスイッチ）
３４ スイッチ（第４のスイッチ）
５０ 出力端子
１００ ディジタル画像データ信号線

Claims (11)

  1. ディジタル画像データ信号線に接続され、入力されたディジタル画像データに応じた大きさのアナログ信号を出力するセレクタ手段と、
    前記ディジタル画像データ信号線に接続され、入力されたディジタル画像データに対応する極性の制御信号を出力する演算増幅器制御手段と、
    相補的に接続された互いに逆導電型の差動トランジスタ対からなる第１および第２の入力段を有し、前記制御信号の極性に応じて、前記第１の入力段にバイアス電流を供給する第１の定電流源と前記第２の入力段にバイアス電流を供給する第２の定電流源とを選択的にオンに制御される演算増幅器とを備えてなることを特徴とする表示制御回路。
  2. 前記演算増幅器が、第１および第２の入力端子にそれぞれ制御電極を接続され、第２電極をそれぞれ共通に接続されたた互いに逆導電型の第１および第２の差動トランジスタ対と、
    一端をそれぞれ第２および第１の電源端子に接続された第１および第２の定電流源と、
    第１電極をそれぞれ前記第１および第２の差動トランジスタ対の共通接続された第２電極に接続され、第２電極をそれぞれ前記第１および第２の定電流源の他端に接続され、制御電極にそれぞれ前記制御信号を接続された互いに逆導電性の第１および第２のトランジスタと、
    それぞれ前記第１および第２の差動トランジスタ対の第１電極と前記第１および第２の電源端子間に接続された第１および第２の負荷回路とを備えてなることを特徴とする請求項１記載の表示制御回路。
  3. 前記演算増幅器が、第１および第２の入力端子にそれぞれ制御電極を接続され、第２電極をそれぞれ共通に接続されたた互いに逆導電型の第１および第２の差動トランジスタ対と、
    一端をそれぞれ第２および第１の電源端子に接続された第１および第２の定電流源と、
    第１電極をそれぞれ前記第１および第２の差動トランジスタ対の共通接続された第２電極に接続され、第２電極をそれぞれ前記第１および第２の定電流源の他端に接続され、制御電極にそれぞれ前記制御信号を接続された互いに逆導電性の第１および第２のトランジスタと、
    それぞれ前記第１および第２の差動トランジスタ対の第１電極と前記第１および第２の電源端子間に接続された第１および第２の負荷回路と、
    前記第１および第２の差動トランジスタ対の共通接続された第２電極と前記第２および第１の電源端子間に接続された、互いに逆導電性の第３および第４のトランジスタと、
    第１電極を共通に出力端子に接続され第２電極をそれぞれ前記第１および第２の電源端子に接続され、それぞれの制御電極からの入力によってプッシュ・プル動作を行う、互いに逆導電性の第５および第６のトランジスタと、
    前記第１および第２の負荷回路から並列に入力された信号をレベル・シフトして、それぞれ前記第５および第６のトランジスタの制御電極に供給する駆動回路とを備えてなることを特徴とする請求項１記載の表示制御回路。
  4. 前記演算増幅器が、第１および第２の入力端子にそれぞれ制御電極を接続され、第２電極をそれぞれ共通に接続されたた互いに逆導電型の第１および第２の差動トランジスタ対と、
    一端をそれぞれ第２および第１の電源端子に接続された第１および第２の定電流源と、
    第１電極をそれぞれ前記第１および第２の差動トランジスタ対の共通接続された第２電極に接続され、第２電極をそれぞれ前記第１および第２の定電流源の他端に接続され、制御電極にそれぞれ前記制御信号を接続された互いに逆導電性の第１および第２のトランジスタと、
    前記第１の差動トランジスタ対の一方の出力端および前記第２の差動トランジスタ対の一方の出力端と、前記第１の電源端子間に接続された第１の電流ミラー回路と、
    前記第１の差動トランジスタ対の他方の出力端および前記第２の差動トランジスタ対の他方の出力端と、前記第１の電源端子間に接続された第２の電流ミラー回路と、
    一方の第１電極を前記第２の差動トランジスタ対の一方の出力端と前記第１の電流ミラー回路とに接続され、他方の第１電極を前記第２の差動トランジスタ対の他方の出力端と前記第の電流ミラー回路とに接続され、それぞれの第２電極を前記第２の電源端子に接続され、共通に接続された制御電極を前記一方の第１電極に接続された第７および第８のトランジスタとを備えてなることを特徴とする請求項１記載の表示制御回路。
  5. 前記演算増幅器が、第１および第２の入力端子にそれぞれ制御電極を接続され、第２電極をそれぞれ共通に接続されたた互いに逆導電型の第１および第２の差動トランジスタ対と、
    一端をそれぞれ第２および第１の電源端子に接続された第１および第２の定電流源と、
    第１電極をそれぞれ前記第１および第２の差動トランジスタ対の共通接続された第２電極に接続され、第２電極をそれぞれ前記第１および第２の定電流源の他端に接続され、制御電極にそれぞれ前記制御信号を接続された互いに逆導電性の第１および第２のトランジスタと、
    前記第１の差動トランジスタ対の一方の出力端および前記第２の差動トランジスタ対の一方の出力端と、前記第１の電源端子間に接続された第１の電流ミラー回路と、
    前記第１の差動トランジスタ対の他方の出力端および前記第２の差動トランジスタ対の他方の出力端と、前記第１の電源端子間に接続された第２の電流ミラー回路と、
    前記第１および第２の差動トランジスタ対の共通接続された第２電極と前記第２および第１の電源端子間に接続された、互いに逆導電性の第３および第４のトランジスタと、
    第１電極を共通に出力端子に接続され第２電極をそれぞれ前記第１および第２の電源端子に接続され、それぞれの制御電極からの入力によってプッシュ・プル動作を行う、互いに逆導電性の第５および第６のトランジスタと、
    一方の第１電極を前記第２の差動トランジスタ対の一方の出力端と前記第１の電流ミラー回路とに接続され、他方の第１電極を前記第２の差動トランジスタ対の他方の出力端と前記第の電流ミラー回路とに接続され、それぞれの第２電極を前記第２の電源端子に接続され、共通に接続された制御電極を前記一方の第１電極に接続された第７および第８のトランジスタと、
    前記第１および第２の負荷回路から並列に入力された信号をレベル・シフトして、それぞれ前記第５および第６のトランジスタの制御電極に供給する駆動回路とを備えてなることを特徴とする請求項１記載の表示制御回路。
  6. ディジタル画像データ信号線に接続され、入力されたディジタル画像データに応じた大きさのアナログ信号を出力するセレクタ手段と、
    前記ディジタル画像データ信号線に接続され、入力されたディジタル画像データに対応する極性の制御信号を出力する演算増幅器制御手段と、
    相補的に接続された互いに逆導電型の差動トランジスタ対からなる第１および第２の入力段を有し、前記制御信号の極性に応じて、前記第１の入力段にバイアス電流を供給する第１の定電流源と前記第２の入力段にバイアス電流を供給する第２の定電流源とを選択的にオンに制御されるとともに、前記セレクタ手段の出力を切換信号に応じて互いに逆相に切り替えてそれぞれ前記第１および第２の入力段に接続し、出力端子を切換信号に応じて互いに逆相に切り替えてそれぞれ前記第２および第１の入力段に接続し、かつ前記切換信号によって前記第１の入力段と第２の入力段とを入れ替えるように構成された演算増幅器とを備えてなることを特徴とする表示制御回路。
  7. 前記演算増幅器が、第１および第２の入力端子にそれぞれ制御電極を接続され、第２電極をそれぞれ共通に接続されたた互いに逆導電型の第１および第２の差動トランジスタ対と、
    一端をそれぞれ第２および第１の電源端子に接続された第１および第２の定電流源と、
    第１電極をそれぞれ前記第１および第２の差動トランジスタ対の共通接続された第２電極に接続され、第２電極をそれぞれ前記第１および第２の定電流源の他端に接続され、制御電極にそれぞれ前記制御信号を接続された互いに逆導電性の第１および第２のトランジスタと、
    前記第１の差動トランジスタ対の一方の出力端および前記第２の差動トランジスタ対の一方の出力端と、前記第１の電源端子間に接続された第１の電流ミラー回路と、
    前記第１の差動トランジスタ対の他方の出力端および前記第２の差動トランジスタ対の他方の出力端と、前記第１の電源端子間に接続された第２の電流ミラー回路と、
    一方の第１電極を前記第２の差動トランジスタ対の一方の出力端と前記第１の電流ミラー回路とに接続され、他方の第１電極を前記第２の差動トランジスタ対の他方の出力端と前記第２の電流ミラー回路とに接続され、それぞれの第２電極を前記第２の電源端子に接続され、制御電極を共通に接続された第７および第８のトランジスタと、
    前記第２の差動トランジスタ対の一方の出力端または他方の出力端を、切換信号に応じて互いに逆相に切り替えて前記共通に接続された第７および第８のトランジスタの制御電極に接続する第１および第２のスイッチと、
    前記第２の差動トランジスタ対の他方の出力端または一方の出力端を、前記切換信号に応じて互いに逆相に切り替えて出力に接続する第３および第４のスイッチとを備えてなることを特徴とする請求項６記載の表示制御回路。
  8. 前記演算増幅器が、第１および第２の入力端子にそれぞれ制御電極を接続され、第２電極をそれぞれ共通に接続されたた互いに逆導電型の第１および第２の差動トランジスタ対と、
    一端をそれぞれ第２および第１の電源端子に接続された第１および第２の定電流源と、
    第１電極をそれぞれ前記第１および第２の差動トランジスタ対の共通接続された第２電極に接続され、第２電極をそれぞれ前記第１および第２の定電流源の他端に接続され、制御電極にそれぞれ前記制御信号を接続された互いに逆導電性の第１および第２のトランジスタと、
    前記第１の差動トランジスタ対の一方の出力端および前記第２の差動トランジスタ対の一方の出力端と、前記第１の電源端子間に接続された第１の電流ミラー回路と、
    前記第１の差動トランジスタ対の他方の出力端および前記第２の差動トランジスタ対の他方の出力端と、前記第１の電源端子間に接続された第２の電流ミラー回路と、
    前記第１および第２の差動トランジスタ対の共通接続された第２電極と前記第２および第１の電源端子間に接続された、互いに逆導電性の第３および第４のトランジスタと、
    第１電極を共通に出力端子に接続され第２電極をそれぞれ前記第１および第２の電源端子に接続され、それぞれの制御電極からの入力によってプッシュ・プル動作を行う、互いに逆導電性の第５および第６のトランジスタと、
    一方の第１電極を前記第２の差動トランジスタ対の一方の出力端と前記第１の電流ミラー回路とに接続され、他方の第１電極を前記第２の差動トランジスタ対の他方の出力端と前記第２の電流ミラー回路とに接続され、それぞれの第２電極を前記第２の電源端子に接続され、制御電極を共通に接続された第７および第８のトランジスタと、
    前記第１および第２の負荷回路から並列に入力された信号をレベル・シフトして、それぞれ前記第５および第６のトランジスタの制御電極に供給する駆動回路と、
    前記第２の差動トランジスタ対の一方の出力端または他方の出力端を、切換信号に応じて互いに逆相に切り替えて前記共通に接続された第７および第８のトランジスタの制御電極に接続する第１および第２のスイッチと、
    前記第２の差動トランジスタ対の他方の出力端または一方の出力端を、前記切換信号に応じて互いに逆相に切り替えて出力に接続する第３および第４のスイッチとを備えてなることを特徴とする請求項６記載の表示制御回路。
  9. 前記ディジタル画像データが、複数ビット幅を持つ階調データからなることを特徴とする請求項１乃至８のいずれか一記載の表示制御回路。
  10. 前記ディジタル画像データが、複数ビット幅を持つ階調データと、出力極性を定める極性データとからなることを特徴とする請求項１乃至８のいずれか一記載の表示制御回路。
  11. 前記演算増幅器制御手段が、前記ディジタル画像データに対応するアナログ信号が、中間電圧より高位側の場合は、Ｐｃｈ側入力段の定電流源をシャット・オフとし、Ｎｃｈ側入力段の定電流源をアクティブとする信号を生成し、前記ディジタル画像データに対応するアナログ信号が、中間電圧より低位側の場合は、Ｐｃｈ側入力段の定電流源をアクティブとし、Ｎｃｈ側入力段の定電流源をシャット・オフとする信号を生成することを特徴とする請求項１乃至１０のいずれか一記載の表示制御回路。
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