KR20050001356A

KR20050001356A - 표시 제어 회로

Info

Publication number: KR20050001356A
Application number: KR1020040046855A
Authority: KR
Inventors: 가또후미히꼬
Original assignee: 엔이씨 일렉트로닉스 가부시키가이샤
Priority date: 2003-06-24
Filing date: 2004-06-23
Publication date: 2005-01-06
Also published as: CN100483502C; US20040263504A1; CN1573902A; US7271792B2; JP2005017536A

Abstract

본 발명은 풀 레인지로 오프셋 전압을 최소로 하고, 입력 범위에 따른 입력단의 직류 이득의 변화를 방지하는 표시 제어 회로를 제공하는 것을 목적으로 한다. 이를 위해, 개시되는 표시 제어 회로는 디지털 화상 데이터 신호선(100)에 접속되며, 입력된 디지털 화상 데이터에 따른 크기의 아날로그 신호를 출력하는 셀렉터 회로(1)와, 디지털 화상 데이터 신호선에 접속되며, 입력된 디지털 화상 데이터에 대응하는 극성의 제어 신호(17, 18)를 출력하는 연산 증폭기 제어 회로(3)와, 상보적으로 접속된 서로 역도전형의 차동 트랜지스터쌍으로 이루어지는 제1 입력단 M1, M2 및 제2 입력단 M3, M4를 갖고, 제어 신호의 극성에 따라, 제1 입력단으로 바이어스 전류를 공급하는 제1 정전류원(I1)과 제2 입력단으로 바이어스 전류를 공급하는 제2 정전류원(I2)을 선택적으로 온으로 제어되는 연산 증폭기(4)를 구비하고 있다.

Description

표시 제어 회로{DISPLAY CONTROL CIRCUIT}

본 발명은 액정 또는 유기 EL 등과 같은, 인가 전압과 광학 특성의 조정이 필요한 패널 모듈을 제어하기 위한 표시 제어 회로에 관한 것이다.

일반적으로, 액정 패널이나 유기 EL(ElcctroLuminescence) 패널 등으로 대표되는 플랫 패널 디스플레이는 용량성 부하로 구성되어 있다. 그리고, 이러한 어플리케이션에 대한 표시 제어 회로에서는, 입력되는 디지털 화상 데이터를 아날로그 데이터로 변환하고, 제어 회로의 최종단에 설치되어 있는 연산 증폭기에서, 임피던스 변환을 행하고 있다.

종래, 이러한 경우의 표시 제어 회로의 예로서는, 예를 들면 특허 문헌 1에 기재된 것이 알려져 있다.

특허 문헌 1에 기재된 표시 제어 회로는, Pch 트랜지스터로 이루어지는 Pch 입력단을 구비한 방전 전용 연산 증폭기와, Nch 트랜지스터로 이루어지는 Nch 입력단을 구비한 충전 전용 연산 증폭기의 2기의 연산 증폭기를 입력에 대하여 병렬로 접속한 구성을 갖고 있다.

일부 액정 패널의 구동 방법에서는, 충전→방전→충전→…과 같이, 부하에 대하여 충방전을 교대로 반복하는 방법이 취해지고 있으며, 이와 같은 경우 특허 문헌 1에 기재된 표시 제어 회로에서 문제가 발생하는 경우는 없다.

그러나, 액정 패널의 구동 방법에 따라서는, 부하에 대한 충전과 방전이 반드시 교대로 행해지지 않고, 충전→충전→충전→방전→방전→…과 같이, 부하에 대한 충방전이 랜덤하게 행해지는 구동 방법이 취해지는 경우가 있지만, 이러한 경우에는 특허 문헌 1에 기재된 표시 제어 회로에 의해서는 대응할 수 없다.

이에 대하여, 1기의 연산 증폭기로, 풀 레인지의 입출력이 가능함과 함께, 부하의 충전과 방전이 가능한, 푸시 풀 동작을 행하는 연산 증폭기를 구비한 표시 제어 회로가 제안되어 있으며, 이러한 표시 제어 회로에 따르면, 전술한 바와 같은 랜덤한 충방전을 행하는 구동 방법의 경우에도, 문제없이 사용할 수 있다.

이 경우, 연산 증폭기의 구성으로서는 풀 레인지의 입력 신호에 대응하기 위해, Pch 트랜지스터로 이루어지는 입력단과 Nch 트랜지스터로 이루어지는 입력단을 포함하는 구성이 취해진다.

도 10은 종래의 이러한 종류 표시 제어 회로의 구성예를 나타낸 것으로서, 디지털 화상(표시) 데이터 신호선(100)에 접속되어, 디지털 화상 데이터에 따른 아날로그 전압을 출력하는 셀렉터 회로(1)와, 셀렉터 회로(1)의 출력에 접속되며, 전압 팔로워 접속된 연산 증폭기(2)로 개략적으로 구성되어 있다. 즉, 연산 증폭기(2)의 비반전 입력 단자(+)는 셀렉터 회로(1)의 출력에 접속되며, 출력 단자는 반전 입력 단자(-)에 접속되어 있다.

이 경우의 연산 증폭기의 구성예로서는, 도 11에 도시한 바와 같이, 소스가 공통으로 접속되며, 게이트가 각각 입력 단자(11, 12)에 접속된, 차동쌍을 구성하는 Nch 트랜지스터 M1, M2와, 소스가 공통으로 접속되며, 게이트가 각각 입력단자(12, 11)에 접속된, 차동쌍을 구성하는 Pch 트랜지스터 M3, M4와, Nch 트랜지스터 M1, M2의 공통 접속된 소스와 저전위측 전원 단자(14) 사이에 접속된 제1 정전류원(I1)과, Pch 트랜지스터 M3, M4의 공통 접속된 소스와 고전위측 전원 단자(13) 사이에 접속된 제2 정전류원(I2)과, Nch 트랜지스터 M1, M2 각각의 드레인과 고전위측 전원 단자(13) 사이에 접속된 제1 부하 회로 L1과, Pch 트랜지스터 M3, M4 각각의 드레인과 저전위측 전원 단자(14) 사이에 접속된 제2 부하 회로 L2와, 고전위측 전원 단자(13)와 저전위측 전원 단자(14)에 각각 소스를 접속하며, 드레인이 공통으로 출력 단자(50)에 접속된, 출력단 회로를 구성하는 Pch 트랜지스터 M11, Nch 트랜지스터 M12와, 부하 회로 L1, L2의 출력을 병렬로 한 신호(15)를 레벨 시프트하고, 각각 출력단의 Pch 트랜지스터 M11과 Nch 트랜지스터 M12의 게이트에 접속하는 구동단 회로 D1로 구성되어 있다.

도 11에 도시한 연산 증폭기는, 도 10에 도시한 바와 같이, 전압 팔로워 접속되기 때문에, 한쪽 입력 단자(12)와 출력 단자(50)는 접속되어 있다.

다음으로, 도 11을 참조하여, 이 종래의 연산 증폭기의 동작을 설명한다.

도 11에 도시하는 연산 증폭기에서는, 서로 역도전형의 차동쌍으로 이루어지는 Nch 트랜지스터 M1, M2와 Pch 트랜지스터 M3, M4를 포함시켜, 각각 입력 단자(11, 12)에 접속하며, 각각의 출력을 신호(15)로서 병렬로 추출함으로써, 상보적으로 풀 레인지의 입력이 가능한 입력단을 구성하고 있다.

또한, 구동단 회로 D1에서, 신호(15)를 레벨 시프트하여 출력단의 Pch 트랜지스터 M11과 Nch 트랜지스터 M12 각각의 게이트로 공급함으로써, 예를 들면, 입력단에 상승(충전) 신호가 입력된 경우에는 입력단으로부터의 신호를 구동단 회로 D1이 입력받아, 출력단의 Pch 트랜지스터 M11, Nch 트랜지스터 M12가 출력 단자(50)로부터 부하(도시 생략)로 충전하는 신호를 Pch 트랜지스터 M11, Nch 트랜지스터 M12의 게이트로 공급한다. 입력단에 하강(방전) 신호가 입력되었을 때는 상기와 반대의 동작을 행한다.

이것에 의해, 출력단의 Pch 트랜지스터 M11과 Nch 트랜지스터 M12가 푸시 풀 동작을 행하기 때문에, 광출력 범위의 출력이 얻어지게 되어 있다.

이와 같이, 도 11에 도시한 연산 증폭기에서는, 서로 역도전형의 차동쌍 트랜지스터로 이루어지는 Pch 입력단과 Nch 입력단을 포함함으로써, 상보적으로 풀 레인지 입력 가능하게 함과 함께, 광출력 범위의 출력을 얻을 수 있다.

또한, 서로 역도전형의 차동쌍 트랜지스터를 포함하여 입력 단자에 접속함으로써, 상보적으로 풀 레인지의 입력이 가능한 입력단을 갖는 연산 증폭기의 다른 예로서, 예를 들면, 특허 문헌 2나 특허 문헌 3에 기재된 것이 있다.

특허 문헌 2에 기재된 연산 증폭기는, 도 12에 도시한 바와 같이, 소스가 공통으로 접속되며, 게이트가 각각 입력 단자(11, 12)에 접속된, 차동쌍을 구성하는 Nch 트랜지스터 M1, M2와, 소스가 공통으로 접속되며, 게이트가 각각 입력 단자(12, 11)에 접속된, 차동쌍을 구성하는 Pch 트랜지스터 M3, M4와, Nch 트랜지스터 M1, M2의 공통 접속된 소스와 저전위측 전원 단자(14) 사이에 접속된 제1 정전류원(I1)과, Pch 트랜지스터 M3, M4의 공통 접속된 소스와 고전위측 전원 단자(13) 사이에 접속된 제2 정전류원(I2)과, 게이트 및 드레인이 Nch 트랜지스터M1의 드레인에 접속되며, 소스가 고전위측 전원 단자(13)에 접속된 Pch 트랜지스터 M5와, 게이트가 Pch 트랜지스터 M5의 게이트와 접속되며, 드레인이 Pch 트랜지스터 M3의 드레인에 접속되고, 소스가 고전위측 전원 단자(13)에 접속된 Pch 트랜지스터 M6로 이루어지는 제1 전류 미러 회로와, 게이트 및 드레인이 Nch 트랜지스터 M2의 드레인에 접속되며, 소스가 고전위측 전원 단자(13)에 접속된 Pch 트랜지스터 M7과, 게이트가 Pch 트랜지스터 M7의 게이트와 접속되며, 드레인이 Pch 트랜지스터 M4의 드레인에 접속되고, 소스가 고전위측 전원 단자(13)에 접속된 Pch 트랜지스터 M8로 이루어지는 제2 전류 미러 회로와, Pch 트랜지스터 M3, M4의 드레인과 저전위측 전원 단자(14) 사이에 접속된, Nch 트랜지스터 M9, M10으로 이루어지는 부하 회로와, 고전위측 전원 단자(13)와 저전위측 전원 단자(14)에 각각 소스를 접속하며, 드레인이 공통으로 출력 단자(50)에 접속된 출력단 회로를 구성하는 Pch 트랜지스터 M11, Nch 트랜지스터 M12와, 부하 회로의 Nch 트랜지스터 M10의 드레인으로부터의 신호(16)를 레벨 시프트하여, 각각 출력단의 Pch 트랜지스터 M11과 Nch 트랜지스터 M12의 게이트에 접속하는 구동단 회로 D1로 구성되어 있다.

도 12에 도시한 연산 증폭기는, 도 10에 도시한 바와 같이, 전압 팔로워 접속되기 때문에, 한쪽 입력 단자(12)와 출력 단자(50)가 접속되어 있다.

다음으로, 도 12를 참조하여, 상기 종래의 연산 증폭기의 동작을 설명한다.

도 12에 도시한 연산 증폭기는, 도 11에 도시한 연산 증폭기와 마찬가지로 서로 역도전형의 차동쌍 트랜지스터로 이루어지는 Pch 입력단과 Nch 입력단을 포함하여, 상보적으로 풀 레인지 입력가능하게 하며, 또한 출력단을 푸시 풀 동작시킴으로써, 광출력 범위의 출력을 얻을 수 있다.

또한, 차동쌍을 구성하는 Nch 트랜지스터 M1의 드레인과, 차동쌍을 구성하는 Pch 트랜지스터 M3의 드레인이, Pch 트랜지스터 M5, M6으로 이루어지는 전류 미러 회로를 통해 미러 접속되며, 차동쌍을 구성하는 Nch 트랜지스터 M2의 드레인과, 차동쌍을 구성하는 Pch 트랜지스터 M4의 드레인이 Pch 트랜지스터 M7, M8로 이루어지는 전류 미러 회로를 통해 미러 접속되어 있기 때문에, 쓰루레이트가 필요할 때에만, 입력단의 바이어스 전류를 순간적으로 증가시킴으로써, 정상적인 전류를 증가시키지 않고, 충전 또는 방전 스피드를 향상시키도록 하고 있다.

[특허 문헌 1]

일본 특개2002-169501호 공보

[특허 문헌 21

일본 특개평08-204470호 공보

[특허 문헌 3]

일본 특허 제3338771호 공보

연산 증폭기에서, 서로 역도전형의 Nch 입력단과 Pch 입력단을 포함하여, 상보적으로 풀 레인지의 입력이 가능하도록 한 입력단을 사용할 경우, 입력단의 부하 회로에 흐르는 전류량과 입력단에서 발생하는 직류 이득이 연산 증폭기의 입력 전압에 따라 크게 변화된다는 문제가 있다.

도 12에 도시하는 연산 증폭기에서, 정전류원(I1, I2)에 흐르는 전류량을 각각 i1, i2로 하면, 예를 들면, Nch 트랜지스터 M1, M2로 이루어지는 Nch 입력단이 오프되고, Pch 트랜지스터 M3, M4로 이루어지는 Pch 입력단이 온되는 입력 범위에서, 부하 회로 트랜지스터 M9, M10에 흐르는 전류량은 i2이다.

또한, 예를 들면, Nch 입력단과 Pch 입력단이 모두 온되는 입력 범위에서, 부하 회로 트랜지스터 M9, M10에 흐르는 전류량은 i1+i2이다.

또한, 예를 들면, Nch 입력단이 온되며, Pch 입력단이 오프되는 입력 범위에서, 부하 회로 트랜지스터 M9, M10에 흐르는 전류량은 i1이다.

이와 같이, 각 입력단의 온, 오프의 상태에 따라, 부하 회로의 Nch 트랜지스터 M9, M10에 흐르는 전류량이 변화된다.

부하 회로 트랜지스터 M9, M10에 흐르는 전류량이 변화되면, 입력단과 구동단에서 발생하는 오프셋 전압값이 변화된다.

만일, 입력단의 전류를 i1=i2로 되도록 최적화하여, 전류량 i1(=i2)에 맞추어, 오프셋 전압이 최소가 되도록 구동단 D1을 최적화한 경우에는 전류량이 i1(=i2)로 되는 조건에서 오프셋 전압이 최소로 되지만, 양 입력단이 온되는 조건, 즉 부하 회로 트랜지스터 M9, M10에 흐르는 전류량이 i1+i2로 되는 조건에서는 오프셋 전압이 커진다.

또한, 전류량 i1+i2에 맞추어, 오프셋 전압이 최소로 되도록 구동단 D1을 최적화한 경우에는, 전류량이 i1+i2로 되는 조건에서 오프셋 전압이 최소로 되지만, 어느 하나의 입력단이 오프되는 조건, 즉 부하 회로 트랜지스터 M9, M10에 흐르는 전류량이 i1 또는 i2로 되는 조건에서는 오프셋 전압이 커진다.

또한, 각 입력단의 온, 오프 상태의 변화에 따라, 입력단의 직류 이득이 변화된다.

지금, 도 12에서, 각 트랜지스터 M1∼M10의 전달 컨덕턴스를 각각 gm1∼gm10으로 나타내고, 출력 임피던스를 각각 r1∼r10으로 나타내는 것으로 하면, 예를 들면, Nch 입력단이 오프되며, Pch 입력단이 온되는 입력 범위에서의 입력단의 직류 이득은 다음의 (1) 식으로 나타낼 수 있다.

gm3·(r4//r10)…(1)

또한, 예를 들면, Nch 입력단과 Pch 입력단이 모두 온되는 입력 범위에서의 입력단의 직류 이득은 다음의 (2) 식으로 나타낼 수 있다.

(gm2+gm3)·(r4//r8//r10)…(2)

또한, 예를 들면, Nch 입력단이 온되며, Pch 입력단이 오프되는 입력 범위에서의 입력단의 직류 이득은 다음의 (3) 식으로 나타낼 수 있다.

gm2·(r8//r10)…(3)

상기 (1)∼(3) 식으로부터 알 수 있는 바와 같이, 특허 문헌 2에 기재된 연산 증폭기에서는 각 입력단의 온, 오프의 상태에 따라, 직류 이득이 변화된다.

일반적으로, 연산 증폭기에서 직류 이득이 증가되면, 고주파에서의 안정성이 열화되어, 발진을 일으키기 쉽게 된다는 문제가 있다.

따라서, 연산 증폭기의 최적화를 행할 경우, 연산 증폭기의 안정성이 가장 열화되는 상기 (2) 식의 영역에 맞추어 안정성을 확보하기 위해, 연산 증폭기의 구동단으로 흘릴 전류를 증가시킬 필요가 있다.

또한, 입력단에 정상적으로 흘리는 전류량을 감소시키더라도, 연산 증폭기를 안정화시키는 효과는 있지만, 이 경우에는 연산 증폭기의 쓰루레이트가 열화되어, 충전, 방전의 능력이 작아지게 된다.

따라서, 직류 이득이 클수록, 연산 증폭기에 많은 전류를 흘릴 필요가 발생하며, 이것이 연산 증폭기 전체의 저소비 전력화를 행하는 데에 있어서 장벽이 된다.

이와 같이, 종래의 표시 제어 회로 및 연산 증폭기에서는, 풀 레인지로 오프셋 전압값을 최소로 할 수 없다는 문제와, 입력 범위에 따라 입력단의 직류 이득이 변화된다는 문제가 연산 증폭기의 저소비 전력화에 대한 장벽으로 되어 있었다.

본 발명은 상술한 사정을 감안하여 이루어진 것으로서, 연산 증폭기를 이용한 표시 제어 회로에서, 연산 증폭기를 저소비 전력화하여도, 풀 레인지로 오프셋 전압값을 최소로 할 수 있음과 함께, 입력 범위에 따라 입력단의 직류 이득이 변화되지 않도록 하는 것이 가능한, 표시 제어 회로를 제공하는 것을 목적으로 하고 있다.

도 1은 본 발명의 제1 실시예인 표시 제어 회로의 구성을 도시하는 블록도이다.

도 2는 제1 실시예의 표시 제어 회로에서의 연산 증폭기의 제1 구성예를 도시하는 회로도.

도 3은 제1 실시예의 표시 제어 회로에서의 연산 증폭기의 제2 구성예를 도시하는 회로도.

도 4는 제1 실시예의 표시 제어 회로에서의 연산 증폭기의 제3 구성예를 도시하는 회로도.

도 5는 제1 실시예의 표시 제어 회로에서의 연산 증폭기의 제4 구성예를 도시하는 회로도.

도 6은 본 발명의 제2 실시예인 표시 제어 회로의 구성을 도시하는 블록도.

도 7은 제2 실시예의 표시 제어 회로에서의 연산 증폭기의 제1 구성예를 도시하는 회로도.

도 8은 전환 신호에 의한 Nch 입력단과 Pch 입력단의 교체 효과를 설명하기 위한 도면.

도 9는 제2 실시예의 표시 제어 회로에서의 연산 증폭기의 제2 구성예를 도시하는 회로도.

도 10은 종래의 표시 제어 회로의 구성예를 도시하는 도면.

도 11은 종래의 표시 제어 회로에서의 연산 증폭기의 제1 구성예를 도시하는 도면.

도 12는 종래의 표시 제어 회로에서의 연산 증폭기의 제2 구성예를 도시하는 도면.

〈도면의 주요 부분에 대한 부호의 설명〉

1 : 셀렉터 회로(셀렉터 수단)

3 : 연산 증폭기 제어 회로(연산 증폭기 제어 수단)

4, 5 : 연산 증폭기

11, 12 : 입력 단자

13 : 고전위측 전원 단자

14 : 저전위측 전원 단자

17, 18 : 제어 신호 입력 단자

19 : 전환 신호

31 : 스위치(제1 스위치)

32 : 스위치(제2 스위치)

33 : 스위치(제3 스위치)

34 : 스위치(제4 스위치)

50 : 출력 단자

100 : 디지털 화상 데이터 신호선

상기 과제를 해결하기 위해, 본 발명의 제1 양태에 따른 발명은 표시 제어 회로에 관한 것으로, 디지털 화상 데이터 신호선에 접속되며, 입력된 디지털 화상 데이터에 따른 크기의 아날로그 신호를 출력하는 셀렉터 수단과, 상기 디지털 화상 데이터 신호선에 접속되며, 입력된 디지털 화상 데이터에 대응하는 극성의 제어 신호를 출력하는 연산 증폭기 제어 수단과, 상보적으로 접속된 서로 역도전형의 차동트랜지스터쌍으로 이루어지는 제1 및 제2 입력단을 가지며, 상기 제어 신호의 극성에 따라, 상기 제1 입력단으로 바이어스 전류를 공급하는 제1 정전류원과 상기 제2 입력단으로 바이어스 전류를 공급하는 제2 정전류원을 선택적으로 온으로 제어하는 연산 증폭기를 포함하는 것을 특징으로 한다.

또한, 본 발명의 제2 양태에 따른 발명은, 본 발명의 제1 양태에서의 표시 제어 회로에 관한 것으로, 상기 연산 증폭기가, 제1 및 제2 입력 단자에 각각 제어 전극이 접속되며, 제2 전극이 각각 공통으로 접속된 서로 역도전형의 제1 및 제2 차동 트랜지스터쌍과, 일단이 각각 제2 및 제1 전원 단자에 접속된 상기 제1 및 제2 정전류원과, 제1 전극이 각각 상기 제1 및 제2 차동 트랜지스터쌍이 공통 접속된 제2 전극에 접속되며, 제2 전극이 각각 상기 제1 및 제2 정전류원의 타단에 접속되고, 제어 전극에 각각 상기 제어 신호가 접속된 상호 역도전성의 제1 및 제2 트랜지스터와, 각각 상기 제1 및 제2 차동 트랜지스터쌍의 제1 전극과 상기 제1 및 제2 전원 단자 사이에 접속된 제1 및 제2 부하 회로를 포함하는 것을 특징으로 한다.

또한, 본 발명의 제3 양태에 따른 발명은, 본 발명의 제1 양태에서의 표시 제어 회로에 관한 것으로, 상기 연산 증폭기가, 제1 및 제2 입력 단자에 각각 제어 전극이 접속되며, 제2 전극이 각각 공통으로 접속된 서로 역도전형의 제1 및 제2 차동 트랜지스터쌍과, 일단이 각각 제2 및 제1 전원 단자에 접속된 상기 제1 및 제2 정전류원과, 제1 전극이 각각 상기 제1 및 제2 차동 트랜지스터쌍이 공통 접속된 제2 전극에 접속되며, 제2 전극이 각각 상기 제1 및 제2 정전류원의 타단에 접속되고, 제어 전극에 각각 상기 제어 신호가 접속된 상호 역도전성의 제1 및 제2 트랜지스터와, 각각 상기 제1 및 제2 차동 트랜지스터쌍의 제1 전극과 상기 제1 및 제2 전원 단자 사이에 접속된 제1 및 제2 부하 회로와, 상기 제1 및 제2 차동 트랜지스터쌍이 공통 접속된 제2 전극과 상기 제2 및 제1 전원 단자 사이에 접속된, 상호 역도전성의 제3 및 제4 트랜지스터와, 제1 전극이 공통으로 출력 단자에 접속되며 제2 전극이 각각 상기 제1 및 제2 전원 단자에 접속되며, 각각의 제어 전극으로부터의 입력에 따라 푸시 풀 동작을 행하는, 상호 역도전성의 제5 및 제6 트랜지스터와, 상기 제1 및 제2 부하 회로로부터 병렬로 입력된 신호를 레벨 시프트하여, 각각 상기 제5 및 제6 트랜지스터의 제어 전극에 공급하는 구동 회로를 포함하는 것을 특징으로 한다.

또한, 본 발명의 제4 양태에 따른 발명은, 본 발명의 제1 양태에서의 표시 제어 회로에 관한 것으로, 상기 연산 증폭기가, 제1 및 제2 입력 단자에 각각 제어 전극이 접속되며, 제2 전극이 각각 공통으로 접속된 서로 역도전형의 제1 및 제2 차동 트랜지스터쌍과, 일단이 각각 제2 및 제1 전원 단자에 접속된 상기 제1 및 제2 정전류원과, 제1 전극이 각각 상기 제1 및 제2 차동 트랜지스터쌍이 공통 접속된 제2 전극에 접속되며, 제2 전극이 각각 상기 제1 및 제2 정전류원의 타단에 접속되고, 제어 전극에 각각 상기 제어 신호가 접속된 상호 역도전성의 제1 및 제2 트랜지스터와, 상기 제1 차동 트랜지스터쌍의 한쪽 출력단 및 상기 제2 차동 트랜지스터쌍의 한쪽 출력단과, 상기 제1 전원 단자 사이에 접속된 제1 전류 미러 회로와, 상기 제1 차동 트랜지스터쌍의 다른쪽 출력단 및 상기 제2 차동 트랜지스터쌍의 다른쪽 출력단과, 상기 제1 전원 단자 사이에 접속된 제2 전류 미러 회로와, 한쪽 제1 전극이 상기 제2 차동 트랜지스터쌍의 한쪽 출력단과 상기 제1 전류 미러 회로에 접속되며, 다른쪽 제1 전극이 상기 제2 차동 트랜지스터쌍의 다른쪽 출력단과 상기 제2 전류 미러 회로에 접속되며, 각각의 제2 전극이 상기 제2 전원 단자에 접속되고, 공통으로 접속된 제어 전극이 상기 한쪽 제1 전극에 접속된 제7 및 제8 트랜지스터를 포함하는 것을 특징으로 한다.

또한, 본 발명의 제5 양태에 따른 발명은, 본 발명의 제1 양태에서의 표시 제어 회로에 관한 것으로, 상기 연산 증폭기가, 제1 및 제2 입력 단자에 각각 제어 전극이 접속되며, 제2 전극이 각각 공통으로 접속된 서로 역도전형의 제1 및 제2 차동 트랜지스터쌍과, 일단이 각각 제2 및 제1 전원 단자에 접속된 상기 제1 및 제2 정전류원과, 제1 전극이 각각 상기 제1 및 제2 차동 트랜지스터쌍이 공통 접속된 제2 전극에 접속되며, 제2 전극이 각각 상기 제1 및 제2 정전류원의 타단에 접속되고, 제어 전극에 각각 상기 제어 신호가 접속된 상호 역도전성의 제1 및 제2 트랜지스터와, 상기 제1 차동 트랜지스터쌍의 한쪽 출력단 및 상기 제2 차동 트랜지스터쌍의 한쪽 출력단과, 상기 제1 전원 단자 사이에 접속된 제1 전류 미러 회로와, 상기 제1 차동 트랜지스터쌍의 다른쪽 출력단 및 상기 제2 차동 트랜지스터쌍의 다른쪽 출력단과, 상기 제1 전원 단자 사이에 접속된 제2 전류 미러 회로와, 상기 제1 및 제2 차동 트랜지스터쌍이 공통 접속된 제2 전극과 상기 제2 및 제1 전원 단자 사이에 접속된, 상호 역도전성의 제3 및 제4 트랜지스터와, 제1 전극이 공통으로 출력 단자에 접속되며 제2 전극이 각각 상기 제1 및 제2 전원 단자에 접속되고, 각각의 제어 전극으로부터의 입력에 따라 푸시 풀 동작을 행하는, 상호 역도전성의 제5 및 제6 트랜지스터와, 한쪽 제1 전극이 상기 제2 차동 트랜지스터쌍의 한쪽 출력단과 상기 제1 전류 미러 회로에 접속되며, 다른쪽 제1 전극이 상기 제2 차동 트랜지스터쌍의 다른쪽 출력단과 상기 제2 전류 미러 회로에 접속되고, 각각의 제2 전극이 상기 제2 전원 단자에 접속되며, 공통으로 접속된 제어 전극이 상기 한쪽 제1 전극에 접속된 제7 및 제8 트랜지스터와, 상기 제1 및 제2 부하 회로로부터 병렬로 입력된 신호를 레벨 시프트하여, 각각 상기 제5 및 제6 트랜지스터의 제어 전극에 공급하는 구동 회로를 포함하는 것을 특징으로 한다.

또한, 본 발명의 제6 양태에 따른 발명은 표시 제어 회로에 관한 것으로, 디지털 화상 데이터 신호선에 접속되며, 입력된 디지털 화상 데이터에 따른 크기의 아날로그 신호를 출력하는 셀렉터 수단과, 상기 디지털 화상 데이터 신호선에 접속되며, 입력된 디지털 화상 데이터에 대응하는 극성의 제어 신호를 출력하는 연산 증폭기 제어 수단과, 상보적으로 접속된 서로 역도전형의 차동 트랜지스터쌍으로 이루어지는 제1 및 제2 입력단을 가지며, 상기 제어 신호의 극성에 따라, 상기 제1 입력단으로 바이어스 전류를 공급하는 제1 정전류원과 상기 제2 입력단으로 바이어스 전류를 공급하는 제2 정전류원을 선택적으로 온으로 제어함과 함께, 상기 셀렉터 수단의 출력을 전환 신호에 따라 서로 역상으로 전환하여 각각 상기 제1 및 제2 입력단에 접속하고, 출력 단자를 전환 신호에 따라 서로 역상으로 전환하여 각각 상기 제2 및 제1 입력단에 접속하며, 또한 상기 전환 신호에 따라 상기 제1 입력단과 제2 입력단을 교체하도록 구성된 연산 증폭기를 포함하는 것을 특징으로 한다.

또한, 본 발명의 제7 양태에 따른 발명은, 본 발명의 제6 양태에서의 표시 제어 회로에 관한 것으로, 상기 연산 증폭기가, 제1 및 제2 입력 단자에 각각 제어 전극이 접속되며, 제2 전극이 각각 공통으로 접속된 서로 역도전형의 제1 및 제2 차동 트랜지스터쌍과, 일단이 각각 제2 및 제1 전원 단자에 접속된 상기 제1 및 제2 정전류원과, 제1 전극이 각각 상기 제1 및 제2 차동 트랜지스터쌍이 공통 접속된 제2 전극에 접속되며, 제2 전극이 각각 상기 제1 및 제2 정전류원의 타단에 접속되고, 제어 전극에 각각 상기 제어 신호가 접속된 상호 역도전성의 제1 및 제2 트랜지스터와, 상기 제1 차동 트랜지스터쌍의 한쪽 출력단 및 상기 제2 차동 트랜지스터쌍의 한쪽 출력단과, 상기 제1 전원 단자 사이에 접속된 제1 전류 미러 회로와, 상기 제1 차동 트랜지스터쌍의 다른쪽 출력단 및 상기 제2 차동 트랜지스터쌍의 다른쪽 출력단과, 상기 제1 전원 단자 사이에 접속된 제2 전류 미러 회로와, 한쪽 제1 전극이 상기 제2 차동 트랜지스터쌍의 한쪽 출력단과 상기 제1 전류 미러 회로에 접속되며, 다른쪽 제1 전극이 상기 제2 차동 트랜지스터쌍의 다른쪽 출력단과 상기 제2 전류 미러 회로에 접속되고, 각각의 제2 전극이 상기 제2 전원 단자에 접속되며, 제어 전극이 공통으로 접속된 제7 및 제8 트랜지스터와, 상기 제2 차동 트랜지스터쌍의 한쪽 출력단 또는 다른쪽 출력단을 전환 신호에 따라 서로 역상으로 전환하여 상기 공통으로 접속된 제7 및 제8 트랜지스터의 제어 전극에 접속하는 제1 및 제2 스위치와, 상기 제2 차동 트랜지스터쌍의 다른쪽 출력단 또는 한쪽 출력단을 상기 전환 신호에 따라 서로 역상으로 전환하여 출력에 접속하는 제3 및 제4 스위치를 포함하는 것을 특징으로 한다.

또한, 본 발명의 제8 양태에 따른 발명은, 본 발명의 제6 양태에서의 표시 제어 회로에 관한 것으로, 상기 연산 증폭기가, 제1 및 제2 입력 단자에 각각 제어 전극이 접속되며, 제2 전극이 각각 공통으로 접속된 서로 역도전형의 제1 및 제2 차동 트랜지스터쌍과, 일단이 각각 제2 및 제1 전원 단자에 접속된 상기 제1 및 제2 정전류원과, 제1 전극이 각각 상기 제1 및 제2 차동 트랜지스터쌍이 공통 접속된 제2 전극에 접속되며, 제2 전극이 각각 상기 제1 및 제2 정전류원의 타단에 접속되고, 제어 전극에 각각 상기 제어 신호가 접속된 상호 역도전성의 제1 및 제2 트랜지스터와, 상기 제1 차동 트랜지스터쌍의 한쪽 출력단 및 상기 제2 차동 트랜지스터쌍의 한쪽 출력단과, 상기 제1 전원 단자 사이에 접속된 제1 전류 미러 회로와, 상기 제1 차동 트랜지스터쌍의 다른쪽 출력단 및 상기 제2 차동 트랜지스터쌍의 다른쪽 출력단과, 상기 제1 전원 단자 사이에 접속된 제2 전류 미러 회로와, 상기 제1 및 제2 차동 트랜지스터쌍이 공통 접속된 제2 전극과 상기 제2 및 제1 전원 단자 사이에 접속된, 상호 역도전성의 제3 및 제4 트랜지스터와, 제1 전극이 공통으로 출력 단자에 접속되며 제2 전극이 각각 상기 제1 및 제2 전원 단자에 접속되고, 각각의 제어 전극으로부터의 입력에 따라 푸시 풀 동작을 행하는, 상호 역도전성의 제5 및 제6 트랜지스터와, 한쪽 제1 전극이 상기 제2 차동 트랜지스터쌍의 한쪽 출력단과 상기 제1 전류 미러 회로에 접속되며, 다른쪽 제1 전극이 상기 제2 차동 트랜지스터쌍의 다른쪽 출력단과 상기 제2 전류 미러 회로에 접속되고, 각각의 제2 전극이 상기 제2 전원 단자에 접속되며, 제어 전극이 공통으로 접속된 제7 및 제8 트랜지스터와, 상기 제1 및 제2 부하 회로로부터 병렬로 입력된 신호를 레벨시프트하여, 각각 상기 제5 및 제6 트랜지스터의 제어 전극에 공급하는 구동 회로와, 상기 제2 차동 트랜지스터쌍의 한쪽 출력단 또는 다른쪽 출력단을 전환 신호에 따라 서로 역상으로 전환하여 상기 공통으로 접속된 제7 및 제8 트랜지스터의 제어 전극에 접속하는 제1 및 제2 스위치와, 상기 제2 차동 트랜지스터쌍의 다른쪽 출력단 또는 한쪽 출력단을 상기 전환 신호에 따라 서로 역상으로 전환하여 출력에 접속하는 제3 및 제4 스위치를 포함하는 것을 특징으로 한다.

또한, 본 발명의 제9 양태에 따른 발명은, 본 발명의 제1 내지 제8 양태 중 어느 하나에 기재된 표시 제어 회로에 관한 것으로, 상기 디지털 화상 데이터가 복수 비트 폭을 갖는 계조 데이터로 이루어지는 것을 특징으로 한다.

또한, 본 발명의 제10 양태에 따른 발명은, 본 발명의 제1 내지 제8 양태 중 어느 하나에 기재된 표시 제어 회로에 관한 것으로, 상기 디지털 화상 데이터가 복수 비트 폭을 갖는 계조 데이터와, 출력 극성을 정하는 극성 데이터로 이루어지는 것을 특징으로 한다.

또한, 본 발명의 제11 양태에 따른 발명은, 본 발명의 제1 내지 제10 양태 중 어느 하나에 기재된 표시 제어 회로에 관한 것으로, 상기 연산 증폭기 제어 수단이, 상기 디지털 화상 데이터에 대응하는 아날로그 신호가 중간 전압보다 고전위측인 경우에는, Pch측 입력단의 정전류원을 셧 오프로 하며, Nch측 입력단의 정전류원을 액티브로 하는 신호를 생성하고, 상기 디지털 화상 데이터에 대응하는 아날로그 신호가 중간 전압보다 저전위측인 경우에는, Pch측 입력단의 정전류원을 액티브로 하며, Nch측 입력단의 정전류원을 셧 오프로 하는 신호를 생성하는 것을 특징으로 한다.

<실시예>

이하, 도면을 참조하여, 본 발명의 실시예에 대하여 설명한다. 설명은, 실시예를 이용하여 구체적으로 행한다.

(제1 실시예)

도 1은 본 발명의 제1 실시예인 표시 제어 회로의 구성을 도시하는 블록도이며, 도 2는 본 실시예의 표시 제어 회로에서의 연산 증폭기의 제1 구성예를 도시하는 회로도이고, 도 3은 본 실시예의 표시 제어 회로에서의 연산 증폭기의 제2 구성예를 도시하는 회로도이며, 도 4는 본 실시예의 표시 제어 회로에서의 연산 증폭기의 제3 구성예를 도시하는 회로도이고, 도 5는 본 실시예의 표시 제어 회로에서의 연산 증폭기의 제4 구성예를 도시하는 회로도이다.

이 예의 표시 제어 회로는, 도 1에 도시한 바와 같이, 셀렉터 회로(1)와, 연산 증폭기 제어 회로(3)와, 연산 증폭기(4)로 개략적으로 구성되어 있다.

셀렉터 회로(1)는 디지털 화상 데이터 신호선(100)에 접속되며, 입력 디지털 화상 데이터에 따른 아날로그 전압을 출력한다.

연산 증폭기 제어 회로(3)는 디지털 화상 데이터 신호선(100)에 접속되며, 이것으로부터 입력되는, 복수 비트 폭을 갖는 계조 데이터로 이루어지는 디지털 화상 데이터에 따라, 예를 들면, 디지털 화상 데이터의 최상위 비트가 1일 때는 "H"로 되며, 최상위 비트가 0일 때는 "L"로 되는 제어 신호(17, 18)를 출력한다.

연산 증폭기(4)는 도 11 또는 도 12에 도시한 종래의 연산 증폭기와 거의 마찬가지의 구성 및 기능을 갖는 것 이외에, 연산 증폭기 제어 회로(3)로부터의 제어 신호(17, 18)에 따라, Pch측 입력단 정전류원 회로(11)와 Nch측 입력단 정전류원 회로(12)를 각각 온/오프 제어 가능하도록 구성되어 있는 점이 상이하다.

도 2에서는 이 예의 표시 제어 회로에서의 연산 증폭기의 제1 구성예의 입력단만을 나타내고 있다.

이 예의 연산 증폭기는 소스가 공통으로 접속되며, 게이트가 각각 입력 단자(11, 12)에 접속된, 차동쌍을 구성하는 Nch 트랜지스터 M1, M2와, 소스가 공통으로 접속되며, 게이트가 각각 입력 단자(12, 11)에 접속된, 차동쌍을 구성하는 Pch 트랜지스터 M3, M4와, Nch 트랜지스터 M1, M2의 공통 접속된 소스에 드레인이 접속되고, 게이트가 제어 신호 입력 단자(17)에 접속된 Nch 트랜지스터 M13과, Nch 트랜지스터 M13의 소스와 저전위측 전원 단자(14) 사이에 접속된 제1 정전류원(I1)과, Pch 트랜지스터 M3, M4의 공통 접속된 소스에 드레인이 접속되고, 게이트가 제어 신호 입력 단자(18)에 접속된 Pch 트랜지스터 M14와, Pch 트랜지스터 M14의 소스와 고전위측 전원 단자(13) 사이에 접속된 제2 정전류원(I2)과, Nch 트랜지스터 M1, M2 각각의 드레인과 고전위측 전원 단자(13) 사이에 접속된 제1 부하 회로 L1과, Pch 트랜지스터 M3, M4 각각의 드레인과 저전위측 전원 단자(14) 사이에 접속된 제2 부하 회로 L2로 구성되어 있다.

이하, 도 2에 나타낸 연산 증폭기의 동작을 설명한다.

도 2에 도시한 연산 증폭기에서는 도 11에 나타낸 종래의 연산 증폭기와 동일한 기능을 갖는 부분에 동일한 부호를 붙여서 나타내고 있으며, 이들 동작은 도11에 나타낸 종래의 연산 증폭기와 마찬가지이다.

연산 증폭기 제어 회로(3)는, 예를 들면 디지털 화상 데이터 신호선(100)의 디지털 데이터에 대응하는 아날로그 신호가 중간 전압보다도 고전위측인 경우에는, 연산 증폭기의 입력 단자(11, 12)가 하이 레벨로 되는 신호를 생성하여, 제어 신호 입력 단자(17, 18)는 모두 하이 레벨로 되어, Nch 트랜지스터 M13, Pch 트랜지스터 M14에 의해, Nch측 입력단의 정전류원(I1)을 액티브로 하고, Pch측 입력단의 정전류원(I2)을 셧 오프로 한다.

또한, 디지털 화상 데이터 신호선(100)의 디지털 데이터에 대응하는 아날로그 신호가 중간 전압보다도 저전위측인 경우에는, 연산 증폭기의 입력 단자(11, 12)가 로우 레벨로 되는 신호를 생성하여, 제어 신호 입력 단자(17, 18)는 로우 레벨로 되어, Nch 트랜지스터 M13, Pch 트랜지스터 M14에 의해, Nch측 입력단의 정전류원(I1)을 셧 오프로 하고, Pch측 입력단의 정전류원(I2)을 액티브로 한다.

이와 같이, 도 2에 도시하는 연산 증폭기에서는 서로 역도전형의 차동쌍 트랜지스터로 이루어지는 Nch 입력단과 Pch 입력단을 포함하여 구성하였기 때문에, 상보적으로 풀 레인지 입력 가능하며, 또한 Nch 트랜지스터 M13, Pch 트랜지스터 M14를 구비하였기 때문에, 항상, 정전류원(I1 또는 I2) 중 어느 한쪽만이 동작하도록 제어되므로, 풀 레인지로 전류량의 변화를 억제함으로써, 오프셋 전압값을 억제할 수 있다.

이 예의 표시 제어 회로에서의, 제2 구성예의 연산 증폭기는, 도 3에 도시한 바와 같이, 소스가 공통으로 접속되고, 게이트가 각각 입력 단자(11, 12)에 접속된, 차동쌍을 구성하는 Nch 트랜지스터 M1, M2와, 소스가 공통으로 접속되며, 게이트가 각각 입력 단자(12, 11)에 접속된, 차동쌍을 구성하는 Pch 트랜지스터 M3, M4와, Nch 트랜지스터 M1, M2의 공통 접속된 소스에 드레인이 접속되며, 게이트가 제어 신호 입력 단자(17)에 접속된 Nch 트랜지스터 M13과, Nch 트랜지스터 M13의 소스와 저전위측 전원 단자(14) 사이에 직렬로 접속된 제1 정전류원(I1)과, Pch 트랜지스터 M3, M4의 공통 접속된 소스에 드레인이 접속되고, 게이트가 제어 신호 입력 단자(18)에 접속된 Pch 트랜지스터 M14와, Pch 트랜지스터 M14의 소스와 고전위측 전원 단자(13) 사이에 접속된 제2 정전류원(I2)과, Nch 트랜지스터 M1, M2 각각의 드레인과 고전위측 전원 단자(13) 사이에 접속된 제1 부하 회로 L1과, Pch 트랜지스터 M3, M4 각각의 드레인과 저전위측 전원 단자(14) 사이에 접속된 제2 부하 회로 L2와, 드레인이 Nch 트랜지스터 M1, M2의 공통 접속된 소스에 접속되고, 소스가 저전위측 전원 단자(14)에 접속된 Nch 트랜지스터 M15와, 드레인이 Pch 트랜지스터 M3, M4의 공통 접속된 소스에 접속되며, 소스가 고전위측 전원 단자(13)에 접속된 Pch 트랜지스터 M16과, 소스가 각각 고전위측 전원 단자(13)와 저전위측 전원 단자(14)에 접속되며, 드레인이 공통으로 출력 단자(50)에 접속되고, 게이트가 각각 Pch 트랜지스터 M16의 게이트와 Nch 트랜지스터 M15의 게이트에 접속된, 출력단 회로를 구성하는 Pch 트랜지스터 M11, Nch 트랜지스터 M12와, 부하 회로 L1, L2의 출력을 병렬로 한 신호(15)를 레벨 시프트하고, 각각 출력단의 Pch 트랜지스터 M11과 Nch 트랜지스터 M12의 게이트에 접속되는 구동단 회로 D1로 구성되어 있다.

도 3에 도시한 연산 증폭기는, 도 1에 도시한 바와 같이, 전압 팔로워 접속되기 때문에, 한쪽 입력 단자(12)와 출력 단자(50)가 접속되어 있다.

이하, 도 3에 나타낸 연산 증폭기의 동작을 설명한다.

도 3에 도시한 연산 증폭기에서는, 도 11에 도시된 종래예의 연산 증폭기와 동일한 기능을 갖는 부분에 동일한 부호를 붙여서 나타내고 있으며, 이들 동작은 도 11에 도시한 연산 증폭기와 마찬가지이다.

또한, 디지털 화상 데이터 신호선(100)의 디지털 데이터에 대응하는 아날로그 신호가 중간 전압보다도 높거나 낮은 것에 따라, Nch 트랜지스터 M13, Pch 트랜지스터 M14의 온, 오프를 제어하고, 항상, Nch측 입력단의 정전류원(I1)과 Pch측 입력단의 정전류원(I2) 중 어느 한쪽만이 동작하도록 제어함으로써, 풀 레인지로 전류량의 변화를 억제하여, 오프셋 전압값을 억제할 수 있는 것은 도 2에 도시한 연산 증폭기의 경우와 마찬가지이다.

또한, 도 3에 도시한 연산 증폭기에서는, 입력 단자(12)에 대하여 입력 단자(11)로 인가되는 전압이 상승하는 경우에는, 차동 트랜지스터쌍을 구성하는 Nch 트랜지스터 M2의 드레인의 출력 전압이 하강하고, 이것에 의해 구동단 회로 D1을 통해 출력단의 Pch 트랜지스터 M11 및 입력단의 Pch 트랜지스터 M16의 게이트 전압이 하강하기 때문에, Pch 트랜지스터 M16의 전류가 증가되고, 따라서, 입력단에 흐르는 전류가 출력 단자(50)의 전압 상승 기간만큼 커진다.

또한, 입력 단자(12)에 대하여 입력 단자(11)로 인가되는 전압이 하강하는 경우에는, 차동 트랜지스터쌍을 구성하는 Nch 트랜지스터 M2의 드레인의 출력 전압이 상승하고, 이것에 의해 구동단 회로 D1을 통해 출력단의 Nch 트랜지스터 M12 및입력단의 Nch 트랜지스터 M15의 게이트 전압이 상승하기 때문에, Nch 트랜지스터 M15의 전류가 증가하여, 입력단에 흐르는 전류가 출력 단자(50)의 전압 하강 기간만큼 커진다.

따라서, 도 3에 도시한 연산 증폭기에서는, Nch 트랜지스터 M15, Pch 트랜지스터 M16을 구비함으로써, 신호 입력의 변화 시, 입력단의 차동 트랜지스터쌍에 공급되는 바이어스 전류가 증가하여, 출력 단자(50)의 전압 변화를 조장하기 때문에, 일시적으로 큰 쓰루레이트를 얻을 수 있어서, 연산 증폭기의 동작을 고속화할 수 있다. 연산 증폭기의 이러한 기능에 대해서는, 예를 들면 특허 문헌 3에 상세하게 기재되어 있다.

이와 같이, 도 3에 도시하는 연산 증폭기에서는 서로 역도전형의 차동쌍 트랜지스터로 이루어지는 Nch 입력단과 Pch 입력단을 포함하여 구성하였기 때문에, 상보적으로 풀 레인지 입력 가능하고, 또한 출력단의 Pch 트랜지스터 M11과 Nch 트랜지스터 M12가 푸시 풀 동작을 행하기 때문에, 광출력 범위의 출력이 얻어짐과 함께, Nch 트랜지스터 M13, Pch 트랜지스터 M14를 통해, 항상, 정전류원(I1 또는 I2) 중 어느 한쪽만이 동작하도록 제어되기 때문에, 풀 레인지로 전류량의 변화를 억제함으로써, 오프셋 전압값을 억제할 수 있다.

또한, 이 예의 연산 증폭기에서는 신호 입력의 변화 시, 입력단의 차동 트랜지스터쌍에 공급되는 바이어스 전류가 증가되어, 출력 단자(50)의 전압 변화를 조장하기 때문에, 일시적으로 큰 쓰루레이트를 얻을 수 있어, 연산 증폭기의 동작을 고속화할 수 있다.

도 4에서는 이 예의 표시 제어 회로에서의 연산 증폭기의 제3 구성예의 입력단만을 나타내고 있다.

이 예의 연산 증폭기는 소스가 공통으로 접속되며, 게이트가 각각 입력 단자(11, 12)에 접속된, 차동쌍을 구성하는 Nch 트랜지스터 M1, M2와, 소스가 공통으로 접속되며, 게이트가 각각 입력 단자(12, 11)에 접속된, 차동쌍을 구성하는 Pch 트랜지스터 M3, M4와, Nch 트랜지스터 M1, M2의 공통 접속된 소스에 드레인이 접속되고, 게이트가 제어 신호 입력 단자(17)에 접속된 Nch 트랜지스터 M13과, Nch 트랜지스터 M13의 소스와 저전위측 전원 단자(14) 사이에 접속된 제1 정전류원(I1)과, Pch 트랜지스터 M3, M4의 공통 접속된 소스에 드레인이 접속되며, 게이트가 제어 신호 입력 단자(18)에 접속된 Pch 트랜지스터 M14와, Pch 트랜지스터 M14의 소스와 고전위측 전원 단자(13) 사이에 접속된 제2 정전류원(I2)과, 게이트 및 드레인이 Nch 트랜지스터 M1의 드레인에 접속되며, 소스가 고전위측 전원 단자(13)에 접속된 Pch 트랜지스터 M5와, 게이트가 Pch 트랜지스터 M5의 게이트와 접속되고, 드레인이 Pch 트랜지스터 M3의 드레인에 접속되며, 소스가 고전위측 전원 단자(13)에 접속된 Pch 트랜지스터 M6로 이루어지는 제1 전류 미러 회로와, 게이트 및 드레인이 Nch 트랜지스터 M2의 드레인에 접속되며, 소스가 고전위측 전원 단자(13)에 접속된 Pch 트랜지스터 M7과, 게이트가 Pch 트랜지스터 M7의 게이트와 접속되며, 드레인이 Pch 트랜지스터 M4의 드레인에 접속되고, 소스가 고전위측 전원 단자(13)에 접속된 Pch 트랜지스터 M8로 이루어지는 제2 전류 미러 회로로 구성되어 있다.

이하, 도 4에 나타낸 연산 증폭기의 동작을 설명한다.

도 4에 도시한 연산 증폭기에서는, 도 12에 도시된 종래예의 연산 증폭기와 동일한 기능을 갖는 부분에 동일한 부호를 붙여서 나타내고 있으며, 이들 동작은 도 12에 도시한 연산 증폭기의 경우와 마찬가지이다.

이와 같이, 도 4에 도시한 연산 증폭기에서는 서로 역도전형의 차동쌍 트랜지스터로 이루어지는 Nch 입력단과 Pch 입력단을 포함하여 구성하였기 때문에, 상보적으로 풀 레인지 입력 가능하고, 또한 Nch 트랜지스터 M13, Pch 트랜지스터 M14를 통해, 항상, 정전류원(I1 또는 I2) 중 어느 한쪽만이 동작하도록 제어되기 때문에, 풀 레인지로 전류량의 변화를 억제함으로써, 오프셋 전압값을 억제할 수 있다.

또한, 차동쌍을 구성하는 Nch 트랜지스터 M1의 드레인과, 차동쌍을 구성하는 Pch 트랜지스터 M3의 드레인이, Pch 트랜지스터 M5, M6으로 이루어지는 전류 미러 회로를 통해 미러 접속되며, 차동쌍을 구성하는 Nch 트랜지스터 M2의 드레인과, 차동쌍을 구성하는 Pch 트랜지스터 M4의 드레인이, Pch 트랜지스터 M7, M8로 이루어지는 전류 미러 회로를 통해 미러 접속되어 있기 때문에, 쓰루레이트가 필요할 때에만, 입력단의 바이어스 전류를 순간적으로 증가시킴으로써, 정상적인 전류를 증가시키지 않고, 충전 또는 방전 스피드를 향상시킬 수 있다.

또한, 특허 문헌 2 및 특허 문헌 3에 기재된 연산 증폭기에서는 상기 예의 경우의 Nch 트랜지스터 M13, Pch 트랜지스터 M14에 상당하는 기능을 갖지 않아, 입력단에 항상 일정한 전류를 흘리도록 구성되어 있었기 때문에, Nch 입력단과 Pch 입력단이 모두 온으로 되는 중간의 입력 범위에서는, 입력단의 직류 이득이 증가하기 때문에, 안정화를 위해 많은 전류를 구동단으로 흘릴 필요가 있었지만, 상기 예의 연산 증폭기에서는 항상 한쪽 입력단이 오프로 되어 있기 때문에, 입력단의 직류 이득이 증가하지 않고, 따라서 입력단으로 흘리는 전류를 저감할 수 있다. 그 때문에, 상기 예의 연산 증폭기에서는, 예를 들면 특허 문헌 3에 기재된 연산 증폭기에 비해, 소비 전류를 25% 정도 삭감할 수 있다.

상기 예의 표시 제어 회로에서의, 제4 구성예의 연산 증폭기는, 도 5에 도시한 바와 같이, 소스가 공통으로 접속되며, 게이트가 각각 입력 단자(11, 12)에 접속된, 차동쌍을 구성하는 Nch 트랜지스터 M1, M2와, 소스가 공통으로 접속되며, 게이트가 각각 입력 단자(12, 11)에 접속된, 차동쌍을 구성하는 Pch 트랜지스터 M3, M4와, Nch 트랜지스터 M1, M2의 공통 접속된 소스에 드레인이 접속되고, 게이트가 제어 신호 입력 단자(17)에 접속된 Nch 트랜지스터 M13과, Nch 트랜지스터 M13의 소스와 저전위측 전원 단자(14) 사이에 접속된 제1 정전류원(I1)과, Pch 트랜지스터 M3, M4의 공통 접속된 소스에 드레인이 접속되며, 게이트가 제어 신호 입력 단자(18)에 접속된 Pch 트랜지스터 M14와, Pch 트랜지스터 M14의 소스와 고전위측 전원 단자(13) 사이에 접속된 제2 정전류원(I2)과, 게이트 및 드레인이 Nch 트랜지스터 M1의 드레인에 접속되고, 소스가 고전위측 전원 단자(13)에 접속된 Pch 트랜지스터 M5와, 게이트가 Pch 트랜지스터 M5의 게이트와 접속되며, 드레인이 Pch 트랜지스터 M3의 드레인에 접속되고, 소스가 고전위측 전원 단자(13)에 접속된 Pch 트랜지스터 M6으로 이루어지는 제1 전류 미러 회로와, 게이트 및 드레인이 Nch 트랜지스터 M2의 드레인에 접속되며, 소스가 고전위측 전원 단자(13)에 접속된 Pch 트랜지스터 M7과, 게이트가 Pch 트랜지스터 M7의 게이트와 접속되며, 드레인이 Pch 트랜지스터 M4의 드레인에 접속되고, 소스가 고전위측 전원 단자(13)에 접속된 Pch 트랜지스터 M8로 이루어지는 제2 전류 미러 회로와, Pch 트랜지스터 M3, M4의 드레인과 저전위측 전원 단자(14) 사이에 접속된, Nch 트랜지스터 M9, M10으로 이루어지는 부하 회로와, 고전위측 전원 단자(13)와 저전위측 전원 단자(14)에 각각 소스가 접속되며, 드레인이 공통으로 출력 단자(50)에 접속된 출력단 회로를 구성하는 Pch 트랜지스터 M11, Nch 트랜지스터 M12와, 부하 회로의 Nch 트랜지스터 M10의 드레인으로부터의 신호(16)를 레벨 시프트하여, 각각 출력단의 Pch 트랜지스터 M11과 Nch 트랜지스터 M12의 게이트에 접속하는 구동단 회로 D1로 구성되어 있다.

도 5에 도시한 연산 증폭기는, 도 1에 도시한 바와 같이, 전압 팔로워 접속되기 때문에, 한쪽 입력 단자(12)와 출력 단자(50)가 접속되어 있다.

이하, 도 5에 나타낸 연산 증폭기의 동작을 설명한다.

도 5에 도시한 연산 증폭기에서, 도 4에 도시한 연산 증폭기와 동일한 기능을 갖는 부분에 동일한 부호를 붙여서 나타내고 있으며, 이들 동작은 도 4에 도시한 연산 증폭기의 경우와 마찬가지이다.

또한, 도 5에 도시한 연산 증폭기에서는, 차동쌍을 구성하는 Nch 트랜지스터 M1, M2의 공통 접속된 소스와, 저전위측 전원 단자(14) 사이에, 게이트가 출력단의 Nch 트랜지스터 M12의 게이트에 접속된 Nch 트랜지스터 M15를 가지며, 차동쌍을 구성하는 Pch 트랜지스터 M3, M4의 공통 접속된 소스와, 고전위측 전원 단자(13) 사이에, 게이트가 출력단의 Pch 트랜지스터 M11의 게이트에 접속된 Pch 트랜지스터 M16을 갖고 있으며, 입력 단자(12)에 대한 입력 단자(11)의 인가 전압의 상승 또는 하강에 따라, Pch 트랜지스터 M16 또는 Nch 트랜지스터 M15의 전류가 증가되어, 입력단에 흐르는 전류가 출력 단자(50)의 전압 상승 기간 또는 하강 기간만큼 커지기 때문에, 신호 입력의 변화 시, 입력단의 차동 트랜지스터쌍에 공급되는 바이어스 전류가 증가되어, 출력 단자(50)의 전압 변화를 조장하기 때문에, 일시적으로 큰 쓰루레이트를 얻을 수 있어서, 연산 증폭기의 동작을 고속화할 수 있는 것은 도 3에 도시한 연산 증폭기의 경우와 마찬가지이다.

이와 같이, 도 5에 도시하는 연산 증폭기에서는 서로 역도전형의 차동쌍 트랜지스터로 이루어지는 Nch 입력단과 Pch 입력단을 포함하여 구성하였기 때문에, 상보적으로 풀 레인지 입력 가능하고, 또한 출력단의 Pch 트랜지스터 M11과 Nch 트랜지스터 M12가 푸시 풀 동작을 행하기 때문에, 광출력 범위의 출력이 얻어짐과 함께, Nch 트랜지스터 M13, Pch 트랜지스터 M14를 통해, 항상, 정전류원(I1 또는 I2) 중 어느 한쪽만이 동작하도록 제어되기 때문에, 풀 레인지로 전류량의 변화를 억제함으로써, 오프셋 전압값을 억제할 수 있다.

또한, 이 예의 연산 증폭기에서는 Nch 트랜지스터 M15, Pch 트랜지스터 M16을 구비함으로써, 신호 입력의 변화 시, 입력단의 차동 트랜지스터쌍에 공급되는 바이어스 전류가 증가되어, 출력 단자(50)의 전압 변화를 조장하기 때문에, 일시적으로 큰 쓰루레이트를 얻을 수 있어서, 연산 증폭기의 동작을 고속화할 수 있다.

이 때, 항상 한쪽 입력단이 오프로 되어 있기 때문에, 입력단의 직류 이득이 증가되지 않고, 따라서 입력단으로 흘리는 전류를 저감할 수 있어서, 예를 들면 특허 문헌 3에 기재된 연산 증폭기에 비해, 소비 전류를 25% 정도 삭감할 수 있는 점도, 도 4에 기재된 연산 증폭기의 경우와 마찬가지이다.

(제2 실시예)

도 6은 본 발명의 제2 실시예인 표시 제어 회로의 구성을 도시하는 블록도이며, 도 7은 본 실시예의 표시 제어 회로에서의 연산 증폭기의 제1 구성예를 도시하는 회로도이고, 도 8은 전환 신호에 의한 Nch 입력단과 Pch 입력단의 교체 효과를 설명하기 위한 도면이며, 도 9는 본 실시예의 표시 제어 회로에서의 연산 증폭기의 제2 구성예를 도시하는 회로도이다.

이 예의 표시 제어 회로는, 도 6에 도시한 바와 같이, 셀렉터 회로(1)와, 연산 증폭기 제어 회로(3)와, 연산 증폭기(5)로 개략적으로 구성되어 있다.

이들 중, 셀렉터 회로(1), 연산 증폭기 제어 회로(3)는 도 1에 나타낸 제1 실시예인 경우와 마찬가지이다.

연산 증폭기(5)는 도 1에 도시된 제1 실시예의 연산 증폭기(4)와 거의 마찬가지의 구성 및 기능을 갖는 것 이외에, 그 신호 입력측과 신호 입출력 사이에, 전환 신호(19)에 의해 온, 오프가 제어되는 스위치(21, 22), (23, 24)를 갖는 점이 상이하다.

여기서, 전환 신호(19)는 외부의 제어 회로(도시 생략)로부터 입력되는 것으로서, 액정 또는 유기 EL 등과 같은 패널 모듈에 화상을 기입할 때에, 화면의 1 프레임마다 또는 1 라인마다, "H"와 "L"로 전환되게 되어 있다.

이 예의 표시 제어 회로에서의, 제1 구성예의 연산 증폭기는 도 7에 도시한 바와 같이, 도 4에 도시한 연산 증폭기와 마찬가지의 구성을 갖는 것 이외에, 차동쌍을 구성하는 Pch 트랜지스터 M3, M4의 양 드레인 사이에, 전환 신호(19)에 의해 전환되는 스위치(31, 32), (33, 34)를 갖는 점이 상이하다.

도 7에 도시하는 연산 증폭기에서, 예를 들면 전환 신호(19)가 "H"일 때는 연산 증폭기 외부의 스위치(21, 23)가 오프되며, 스위치(22, 24)가 온으로 되고, 연산 증폭기 내부의 스위치(31, 34)가 온되며, 스위치(32, 33)가 오프로 되지만, 이 경우의 접속 상태는 도 4에 도시한 연산 증폭기와 동일하여, 그 동작도 또한 다르지 않다.

한편, 전환 신호(19)가 "L"일 때는 연산 증폭기 외부의 스위치(21, 23)가 온되며, 스위치(22, 24)가 오프로 되고, 연산 증폭기 내부의 스위치(31, 34)가 오프되며, 스위치(32, 33)가 온으로 되지만, 이 경우의 접속 상태는 도 4에 도시한 연산 증폭기에서, 입력 단자(11, 12)에 대하여, Nch 트랜지스터로 이루어지는 차동쌍과, Pch 트랜지스터로 이루어지는 차동쌍이 교체되어 접속된 상태가 된다.

이와 같이, 전환 신호(19)에 의해, Nch 입력단과 Pch 입력단을 교체하여 신호 입력 단자에 접속함으로써, 입력 레벨 변화에 대한, Nch 입력단과 Pch 입력단의 출력 특성의 오차(선형성의 오차)를 외관상, 감소시키는 효과가 있다.

도 8은 전환 신호에 의한 Nch 입력단과 Pch 입력단의 교체 효과를 이미지적으로 설명하는 것이다.

도 8의 (a)는 전환 신호(19)가 "H"일 때, 화상 데이터와 출력 전압간의 관계를 나타낸 것으로서, 입력 레벨이 중간 전압인 경우를 전환 포인트로 하여, 출력 전압 특성이 변화되는 것이 나타나 있다.

또한, 도 8의 (b)는 전환 신호(19)가 "L"일 때, 화상 데이터와 출력 전압간의 관계를 나타낸 것으로서, 입력 레벨이 중간 전압인 경우를 전환 포인트로 하여, 출력 전압 특성이 도 8의 (a)인 경우와 반대의 경향으로 변화하는 것이 나타나 있다.

이러한 선형성의 오차는 연산 증폭기의 제조 공정에서, 각 트랜지스터의 치수 정밀도의 오차 등에 기초하여 발생한 성능상의 오차(불평형)에 의한 것으로써, 이러한 오차의 대부분은 입력 차동쌍의 제조 변동에 의해 발생한다.

따라서, 입력 단자(11, 12)에 대하여, 적당한 시간 간격으로 입력 차동쌍을 교체함으로써, 이러한 오차를 평균화하여, 입력 레벨의 변화에 대한, Nch 입력단과 Pch 입력단의 출력 특성의 오차를 외관상 감소시킬 수 있다.

도 8의 (c)는 이러한, 입력 차동쌍의 교체를 행하였을 때의, 화상 데이터와 출력 전압의 특성을 예시한 것으로, 입력 차동쌍의 성능 오차에 기초하는 출력 전압 특성의 변화가 평균화되어, 외관상의 직선성이 향상된 것이 나타나 있다.

이와 같이, 이 예의 연산 증폭기에 따르면, 도 4에 도시한 연산 증폭기와 마찬가지의 효과가 얻어짐과 함께, 입력 차동쌍의 제조 변동 등에 기초하는, 직선성의 열화를 개선하여, 화질을 향상시킬 수 있다.

이 예의 표시 제어 회로에서의, 제2 구성예의 연산 증폭기는 도 9에 도시한 바와 같이, 도 5에 도시한 연산 증폭기와 마찬가지의 구성을 갖는 것 이외에, 차동쌍을 구성하는 Pch 트랜지스터 M3, M4의 양 드레인 사이에, 전환 신호(19)에 의해 전환되는 스위치(31, 32), (33, 34)를 갖는 점이 상이하다.

도 9에 도시하는 연산 증폭기에서, 전환 신호(19)에 의해 전환되는 스위치(31, 32), (33, 34)의 동작과 그 효과는 도 7에 도시한 연산 증폭기의 경우와 마찬가지이다.

즉, 전환 신호(19)에 의해, Nch 입력단과 Pch 입력단을 교체하여 입력 단자(11, 12)에 접속함으로써, 입력 레벨의 변화에 대한, Nch 입력단과 Pch 입력단의 출력 특성의 오차(선형성의 오차)를 외관상 감소시킬 수 있다.

이와 같이, 이 예의 연산 증폭기에 따르면, 도 5에 도시한 연산 증폭기와 마찬가지의 효과가 얻어짐과 함께, 입력 차동쌍의 제조 변동 등에 기초하는, 출력 신호의 직선성의 열화를 개선하여, 화질을 향상시킬 수 있다.

이상, 본 발명의 실시예를 도면을 참조하여 상술하였지만, 구체적인 구성은 이 실시예에 한정되는 것은 아니며, 본 발명의 요지를 일탈하지 않는 범위 내에서 설계의 변경 등이 가능하다. 예를 들면, 상술한 각 구성예의 연산 증폭기에서, 각 트랜지스터의 도전형 및 각 정전류원의 극성 등을 반대로 하여 상보 구성한 회로에 의해, 마찬가지의 효과를 얻을 수 있는 연산 증폭기와 이것을 이용한 표시 제어 회로를 실현할 수 있는 것은 분명하다. 또한, 상술한 각 구성예의 연산 증폭기에서, 전계 효과 트랜지스터에 의해 차동쌍을 구성하는 대신, 바이폴라 트랜지스터에 의해 차동쌍을 구성하도록 하여도, 마찬가지의 효과가 얻어지는 것도 분명하다. 또한, 본 실시예의 연산 증폭기 제어 회로에서, 극성 데이터로부터 제어 신호의 출력 극성을 정하는 대신, 계조 데이터가 소정의 중간값보다 크거나 또는 작은지를 판정하여, 제어 신호의 극성을 정하도록 해도 된다.

이상 설명한 바와 같이, 본 발명의 제1 실시예의 표시 제어 회로에 따르면, 연산 증폭기에서, 서로 역도전형의 양 입력단을 포함하여 구성하였기 때문에, 상보적으로 풀 레인지 입력 가능하고, 또한 출력단이 푸시 풀 동작을 행하기 때문에, 광출력 범위의 출력이 얻어진다.

또한, 항상, 양 입력단의 정전류원 중 어느 한쪽만이 동작하도록 제어되기 때문에, 풀 레인지로 전류량의 변화를 억제함으로써, 오프셋 전압값을 억제할 수있음과 함께, 입력단의 직류 이득을 증가시키지 않고, 입력단으로 흘리는 전류를 저감하여, 저소비 전류화를 도모할 수 있다.

또한, 신호 입력의 변화 시, 입력단의 차동쌍에 공급되는 바이어스 전류가 증가되어 출력단의 전압 변화를 조장하기 때문에, 일시적으로 큰 쓰루레이트를 얻을 수 있기 때문에, 동작을 고속화할 수 있으며, 또한 쓰루레이트가 필요할 때에만, 입력단의 바이어스 전류를 순간적으로 증가시킴으로써, 정상적인 전류를 증가시키지 않고, 충전 또는 방전 스피드를 향상시킬 수 있다.

또한, 본 발명의 제2 실시예의 표시 제어 회로에 따르면, 제1 실시예의 경우와 마찬가지의 효과가 얻어짐과 함께, 연산 증폭기에서의, 제조 변동에 기초하는 입력 차동쌍의 성능상의 불평형을 평균화하여, 입력 레벨의 변화에 대한 출력 특성의 선형성의 열화를 외관상 개선하여, 화질을 향상시킬 수 있다.

Claims

디지털 화상 데이터 신호선에 접속되며, 입력된 디지털 화상 데이터에 따른 크기의 아날로그 신호를 출력하는 셀렉터 회로와,

상기 디지털 화상 데이터 신호선에 접속되며, 입력된 디지털 화상 데이터에 대응하는 극성의 제어 신호를 출력하는 연산 증폭기 제어 회로와,

상보적으로 접속된 서로 역도전형의 차동 트랜지스터쌍으로 이루어지는 제1 및 제2 입력단과,

상기 제1 및 제2 입력단에 바이어스 전류를 각각 공급하는 제1 및 제2 정전류원을 가지며, 상기 제어 신호의 극성에 따라, 상기 제1 정전류원과 상기 제2 정전류원이 선택적으로 온으로 제어되는 연산 증폭기를 구비하는 것을 특징으로 하는 표시 제어 회로.
제1항에 있어서,

상기 연산 증폭기는,

제1 및 제2 입력 단자에 각각 제어 전극이 접속되며, 제2 전극이 각각 공통으로 접속된 서로 역도전형의 제1 및 제2 차동 트랜지스터쌍과,

일단이 각각 제2 및 제1 전원 단자에 접속된 상기 제1 및 제2 정전류원과,

제1 전극이 각각 상기 제1 및 제2 차동 트랜지스터쌍이 공통 접속된 제2 전극에 접속되며, 제2 전극이 각각 상기 제1 및 제2 정전류원의 타단에 접속되고, 제어 전극에 각각 상기 제어 신호가 접속된 상호 역도전성의 제1 및 제2 트랜지스터 와,

각각 상기 제1 및 제2 차동 트랜지스터쌍의 제1 전극과 상기 제1 및 제2 전원 단자 사이에 접속된 제1 및 제2 부하 회로를 포함하는 것을 특징으로 하는 표시 제어 회로.
제1항에 있어서,

상기 연산 증폭기는,

제1 및 제2 입력 단자에 각각 제어 전극이 접속되며, 제2 전극이 각각 공통으로 접속된 서로 역도전형의 제1 및 제2 차동 트랜지스터쌍과,

일단이 각각 제2 및 제1 전원 단자에 접속된 상기 제1 및 제2 정전류원과,

제1 전극이 각각 상기 제1 및 제2 차동 트랜지스터쌍이 공통 접속된 제2 전극에 접속되며, 제2 전극이 각각 상기 제1 및 제2 정전류원의 타단에 접속되고, 제어 전극에 각각 상기 제어 신호가 접속된 상호 역도전성의 제1 및 제2 트랜지스터와,

각각 상기 제1 및 제2 차동 트랜지스터쌍의 제1 전극과 상기 제1 및 제2 전원 단자 사이에 접속된 제1 및 제2 부하 회로와,

상기 제1 및 제2 차동 트랜지스터쌍이 공통 접속된 제2 전극과 상기 제2 및 제1 전원 단자 사이에 접속된, 상호 역도전성의 제3 및 제4 트랜지스터와,

제1 전극이 공통으로 출력 단자에 접속되며 제2 전극이 각각 상기 제1 및제2 전원 단자에 접속되고, 각각의 제어 전극으로부터의 입력에 따라 푸시 풀 동작을 행하는, 상호 역도전성의 제5 및 제6 트랜지스터와,

상기 제1 및 제2 부하 회로로부터 병렬로 입력된 신호를 레벨 시프트하여, 각각 상기 제5 및 제6 트랜지스터의 제어 전극에 공급하는 구동 회로를 포함하는 것을 특징으로 하는 표시 제어 회로.
제1항에 있어서,

상기 연산 증폭기는, 제1 및 제2 입력 단자에 각각 제어 전극이 접속되며, 제2 전극이 각각 공통으로 접속된 서로 역도전형의 제1 및 제2 차동 트랜지스터쌍과,

일단이 각각 제2 및 제1 전원 단자에 접속된 상기 제1 및 제2 정전류원과,

제1 전극이 각각 상기 제1 및 제2 차동 트랜지스터쌍이 공통 접속된 제2 전극에 접속되며, 제2 전극이 각각 상기 제1 및 제2 정전류원의 타단에 접속되고, 제어 전극에 각각 상기 제어 신호가 접속된 상호 역도전성의 제1 및 제2 트랜지스터와,

상기 제1 차동 트랜지스터쌍의 한쪽 출력단 및 상기 제2 차동 트랜지스터쌍의 한쪽 출력단과, 상기 제1 전원 단자 사이에 접속된 제1 전류 미러 회로와,

상기 제1 차동 트랜지스터쌍의 다른쪽 출력단 및 상기 제2 차동 트랜지스터쌍의 다른쪽 출력단과, 상기 제1 전원 단자 사이에 접속된 제2 전류 미러 회로와,

한쪽 제1 전극이 상기 제2 차동 트랜지스터쌍의 한쪽 출력단과 상기 제1 전류 미러 회로에 접속되며, 다른쪽 제1 전극이 상기 제2 차동 트랜지스터쌍의 다른쪽 출력단과 상기 제2 전류 미러 회로에 접속되고, 각각의 제2 전극이 상기 제2 전원 단자에 접속되며, 공통으로 접속된 제어 전극이 상기 한쪽 제1 전극에 접속된 제7 및 제8 트랜지스터를 포함하는 것을 특징으로 하는 표시 제어 회로.
제1항에 있어서,

상기 연산 증폭기는,

제1 및 제2 입력 단자에 각각 제어 전극이 접속되며, 제2 전극이 각각 공통으로 접속된 서로 역도전형의 제1 및 제2 차동 트랜지스터쌍과,

일단이 각각 제2 및 제1 전원 단자에 접속된 상기 제1 및 제2 정전류원과,

제1 전극이 각각 상기 제1 및 제2 차동 트랜지스터쌍이 공통 접속된 제2 전극에 접속되며, 제2 전극이 각각 상기 제1 및 제2 정전류원의 타단에 접속되고, 제어 전극에 각각 상기 제어 신호가 접속된 상호 역도전성의 제1 및 제2 트랜지스터와,

상기 제1 차동 트랜지스터쌍의 한쪽 출력단 및 상기 제2 차동 트랜지스터쌍의 한쪽 출력단과, 상기 제1 전원 단자 사이에 접속된 제1 전류 미러 회로와,

상기 제1 차동 트랜지스터쌍의 다른쪽 출력단 및 상기 제2 차동 트랜지스터쌍의 다른쪽 출력단과, 상기 제1 전원 단자 사이에 접속된 제2 전류 미러 회로와,

상기 제1 및 제2 차동 트랜지스터쌍이 공통 접속된 제2 전극과 상기 제2 및 제1 전원 단자 사이에 접속된, 상호 역도전성의 제3 및 제4 트랜지스터와,

제1 전극이 공통으로 출력 단자에 접속되며 제2 전극이 각각 상기 제1 및 제2 전원 단자에 접속되며, 각각의 제어 전극으로부터의 입력에 따라 푸시 풀 동작을 행하는, 상호 역도전성의 제5 및 제6 트랜지스터와,

한쪽 제1 전극이 상기 제2 차동 트랜지스터쌍의 한쪽 출력단과 상기 제1 전류 미러 회로에 접속되며, 다른쪽 제1 전극이 상기 제2 차동 트랜지스터쌍의 다른쪽 출력단과 상기 제2 전류 미러 회로에 접속되고, 각각의 제2 전극이 상기 제2 전원 단자에 접속되며, 공통으로 접속된 제어 전극이 상기 한쪽 제1 전극에 접속된 제7 및 제8 트랜지스터와,

상기 제1 및 제2 부하 회로로부터 병렬로 입력된 신호를 레벨 시프트하여, 각각 상기 제5 및 제6 트랜지스터의 제어 전극에 공급하는 구동 회로를 포함하는 것을 특징으로 하는 표시 제어 회로.
디지털 화상 데이터 신호선에 접속되며, 입력된 디지털 화상 데이터에 따른 크기의 아날로그 신호를 출력하는 셀렉터 회로와,

상기 디지털 화상 데이터 신호선에 접속되며, 입력된 디지털 화상 데이터에 대응하는 극성의 제어 신호를 출력하는 연산 증폭기 제어 회로와,

상보적으로 접속된 서로 역도전형의 차동 트랜지스터쌍으로 이루어지는 제1 및 제2 입력단과,

상기 제1 및 제2 입력단에 바이어스 전류를 각각 공급하는 제1 및 제2 정전류원을 가지며, 상기 제1 정전류원과 상기 제2 정전류원이 선택적으로 온으로 제어됨과 함께,

상기 셀렉터 회로의 출력을 전환 신호에 따라 서로 역상으로 전환하여 각각 상기 제1 및 제2 입력단에 접속하고, 출력 단자를 전환 신호에 따라 서로 역상으로 전환하여 각각 상기 제2 및 제1 입력단에 접속하며, 또한 상기 전환 신호에 따라 상기 제1 입력단과 제2 입력단이 교체되는 연산 증폭기를 구비하는 것을 특징으로 하는 표시 제어 회로.
제6항에 있어서,

상기 연산 증폭기는,

제1 및 제2 입력 단자에 각각 제어 전극이 접속되며, 제2 전극이 각각 공통으로 접속된 서로 역도전형의 제1 및 제2 차동 트랜지스터쌍과,

일단이 각각 제2 및 제1 전원 단자에 접속된 상기 제1 및 제2 정전류원과,

제1 전극이 각각 상기 제1 및 제2 차동 트랜지스터쌍이 공통 접속된 제2 전극에 접속되며, 제2 전극이 각각 상기 제1 및 제2 정전류원의 다른 타단에 접속되며, 제어 전극에 각각 상기 제어 신호가 접속된 상호 역도전성의 제1 및 제2 트랜지스터와,

상기 제1 차동 트랜지스터쌍의 한쪽 출력단 및 상기 제2 차동 트랜지스터쌍의 한쪽 출력단과, 상기 제1 전원 단자 사이에 접속된 제1 전류 미러 회로와,

상기 제1 차동 트랜지스터쌍의 다른쪽 출력단 및 상기 제2 차동 트랜지스터쌍의 다른쪽 출력단과, 상기 제1 전원 단자 사이에 접속된 제2 전류 미러 회로와,

한쪽 제1 전극이 상기 제2 차동 트랜지스터쌍의 한쪽 출력단과 상기 제1 전류 미러 회로에 접속되며, 다른쪽 제1 전극이 상기 제2 차동 트랜지스터쌍의 다른쪽 출력단과 상기 제2 전류 미러 회로에 접속되고, 각각의 제2 전극이 상기 제2 전원 단자에 접속되며, 제어 전극이 공통으로 접속된 제7 및 제8 트랜지스터와,

상기 제2 차동 트랜지스터쌍의 한쪽 출력단 또는 다른쪽 출력단을, 전환 신호에 따라 서로 역상으로 전환하여 상기 공통으로 접속된 제7 및 제8 트랜지스터의 제어 전극에 접속하는 제1 및 제2 스위치와,

상기 제2 차동 트랜지스터쌍의 다른쪽 출력단 또는 한쪽 출력단을, 상기 전환 신호에 따라 서로 역상으로 전환하여 출력에 접속하는 제3 및 제4 스위치를 포함하는 것을 특징으로 하는 표시 제어 회로.
제6항에 있어서,

상기 연산 증폭기는,

제1 및 제2 입력 단자에 각각 제어 전극이 접속되며, 제2 전극이 각각 공통으로 접속된 서로 역도전형의 제1 및 제2 차동 트랜지스터쌍과,

일단이 각각 제2 및 제1 전원 단자에 접속된 상기 제1 및 제2 정전류원과,

제1 전극이 각각 상기 제1 및 제2 차동 트랜지스터쌍이 공통 접속된 제2 전극에 접속되며, 제2 전극이 각각 상기 제1 및 제2 정전류원의 타단에 접속되고, 제어 전극에 각각 상기 제어 신호가 접속된 상호 역도전성의 제1 및 제2 트랜지스터와,

상기 제1 차동 트랜지스터쌍의 한쪽 출력단 및 상기 제2 차동 트랜지스터쌍의 한쪽 출력단과, 상기 제1 전원 단자 사이에 접속된 제1 전류 미러 회로와,

상기 제1 차동 트랜지스터쌍의 다른쪽 출력단 및 상기 제2 차동 트랜지스터쌍의 다른쪽 출력단과, 상기 제1 전원 단자 사이에 접속된 제2 전류 미러 회로와,

상기 제1 및 제2 차동 트랜지스터쌍이 공통 접속된 제2 전극과 상기 제2 및 제1 전원 단자 사이에 접속된, 상호 역도전성의 제3 및 제4 트랜지스터와,

제1 전극이 공통으로 출력 단자에 접속되며 제2 전극이 각각 상기 제1 및 제2 전원 단자에 접속되고, 각각의 제어 전극으로부터의 입력에 따라 푸시 풀 동작을 행하는, 상호 역도전성의 제5 및 제6 트랜지스터와,

한쪽 제1 전극이 상기 제2 차동 트랜지스터쌍의 한쪽 출력단과 상기 제1 전류 미러 회로에 접속되며, 다른쪽 제1 전극이 상기 제2 차동 트랜지스터쌍의 다른쪽 출력단과 상기 제2 전류 미러 회로에 접속되며, 각각의 제2 전극이 상기 제2 전원 단자에 접속되고, 제어 전극이 공통으로 접속된 제7 및 제8 트랜지스터와,

상기 제1 및 제2 부하 회로로부터 병렬로 입력된 신호를 레벨 시프트하여, 각각 상기 제5 및 제6 트랜지스터의 제어 전극에 공급하는 구동 회로와,

상기 제2 차동 트랜지스터쌍의 한쪽 출력단 또는 다른쪽 출력단을 전환 신호에 따라 서로 역상으로 전환하여 상기 공통으로 접속된 제7 및 제8 트랜지스터의 제어 전극에 접속하는 제1 및 제2 스위치와,

상기 제2 차동 트랜지스터쌍의 다른쪽 출력단 또는 한쪽 출력단을 상기 전환 신호에 따라 서로 역상으로 전환하여 출력에 접속하는 제3 및 제4 스위치를 포함하는 것을 특징으로 하는 표시 제어 회로.
제1항에 있어서,

상기 디지털 화상 데이터는, 복수 비트 폭을 갖는 계조 데이터로 이루어지는 것을 특징으로 하는 표시 제어 회로.
제6항에 있어서,

상기 디지털 화상 데이터는, 복수 비트 폭을 갖는 계조 데이터로 이루어지는 것을 특징으로 하는 표시 제어 회로.
제1항에 있어서,

상기 디지털 화상 데이터는, 복수 비트 폭을 갖는 계조 데이터와, 출력 극성을 정하는 극성 데이터로 이루어지는 것을 특징으로 하는 표시 제어 회로.
제6항에 있어서,

상기 디지털 화상 데이터는, 복수 비트 폭을 갖는 계조 데이터와, 출력 극성을 정하는 극성 데이터로 이루어지는 것을 특징으로 하는 표시 제어 회로.
제1항에 있어서,

상기 연산 증폭기 제어 회로는,

상기 디지털 화상 데이터에 대응하는 아날로그 신호가 중간 전압보다 고전위측인 경우에는, Pch측 입력단의 정전류원을 셧 오프로 하고, Nch측 입력단의 정전류원을 액티브로 하는 신호를 생성하며, 상기 디지털 화상 데이터에 대응하는 아날로그 신호가 중간 전압보다 저전위측인 경우에는, Pch측 입력단의 정전류원을 액티브로 하고, Nch측 입력단의 정전류원을 셧 오프로 하는 신호를 생성하는 것을 특징으로 하는 표시 제어 회로.
제6항에 있어서,

상기 연산 증폭기 제어 회로는,

상기 디지털 화상 데이터에 대응하는 아날로그 신호가 중간 전압보다 고전위측인 경우에는, Pch측 입력단의 정전류원을 셧 오프로 하고, Nch측 입력단의 정전류원을 액티브로 하는 신호를 생성하며, 상기 디지털 화상 데이터에 대응하는 아날로그 신호가 중간 전압보다 저전위측인 경우에는, Pch측 입력단의 정전류원을 액티브로 하고, Nch측 입력단의 정전류원을 셧 오프로 하는 신호를 생성하는 것을 특징으로 하는 표시 제어 회로.