KR20230042115A - 멀티 바이어스 모드 전류 컨베이어를 구성하는 멀티 바이어스 모드 전류 컨베이어, 멀티 바이어스 모드 전류 컨베이어를 포함하는 터치 감지 시스템, 및 관련 시스템, 방법 및 디바이스 - Google Patents

멀티 바이어스 모드 전류 컨베이어를 구성하는 멀티 바이어스 모드 전류 컨베이어, 멀티 바이어스 모드 전류 컨베이어를 포함하는 터치 감지 시스템, 및 관련 시스템, 방법 및 디바이스 Download PDF

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라이 주
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마이크로칩 테크놀로지 인코포레이티드
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Abstract

하나 이상의 실시예들은 멀티 바이어스 모드 전류 컨베이어에 관한 것이다. 이러한 전류 컨베이어는 입력 단자, 기준 단자, 출력 단자, 제1 및 제2 캐스코드 전류 미러, 및 바이어싱 회로를 포함할 수 있다. 제1 캐스코드 전류 미러 및 제2 캐스코드 전류 미러는 입력 전류의 미러인 출력 전류를 제공하도록 구성된 전류 컨베이어로서 배열될 수 있다. 바이어싱 회로는 제1 전압 레벨 또는 제2 전압 레벨을 선택적으로 나타내는 바이어스 전압을 제공하도록 구성될 수 있다. 바이어스 전압은 입력 전류의 상태에 적어도 부분적으로 응답하여 제공될 수 있다. 바이어싱 회로는 제1 캐스코드 전류 미러 또는 제2 캐스코드 전류 미러 중 적어도 하나에 바이어스 전압을 인가하도록 배열될 수 있다.

Description

멀티 바이어스 모드 전류 컨베이어를 구성하는 멀티 바이어스 모드 전류 컨베이어, 멀티 바이어스 모드 전류 컨베이어를 포함하는 터치 감지 시스템, 및 관련 시스템, 방법 및 디바이스
우선권 주장
본 출원은 2020년 7월 31일에 출원된 미국 가특허 출원 일련 번호 62/706,106의 35 U.S.C. §119(e)에 따른 이익을 주장하며, 이의 개시는 본 명세서에 그 전문이 참고로 통합된다.
기술분야
본 명세서에서 논의되는 실시예들은, 전반적으로, 전류 컨베이어(current conveyor)들과 같은 전류 모드 회로들에 관한 것이다. 일부 실시예들은 소위 "2세대" 전류 컨베이어들(때때로 "2세대 전류 제어 컨베이어"로도 지칭됨)에 관한 것이다. 일부 실시예들은 본 명세서에서 논의된 전류 모드 회로들 및 전류 컨베이어들의 실시예들을 포함하거나 그와 협력하는 터치 감지 시스템들에 관한 것이다.
전류 컨베이어는 전자 디바이스로서, 보다 구체적으로는 미리 결정된 전류 이득, 예를 들어, 제한 없이 단위 이득(unity gain)을 갖는 전자 증폭기이다. 전류 컨베이어들은 이러한 회로의 응답이 1차적으로 전류들(예를 들어, 진폭, 피크 진폭과 같은 전류 신호의 특성들)에 의해 결정된다는 점에서 전류 모드 회로의 유형이며, 이러한 회로의 입력들 및 출력들은 전류들을 포함한다.
전류 모드 회로 및 전류로 작업하는 것은 보다 일반적으로 전압 모드 회로 및 전압으로 작업하는 것에 비해 이점을 제공한다. 비제한적인 예들로서, 전압 모드 회로들과 비교하여, 전류 컨베이어의 성능은 더 높은 대역폭 및 더 높은 슬루 레이트(slew rate)를 나타내며, 이는 용량성 부하들을 구동할 때 바람직하다. 또한, 특정 동작들은 전류 신호들의 복제, 스케일링(scaling) 및 합산(summing)과 같은 전압들 대신에 전류들을 사용하여 더 효율적으로 수행된다(예를 들어, 제한 없이 더 적은 전자 컴포넌트들을 요구함). 전류 컨베이어들은 종종 컴팩트하고 전력 효율적인 전자 디바이스에 대한 요구가 있는 고주파수 애플리케이션들에 적합하다.
전자 회로 설계에서, 시스템의 다른 전자 컴포넌트들과 함께 배열될 때, 전류 컨베이어는 유선, 무선, 및 광 통신 및 이들의 애플리케이션들과 같은, 낮은 전력 소비를 갖는 고주파수가 요구되는 곳을 포함하는 다양한 애플리케이션들에서 아날로그 신호 프로세싱 기능들을 제공할 수 있다.
전류 컨베이어들에 대한 하나의 애플리케이션은 터치 센서(즉, "터치")에서 또는 그 근처에서 전도성 객체들의 근접성을 검출하도록 구성된 용량성 터치 감지 시스템들이다. 터치 센서에서의 커패시턴스 및/또는 커패시턴스의 변화들을 나타내는 전류 신호들은 터치 제어기에 제공되고 객체의 근접성(즉, "터치")을 검출하는 데 사용된다. 전류 컨베이어는 때때로 이러한 전류 신호의 신호 경로를 따라 사용된다.
임의의 특정 요소 또는 동작에 대한 논의를 쉽게 식별하기 위해, 참조 번호에서의 최상위 숫자 또는 숫자들은 그 요소가 처음 소개되는 도면 번호를 지시한다.
도 1은 본 개시의 발명자에게 알려진 최신 기술에 따른 전류 컨베이어를 도시하는 개략도이다.
도 2는 하나 이상의 실시예에 따른 주제의 양태의 다양한 신호들을 도시하는 신호 다이어그램이다.
도 3a는 하나 이상의 실시예에 따른 전류 컨베이어를 도시하는 개략도이다.
도 3b는 하나 이상의 실시예들에 따른 바이어싱 회로를 도시하는 블록도이다.
도 4는 하나 이상의 실시예들에 따른 멀티 바이어스 모드 전류 컨베이어를 동작시키기 위한 프로세스를 도시하는 흐름도이다.
도 5는 하나 이상의 실시예들에 따른 다수의 선택가능한 바이어스 모드들을 갖는 전류 컨베이어의 바이어스 모드를 구성하기 위한 시스템을 도시하는 블록도이다.
도 6은 하나 이상의 실시예들에 따른 멀티 바이어스 모드 전류 컨베이어를 구성하기 위한 프로세스를 도시하는 흐름도이다.
도 7은 하나 이상의 실시예들에 따른 멀티 바이어스 모드 전류 컨베이어의 성능을 평가하고 멀티 바이어스 모드 전류 컨베이어를 구성하기 위한 프로세스를 도시하는 흐름도이다.
도 8은 하나 이상의 실시예들에 따른 예시적인 터치 시스템 애플리케이션을 도시하는 블록도이다.
도 9는 일부 실시예들에서 본 명세서에 개시된 다양한 기능들, 동작들, 거동(act)들, 프로세스들, 및/또는 방법들을 구현하는 데 사용될 수 있는 회로의 블록도이다.
하기의 상세한 설명에서, 상세한 설명의 일부를 이루고, 본 개시가 실시될 수 있는 실시예의 구체적인 예가 예시로서 도시되어 있는 첨부 도면을 참조한다. 이들 실시예는 이 분야의 통상의 기술자가 본 개시를 실시하는 것을 가능하게 하기에 충분히 상세히 설명된다. 그러나, 본 개시의 범위로부터 벗어남이 없이 본 명세서에서 가능하게 되는 다른 실시예가 이용될 수 있고 구조, 재료 및 프로세스 변경이 이루어질 수 있다.
여기에 제시된 예시들은 임의의 특정한 방법, 시스템, 디바이스 또는 구조의 실제 도면들인 것으로 의도되는 것이 아니라, 단지 본 개시의 실시예들을 설명하는 데 이용되는 이상화된 표현들이다. 일부 예에서 다양한 도면의 유사한 구조체들 또는 구성요소들은 독자의 편의를 위해 동일 또는 유사한 도면 부호 부여를 유지할 수 있지만; 도면 부호 부여에서의 유사성은 구조체들 또는 구성요소들이 크기, 조성, 구성, 또는 임의의 다른 특성에서 동일하다는 것을 반드시 의미하지는 않는다.
이하의 설명은 이 분야의 통상의 기술자가 개시된 실시예들을 실시할 수 있게 하는 것을 돕기 위한 예들을 포함할 수 있다. 용어 "예시적인", "예로서", 및 "예를 들어"의 사용은 관련 설명이 설명적인 것임을 의미하며, 본 개시의 범위가 예들 및 법적 등가물들을 포함하도록 의도되지만, 그러한 용어의 사용은 실시예 또는 본 개시의 범위를 명시된 컴포넌트들, 단계들, 특징들, 기능들 등으로 제한하도록 의도되지 않는다.
본 명세서에서 일반적으로 기술되고 도면에 예시된 바와 같은 실시예의 컴포넌트들이 매우 다양한 상이한 구성들로 배열 및 설계될 수 있는 것이 손쉽게 이해될 것이다. 따라서, 다양한 실시예들의 하기 설명은 본 개시의 범위를 제한하려는 것이 아니라, 단지 다양한 실시예들을 나타낼 뿐이다. 실시예들의 다양한 태양들이 도면들에 제시될 수 있지만, 명확히 지시되지 않는 한 도면들은 반드시 일정한 축척으로 작성된 것은 아니다.
또한, 도시 및 설명된 특정 구현예들은 단지 예들일 뿐이며, 본 명세서에서 달리 명시되지 않는 한 본 개시를 구현하는 유일한 방법으로 해석되지 않아야 한다. 요소들, 회로들 및 기능들은 불필요한 상세로 본 개시를 모호하게 하지 않기 위해 블록도 형태로 도시될 수 있다. 반대로, 도시 및 설명된 특정 구현예들은 단지 예시적인 것일 뿐이며, 본 명세서에서 달리 명시되지 않는 한 본 개시를 구현하는 유일한 방법으로 해석되지 않아야 한다. 또한, 블록 정의들 및 다양한 블록들 사이의 논리의 분할은 특정 구현예를 예시한다. 본 개시가 많은 다른 분할 솔루션에 의해 실시될 수 있다는 것을 이 분야의 통상의 기술자가 손쉽게 알 수 있을 것이다. 대부분, 타이밍 고려 사항 등에 관한 상세들은, 그러한 상세들이 본 개시의 완전한 이해를 얻는 데 필요하지 않고 관련 분야의 통상의 기술자의 능력 내에 있는 경우 생략되었다.
이 분야의 통상의 기술자는 정보 및 신호가 다양한 상이한 기술들 및 기법들 중 임의의 것을 사용하여 표현될 수 있다는 것을 이해할 것이다. 몇몇 도면들은 프레젠테이션 및 설명의 명료함을 위해 신호들을 단일 신호로서 예시할 수 있다. 신호는 신호들의 버스를 표현할 수 있으며, 여기서 버스는 다양한 비트 폭들을 가질 수 있고 본 개시는 단일 데이터 신호를 포함한 임의의 수의 데이터 신호에 대해 구현될 수 있다는 것이 이 분야의 통상의 기술자에 의해 이해될 것이다.
본 명세서에 개시된 실시예들과 관련하여 설명된 다양한 예시적인 논리 블록들, 모듈들 및 회로들은 범용 프로세서, 특수 목적 프로세서, 디지털 신호 프로세서(DSP), 집적 회로(IC), 주문형 집적 회로(ASIC), 필드 프로그래밍 가능 게이트 어레이(FPGA) 또는 다른 프로그래밍 가능 로직 디바이스, 이산 게이트 또는 트랜지스터 로직, 이산 하드웨어 컴포넌트들, 또는 본 명세서에 설명된 기능들을 수행하도록 설계된 이들의 임의의 조합 - 이들 모두는 용어 "프로세서"의 사용에 의해 포함됨 - 을 이용하여 구현되거나 수행될 수 있다. 범용 프로세서는 마이크로프로세서일 수 있지만, 대안으로, 프로세서는 임의의 종래의 프로세서, 제어기, 마이크로제어기, 또는 상태 기계일 수 있다. 프로세서는 또한 컴퓨팅 디바이스들의 조합, 예컨대 DSP와 마이크로프로세서의 조합, 복수의 마이크로프로세서, DSP 코어와 관련한 하나 이상의 마이크로프로세서, 또는 임의의 다른 그러한 구성으로서 구현될 수 있다. 프로세서를 포함하는 범용 컴퓨터는 특수 목적 컴퓨터로 간주되는 반면, 범용 컴퓨터는 본 개시의 실시예들과 관련된 컴퓨팅 명령어들(예를 들어, 제한 없이, 소프트웨어 코드)을 실행하도록 구성된다.
실시예들은 플로차트, 흐름도, 구조도, 또는 블록도로서 묘사되는 프로세스의 관점에서 설명될 수 있다. 플로차트가 동작 액트들을 순차적인 프로세스로서 설명할 수 있지만, 이러한 액트들 중 다수는 다른 시퀀스로, 병렬로, 또는 실질적으로 동시에 수행될 수 있다. 게다가, 액트들의 순서는 재배열될 수 있다. 프로세스는 방법, 스레드, 기능, 절차, 서브루틴, 서브프로그램, 다른 구조, 또는 이들의 조합들에 대응할 수 있다. 또한, 본원에서 개시된 방법은 하드웨어, 소프트웨어 또는 둘 모두로 구현될 수 있다. 소프트웨어로 구현되는 경우, 기능은 컴퓨터-판독가능 매체에 하나 이상의 명령어 또는 코드로서 저장되거나 송신될 수 있다. 컴퓨터-판독가능 매체는 컴퓨터 저장 매체와, 한 장소로부터 다른 장소로의 컴퓨터 프로그램의 전송을 용이하게 하는 임의의 매체를 포함한 통신 매체 둘 모두를 포함한다.
"제1", "제2" 등과 같은 명칭을 사용한 본원에서의 요소에 대한 임의의 지칭은 그 제한이 명시적으로 언급되지 않는 한, 그 요소의 수량 또는 순서를 제한하지 않는다. 오히려, 이러한 명칭들은 본 명세서에서 둘 이상의 요소 또는 요소의 인스턴스들을 구별하는 편리한 방법으로서 사용될 수 있다. 따라서, 제1 및 제2 요소들에 대한 언급은 2개의 요소만이 거기에서 이용될 수 있거나 제1 요소가 소정 방식으로 제2 요소에 선행해야 한다는 것을 의미하지 않는다. 또한, 달리 언급되지 않는 한, 요소들의 세트는 하나 이상의 요소를 포함할 수 있다.
본 명세서에서 사용되는 바와 같이, 주어진 파라미터, 특성 또는 조건과 관련한 용어 "실질적으로"는, 이 분야의 통상의 기술자가 이해할 정도로, 주어진 파라미터, 특성 또는 조건이 허용 가능한 제조 공차들 이내와 같은 적은 정도의 변동을 갖고서 충족되는 것을 의미하고 포함한다. 예로서, 실질적으로 충족되는 특정 파라미터, 특성 또는 조건에 따라, 파라미터, 특성 또는 조건은 적어도 90% 충족되거나, 적어도 95% 충족되거나, 심지어 적어도 99% 충족될 수 있다.
본 명세서에서 사용되는 바와 같이, "위", "아래", "상", "밑에 있는", "상부", "하부" 등과 같은 임의의 상관적인 용어는 본 개시 및 첨부 도면들을 이해함에 있어서 명료함 및 편리함을 위해 사용되며, 문맥이 명확하게 달리 지시하는 경우를 제외하고는, 임의의 특정한 선호, 배향, 또는 순서를 함축하거나 그에 의존하지 않는다.
이 설명에서, "커플링된"및 그 파생된 용어는 2개의 요소가 서로 공동-동작 또는 상호작용함을 나타내는 데 사용될 수 있다. 요소가 다른 요소에 "커플링된"것으로 설명되는 경우, 요소들은 직접적인 물리적 또는 전기적 콘택트일 수 있거나, 또는 개재되는 요소들 또는 층들이 존재할 수 있다. 대조적으로, 요소가 다른 요소에 "직접적으로 커플링되는" 것으로 설명될 때, 개재되는 요소들 또는 층들은 존재하지 않는다. 용어 "접속된"은 본 설명에서 용어 "결합된"과 상호교환적으로 사용될 수 있으며, 명확하게 달리 지시되거나 문맥이 이 분야의 통상의 기술자에게 달리 지시하지 않는 한 동일한 의미를 갖는다.
도 1은 본 개시의 발명자에게 알려진 최신 기술에 따른 전류 컨베이어(100)를 도시하는 회로도이다. 전류 컨베이어(100)는 일반적으로 입력 단자(102)에서 수신된 입력 전류의 미러인 출력 전류를 출력 단자(106)에서 제공하도록 구성되고, 입력 단자(102)에서 낮은(이론적으로, 0인) 입력 임피던스 및 출력 단자(106)에서 높은(이론적으로, 무한의) 출력 임피던스를 갖는다. 전류 컨베이어(100)는 때때로 "2세대 전류 컨베이어(second generation current conveyor)" 및 "2세대 전류 제어된 전류 컨베이어(second-generation current controlled current conveyor)"로 지칭되는 것의 예이다. 출력 전류(Iout)가 입력 전류(Iin)를 미러링(mirroring)하는 정도는 전류 컨베이어(100)에 대한 이득(gain)에 의존한다. 비제한적인 예로서, 단위 이득의 경우 출력 전류(Iout)는 실질적으로 입력 전류(Iin)의 복제본이다. 다른 이득(배수 또는 분수)을 갖는 전류 컨베이어가 구체적으로 고려되며 본 개시의 범위를 초과하지 않는다.
도 1에 도시된 바와 같이, 전류 컨베이어(100)는 전압 팔로워(voltage follower)(114), 제1 캐스코드 전류 미러(cascoded current mirror)(120), 및 제2 캐스코드 전류 미러(126)를 포함한다.
전압 팔로워(114)는 일반적으로 입력 전압의 전압 레벨과 실질적으로 동일한 전압 레벨을 갖는 출력 전압을 제공하도록(즉, 단위 전압 이득을 수행하도록) 구성된다. 보다 구체적으로, 전류 컨베이어(100)의 전압 팔로워(114)는 기준 노드(112) 및 입력 노드(104)에서의 개별 전압이 실질적으로 동일하도록 기준 노드(112)의 기준 전압(Vref)을 입력 노드(104)에 인가하도록 배열된다. 도 1에 도시된 특정한 비제한적 예에서, 전압 팔로워(114)는 제1 DC 바이어스 전류원(116) 및 제2 DC 바이어스 전류원(118)의 직류 전류(DC)에 응답하여 전압 팔로워(114)의 기능을 수행(즉, 입력 노드(104)에 Vref를 인가)하기 위한 트랜스리니어 루프(translinear loop)를 형성하도록 배열된 다수의 엘리먼트(여기서, nMOS 및 pMOS 트랜지스터의 쌍)를 포함한다. 제1 DC 바이어스 전류원(116) 및 제2 DC 바이어스 전류원(118)으로부터의 DC 전류는 실질적으로 동일하고 트랜스리니어 루프에 대한 DC 전류를 적어도 부분적으로 결정하고, 보다 일반적으로 높은 임피던스 기준 단자, 여기서는 기준 단자(110)를 가능하게 한다.
기준 전압(Vref)은, 비제한적인 예로서, 오프-회로 전압원(off-circuit voltage source)(도시되지 않음)에 의해 기준 노드(112)에 결합된 기준 단자(110)를 통해 전압 팔로워(114)에 공급된다.
제1 캐스코드 전류 미러(120) 및 제2 캐스코드 전류 미러(126)와 같은 캐스코드 전류 미러들은 일반적으로 출력 노드(108)에서 입력 노드(104)에서의 전류(입력 전류는 양방향 펄스형 전류임)를 교대로 미러링(mirror)하도록(예를 들어, 출력 단자(106)에서의 전류와 입력 노드(104)에서의 전류("제어(control)" 전류) 사이의 비가 제한 없이 특정 임계치 내에 있도록 출력 단자(106)에서 전류("제어된 전류(controlled current)")를 제공하도록) 구성된다. 입력 노드(104)는 제1 캐스코드 전류 미러(120) 및 제2 캐스코드 전류 미러(126)를 통해 출력 노드(108)에 결합된다. 제1 캐스코드 전류 미러(120) 및 제2 캐스코드 전류 미러(126)는 개별적으로 p-측 폴딩된(folded) 캐스코드 전류 미러(여기서, P1, P2, P3, 및 P4로 라벨링된 트랜지스터들을 포함함) 및 n-측 폴딩된(folded) 캐스코드 전류 미러(여기서, N1, N2, N3, 및 N4로 라벨링된 트랜지스터들을 포함함)이다.
제1 캐스코드 전류 미러(120)는 제1 전류 미러(122)(게이트 결합 트랜지스터들(P1 및 P2))에 결합된 제1 캐스코드 스테이지(124)(게이트 결합 트랜지스터들(P3 및 P4))를 포함한다. 제1 캐스코드 전류 미러(120)의 좌측 및 우측 부분들은 본 명세서에서 제1 캐스코드 전류 미러(120)의 좌측 부분(트랜지스터들(P1 및 P3)을 포함함) 및 제1 캐스코드 전류 미러(120)의 우측 부분(트랜지스터들(P2 및 P4)을 포함함)으로 지칭된다. 제1 캐스코드 스테이지(124)는 Vdsp1 및 Vdsp2가 동일하도록, 즉, VDD로부터 노드(132) 및 노드(134)로의 동일한 전압 강하가 존재하도록 배열된다. 게이트 결합 트랜지스터들(P3 및 P4)의 개개의 게이트들은 고정 바이어스 전압(Vbiasp)의 소스에 결합된다(소스는 도시되지 않음). 게이트 결합 트랜지스터들(P1 및 P2)의 개개의 게이트들은 트랜지스터(P3)의 드레인에 결합되어, 트랜지스터(P2)가 트랜지스터(P1)를 통해 흐르는 전류를 미러링할 수 있도록 한다(즉, Idsp2 는 Idsp1을 미러링한다).
노드(132)에서의 전압 VB는 VB = Vbiasp +Vsgp3 + Ipeak*Ronp3로 표현된다. 저항(Ronp3)은 트랜지스터(P3)의 온(ON)-저항이고, 저항(Ronp3)의 값은 트랜지스터(P3)가 포화 영역에서 동작하는지 또는 선형 영역에서 동작하는지에 적어도 부분적으로 의존하는데, 즉, 트랜지스터(P3)가 포화(때때로 p- 및 n- 채널 유형 금속 산화물 전계 효과 트랜지스터(MOSFET) 디바이스들에 대해 "활성 영역"으로도 지칭됨) 또는 선형 영역에서 동작하는 경우 저항(Ronp3)의 값은 상이하다. 이러한 방식으로, 저항(Ronp3)은 전류 컨베이어(100)에 그리고 더 구체적으로는 제1 캐스코드 전류 미러(120)에 동적 효과를 가져온다. 상기의 전압(VB)에 대한 방정식에 의해 표현된 바와 같이, 노드(132)에서의 전압(VB)은 전류(Ipeak)의 증가에 따라 증가하고, 트랜지스터(P1)의 소스-드레인에 걸친 전압(Vsdp1)은 노드(132)에서의 전압(VB)에 따라 감소한다(Vsdp1 = VDD - VB). 더욱이, 전압은 입력 단자(102)에서의 전류(Ipeak)에 응답하여 노드(136)에서 실현된다. VDD로부터 노드(136)로의 전압 강하의 양은 Ipeak * (Ronp3+Ronp1)로 표현될 수 있으며, 여기서 Ronp3+Ronp1은 노드(136)(P3 드레인)로부터 VDD로의 저항을 나타낸다. 노드(136)에서 실현된 전압 레벨은 트랜지스터(P1)의 소스-게이트 전압(Vsgp1)을 증가시킨다. 충분히 큰 전압들이 노드(132) 및 노드(136)에서 그리고 트랜지스터(P1)의 소스-드레인 및 소스-게이트에 걸쳐 실현될 때, 트랜지스터(P1)는 선형 영역에서 동작할 수 있다. 선형 영역에서 동작하는 트랜지스터(P1)는 트랜지스터(P1)로부터 트랜지스터(P2)로의 부정확한 전류 미러링을 초래할 수 있다.
트랜지스터(P3 및 P1)의 사이즈를 크게 하면 CMOS 트랜지스터의 특성을 바꿀 수 있지만, 사이즈가 커지면 비용 등의 트레이드 오프(trade-off)가 발생한다. 본 개시의 발명자는 위에서 언급된 바람직하지 않은 동적 효과들 중 일부 또는 전부 없이 입력 전류의 진폭들의 범위(예를 들어, Ipeak 내지 -Ipeak)를 처리할 수 있는 범용 전류 컨베이어들에 대한 필요성을 인식한다.
제1 캐스코드 전류 미러(120), 제1 전류 미러(122), 제1 캐스코드 스테이지(124), 노드(132), 노드(134), 노드(136), 및 트랜지스터들(P1, P2, P3 및 P4)에 관한 논의는 또한, 제2 캐스코드 전류 미러(126)의 nMOS 구성에 기초하여 당업자에게 공지된 적절한 조정들을 갖는 제2 캐스코드 전류 미러(126), 제2 캐스코드 스테이지(128), 제2 전류 미러(130), 노드(138), 노드(142), 노드(140), 및 트랜지스터들(N1, N2, N3 및 N4)에 적용된다.
도 2는 상기에서 논의된 종래의 전류 컨베이어들에 대한 관심을 예시하는 특정한 비제한적인 예로서, 입력 단자(102)로부터 입력 노드(104)로 흐르는 입력 전류(Iin) 및 노드(132)(전압 VB) 및 노드(136)에서의 대응하는 전압들을 도시하는 도면이다. 도시된 입력 전류(Iin)는, 이 예에서, 제1 시간 지속기간 동안 0 mA이고, 전류 펄스(202)가 제2 시간 지속기간 동안 형성되고, 이어서, 옵션으로, 다른 전류 펄스가 형성될 때까지 제3 시간 지속기간 동안 0 mA인 양방향 펄스형 전류(bidirectional pulsed current)(역 방향 전류, "정류(commutating)"라고도 함)의 일부이다. 네거티브(negative) 및 포지티브(positive)는 Iin이 흐르는 방향을 지칭하며, 이 특정 예에서 0 내지 -Max mA는 입력 노드(104)로부터 입력 단자(102)로의 흐름을 나타내고, 0 내지 Max mA는 입력 단자(102)로부터 입력 노드(104)로의 흐름을 나타낸다. 전류 펄스(202) 동안, Iin은 0으로부터 -Max mA로 변화한 다음 -Max mA는 0으로 변화하며, 여기서 전류 레벨 "최대(Max)"는 임계치(208)보다 큰 임의의 전류 레벨이다. Vmin1 V(예를 들어, 제한 없이 2 V)로부터 Vmax1 V로의 전압 펄스(204)는 입력 단자(102)에서 형성되는 전류 펄스(202)에 응답하여 노드(132)에서 형성되고, Vmin2 V(예를 들어, 제한 없이 2.8 V)로부터 Vmax2 V로의 전압 펄스(206)는 입력 단자(102)에서의 전류 펄스(202)에 응답하여 노드(136)에서 형성된다. Vsdp1, Vsgp1, Vbiasp, 및 VB 간의 상기에서 논의된 관계들에 기초하여, 트랜지스터(P1)는, 임계치(208), 임계치(210), 및 임계치(212)에 도달됨에 따라 선형 영역에서 동작할 것이고, 상기에서 논의된 바람직하지 않은 동적 효과들 중 일부를 야기할 것이다.
도 3a는 하나 이상의 실시예에 따른 멀티 바이어스 모드 전류 컨베이어(300)를 도시하는 회로도이다. 도 1에 의해 도시된 엘리먼트들의 본 명세서에서의 설명은 도 3a에 의해 도시된 유사한 참조 라벨들을 갖는 엘리먼트들에 적용되는 것으로 이해되어야 하며, 불필요한 중복을 피하기 위해 단독으로 다시 설명되지 않는다. 특히, 고정된 전압 레벨을 나타내는 바이어스 전압이 도 1에 도시된 캐스코드 스테이지들의 게이트 결합 트랜지스터들 (P3, P4 및 N1, N2)에 개별적으로 인가되지만, 멀티 바이어스 모드 전류 컨베이어(300)의 개시된 실시예들의 바이어스 전압들에 의해 나타나는 전압 레벨은 구성가능하고 반드시 고정되는 것은 아니다.
하나 이상의 실시예들에서, 제1 또는 제2 전압 레벨을 선택적으로 나타내는 바이어스 전압이 게이트 결합 트랜지스터들(P3 및 P4)의 개개의 게이트들에 자동으로(자동-선택) 인가될 수 있다. 개시된 바이어스 전압을 인가하는 것은 입력 단자(102)에서의 전류의 레벨에 응답하는 노드(132)에서의 전압의 레벨이 그렇지 않으면 트랜지스터(P1)가 선형 영역에서 동작하게 할 수 있는 기간 동안 포화 영역에서 트랜지스터(P1)의 동작을 유지할 수 있다. 이러한 바이어스 전압은 멀티 바이어스 모드 전류 컨베이어의 인에이블된(enabled) 바이어스 모드에 응답하여 인가될 수 있다.
일반적으로, 각각의 바이어스 모드는 바이어스 전압에 의해 나타나는 전압 레벨들 및 개개의 전압 레벨들을 트리거하는 입력 전류의 다양한 상태들을 특정한다. 일부 실시예들에서, 전압 레벨들은 스위치들(S1 및 S2)을 내부 또는 외부 전압원들에 및/또는 전압 레벨들을 조정하기 위한 튜닝 회로에 결합함으로써 전류 컨베이어에서 내부적으로 미리 구성될 수 있고, 이에 의해 Vbiasp, Vbiasn, VDD, 및 접지 중 원하는 하나를 공급할 수 있다. 이러한 실시예들에서, 바이어스 모드는 입력 전류의 관찰된 상태들에 기초하여 스위치들(S1 및 S2)의 상태들(온(ON)/오프(OFF))을 특정할 수 있고, 전류 컨베이어의 내부 로직은 구성된 바이어스 모드에 따라 스위치들(S1, S2)을 온 또는 오프시키기 위한 구동 신호(drive signal)를 제공할 수 있다. 바이어스 전압에 대한 다수의 전압원들이 본 명세서에서 도시되고 논의되지만, 제한 없이, 스위칭 파워 서플라이, 스위칭 레귤레이터, 또는 저-드롭아웃(low-dorpout) 선형 레귤레이터와 같은, 본 개시의 범위를 초과하지 않으면서 바이어스 전압을 공급 또는 생성하기 위해 임의의 적합한 기술 또는 아키텍처가 사용될 수 있다.
도 3a에 의해 도시된 특정한 비제한적인 실시예에서, 제1 캐스코드 전류 미러(120)의 경우에, 제1 또는 제2 전압 레벨(여기서, Vbiasp 또는 접지와 동일함)을 선택적으로 나타내는 바이어스 전압이 바이어싱 회로(302)에 의해 게이트 결합 트랜지스터들(P3 및 P4)의 개개의 게이트들에 인가될 수 있다. 유사하게, 제2 캐스코드 전류 미러(126)의 경우에, 제3 또는 제4 전압 레벨(여기서, Vbiasn 또는 VDD와 동일함)을 선택적으로 나타내는 바이어스 전압이 바이어싱 회로(304)에 의해 게이트 결합 트랜지스터들(N1 및 N2)의 개개의 게이트들에 인가될 수 있다. 별도의 회로가 도 3a의 특정 실시예에 도시되어 있지만, 다른 실시예에서 바이어싱 회로(302) 및 바이어싱 회로(304)는 개시된 전압 레벨(예를 들어, 제한 없이 Vbiasp, Vbiasn, VDD 및/또는 접지)을 제공하도록 구성된 동일한 회로일 수 있다는 것이 구체적으로 고려된다.
바이어싱 회로(302) 및 바이어싱 회로(304)는 개별적으로 제1 및 제2 전압원들(328) 및 제3 및 제4 전압원들(330)에 각각 결합하기 위한 선택 회로를 포함할 수 있다. 이러한 선택 회로는 도 3a에 의해 Vbiasp/Vbiasn용 전압원(소스는 도시되지 않음)에 결합하기 위한 스위치(S1) 및 접지/VDD에 결합하기 위한 스위치(S2)로 도시되어 있다. 개시된 바이어스 전압들은 도 3a와 관련하여 논의된 것들에 대한 추가적인 전압 레벨들을 선택적으로 나타낼 수 있고, 바이어싱 회로(302 및 304)는 게이트 결합 트랜지스터들(P3 및 P4) 및 게이트 결합 트랜지스터들(N1 및 N2)의 개개의 게이트들에 선택된 전압 레벨을 제공(예를 들어, 제한 없이 인가)하도록 배열될 수 있다. 2개 초과의 이용가능한 바이어스 전압들/전압 레벨들 및 이를 제공하기 위한 선택 회로부(circuitry)는 본 개시의 범위를 초과하지 않으며 구체적으로 고려된다.
고려되는 동작에서, 입력 전류의 진폭 (즉, Ipeak)이 임계 전류 진폭보다 작거나 또는 작을 것으로 예상되는 경우에 Vbiasp/Vbiasn을 선택하는 것이 적절할 수도 있고 (즉, 입력 전류의 제1 상태에 응답하여), 입력 전류의 진폭이 임계 전류 진폭보다 크거나 또는 클 것으로 예상되는 경우들에서 접지/VDD를 선택하는 것이 적절할 수 있다 (즉, 입력 전류의 제2 상태에 응답하여). 상기 논의된 VB 및 Vbiasp에 대한 표현을 사용하여, 큰 입력 전류(즉, 임계 전류 진폭보다 큰 전류 진폭)의 경우에 GND가 트랜지스터 P3 게이트에 대해 선택되고 (S2는 ON이고 S1은 OFF임), P3은 선형 영역에서 동작하고, 노드(132)에서의 전압 VB = 노드(136)에서의 전압이다. 트랜지스터 P3가 선형 영역에 있을 때 Ipeak*Ronp3에 대한 Ronp3의 영향이 제거되므로, 동적 인자가 제거된다. 트랜지스터(P1)는 포화 영역에서 동작한다.
작은 입력 전류(즉, 임계 전류 진폭보다 작은 전류 진폭)의 경우, VB = Vbiasp +Vsgp3+ Ipeak*Ronp3이고, 트랜지스터(P1)는 포화 영역에서 동작한다.
특히, 도 3a는 도 1의 전류 컨베이어(100)로서 구성되고 바이어싱 회로들(302/304)을 포함하는 멀티 바이어스 모드 전류 컨베이어(300)를 도시한다. 바이어싱 회로(302/304) 각각은 개개의 트랜지스터 스위치, 스위치 S1 및 스위치 S2를 포함한다. 스위치에서 수신된 인에이블 신호(enablement signal)가 디-어서트(de-assert)된 것으로부터 어서트(assert)된 것으로 변할 때(도 3에서 라벨들 "S1" 및 "S2"는 개별 스위치들 및 그들 개개의 인에이블 신호들을 지칭하는 것으로 이해될 수 있음), 스위치는 턴 "온" 되고, Vbiasp/Vbiasn 또는 접지/VDD를 게이트 결합 트랜지스터들(P3 및 P4 또는 N1 및 N2)의 개개의 게이트들에 인가할 것이다. 인에이블 신호가 어서트된 것으로부터 디-어서트된 것으로 변할 때, 스위치는 턴 "오프" 되고, Vbiasp/Vbiasn 또는 접지/VDD를 게이트 결합 트랜지스터들(P3 및 P4 또는 N1 및 N2)의 개개의 게이트들에 인가하지 않는다. 도 3의 특정 비제한적인 실시예는 본 개시를 임의의 특정 수의 인에이블 신호들 또는 스위치 구성으로 제한하도록 의도되지 않는, 바이어싱 회로들(302/304)의 개개의 활성 "하이(high)" 스위치들에 대한 개별 인에이블 신호들을 도시한다. 비제한적인 예로서, S1 및 S2 중 하나가 활성 "하이(high)" 스위치로서 구성되고, 다른 하나가 활성 "로우(low)" 스위치로서 구성되는 실시예를 포함하는 임의의 적합한 배열이 사용될 수 있고, 한 쌍의 스위치들은 동일한 인에이블 신호에 응답하여 적어도 부분적으로 인에이블(enable)/디스에이블(disable)하도록 배열되어 하나의 스위치가 온(ON)일 때 다른 스위치는 일반적으로 오프(OFF)이다.
멀티 바이어스 모드 전류 컨베이어의 일부 실시예들에서, 전압 팔로워(114)는 입력 단자(102) 및 입력 노드(104) 중 하나 이상을 포함하고, 멀티 바이어스 모드 전류 컨베이어의 일부 실시예들에서, 전압 팔로워(114)는 입력 단자(102) 및 입력 노드(104) 중 하나 이상을 포함하지 않는다.
상기에서 논의된 바와 같이, 전류 컨베이어(300)와 같은 개시된 전류 컨베이어들은, 제한 없이, 특정 이득으로 제한되지 않는다. 비제한적인 예들로서, 개시된 전류 컨베이어들은 단위 (즉, 이득 = 1), 배수(multiple) (즉, 이득 > 1), 또는 분수(fractional) (즉, 이득 < 1)를 위해 구성될 수 있다.
도 3b는 하나 이상의 실시예들에 따른 바이어싱 회로(302)의 특정 예의 블록도이다. 전술한 바와 같이, 바이어싱 회로(304)에 대해 유사한 회로가 제공될 수 있거나, 바이어싱 회로(302)는 바이어싱 회로(302) 및 바이어싱 회로(304) 둘 모두의 기능을 제공할 수 있다. 바이어싱 회로(302)는 측정 회로(306), 제어 로직(308) 및 스위칭 회로(310)를 포함한다. 바이어싱 회로(302)는 (예를 들어, 제한 없이, 프로세스(700)와 관련하여 논의된 바와 같이) 이용가능한 전압 레벨들을 튜닝하도록 구성된 튜닝 회로(tuning circuit)들(여기서, 제1 튜닝 회로(324) 및 제2 튜닝 회로(326))을 옵션으로 포함할 수 있다. 측정 회로(306)는 입력 노드(104)에서 감지된 전류(316)에 응답하여 전류 측정치(318)를 생성하도록 구성된다. 일부 실시예들에서, 전류 측정치(318)는 비제한적인 예로서, 감지된 전류(316)의 레벨에 대응하는 신호 레벨을 나타내는 디지털 값 또는 신호일 수 있다. 다른 실시예들에서, 전류 측정치(318)는 감지된 전류(316)의 수량이 지정된 임계치를 초과함을 나타내는 어서트된 신호(asserted signal)(즉, 입력 전류가 제1 상태를 가짐) 또는 감지된 전류(316)의 수량이 지정된 임계치보다 작음을 나타내는 디-어서트된 신호(de-asserted signal)(즉, 입력 전류가 제2 상태를 가짐)일 수 있으며, 지정된 임계 신호는 도시되지 않는다.
제어 로직(308)은 전류 측정치(318)에 응답하여 제어 신호, 스위치 제어(320) 및 제어 로직(308)을 구성하는, 제어 신호, 바이어스 모드(322)를 생성하도록 구성될 수 있다. 비제한적인 예로서, 바이어스 모드(322)는 제어 레지스터(미도시)에 의해 제공될 수 있다. 다른 비제한적인 예로서, 바이어스 모드(322)는 원하는 바이어스 모드와 연관된 다수의 제어 로직들 중 하나를 인에이블하는 인에이블 신호일 수 있다. 스위칭 회로(310)는 제어 신호, 스위치 제어(320)에 응답하여 (옵션으로 제1 튜닝 회로(324) 또는 제2 튜닝 회로(326)에 의해 튜닝되는) 이용가능한 바이어스 전압 레벨들(314) 중 하나를 선택하고, 선택된 전압 레벨을 나타내는 바이어스 전압(312)을 제공하도록 구성될 수 있다. 일 실시예에서, 스위칭 회로(310)는 바이어스 전압(312)으로서 원하는 바이어싱 전압 레벨들의 수를 선택적으로 제공하기 위해, 필요에 따라, 1 내지 N개의 스위치들을 포함할 수 있다.
도 4는 하나 이상의 실시예들에 따른 멀티 바이어스 모드 전류 컨베이어를 동작시키기 위한 프로세스(400)를 도시하는 흐름도이다.
동작(402)에서, 프로세스(400)는 옵션으로 멀티 바이어스 모드 전류 컨베이어의 바이어스 모드를 구성한다. 프로세스(400)가 시작될 때 바이어스 모드가 이미 구성될 수 있다는 점에서 구성은 옵션이다.
동작(404)에서, 프로세스(400)는 멀티 바이어스 모드 전류 컨베이어의 입력 전류와 임계치 사이의 관계를 관찰한다.
동작(406)에서, 프로세스(400)는 (예를 들어, 노드들(136 또는 140)에서) 멀티 바이어스 전류 컨베이어로의 입력 전류의 상태를 관찰한다. 제1 관찰된 상태는 입력 전류와 임계치(예를 들어, 제한 없이 임계치보다 큼) 사이의 제1 관계에 대응한다. 제2 관찰된 상태는 입력 전류와 임계치(예를 들어, 제한 없이 임계치보다 작음) 사이의 제2 관계에 대응한다.
동작(408)에서, 프로세스(400)는 멀티 바이어스 모드 전류 컨베이어에 바이어스 전압을 제공한다. 바이어스 전압은 제1 또는 제2 전압 레벨을 선택적으로 나타낼 수 있다. 바이어스 전압은 캐스코드 전류 미러의 캐스코드 스테이지의 게이트 결합 트랜지스터들의 개개의 게이트들에 제공될 수 있다. 전압 레벨은 입력 전류의 관찰된 제1 상태에 적어도 부분적으로 응답하는 제1 전압 레벨 및 입력 전류의 관찰된 제2 상태에 적어도 부분적으로 응답하는 제2 전압 레벨일 수 있다. 도 3b와 관련하여 표시된 바와 같이, 프로세스(400)는 바이어스 전압에 대한 제1 또는 제2 전압 레벨과 관련하여 예시되지만, 이는 임의의 방식으로 제한하는 것으로 의도되지 않으며, 본 개시의 범위를 초과하지 않으면서, 입력 전류의 적절한 개개의 상태들을 갖는, 바이어스 전압에 대한 N개의 전압 레벨들이 제공될 수 있다.
도 5는 하나 이상의 실시예들에 따른 다수의 선택가능한 바이어스 모드들을 갖는 전류 컨베이어(예를 들어, 도 5에 의해 도시된 멀티 바이어스 모드 선택가능 전류 컨베이어(502))의 바이어스 모드를 구성하기 위한 시스템(500)을 도시하는 블록도이다. 시스템(500)에서, 멀티 바이어스 모드 선택가능 전류 컨베이어(502)는 바이어스 모드 구성 로직(504)에 의해 제공되는 제어 신호, 구성 신호(506)에 적어도 부분적으로 응답하여 하나 이상의 내부 바이어스 모드를 구성(예를 들어, 제한 없이, 프로그래밍, 캘리브레이션, 튜닝, 또는 인에이블)한다.
시스템(500)에 의해 수행되는 고려되는 구성 동작 동안, 바이어스 모드 구성 로직(504)은 멀티 바이어스 모드 선택가능 전류 컨베이어(502)의 입력 전류(512) 및 출력 전류(514)를 관찰한다. 바이어스 모드 구성 로직(504)은 관찰된 입력 전류(508)와 관찰된 출력 전류(510)를 비교하여 멀티 바이어스 모드 선택가능 전류 컨베이어(502)가 특정 임계치들 내에서 동작하는지를 결정한다. 바이어스 모드 선택가능 전류 컨베이어(502)가 특정 임계치들 내에서 동작하지 않았다고 바이어스 모드 구성 로직(504)이 결정하면, 바이어스 모드 구성 로직(504)은, 제한 없이, 예를 들어, 이전의 바이어스 모드와 상이한 이용 가능한 바이어스 모드, 바이어스 모드와 연관된 전압 레벨들의 튜닝, 바이어스 모드를 선택하는 것과 연관된 전류 임계치들의 튜닝, 또는 스위치들 (S1 또는 S2)을 턴 온 또는 턴 오프하는 것을 표시하도록 구성 신호(506)를 구성한다.
비제한적인 예들로서, 바이어스 모드 구성 로직(504)은 멀티 바이어스 모드 전류 컨베이어의 엘리먼트일 수도 있거나, 멀티 바이어스 모드 전류 컨베이어를 포함하는 전자 시스템의 엘리먼트일 수도 있거나, 멀티 바이어스 모드 전류 컨베이어를 포함하는 칩의 하부 로직 회로부의 엘리먼트일 수도 있거나, 또는 멀티 바이어스 모드 전류 컨베이어를 캘리브레이션하기 위해 전체적으로 또는 부분적으로 사용되는 테스트 또는 구성 툴의 엘리먼트일 수 있다.
상기에서 논의된 바와 같이, 입력 전류가 클 때, 즉 전류 진폭 임계치보다 클 때, 게이트 결합 트랜지스터들(P1 및 P2) 중 어느 하나가 선형 영역에서 동작하면, 트랜지스터(P2)에서 미러링되고 보다 일반적으로 입력 단자(102)로부터 출력 단자(106)로 미러링된 전류는, 제한 없이, 예를 들어, 온도 및 프로세스 변동들에 의해 크게 영향을 받을 수 있다. 이러한 영향들은 부정확한 전류 복사 및 전하 손실을 초래할 수 있고, 종종 그렇게 된다. 또한, 전류 진폭이 작고(즉, Ipeak가 전류 진폭 임계치보다 작다면) 게이트 결합 트랜지스터들 (P1 및 P2)가 포화 영역에 있지만 실질적으로 동일한 Vds를 갖지 않을 때, Vdsp1 및 Vdsp2의 차이로 인해 입력 단자(102)로부터 출력 단자(106)로의 부정확한 전류 미러링이 존재할 수 있다. 이러한 부정확한 전류 미러링은 전하 손실을 유발할 수 있다.
하나 이상의 실시예들에서, 전하 손실과 같은 부정확한 전류 미러링의 표시들은, 제한 없이, (예를 들어, 제한 없이, 특정 임계치들 내에서) 멀티 바이어스 모드 전류 컨베이어의 동작을 평가하는데 사용될 수 있다. 예를 들어, 출력 전류(514)가 입력 전류(512)보다 큰 것에 적어도 부분적으로 응답하여 전하 손실이 검출될 수 있고, 검출된 전하 손실에 적어도 부분적으로 응답하여 부정확한 전류 미러링이 검출될 수 있다.
도 6은 하나 이상의 실시예들에 따른 멀티 바이어스 모드 전류 컨베이어 및 이의 바이어스 모드들을 구성하기 위한 프로세스(600)를 도시하는 흐름도이다.
동작(602)에서, 프로세스(600)는 복수의 바이어스 모드들에 따라 (제한 없이, 멀티 바이어스 모드 전류 컨베이어(300)와 같은) 멀티 바이어스 모드 전류 컨베이어를 동작시키는 것을 포함하는 캘리브레이션 프로세스(calibration process)를 수행한다. 비제한적인 예로서, 캘리브레이션 프로세스는, 이용가능한 바이어스 모드들 중 하나 이상을 사용하여, 멀티 바이어스 모드 전류 컨베이어가 다양한 실제 또는 인공적으로 유도된 자극 (예를 들어, 제한 없이, 간섭, 잡음, 및 온도들)의 영향 하에서 동작하는 기간일 수 있다. 멀티 바이어스 모드 전류 컨베이어 및 이의 개별 트랜지스터들이 모니터링되고 측정될 수 있고, 성능 표시자들이 획득될 수 있다.
동작(604)에서, 프로세스(600)는 캘리브레이션 프로세스와 연관된 멀티 바이어스 모드 전류 컨베이어의 성능의 제1 평가(즉, 제1 평가)를 수행한다. 비제한적인 예로서, 프로세스(600)는, 적어도 부분적으로 성능 표시자들에 응답하여, 동작(602)에서 사용되는 각각의 바이어스 모드가 특정된 임계치들 내의 멀티 바이어스 모드 전류 컨베이어의 동작과 연관되는 정도를 관찰할 수 있다.
동작(606)에서, 프로세스(600)는 제1 평가에 적어도 부분적으로 응답하여 복수의 바이어스 모드들 중 하나의 바이어스 모드를 선택한다. 프로세스(600)에 의해 선택된 바이어스 모드는 특정된 임계치들 내에서 멀티 바이어스 모드 전류 컨베이어의 동작과 가장 밀접하게 연관되는 것으로 관찰된 바이어스 모드일 수 있다.
동작(608)에서, 프로세스(600)는 동작(606)에서 인에이블된 바이어스 모드에 따라 동작하도록 멀티 바이어스 모드 전류 컨베이어를 구성한다.
동작(610)에서, 프로세스(600)는 멀티 바이어스 모드 전류 컨베이어의 성능의 제2 평가(즉, 제2 평가들)를 수행하고, 이 경우 동작(606)에서 선택된 바이어스 모드가 인에이블된다.
동작(612)에서, 프로세스(600)는 멀티 바이어스 모드 전류 컨베이어 및/또는 선택된 바이어스 모드의 추가적인 캘리브레이션들 또는 구성들을 수행한다. 하나 이상의 실시예들에서, Vbiasp 및 Vbiasn의 전압 레벨들은 튜닝가능할 수 있고, 프로세스(600)는 더 정확한 전류 미러링을 가능하게 하기 위해 Vbiasp 및 Vbiasn의 전압 레벨들을 튜닝할 수 있다(예를 들어, Vbiasp 및 Vbiasn에 대한 전압 레벨들을 제한 없이 적절한 미러 전류비(mirror current ratio)가 획득될 때까지 튜닝한다). Vbiasp 및 Vbiasn의 전압 레벨들을 튜닝함으로써, 프로세스(600)는, 비제한적인 예로서, 프로세스 변동들 또는 잡음 효과들에 대처하기 위해 멀티 바이어스 모드 전류 컨베이어의 동작을 개선할 수 있다.
당업자는 본 개시의 범위를 초과하지 않으면서 동작들(602, 604, 606, 608, 610 또는 612)(뿐만 아니라 다른 동작들) 중 하나 이상을 포함하는 중간 프로세스들이 수행될 수 있다는 것을 이해할 것이다. 당업자는 일부 실시예들에서, 프로세스(600)가 멀티 바이어스 모드 전류 컨베이어 및/또는 바이어스 모드의 다수의 반복 캘리브레이션들 및 구성들 및 구성된/캘리브레이션된 멀티 바이어스 모드 전류 컨베이어 및/또는 바이어스 모드를 이용한 멀티 바이어스 모드 전류 컨베이어의 성능의 평가를 수행할 수 있다는 것을 이해할 것이다.
도 7은 하나 이상의 실시예들에 따른 멀티 바이어스 모드 전류 컨베이어의 성능을 평가하고 멀티 바이어스 모드 전류 컨베이어(예컨대, 제한 없이, 멀티 바이어스 모드 전류 컨베이어(300))의 바이어스 모드를 구성하기 위한 프로세스(700)를 도시하는 흐름도이다.
동작(702)에서, 프로세스(700)는 전류 컨베이어의 이용 가능한 바이어스 모드들 중 제1 바이어스 모드를 인에이블한다. 이용 가능한 바이어스 모드 중 임의의 것이 제1 바이어스 모드를 위해 선택될 수 있다.
동작(704)에서, 프로세스(700)는 제1 바이어스 모드를 사용하여 전류 컨베이어의 제1 동작 동안 전류 컨베이어의 제1 입력 전류 및 제1 출력 전류를 관찰한다.
동작(706)에서, 프로세스(700)는 전류 컨베이어의 제1 동작과 연관된 제1 성능 표시자를 관찰한다. 성능 표시자들의 비제한적인 예들은 관찰된 입력 및 출력 전류들에 응답하여 계산되는, 제한 없이 전하 미만과 같은, 부정확한 전류 미러링 (예를 들어, Iin 및 Iout은 제한 없이 원하는 이득과 상이한 이득을 나타냄)을 표시하는 계산들을 포함한다.
동작(708)에서, 프로세스(700)는 전류 컨베이어의 이용 가능한 바이어스 모드들 중 제2 바이어스 모드를 인에이블한다.
동작(710)에서, 프로세스(700)는 제2 바이어스 모드를 사용하여 전류 컨베이어의 제2 동작 동안 전류 컨베이어의 제2 입력 전류 및 제2 출력 전류를 관찰한다.
동작(712)에서, 프로세스(700)는 전류 컨베이어의 제2 동작과 연관된 제2 성능 표시자를 관찰한다.
동작(714)에서, 프로세스(700)는 관찰된 제1 및 제2 성능 표시자들에 응답하여 제1 동작 또는 제2 동작이 특정된 임계치들 내에 있다는 것을 관찰한다. 비제한적인 예로서, 임계 전류 진폭 * Ronp3으로 표현되는 전압, 및 임계 전류 진폭 * (Ronp3+Ronp1)으로 표현되는 전압 둘 모두가 포화 영역에 머무르는 P1과 연관된 특정 전압 레벨보다 작도록 임계치가 특정된다. 비제한적인 예로서, 임계치는 캐스코드 전류 미러의 캐스코드 스테이지의 CMOS 트랜지스터들이 포화 영역에서 동작하도록 특정될 수 있고, 그에 대응할 수 있다.
동작(716)에서, 프로세스(700)는 제1 바이어스 모드 또는 제2 바이어스 모드 중 하나, 보다 구체적으로, 동작(714)에 응답하여 특정된 임계치들 내에서의 동작과 연관된 바이어스 모드들 중 하나 내에서 동작하도록 전류 컨베이어를 구성한다. 개시된 멀티 바이어스 모드 전류 컨베이어들은 본 개시의 범위를 초과하지 않으면서 2개 초과의 이용가능한 바이어스 모드들을 가질 수 있다.
도 8은 본 개시의 하나 이상의 실시예에 따른 터치 시스템(800)의 기능 블록도이다.
멀티 바이어스 모드 전류 컨베이어(802)의 3개의 단자들(예를 들어, 입력 단자(102), 기준 단자(110), 및 출력 단자(106))에 대응하는 신호들 - 즉, 측정 전류(810), 기준 전압(812) 및 전달된 측정 전류(818)에 대한 신호들이 도시된다.
멀티 바이어스 모드 전류 컨베이어(802), 적분기(integrator)(804), 및 아날로그-디지털 변환기(806)는 컴퓨팅 시스템(808)의 터치 프로세싱 유닛(816)(예를 들어, 제한 없이 중앙 프로세싱 유닛(CPU) 또는 프로세서)에 대한 입력의 신호 체인의 적어도 일부를 형성한다. 비제한적인 예로서, 측정 전류(810)는 멀티 바이어스 모드 전류 컨베이어(802)의 입력에 결합된 용량성 터치 센서 노드(미도시)로부터 수신될 수 있다.
특히, 멀티 바이어스 모드 전류 컨베이어(802)는 단일 멀티 바이어스 전류 컨베이어일 수 있거나, 또는 직렬인 2개 이상의 전류 컨베이어들의 스테이지일 수 있고, 직렬인 전류 컨베이어들 중 일부 또는 전부는 멀티 바이어스 모드 전류 컨베이어이다.
터치 시스템(800)의 기동 동안, 자가 캘리브레이션 스캔은 하나 이상의 테스트 스캔(예를 들어, 터치 시스템(800)에 결합된 터치 센서의 측정들)을 수행하는 것을 포함하는 터치 프로세싱 유닛(816)에 의해 수행될 수 있다. 이들 테스트 스캔 중에서, 제1 테스트 스캔은 제1 바이어스 모드를 사용하도록 구성될 수 있고 제2 테스트 스캔은 제2 바이어스 모드를 사용하도록 구성될 수 있다. 달리 말하면, 테스트 스캔들을 수행하는 동안, 제1 바이어스 모드는 제1 테스트 스캔 동안 멀티 바이어스 모드 전류 컨베이어(802)에서 선택 로직(814)에 의해 인에이블될 수 있고, 제2 바이어스 모드는 제2 테스트 스캔을 수행하는 동안 멀티 바이어스 모드 전류 컨베이어(802)에서 선택 로직(814)에 의해 인에이블될 수 있다.
선택 로직(814)은 아날로그-디지털 변환기(806)로부터 수신된 디지털 측정 신호들(820)을 프로세싱하고, 상이한 바이어스 모드들을 사용하여 테스트 스캔들을 수행한 결과들을 비교하고, 최상의 성능 표시자들을 갖는 테스트 스캔을 식별하고, 터치 시스템(800)의 정상 동작을 위해(즉, 터치 감지 동안 사용하기 위해) 대응하는 바이어스 모드를 인에이블하도록 구성될 수 있다.
추가적인 캘리브레이션을 수행하는 것은 본 개시의 범위를 초과하지 않는다. 비제한적인 예로서, 입력 측정 전류 조건들은 변할 수 있고(예를 들어, 터치 센서는 제한 없이 글러브형(gloved) 손가락 또는 습식 환경과 함께 사용될 수 있음), 따라서 자가 캘리브레이션 스캔은 바이어스 모드 대 디지털 측정 신호들(820)을 자동 선택하기 위해 주기적으로 실행될 수 있다.
다양한 실시예들에서, 터치 시스템(800), 컴퓨팅 시스템(808), 및 터치 프로세싱 유닛(816) 중 임의의 것은 마이크로제어기 시스템으로서 구현될 수 있다. 다양한 실시예들에서, 컴퓨팅 시스템(808) 또는 터치 프로세싱 유닛(816)은 터치 감지 시스템의 터치 제어기에 의해 구현될 수 있다.
도 9는, 일부 실시예들에서, 본 명세서에 개시된 다양한 기능들, 동작들, 거동들, 프로세스들, 및/또는 방법들을 구현하는 데 사용될 수 있는 회로부(900)의 블록도이다. 회로부(900)는, 제한 없이, 데이터 저장 디바이스들(때때로 본 명세서에서 "저장소(904)"로 지칭됨)과 같은 하나 이상의 장치들에 동작가능하게 결합된 하나 이상의 프로세서들(902)(때때로 본 명세서에서 "프로세서들(902)"로 지칭됨)을 포함한다. 저장소(904)는 저장된(예를 들어, 컴퓨터 판독 가능 메모리 상에 저장된) 기계 실행가능 코드(906)를 포함하고, 프로세서들(902)은 로직 회로부(908)를 포함한다. 기계 실행가능 코드(906)는 로직 회로부(908)에 의해 구현(예를 들어, 수행)될 수 있는 기능 엘리먼트들을 설명하는 정보를 포함한다. 로직 회로부(908)는 기계 실행가능 코드(906)에 의해 설명된 기능 엘리먼트들을 구현(예를 들어, 수행)하도록 적응된다. 회로부(900)는, 기계 실행가능 코드(906)에 의해 설명된 기능 엘리먼트들을 실행할 때, 본 명세서에 개시된 기능 엘리먼트들을 수행하도록 구성된 특수 목적 하드웨어로서 간주되어야 한다. 일부 실시예들에서, 프로세서들(902)은 기계 실행가능 코드(906)에 의해 설명된 기능 엘리먼트들을 순차적으로, 동시에(예를 들어, 하나 이상의 상이한 하드웨어 플랫폼들 상에서), 또는 하나 이상의 병렬 프로세스 스트림들에서 수행하도록 구성될 수 있다.
프로세서들(902)의 로직 회로부(908)에 의해 구현될 때, 기계 실행가능 코드(906)는 본 명세서에 개시된 실시예들의 동작들을 수행하도록 프로세서들(902)을 적응시키도록 구성된다. 예를 들어, 기계 실행가능 코드(906)는 프로세스(400), 프로세스(600) 및 프로세스(700)의 적어도 일부 또는 전부를 수행하도록 프로세서들(902)을 적응시키도록 구성될 수 있다. 다른 예로서, 기계 실행가능 코드(906)는 바이어싱 회로들(302/304), 전류 미러들(122/130), 캐스코드 스테이지들(124/128) 및 전압 팔로워(114) 중 하나 이상을 포함하는 멀티 바이어스 모드 전류 컨베이어(300)를 참조하여 논의된 동작들의 적어도 일부 또는 전부를 수행하도록 프로세서들(902)을 적응시키도록 구성될 수 있다. 다른 예로서, 기계 실행가능 코드(906)는 측정 회로(306), 제어 로직(308), 스위칭 회로(310), 제1 튜닝 회로(324), 및 제2 튜닝 회로(326)를 참조하여 논의된 동작들의 적어도 일부 또는 전부를 수행하도록 프로세서들(902)을 적응시키도록 구성될 수 있다. 또 다른 예로서, 기계 실행가능 코드(906)는 멀티 바이어스 모드 선택가능 전류 컨베이어(502) 및 바이어스 모드 구성 로직(504)을 참조하여 논의된 동작들의 적어도 일부 또는 전부를 수행하도록 프로세서들(902)을 적응시키도록 구성될 수 있다. 또 다른 예로서, 기계 실행가능 코드(906)는 멀티 바이어스 모드 전류 컨베이어(802), 적분기(804), 아날로그-디지털 변환기(806), 및 선택 로직(814) 및 터치 프로세싱 유닛(816)을 포함하는 컴퓨팅 시스템(808)을 참조하여 논의된 동작들의 적어도 일부 또는 전부를 수행하도록 프로세서들(902)을 적응시키도록 구성될 수 있다.
특정한, 비제한적인 예로서, 컴퓨터 판독 가능 명령들은, 본 명세서에서 논의된 바와 같이, 멀티 바이어스 모드 전류 컨베이어의 성능의 평가를 수행하고, 평가에 응답하여 바이어스 모드를 선택하고, 그리고 멀티 바이어스 모드 전류 컨베이어의 성능의 추가적인 평가들 및 멀티 바이어스 모드 전류 컨베이어의 추가적인 구성들 및 캘리브레이션들을 수행하도록 프로세서들(902)에 명령하도록 구성될 수 있다.
프로세서들(902)은 범용 프로세서, 특수 목적 프로세서, 중앙 프로세싱 유닛 (CPU), 마이크로제어기, 프로그램가능 로직 제어기 (PLC), 디지털 신호 프로세서 (DSP), 주문형 집적 회로 (ASIC), 필드 프로그램가능 게이트 어레이 (FPGA) 또는 다른 프로그램가능 로직 디바이스, 이산 게이트 또는 트랜지스터 로직, 이산 하드웨어 컴포넌트들, 다른 프로그램가능 디바이스, 또는 본원에 개시된 기능들을 수행하도록 설계된 이들의 임의의 조합을 포함할 수 있다. 프로세서를 포함하는 범용 컴퓨터는 특수 목적 컴퓨터로 간주되는 반면, 범용 컴퓨터는 본 개시의 실시예와 관련된 컴퓨팅 명령어(예: 소프트웨어 코드)를 실행하도록 구성된다. 범용 프로세서(본 명세서에서 호스트 프로세서 또는 단순히 호스트로도 지칭될 수 있음)는 마이크로프로세서일 수 있지만, 대안으로, 프로세서들(902)은 임의의 종래의 프로세서, 제어기, 마이크로제어기, 또는 상태 기계를 포함할 수 있다는 것에 유의한다. 프로세서들(902)은 또한 DSP와 마이크로프로세서의 조합, 복수의 마이크로프로세서들, DSP 코어와 결합된 하나 이상의 마이크로프로세서들, 또는 임의의 다른 이러한 구성과 같은 컴퓨팅 디바이스들의 조합으로서 구현될 수 있다.
일부 실시예들에서, 저장소(904)는 휘발성 데이터 저장소(예를 들어, 랜덤 액세스 메모리(RAM)), 비휘발성 데이터 저장소(예를 들어, 제한 없이, 플래시 메모리, 하드 디스크 드라이브, 솔리드 스테이트 드라이브, 소거가능 프로그램가능 판독 전용 메모리(EPROM))를 포함한다. 일부 실시예들에서, 프로세서들(902) 및 저장소(904)는 단일 디바이스(예를 들어, 제한 없이, 반도체 디바이스 제품, 시스템 온 칩(SOC))로 구현될 수 있다. 일부 실시예들에서, 프로세서들(902) 및 저장소(904)는 별개의 디바이스들로 구현될 수 있다.
일부 실시예들에서, 기계 실행가능 코드(906)는 컴퓨터 판독 가능 명령들(예를 들어, 소프트웨어 코드, 펌웨어 코드)을 포함할 수 있다. 비제한적인 예로서, 컴퓨터 판독 가능 명령들은 저장소(904)에 의해 저장되고, 프로세서들(902)에 의해 직접 액세스되며, 적어도 로직 회로부(908)를 사용하여 프로세서들(902)에 의해 실행될 수 있다. 또한, 비제한적인 예로서, 컴퓨터 판독 가능 명령들은 저장소(904) 상에 저장되고, 실행을 위해 메모리 디바이스(도시되지 않음)로 송신되며, 적어도 로직 회로부(908)를 사용하여 프로세서들(902)에 의해 실행될 수 있다. 따라서, 일부 실시예들에서, 로직 회로부(908)는 전기적으로 구성 가능한 로직 회로부(908)를 포함한다.
일부 실시예들에서, 기계 실행가능 코드(906)는 기능 엘리먼트들을 수행하기 위해 로직 회로부(908)에서 구현될 하드웨어(예를 들어, 회로부)를 설명할 수 있다. 이러한 하드웨어는 로우 레벨 트랜지스터 레이아웃으로부터 하이 레벨 설명 언어까지, 다양한 추상 레벨 중 임의의 레벨에서 설명될 수 있다. 고레벨 추상화에서는 HDL(Hardware Description Language) 예컨대, IEEE (Institute of Electrical and Electronics Engineers) 표준 HDL(Hardware Description Language)이 제한 없이 사용될 수 있다. 비제한적인 예로서, Verilog™, Syste㎷erilog™ 또는 VLSI(very large scale integration) 하드웨어 설명 언어(VHDL™)가 사용될 수 있다.
HDL 설명은 원하는 대로 추상의 많은 다른 레벨 중 임의의 레벨에서의 설명으로 변환될 수 있다. 비제한적인 예로서, 하이 레벨 설명은 레지스터 전송 언어(RTL: register-transfer language), 게이트 레벨(GL: gate-level) 설명, 레이아웃 레벨 설명, 또는 마스크 레벨 설명과 같은 논리 레벨 설명으로 변환될 수 있다. 비제한적인 예로서, 로직 회로부(908)의 하드웨어 로직 회로들(예를 들어, 제한 없이, 게이트들, 플립-플롭들, 레지스터들)에 의해 수행될 마이크로 동작들은 RTL로 설명될 수 있고, 그런 다음 합성 툴에 의해 GL 설명으로 변환될 수 있고, GL 설명(description)은 배치 및 라우팅 툴에 의해 프로그램가능 로직 디바이스, 이산 게이트 또는 트랜지스터 로직, 이산 하드웨어 컴포넌트들, 또는 이들의 조합들의 집적 회로의 물리적 레이아웃에 대응하는 레이아웃-레벨 설명으로 변환될 수 있다. 따라서, 일부 실시예들에서, 기계 실행가능 코드(906)는 HDL, RTL, GL 설명, 마스크 레벨 설명, 다른 하드웨어 설명, 또는 이들의 임의의 조합을 포함할 수 있다.
기계 실행가능 코드(906)가 (임의의 추상화 레벨에서) 하드웨어 설명을 포함하는 실시예들에서, 시스템(도시되지 않았지만, 저장소(904)를 포함함)은 기계 실행가능 코드(906)에 의해 설명된 하드웨어 설명을 구현하도록 구성될 수 있다. 비제한적인 예로서, 프로세서들(902)은 프로그래밍가능 로직 디바이스(예를 들어, FPGA 또는 PLC)를 포함할 수 있고, 로직 회로부(908)는 하드웨어 설명에 대응하는 회로부를 로직 회로부(908)에 구현하도록 전기적으로 제어될 수 있다. 또한, 비제한적인 예로서, 논리 회로부(908)는 기계 실행가능 코드(906)의 하드웨어 설명에 따라 제작 시스템(도시되지 않았으나, 저장소(904)를 포함함)에 의해 제작된 하드 와이어드 논리회로를 포함할 수 있다.
기계 실행가능 코드(906)가 컴퓨터-판독 가능 명령들 또는 하드웨어 설명을 포함하는지 여부에 관계없이, 로직 회로부(908)는 기계 실행가능 코드(906)의 기능 엘리먼트들을 구현할 때 기계 실행가능 코드(906)에 의해 설명되는 기능 엘리먼트들을 수행하도록 적응된다. 하드웨어 설명이 기능 요소를 직접 설명하지 않을 수 있지만, 하드웨어 설명은 하드웨어 설명에 의해 설명되는 하드웨어 요소가 수행할 수 있는 기능 요소를 간접적으로 설명한다는 것에 유의한다.
본 개시에서 사용된 바와 같이, 복수의 요소들과 관련한 용어 "조합"은 모든 요소들의 조합, 또는 요소들 중 일부의 요소들의 다양한 상이한 하위조합들 중 임의의 것을 포함할 수 있다. 예를 들어, "A, B, C, D, 또는 이들의 조합"이라는 문구는 A, B, C, 또는 D 중 임의의 하나; A, B, C 및 D 각각의 조합; 및 A, B 및 C와 같은 A, B, C 또는 D의 임의의 서브 조합 A, B 및 D; A, C 및 D; B, C 및 D; A 및 B; A 및 C; A 및 D; B 및 C; B 및 D; 또는 C 및 D와 같은, A, B, C 또는 D의 임의의 하위 조합을 지칭할 수 있다.
본 개시에서 그리고 특히 첨부된 청구항(예컨대, 제한 없이, 첨부된 청구항의 본문)에서 사용되는 용어는 일반적으로 "개방형" 용어로서 의도된다(예컨대, 제한 없이, 용어 "포함하는"은 "~를 포함하지만, 이로 제한되지 않는"으로 해석되어야 하고, 용어 "갖는"은 "적어도 ~를 갖는"으로 해석되어야 하고, 용어 "포함하다"는 "~를 포함하지만, 이로 제한되지 않는다"로 해석되어야 한다). 본원에 사용된 바와 같이, "각각"이라는 용어는 일부 또는 전체를 의미한다. 본원에 사용된 바와 같이, "각각 및 모든"이라는 용어는 전체를 의미한다.
또한, 도입된 청구항 열거의 특정 수가 의도되는 경우, 그러한 의도는 그 청구항에 명확하게 열거될 것이며, 그러한 열거의 부재 시에 그러한 의도는 존재하지 않는다. 예를 들어, 이해를 돕기 위해, 하기의 첨부된 청구항들은 청구항 열거를 도입하기 위해 "적어도 하나" 및 "하나 이상"이라는 도입 문구의 사용을 포함할 수 있다. 그러나, 이러한 문구들의 사용은, 동일한 청구항이 소개 문구들 "하나 이상" 또는 "적어도 하나" 및 "a" 또는 "an"과 같은 부정관사들을 포함할 때에도, 부정관사들 "a" 또는 "an"에 의한 청구 인용의 도입이 이러한 도입된 청구 인용을 포함하는 임의의 특정 청구항을 단지 하나의 이러한 인용을 포함하는 실시예들로 제한한다는 것을 암시하는 것으로 해석되어서는 안 된다(예를 들어, "a" 및/또는 "an"은 제한 없이 "적어도 하나" 또는 "하나 이상"을 의미하는 것으로 해석되어야 함); 이는 청구항 기재를 소개하는 데 사용되는 정관사의 사용에 대해 적용된다.
또한, 도입된 청구항 열거 중 특정 수가 명시적으로 열거될지라도, 당업자는 그러한 열거가 적어도 열거된 수를 의미하는 것으로 해석되어야 한다는 것을 인식할 것이다(예를 들어, 다른 수식어가 없는, "2개의 열거"의 꾸밈이 없는 열거는 적어도 2개의 열거 또는 2개 이상의 열거를 의미하지만, 이들로 국한되지는 않음). 더욱이, "A, B 및 C 중 적어도 하나 등" 또는 "A, B 및 C 중 하나 이상 등"과 유사한 규약이 사용되는 그러한 경우에, 일반적으로 그러한 구성은 A 단독, B 단독, C 단독, A 및 B 함께, A 및 C 함께, B 및 C 함께, 또는 A, B 및 C 함께 등을 포함하는 것으로 의도된다.
또한, 설명에서든, 청구항에서든, 또는 도면에서든, 2개 이상의 대안적인 용어를 제시하는 임의의 이접 단어 또는 문구는 용어들 중 하나, 용어들 중 어느 하나, 또는 둘 모두의 용어를 포함하는 가능성을 고려하는 것으로 이해되어야 한다. 예를 들어, 문구 "A 또는 B"는 "A" 또는 "B" 또는 "A 및 B"의 가능성을 포함하는 것으로 이해되어야 한다.
본 개시의 추가의 비제한적인 실시예들은 다음을 포함한다:
실시예 1: 전류 컨베이어(current conveyor)로서 배열된 제1 캐스코드 전류 미러(cascoded current mirror) 및 제2 캐스코드 전류 미러; 및 바이어싱 회로(biasing circuit)로서, 제1 전압 레벨 또는 제2 전압 레벨을 선택적으로 나타내는 바이어스 전압을 상기 제1 캐스코드 전류 미러 또는 상기 제2 캐스코드 전류 미러 중 적어도 하나에 제공하도록 배열된, 상기 바이어싱 회로를 포함하는, 장치.
실시예 2: 실시예 1에 따른 장치로서, 상기 바이어싱 회로는 : 상기 전류 컨베이어의 입력 전류의 제1 상태에 적어도 부분적으로 응답하여 제1 전압 레벨을 나타내는 상기 바이어스 전압을 제공하고; 그리고 상기 전류 컨베이어의 상기 입력 전류의 제2 상태에 적어도 부분적으로 응답하여 제2 전압 레벨을 나타내는 상기 바이어스 전압을 제공하도록 배열된, 장치.
실시예 3: 실시예 1 및 실시예 2 중 어느 한 실시예에 따른 장치로서, 상기 입력 전류의 제1 상태는 상기 입력 전류와 임계치 사이의 제1 관계에 대응하고, 상기 입력 전류의 제2 상태는 상기 입력 전류와 상기 임계치 사이의 제2 관계에 대응하는, 장치.
실시예 4: 실시예 1 내지 실시예 3 중 어느 한 실시예에 따른 장치로서, 상기 제1 캐스코드 전류 미러 및 상기 제2 캐스코드 전류 미러 각각은: 개개의 전류 미러 및 개개의 캐스코드 스테이지를 포함하는, 장치.
실시예 5: 실시예 1 내지 실시예 4 중 어느 하나에 따른 장치로서, 상기 바이어싱 회로는 상기 제1 캐스코드 전류 미러 또는 상기 제2 캐스코드 전류 미러의 개개의 캐스코드 스테이지에 상기 바이어스 전압을 제공하도록 배열된, 장치.
실시예 6: 실시예 1 내지 실시예 5 중 어느 한 실시예에 따른 장치로서, 상기 제1 캐스코드 전류 미러는 : 제1 전류 미러의 제1 및 제2 게이트 결합(gate-coupled) 트랜지스터들; 및 제1 캐스코드 스테이지의 제3 및 제4 게이트 결합 트랜지스터들을 포함하고, 상기 바이어싱 회로는 상기 제1 캐스코드 스테이지의 상기 제3 및 제4 게이트 결합 트랜지스터들의 개개의 게이트들을 제1 전압원 및 제2 전압원에 교대로 결합 또는 결합 해제(decouple)하도록 배열된 스위치들을 포함하는, 장치.
실시예 7: 실시예 1 내지 실시예 6 중 어느 한 실시예에 따른 장치로서, 상기 제1 전류 미러의 상기 제1 및 제2 게이트 결합 트랜지스터들의 개개의 게이트들은 상기 전류 컨베이어의 입력 단자로서 상기 전류 컨베이어의 동일한 측면에 배열된 상기 제1 캐스코드 스테이지의 상기 제 3 및 제 4 게이트 결합 트랜지스터들 중 하나의 드레인에 결합되는, 장치.
실시예 8: 실시예 1 내지 실시예 7 중 어느 한 실시예에 따른 장치로서, 상기 제2 캐스코드 전류 미러는 : 제2 전류 미러의 제1 및 제2 게이트 결합 트랜지스터들; 및 제2 캐스코드 스테이지의 제3 및 제4 게이트 결합 트랜지스터들을 포함하고, 상기 바이어싱 회로는 상기 제2 캐스코드 스테이지의 상기 제3 및 제4 게이트 결합 트랜지스터들의 개개의 게이트들을 제3 전압원 및 제4 전압원에 교대로 결합 또는 결합 해제하도록 배열된 스위치들을 포함하는, 장치.
실시예 9: 실시예 1 내지 실시예 8 중 어느 한 실시예에 따른 장치로서, 상기 제2 전류 미러의 상기 제1 및 제2 게이트 결합 트랜지스터들의 개개의 게이트들은 상기 전류 컨베이어의 입력 단자로서 상기 전류 컨베이어의 동일한 측면에 배열된 상기 제2 캐스코드 스테이지의 상기 제 3 및 제 4 게이트 결합 트랜지스터들 중 하나의 드레인에 결합되는, 장치.
실시예 10: 실시예 1 내지 실시예 9 중 어느 하나에 따른 장치로서, 전압 팔로워(voltage follower)로서, 상기 전압 팔로워의 기준 단자에서의 전압을 상기 전류 컨베이어의 입력 단자에 인가하도록 배열된 상기 전압 팔로워를 포함하는, 장치.
실시예 11: 실시예 1 내지 실시예 10 중 어느 한 실시예에 따른 장치로서, 상기 제1 캐스코드 전류 미러 및 상기 제2 캐스코드 전류 미러 중 하나는 P-채널 트랜지스터 캐스코드 전류 미러로서 구성되고, 상기 제1 캐스코드 전류 미러 및 상기 제2 캐스코드 전류 미러 중 다른 하나는 N-채널 트랜지스터 캐스코드 전류 미러로서 구성되는, 장치.
실시예 12: 실시예 1 내지 실시예 11 중 어느 한 실시예에 따른 장치로서, 상기 P-채널 트랜지스터 캐스코드 전류 미러 및 상기 N-채널 트랜지스터 캐스코드 전류 미러는 상보적 및 정류적(commutating) 방식으로 미러링된 전류를 상기 전류 컨베이어의 출력 단자에 교대로 제공하도록 개별적으로 배열된, 장치.
실시예 13: 방법으로서, 전류 컨베이어의 입력 전류의 상태를 관찰하는 단계; 및 상기 입력 전류의 상태에 적어도 부분적으로 응답하여 제1 전압 레벨 또는 제2 전압 레벨을 선택적으로 나타내는 바이어스 전압을 상기 전류 컨베이어에 제공하는 단계를 포함하는, 방법.
실시예 14: 실시예 13에 따른 방법으로서, 상기 전류 컨베이어의 상기 입력 전류의 상태를 관찰하는 단계는 : 상기 입력 전류와 임계치 사이의 관계를 관찰하는 단계; 및 상기 입력 전류와 상기 임계치 사이의 관계에 응답하여 상기 전류 컨베이어의 상기 입력 전류의 상태를 관찰하는 단계를 포함하는, 방법.
실시예 15: 실시예 13 및 실시예 14 중 어느 한 실시예에 따른 방법으로서, 상기 입력 전류와 상기 임계치 사이의 관계에 응답하여 상기 전류 컨베이어의 상기 입력 전류의 상태를 관찰하는 단계는 : 상기 입력 전류와 상기 임계치 사이의 제1 관계에 응답하여, 선형 영역에서 동작하는 상기 전류 컨베이어의 하나 이상의 트랜지스터와 연관된 상기 입력 전류의 제1 상태를 관찰하는 단계; 또는 상기 입력 전류와 상기 임계치 사이의 제2 관계에 응답하여, 포화 영역에서 동작하는 상기 전류 컨베이어의 하나 이상의 트랜지스터와 연관된 상기 입력 전류의 제2 상태를 관찰하는 단계를 포함하는, 방법.
실시예 16: 시스템으로서, 복수의 선택가능한 바이어스 모드들에 따라 동작하도록 구성된 전류 컨베이어; 및 상기 전류 컨베이어의 성능의 평가에 적어도 부분적으로 응답하여 상기 전류 컨베이어를 구성하도록 구성된 바이어스 모드 구성 로직을 포함하는, 시스템.
실시예 17: 실시예 16에 따른 시스템으로서, 상기 바이어스 모드 구성 로직은 : 복수의 선택가능한 바이어스 모드들에 따라 상기 전류 컨베이어를 동작시키는 단계를 포함하는 캘리브레이션 프로세스 동안 상기 전류 컨베이어의 성능의 제1 평가를 수행하고; 상기 제1 평가에 적어도 부분적으로 응답하여 상기 복수의 선택가능한 바이어스 모드들 중 하나의 바이어스 모드를 선택하고; 그리고 상기 바이어스 모드에 적어도 부분적으로 응답하여 상기 전류 컨베이어의 구성을 수행하도록 구성된, 시스템.
실시예 18: 실시예 16 및 실시예 17 중 어느 한 실시예에 따른 시스템으로서, 상기 바이어스 모드 구성 로직은 : 선택된 바이어스 모드가 인에이블된 상태에서 상기 전류 컨베이어의 성능의 제2 평가를 수행하고; 상기 제2 평가에 적어도 부분적으로 응답하여 상기 전류 컨베이어 또는 상기 선택된 바이어스 모드의 추가적인 캘리브레이션들 및 구성들을 수행하도록 구성되고, 상기 전류 컨베이어의 구성은 상기 전류 컨베이어의 추가 캘리브레이션들 및 구성들에 적어도 부분적으로 응답하는, 시스템.
실시예 19: 방법으로서, 캘리브레이션 프로세스를 수행하는 단계로서, 상기 캘리브레이션 프로세스는 복수의 바이어스 모드들에 따라 멀티 바이어스 모드 전류 컨베이어를 동작시키는 단계를 포함하는, 상기 캘리브레이션 프로세스를 수행하는 단계; 상기 캘리브레이션 프로세스와 연관된 상기 멀티 바이어스 모드 전류 컨베이어의 성능을 평가하는 단계; 및 상기 멀티 바이어스 모드 전류 컨베이어의 성능 평가에 적어도 부분적으로 응답하여 상기 멀티 바이어스 모드 전류 컨베이어를 구성하는 단계를 포함하는, 방법.
실시예 20: 실시예 18 및 실시예 19에 따른 방법으로서, 상기 멀티 바이어스 모드 전류 컨베이어의 성능을 평가하는 것에 적어도 부분적으로 응답하여 상기 멀티 바이어스 모드 전류 컨베이어를 구성하는 단계는 : 특정 임계치들 내에서의 동작과 연관된 바이어스 모드에 따라 동작하도록 상기 멀티 바이어스 모드 전류 컨베이어를 구성하는 단계를 포함하는, 방법.
실시예 21: 실시예 19 및 실시예 20 중 어느 한 실시예에 따른 방법으로서, 상기 멀티 바이어스 모드 전류 컨베이어의 상기 복수의 바이어스 모드들 중 제1 바이어스 모드를 인에이블하는 단계; 상기 제1 바이어스 모드를 사용하여 상기 멀티 바이어스 모드 전류 컨베이어의 제1 동작 동안 상기 멀티 바이어스 모드 전류 컨베이어의 제1 입력 전류 및 제1 출력 전류를 관찰하는 단계; 상기 멀티 바이어스 모드 전류 컨베이어의 상기 제1 동작과 연관된 제1 성능 표시자를 관찰하는 단계; 상기 멀티 바이어스 모드 전류 컨베이어의 상기 복수의 바이어스 모드들 중 제2 바이어스 모드를 인에이블하는 단계; 상기 제2 바이어스 모드를 사용하여 상기 멀티 바이어스 모드 전류 컨베이어의 제2 동작 동안 상기 멀티 바이어스 모드 전류 컨베이어의 제2 입력 전류 및 제2 출력 전류를 관찰하는 단계; 및 상기 멀티 바이어스 모드 전류 컨베이어의 상기 제2 동작과 연관된 제2 성능 표시자를 관찰하는 단계를 포함하고, 상기 멀티 바이어스 모드 전류 컨베이어의 성능을 평가하는 단계는 상기 제1 및 제2 성능 표시자들에 적어도 부분적으로 응답하는, 방법.
실시예 22: 터치 시스템으로서, 터치 프로세싱 유닛; 상기 터치 프로세싱 유닛의 입력의 신호 경로를 따라 배열된 전류 컨베이어; 및 상기 터치 프로세싱 유닛에 의해 수행되는 테스트 스캔을 위해 상기 전류 컨베이어의 복수의 바이어스 모드 중 하나를 선택하도록 구성된 선택 로직을 포함하는, 터치 시스템.
본 개시가 소정의 예시된 실시예들과 관련하여 본 명세서에서 설명되었지만, 이 분야의 통상의 기술자는 본 발명이 그런 식으로 제한되지 않는다는 것을 인지 및 인식할 것이다. 오히려, 예시되고 설명된 실시예들에 대한 많은 추가, 삭제 및 수정이 그의 법적 등가물과 함께 이하에서 청구되는 바와 같은 본 발명의 범위로부터 벗어남이 없이 이루어질 수 있다. 또한, 하나의 실시예로부터의 특징들은 본 발명자에 의해 고려되는 바와 같은 본 발명의 범위 내에 여전히 포함되면서 다른 실시예의 특징들과 조합될 수 있다.

Claims (22)

  1. 장치로서,
    전류 컨베이어(current conveyor)로서 배열된 제1 캐스코드 전류 미러(cascoded current mirror) 및 제2 캐스코드 전류 미러; 및
    바이어싱 회로(biasing circuit)로서, 제1 전압 레벨 또는 제2 전압 레벨을 선택적으로 나타내는 바이어스 전압을 상기 제1 캐스코드 전류 미러 또는 상기 제2 캐스코드 전류 미러 중 적어도 하나에 제공하도록 배열된, 상기 바이어싱 회로를 포함하는, 장치.
  2. 제1항에 있어서, 상기 바이어싱 회로는,
    상기 전류 컨베이어의 입력 전류의 제1 상태에 적어도 부분적으로 응답하여 상기 제1 전압 레벨을 나타내는 상기 바이어스 전압을 제공하고, 그리고
    상기 전류 컨베이어의 상기 입력 전류의 제2 상태에 적어도 부분적으로 응답하여 상기 제2 전압 레벨을 나타내는 상기 바이어스 전압을 제공하도록 배열된, 장치.
  3. 제2항에 있어서, 상기 입력 전류의 제1 상태는 상기 입력 전류와 임계치 사이의 제1 관계에 대응하고, 상기 입력 전류의 제2 상태는 상기 입력 전류와 상기 임계치 사이의 제2 관계에 대응하는, 장치.
  4. 제1항에 있어서, 상기 제1 캐스코드 전류 미러 및 상기 제2 캐스코드 전류 미러 각각은, 개개의 전류 미러 및 개개의 캐스코드 스테이지를 포함하는, 장치.
  5. 제4항에 있어서, 상기 바이어싱 회로는 상기 제1 캐스코드 전류 미러 또는 상기 제2 캐스코드 전류 미러의 개개의 캐스코드 스테이지에 상기 바이어스 전압을 제공하도록 배열된, 장치.
  6. 제1항에 있어서, 상기 제1 캐스코드 전류 미러는,
    제1 전류 미러의 제1 및 제2 게이트 결합(gate-coupled) 트랜지스터들; 및
    제1 캐스코드 스테이지의 제3 및 제4 게이트 결합 트랜지스터들을 포함하고,
    상기 바이어싱 회로는 상기 제1 캐스코드 스테이지의 상기 제3 및 제4 게이트 결합 트랜지스터들의 개개의 게이트들을 제1 전압원 및 제2 전압원에 교대로 결합 또는 결합 해제(decouple)하도록 배열된 스위치들을 포함하는, 장치.
  7. 제6항에 있어서, 상기 제1 전류 미러의 상기 제1 및 제2 게이트 결합 트랜지스터들의 개개의 게이트들은 상기 전류 컨베이어의 입력 단자로서 상기 전류 컨베이어의 동일한 측면에 배열된 상기 제1 캐스코드 스테이지의 상기 제 3 및 제 4 게이트 결합 트랜지스터들 중 하나의 드레인에 결합된, 장치.
  8. 제6항에 있어서, 상기 제2 캐스코드 전류 미러는,
    제2 전류 미러의 제1 및 제2 게이트 결합 트랜지스터들; 및
    제2 캐스코드 스테이지의 제3 및 제4 게이트 결합 트랜지스터들을 포함하고,
    상기 바이어싱 회로는 상기 제2 캐스코드 스테이지의 상기 제3 및 제4 게이트 결합 트랜지스터들의 개개의 게이트들을 제3 전압원 및 제4 전압원에 교대로 결합 또는 결합 해제하도록 배열된 스위치들을 포함하는, 장치.
  9. 제8항에 있어서, 상기 제2 전류 미러의 상기 제1 및 제2 게이트 결합 트랜지스터들의 개개의 게이트들은 상기 전류 컨베이어의 입력 단자로서 상기 전류 컨베이어의 동일한 측면에 배열된 상기 제2 캐스코드 스테이지의 상기 제 3 및 제 4 게이트 결합 트랜지스터들 중 하나의 드레인에 결합되는, 장치.
  10. 제1항에 있어서, 전압 팔로워(voltage follower)로서, 상기 전압 팔로워의 기준 단자에서의 전압을 상기 전류 컨베이어의 입력 단자에 인가하도록 배열된 상기 전압 팔로워를 포함하는, 장치.
  11. 제1항에 있어서, 상기 제1 캐스코드 전류 미러 및 상기 제2 캐스코드 전류 미러 중 하나는 P-채널 트랜지스터 캐스코드 전류 미러로서 구성되고, 상기 제1 캐스코드 전류 미러 및 상기 제2 캐스코드 전류 미러 중 다른 하나는 N-채널 트랜지스터 캐스코드 전류 미러로서 구성되는, 장치.
  12. 제11항에 있어서, 상기 P-채널 트랜지스터 캐스코드 전류 미러 및 상기 N-채널 트랜지스터 캐스코드 전류 미러는 상보적 및 정류적(commutating) 방식으로 미러링된 전류를 상기 전류 컨베이어의 출력 단자에 교대로 제공하도록 개별적으로 배열된, 장치.
  13. 방법으로서,
    전류 컨베이어의 입력 전류의 상태를 관찰하는 단계; 및
    상기 입력 전류의 상태에 적어도 부분적으로 응답하여 제1 전압 레벨 또는 제2 전압 레벨을 선택적으로 나타내는 바이어스 전압을 상기 전류 컨베이어에 제공하는 단계를 포함하는, 방법.
  14. 제13항에 있어서, 상기 전류 컨베이어의 상기 입력 전류의 상태를 관찰하는 단계는,
    상기 입력 전류와 임계치 사이의 관계를 관찰하는 단계; 및
    상기 입력 전류와 상기 임계치 사이의 관계에 응답하여 상기 전류 컨베이어의 상기 입력 전류의 상태를 관찰하는 단계를 포함하는, 방법.
  15. 제14항에 있어서, 상기 입력 전류와 상기 임계치 사이의 관계에 응답하여 상기 전류 컨베이어의 상기 입력 전류의 상태를 관찰하는 단계는,
    상기 입력 전류와 상기 임계치 사이의 제1 관계에 응답하여, 선형 영역에서 동작하는 상기 전류 컨베이어의 하나 이상의 트랜지스터와 연관된 상기 입력 전류의 제1 상태를 관찰하는 단계; 또는
    상기 입력 전류와 상기 임계치 사이의 제2 관계에 응답하여, 포화 영역에서 동작하는 상기 전류 컨베이어의 하나 이상의 트랜지스터와 연관된 상기 입력 전류의 제2 상태를 관찰하는 단계를 포함하는, 방법.
  16. 시스템으로서,
    복수의 선택가능한 바이어스 모드들에 따라 동작하도록 구성된 전류 컨베이어; 및
    상기 전류 컨베이어의 성능의 평가에 적어도 부분적으로 응답하여 상기 전류 컨베이어를 구성하도록 구성된 바이어스 모드 구성 로직을 포함하는, 시스템.
  17. 제16항에 있어서, 상기 바이어스 모드 구성 로직은,
    복수의 선택가능한 바이어스 모드들에 따라 상기 전류 컨베이어를 동작시키는 단계를 포함하는 캘리브레이션 프로세스 동안 상기 전류 컨베이어의 성능의 제1 평가를 수행하고;
    상기 제1 평가에 적어도 부분적으로 응답하여 상기 복수의 선택가능한 바이어스 모드들 중 하나의 바이어스 모드를 선택하고; 그리고
    상기 바이어스 모드에 적어도 부분적으로 응답하여 상기 전류 컨베이어의 구성을 수행하도록 구성된, 시스템.
  18. 제16항에 있어서, 상기 바이어스 모드 구성 로직은,
    선택된 바이어스 모드가 인에이블된 상태에서 상기 전류 컨베이어의 성능의 제2 평가를 수행하고; 그리고
    상기 제2 평가에 적어도 부분적으로 응답하여 상기 전류 컨베이어 또는 상기 선택된 바이어스 모드의 추가적인 캘리브레이션들 및 구성들을 수행하도록 구성되고,
    상기 전류 컨베이어의 구성은 상기 전류 컨베이어의 추가 캘리브레이션들 및 구성들에 적어도 부분적으로 응답하는, 시스템.
  19. 방법으로서,
    캘리브레이션 프로세스를 수행하는 단계로서, 상기 캘리브레이션 프로세스는 복수의 바이어스 모드들에 따라 멀티 바이어스 모드 전류 컨베이어를 동작시키는 단계를 포함하는, 상기 캘리브레이션 프로세스를 수행하는 단계;
    상기 캘리브레이션 프로세스와 연관된 상기 멀티 바이어스 모드 전류 컨베이어의 성능을 평가하는 단계; 및
    상기 멀티 바이어스 모드 전류 컨베이어의 성능 평가에 적어도 부분적으로 응답하여 상기 멀티 바이어스 모드 전류 컨베이어를 구성하는 단계를 포함하는, 방법.
  20. 제19항에 있어서, 상기 멀티 바이어스 모드 전류 컨베이어의 성능을 평가하는 것에 적어도 부분적으로 응답하여 상기 멀티 바이어스 모드 전류 컨베이어를 구성하는 단계는,
    특정 임계치들 내에서의 동작과 연관된 바이어스 모드에 따라 동작하도록 상기 멀티 바이어스 모드 전류 컨베이어를 구성하는 단계를 포함하는, 방법.
  21. 제19항에 있어서,
    상기 멀티 바이어스 모드 전류 컨베이어의 상기 복수의 바이어스 모드들 중 제1 바이어스 모드를 인에이블하는 단계;
    상기 제1 바이어스 모드를 사용하여 상기 멀티 바이어스 모드 전류 컨베이어의 제1 동작 동안 상기 멀티 바이어스 모드 전류 컨베이어의 제1 입력 전류 및 제1 출력 전류를 관찰하는 단계;
    상기 멀티 바이어스 모드 전류 컨베이어의 상기 제1 동작과 연관된 제1 성능 표시자를 관찰하는 단계;
    상기 멀티 바이어스 모드 전류 컨베이어의 상기 복수의 바이어스 모드들 중 제2 바이어스 모드를 인에이블하는 단계;
    상기 제2 바이어스 모드를 사용하여 상기 멀티 바이어스 모드 전류 컨베이어의 제2 동작 동안 상기 멀티 바이어스 모드 전류 컨베이어의 제2 입력 전류 및 제2 출력 전류를 관찰하는 단계; 및
    상기 멀티 바이어스 모드 전류 컨베이어의 상기 제2 동작과 연관된 제2 성능 표시자를 관찰하는 단계를 포함하고,
    상기 멀티 바이어스 모드 전류 컨베이어의 성능을 평가하는 단계는 상기 제1 및 제2 성능 표시자들에 적어도 부분적으로 응답하는, 방법.
  22. 터치 시스템으로서,
    터치 프로세싱 유닛;
    상기 터치 프로세싱 유닛의 입력의 신호 경로를 따라 배열된 전류 컨베이어; 및
    상기 터치 프로세싱 유닛에 의해 수행되는 테스트 스캔들을 위해 상기 전류 컨베이어의 복수의 바이어스 모드들 중 하나를 선택하도록 구성된 선택 로직을 포함하는, 터치 시스템.
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