JP2003309457A - 電界効果トランジスタ内の電流を並列検知する回路 - Google Patents
電界効果トランジスタ内の電流を並列検知する回路Info
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- G05F3/08—Regulating voltage or current wherein the variable is dc
- G05F3/10—Regulating voltage or current wherein the variable is dc using uncontrolled devices with non-linear characteristics
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- G05F3/20—Regulating voltage or current wherein the variable is dc using uncontrolled devices with non-linear characteristics being semiconductor devices using diode- transistor combinations
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- G05F3/262—Current mirrors using field-effect transistors only
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Abstract
(57)【要約】
【課題】 電界効果トランジスタの電流を並列検知する
回路をバイポーラデバイスを用いることなく、FETのみ
で構成された回路で構成する。 【解決手段】パワーFETの電流を並列検知する回路はセ
ンスFETとFETデバイスのみを用いたカレントコンベア回
路を有する。すべてのFETデバイスはMOSFETまたはJFET
とすることができる。センスFETとパワーFETのゲート端
子どうし、およびソース端子どうしを接続する。カレン
トコンベア回路はカレントミラーを備えている。１以上
のカレントミラーを追加して設けてもよい。１以上の追
加のカレントミラーでカスコード接続あるいはその他の
回路技術を用いてカレントミラーの性能の向上、そして
延いては回路全体としての電流検知性能の向上を図るこ
ともできる。
回路をバイポーラデバイスを用いることなく、FETのみ
で構成された回路で構成する。 【解決手段】パワーFETの電流を並列検知する回路はセ
ンスFETとFETデバイスのみを用いたカレントコンベア回
路を有する。すべてのFETデバイスはMOSFETまたはJFET
とすることができる。センスFETとパワーFETのゲート端
子どうし、およびソース端子どうしを接続する。カレン
トコンベア回路はカレントミラーを備えている。１以上
のカレントミラーを追加して設けてもよい。１以上の追
加のカレントミラーでカスコード接続あるいはその他の
回路技術を用いてカレントミラーの性能の向上、そして
延いては回路全体としての電流検知性能の向上を図るこ
ともできる。
Description
【０００１】
【発明の属する技術分野】本発明は概略的には電子シス
テムに関するものであり、特に集積回路も含めて電流検
知を要する電子回路に関するものである。また、本発明
は集積回路の製造、そして特に電界効果トランジスタ
（FET）デバイス内の電流を検知する方法に関するもの
である。一般的に、FETデバイスは接合型電界効果トラ
ンジスタ（JFET）デバイスまたは酸化金属半導体電界効
果トランジスタ（MOSFET）デバイスのいずれかに分類す
ることができる。本発明はJFETデバイスおよびMOSFETデ
バイスの両者に適用され、またハイブリッド回路や組み
立て基板回路およびその他のFETデバイス内の電流検知
を行うすべての電子回路にも適用される。電流検知を必
要とする回路は電圧・電流源、電圧・電流の基準、およ
び様々な調整回路を含んでいる。
テムに関するものであり、特に集積回路も含めて電流検
知を要する電子回路に関するものである。また、本発明
は集積回路の製造、そして特に電界効果トランジスタ
（FET）デバイス内の電流を検知する方法に関するもの
である。一般的に、FETデバイスは接合型電界効果トラ
ンジスタ（JFET）デバイスまたは酸化金属半導体電界効
果トランジスタ（MOSFET）デバイスのいずれかに分類す
ることができる。本発明はJFETデバイスおよびMOSFETデ
バイスの両者に適用され、またハイブリッド回路や組み
立て基板回路およびその他のFETデバイス内の電流検知
を行うすべての電子回路にも適用される。電流検知を必
要とする回路は電圧・電流源、電圧・電流の基準、およ
び様々な調整回路を含んでいる。
【０００２】
【従来の技術】従来多くの回路はその端子を流れる電流
を制御し制限するための手段を備え、該回路自身と負荷
のいずれかまたはその両方を過電流によって起こりうる
損傷から保護している。このような回路としては電圧源
と電流制限保護装置を有する電圧調整器などがある。低
供給電圧およびバッテリ駆動式のシステムの採用の増加
に伴って、そしてまた低降下電圧調整器の出現に伴っ
て、システムへ与える外乱を最小限に保ちつつ電源装置
の電流を検知することの必要性がますます高まってい
る。
を制御し制限するための手段を備え、該回路自身と負荷
のいずれかまたはその両方を過電流によって起こりうる
損傷から保護している。このような回路としては電圧源
と電流制限保護装置を有する電圧調整器などがある。低
供給電圧およびバッテリ駆動式のシステムの採用の増加
に伴って、そしてまた低降下電圧調整器の出現に伴っ
て、システムへ与える外乱を最小限に保ちつつ電源装置
の電流を検知することの必要性がますます高まってい
る。
【０００３】電流を検知する最も普通の方法は、電流経
路内に挿入した電流検知用抵抗の前後での電圧降下を検
出することである。オームの法則により、電流検出用抵
抗の前後での電圧降下はその抵抗を流れる電流に正比例
する。この電流検知用抵抗を抵抗に相当する特性を有す
る他のデバイスまたは回路で置き換えてもよい。しかし
この方法はいくつかの短所がある。
路内に挿入した電流検知用抵抗の前後での電圧降下を検
出することである。オームの法則により、電流検出用抵
抗の前後での電圧降下はその抵抗を流れる電流に正比例
する。この電流検知用抵抗を抵抗に相当する特性を有す
る他のデバイスまたは回路で置き換えてもよい。しかし
この方法はいくつかの短所がある。
【０００４】まず、検知デバイスまたは検知回路を流れ
る出力電流（これは大きい場合もあるが）は、必ず望ま
しくない電力損失または熱放散あるいはその両方を生じ
させる。したがって検知デバイスまたは回路は大量の電
力／熱を放散することができなければならず、これによ
りコストが増え、大型化する。検知デバイスまたは回路
の抵抗を最小化して電力損失を減らすという試みもある
が、そのように小さな抵抗の組み込みおよび制御は難し
い。また、負荷電流路と並列に挿入される検知デバイス
または回路における電圧降下は、たとえば低ドロップア
ウト電圧調整器の場合のように、許容できないケースも
あり、いずれにしても一般的に好ましいものではない。
る出力電流（これは大きい場合もあるが）は、必ず望ま
しくない電力損失または熱放散あるいはその両方を生じ
させる。したがって検知デバイスまたは回路は大量の電
力／熱を放散することができなければならず、これによ
りコストが増え、大型化する。検知デバイスまたは回路
の抵抗を最小化して電力損失を減らすという試みもある
が、そのように小さな抵抗の組み込みおよび制御は難し
い。また、負荷電流路と並列に挿入される検知デバイス
または回路における電圧降下は、たとえば低ドロップア
ウト電圧調整器の場合のように、許容できないケースも
あり、いずれにしても一般的に好ましいものではない。
【０００５】以上のような電流検知における諸問題を解
決しようとする試みは、従来数多くある。米国特許第4,
021,701号公報は、バイポーラトランジスタのベースと
エミッタ端子に縮小型（即ちスケールダウンした）トラ
ンジスタのベースとエミッタを並列に接続して前者のバ
イポーラトランジスタ内の電流を検知することを開示し
ている。電流を測定される側のトランジスタはパワート
ランジスタと呼ばれることが多い。縮小型トランジスタ
の方はセンストランジスタと呼ばれることが多い。これ
はこのトランジスタがパワートランジスタの電流をセン
ス即ち検知するために用いられるからである。この特許
では、パワートランジスタとセンストランジスタとは同
じ型（タイプ）でなければならないとされている。すな
わち、両方ともＮＰＮトランジスタであるか両方ともＰ
ＮＰトランジスタであるかいずれかでなければならない
ということである。
決しようとする試みは、従来数多くある。米国特許第4,
021,701号公報は、バイポーラトランジスタのベースと
エミッタ端子に縮小型（即ちスケールダウンした）トラ
ンジスタのベースとエミッタを並列に接続して前者のバ
イポーラトランジスタ内の電流を検知することを開示し
ている。電流を測定される側のトランジスタはパワート
ランジスタと呼ばれることが多い。縮小型トランジスタ
の方はセンストランジスタと呼ばれることが多い。これ
はこのトランジスタがパワートランジスタの電流をセン
ス即ち検知するために用いられるからである。この特許
では、パワートランジスタとセンストランジスタとは同
じ型（タイプ）でなければならないとされている。すな
わち、両方ともＮＰＮトランジスタであるか両方ともＰ
ＮＰトランジスタであるかいずれかでなければならない
ということである。
【０００６】パワートランジスタとセンストランジスタ
とは共通のベース端子と共通のエミッタ端子を有するの
で、センストランジスタのエミッタを流れる電流はパワ
ートランジスタのエミッタを流れる電流にほぼ比例す
る。その比例係数は、基本的にセンストランジスタとパ
ワートランジスタの形状因子比によって決まる。形状因
子比の近似となる第１のものは、センストランジスタの
エミッタ面積とパワートランジスタのエミッタ面積の比
である。センストランジスタのコレクタ電流はそのエミ
ッタ電流とほぼ等しい。よって、センストランジスタの
コレクタと直列に抵抗をつなげば、パワートランジスタ
を流れる電流に基本的に比例する電流がその抵抗を流れ
ることになる。よって、その抵抗における電圧降下を測
定すれば、パワーデバイスを流れる電流をモニタするこ
とができる。
とは共通のベース端子と共通のエミッタ端子を有するの
で、センストランジスタのエミッタを流れる電流はパワ
ートランジスタのエミッタを流れる電流にほぼ比例す
る。その比例係数は、基本的にセンストランジスタとパ
ワートランジスタの形状因子比によって決まる。形状因
子比の近似となる第１のものは、センストランジスタの
エミッタ面積とパワートランジスタのエミッタ面積の比
である。センストランジスタのコレクタ電流はそのエミ
ッタ電流とほぼ等しい。よって、センストランジスタの
コレクタと直列に抵抗をつなげば、パワートランジスタ
を流れる電流に基本的に比例する電流がその抵抗を流れ
ることになる。よって、その抵抗における電圧降下を測
定すれば、パワーデバイスを流れる電流をモニタするこ
とができる。
【０００７】また米国特許第5,272,392号公報は、MOSFE
Tを流れる電流を、それよりも小さい縮小型MOSFETを用
いて検知することを開示している。この縮小型MOSFETは
センストランジスタあるいはセンスMOSFETと呼ばれてい
る。センストランジスタはパワーMOSFETと同じ型のNMOS
またはPMOSである。センストランジスタのソース端子お
よびゲート端子はそれぞれパワートランジスタのソース
端子、ゲート端子に接続される。
Tを流れる電流を、それよりも小さい縮小型MOSFETを用
いて検知することを開示している。この縮小型MOSFETは
センストランジスタあるいはセンスMOSFETと呼ばれてい
る。センストランジスタはパワーMOSFETと同じ型のNMOS
またはPMOSである。センストランジスタのソース端子お
よびゲート端子はそれぞれパワートランジスタのソース
端子、ゲート端子に接続される。
【０００８】図１に示すように、センスMOSFETのドレイ
ンとパワーMOSFETのドレインとの間に一つの抵抗器が接
続されている。このような構成により、パワーMOSFETを
流れる電流にほぼ比例する微小電流がセンスMOSFETのド
レイン端子を流れ、延いては抵抗器を流れる。その比例
定数は基本的にセンスMOSFETとパワーMOSFETのスケール
ファクター(scale factor：倍率)によって決まる。第１
の近似としては、このスケールファクターは両トランジ
スタのW/L比（すなわちFETのチャネル幅とチャネル長の
比）に依存する。
ンとパワーMOSFETのドレインとの間に一つの抵抗器が接
続されている。このような構成により、パワーMOSFETを
流れる電流にほぼ比例する微小電流がセンスMOSFETのド
レイン端子を流れ、延いては抵抗器を流れる。その比例
定数は基本的にセンスMOSFETとパワーMOSFETのスケール
ファクター(scale factor：倍率)によって決まる。第１
の近似としては、このスケールファクターは両トランジ
スタのW/L比（すなわちFETのチャネル幅とチャネル長の
比）に依存する。
【０００９】オームの法則により、抵抗器はそれを流れ
る電流に比例した電圧降下を生じさせる。そしてこの電
流はパワーMOSFETを流れる電流にほぼ比例している。し
たがって、この抵抗における電圧降下は、パワーMOSFET
を流れる電流にある定数を乗じた測度として使用でき
る。また同時に、抵抗における電圧降下はパワーFETの
ドレイン電圧とセンスFETのドレイン電圧の差を表して
いる。このことにより、センスFETとパワーFETとは異な
るドレイン−ソース間電圧で動作することになり、カレ
ントミラー効果（電流ミラー効果：current mirror eff
ect）に誤差を生じさせる。ドレイン−ソース間の電圧
が小さくなるにつれて、この誤差はより深刻になってく
る。
る電流に比例した電圧降下を生じさせる。そしてこの電
流はパワーMOSFETを流れる電流にほぼ比例している。し
たがって、この抵抗における電圧降下は、パワーMOSFET
を流れる電流にある定数を乗じた測度として使用でき
る。また同時に、抵抗における電圧降下はパワーFETの
ドレイン電圧とセンスFETのドレイン電圧の差を表して
いる。このことにより、センスFETとパワーFETとは異な
るドレイン−ソース間電圧で動作することになり、カレ
ントミラー効果（電流ミラー効果：current mirror eff
ect）に誤差を生じさせる。ドレイン−ソース間の電圧
が小さくなるにつれて、この誤差はより深刻になってく
る。
【００１０】電流検知の更にまた別の試みが、米国特許
第5,867,015号公報に開示されている。この特許は、あ
るMOSFET（ここではパワーMOSFETと呼ぶことにする）を
流れる電流を、このパワーMOSFETのソース端子およびゲ
ート端子に縮小型の（即ちスケールダウンした）MOSFET
のソース端子およびゲート端子をそれぞれ接続して検知
することを開示している。
第5,867,015号公報に開示されている。この特許は、あ
るMOSFET（ここではパワーMOSFETと呼ぶことにする）を
流れる電流を、このパワーMOSFETのソース端子およびゲ
ート端子に縮小型の（即ちスケールダウンした）MOSFET
のソース端子およびゲート端子をそれぞれ接続して検知
することを開示している。
【００１１】図２にその回路例を示すこの従来技術の電
流測定方法では、センスMOSFETと直列に接続した検知用
抵抗器を必要としない。検知用抵抗の代わりに、カレン
トコンベアといわれる回路を用いている。この回路は要
素Ｑ１，Ｑ２，Ｍ３，Ｍ４で構成される。カレントコン
ベア回路の第１の端子AはセンスMOSFET Ｍ２のドレイン
端子に接続されている。カレントコンベア回路の第２の
端子ＢはパワーMOSFETＭ１のドレイン端子に接続されて
いる。カレントコンベア回路の第３の端子Ｃは、パワー
トランジスタがPMOS型の場合にはグランド（接地）に接
続され、NMOS型の場合には上位供給電圧レールに接続さ
れる。
流測定方法では、センスMOSFETと直列に接続した検知用
抵抗器を必要としない。検知用抵抗の代わりに、カレン
トコンベアといわれる回路を用いている。この回路は要
素Ｑ１，Ｑ２，Ｍ３，Ｍ４で構成される。カレントコン
ベア回路の第１の端子AはセンスMOSFET Ｍ２のドレイン
端子に接続されている。カレントコンベア回路の第２の
端子ＢはパワーMOSFETＭ１のドレイン端子に接続されて
いる。カレントコンベア回路の第３の端子Ｃは、パワー
トランジスタがPMOS型の場合にはグランド（接地）に接
続され、NMOS型の場合には上位供給電圧レールに接続さ
れる。
【００１２】カレントコンベア回路はパワーMOSFETのド
レイン端子の電圧をセンスMOSFETのドレイン端子に伝達
するために用いられる。カレントコンベア回路はまた同
時に、センスMOSFETのドレイン端子を流れる電流と等し
い電流をカレントコンベア回路の他方の端子Bに流し、
該電流をパワーMOSFETのドレイン端子に流入させる。セ
ンスMOSFETを流れる電流は通常パワーMOSFETを流れる電
流よりも遥かに小さく、その比は基本的にセンスMOSFET
とパワーMOSFETのスケールファクターによって決まる。
第１の近似としてはこのスケールファクターはこれら２
つのデバイスのW/L比によって与えられる。ここでWはチ
ャネル幅であり、Lはチャネル長である。上記電流比は
多くの場合非常に大きいので、パワーMOSFETのドレイン
端子に加わる追加負荷はきわめて小さい電流によるもの
であり、実質的に何の影響も与えない。
レイン端子の電圧をセンスMOSFETのドレイン端子に伝達
するために用いられる。カレントコンベア回路はまた同
時に、センスMOSFETのドレイン端子を流れる電流と等し
い電流をカレントコンベア回路の他方の端子Bに流し、
該電流をパワーMOSFETのドレイン端子に流入させる。セ
ンスMOSFETを流れる電流は通常パワーMOSFETを流れる電
流よりも遥かに小さく、その比は基本的にセンスMOSFET
とパワーMOSFETのスケールファクターによって決まる。
第１の近似としてはこのスケールファクターはこれら２
つのデバイスのW/L比によって与えられる。ここでWはチ
ャネル幅であり、Lはチャネル長である。上記電流比は
多くの場合非常に大きいので、パワーMOSFETのドレイン
端子に加わる追加負荷はきわめて小さい電流によるもの
であり、実質的に何の影響も与えない。
【００１３】この特許に記載されているように、カレン
トコンベア回路は２つのバイポーラトランジスタとグラ
ンドに基準をとったMOSFETカレントミラーとから成る。
このカレントミラーの基準側（図２のデバイスＭ３）を
利用して、図２のトランジスタＭ３およびＭ５からなる
もうひとつのカレントミラー回路を用いることによっ
て、パワーMOSFETを流れる電流にほぼ比例するまた別の
電流を導くことも可能である。このようにして得た電流
をパワーMOSFETの電流をモニタするために用いることが
できる。またそれは必要に応じて拡大または縮小するこ
とができる。
トコンベア回路は２つのバイポーラトランジスタとグラ
ンドに基準をとったMOSFETカレントミラーとから成る。
このカレントミラーの基準側（図２のデバイスＭ３）を
利用して、図２のトランジスタＭ３およびＭ５からなる
もうひとつのカレントミラー回路を用いることによっ
て、パワーMOSFETを流れる電流にほぼ比例するまた別の
電流を導くことも可能である。このようにして得た電流
をパワーMOSFETの電流をモニタするために用いることが
できる。またそれは必要に応じて拡大または縮小するこ
とができる。
【００１４】この従来技術文献に記載された回路は、パ
ワーFETとセンスFET両方のドレイン電圧がほぼ等しいと
いう点において、以前の回路より優れている。点Ａにお
ける電圧はトランジスタＱ２のベースにおける電圧にト
ランジスタＱ２のベース−エミッタ間電圧を加えたもの
に等しい。またトランジスタＱ２のベースにおける電圧
は点Ｂにおける電圧からトランジスタＱ１のベース−エ
ミッタ間電圧を引いたものに等しい。カレントミラーＭ
３−Ｍ４により、トランジスタＱ１とＱ２はほとんど同
じコレクタ電流を有する。したがって、これらのトラン
ジスタのベース−エミッタ間電圧は等しく、これはすな
わち図２の点Ａと点Ｂとが等しい電圧になるということ
である。よって、パワーＦＥＴとセンスＦＥＴとはほと
んど等しいドレイン−ソース間電圧で動作する。このこ
とにより動作時のドレイン−ソース間電圧が小さくなる
程、Ｍ１−Ｍ２カレントミラーの性能は向上する。この
ことはますます重要性を増している。
ワーFETとセンスFET両方のドレイン電圧がほぼ等しいと
いう点において、以前の回路より優れている。点Ａにお
ける電圧はトランジスタＱ２のベースにおける電圧にト
ランジスタＱ２のベース−エミッタ間電圧を加えたもの
に等しい。またトランジスタＱ２のベースにおける電圧
は点Ｂにおける電圧からトランジスタＱ１のベース−エ
ミッタ間電圧を引いたものに等しい。カレントミラーＭ
３−Ｍ４により、トランジスタＱ１とＱ２はほとんど同
じコレクタ電流を有する。したがって、これらのトラン
ジスタのベース−エミッタ間電圧は等しく、これはすな
わち図２の点Ａと点Ｂとが等しい電圧になるということ
である。よって、パワーＦＥＴとセンスＦＥＴとはほと
んど等しいドレイン−ソース間電圧で動作する。このこ
とにより動作時のドレイン−ソース間電圧が小さくなる
程、Ｍ１−Ｍ２カレントミラーの性能は向上する。この
ことはますます重要性を増している。
【００１５】
【発明が解決しようとする課題】米国特許第5,867,015
号公報に記載されているカレントコンベア回路内の2つ
のバイポーラトランジスタは完全にフローティング状態
となっていなければならない。即ち、それらのすべての
端子は不定の状態（uncommitted）にあるのでなければ
ならない。CMOSプロセスの大部分は不定状態の端子を有
するバイポーラトランジスタを製造することはできず、
また、この文献に記載されるカレントコンベア回路内の
パイポーラデバイスを単に適宜のMOSFETデバイスに置き
換えただけでは回路は動作しない。本発明はこの問題の
新たな解決手段を提供するものである。
号公報に記載されているカレントコンベア回路内の2つ
のバイポーラトランジスタは完全にフローティング状態
となっていなければならない。即ち、それらのすべての
端子は不定の状態（uncommitted）にあるのでなければ
ならない。CMOSプロセスの大部分は不定状態の端子を有
するバイポーラトランジスタを製造することはできず、
また、この文献に記載されるカレントコンベア回路内の
パイポーラデバイスを単に適宜のMOSFETデバイスに置き
換えただけでは回路は動作しない。本発明はこの問題の
新たな解決手段を提供するものである。
【００１６】
【課題を解決するための手段】本発明はその一態様にお
いて、パワーFETと称するFET内の電流を並列検知する回
路であって、センスFETとFETデバイスのみを用いたカレ
ントコンベア回路とを有する回路を提供する。すべての
FETデバイスはMOSFETデバイスまたはJFETデバイスとす
ることができる。本発明では、センスFETおよびパワーF
ETのゲート端子どうし、およびソース端子どうしを接続
する。これによりバイポーラデバイスを用いることな
く、本発明の回路をCMOSプロセスで製造される集積回路
に組み込むことが可能となる。本発明の回路はまた、対
応するプロセスにJFETデバイスが含まれる場合にも適用
することができ、そしたまた、独立した回路として用い
ることもできる。
いて、パワーFETと称するFET内の電流を並列検知する回
路であって、センスFETとFETデバイスのみを用いたカレ
ントコンベア回路とを有する回路を提供する。すべての
FETデバイスはMOSFETデバイスまたはJFETデバイスとす
ることができる。本発明では、センスFETおよびパワーF
ETのゲート端子どうし、およびソース端子どうしを接続
する。これによりバイポーラデバイスを用いることな
く、本発明の回路をCMOSプロセスで製造される集積回路
に組み込むことが可能となる。本発明の回路はまた、対
応するプロセスにJFETデバイスが含まれる場合にも適用
することができ、そしたまた、独立した回路として用い
ることもできる。
【００１７】
【発明の実施の形態】図３に本発明の一実施形態として
の電流検知回路を示す。この回路はPMOSのパワーFETに
おいて用いられているが、JFETデバイスを用いた回路お
よび個別のFETデバイスに適用することもできる。この
回路ではパワーFET Ｍ１の電流をFET Ｍ２を用いて検出
している。カレントコンベア回路はFETのみを用いた回
路であり、素子Ｍ３，Ｍ４，Ｍ７，Ｍ８から成る。
の電流検知回路を示す。この回路はPMOSのパワーFETに
おいて用いられているが、JFETデバイスを用いた回路お
よび個別のFETデバイスに適用することもできる。この
回路ではパワーFET Ｍ１の電流をFET Ｍ２を用いて検出
している。カレントコンベア回路はFETのみを用いた回
路であり、素子Ｍ３，Ｍ４，Ｍ７，Ｍ８から成る。
【００１８】パワーFET Ｍ１のゲート端子はセンスFET
Ｍ２のゲート端子に接続されている。パワーFET Ｍ１の
ソース端子はセンスFET Ｍ２のソース端子に接続されて
いる。パワーFET Ｍ１のドレイン端子は負荷ＲＬＯＡＤ
に接続されている。パワーFET Ｍ１のドレイン端子はま
たカレントコンベア回路の基準端子Ａにも接続されてい
る。センスFET Ｍ２のドレイン端子はカレントコンベア
回路のミラー端子Ｂに接続されている。カレントコンベ
アはグランド（接地）に基準をとっている。
Ｍ２のゲート端子に接続されている。パワーFET Ｍ１の
ソース端子はセンスFET Ｍ２のソース端子に接続されて
いる。パワーFET Ｍ１のドレイン端子は負荷ＲＬＯＡＤ
に接続されている。パワーFET Ｍ１のドレイン端子はま
たカレントコンベア回路の基準端子Ａにも接続されてい
る。センスFET Ｍ２のドレイン端子はカレントコンベア
回路のミラー端子Ｂに接続されている。カレントコンベ
アはグランド（接地）に基準をとっている。
【００１９】カレントコンベア回路の役割は、その基準
端子からミラー端子に電圧を伝達することにある。そし
て同時に、そのミラー端子に流入した電流は基準端子に
鏡映(ミラー)される。カレントコンベア回路はパワーFE
T Ｍ１のドレイン電圧をセンスFET Ｍ２のドレイン端子
に伝達する。即ちカレントコンベア回路により、パワー
FET Ｍ１とセンスFET Ｍ２とが同じソース−ドレイン間
電圧で動作するようになされる。このことはパワーFET
Ｍ１とセンスFET Ｍ２からなるカレントミラーの精度に
関して決定的な重要性を有する。
端子からミラー端子に電圧を伝達することにある。そし
て同時に、そのミラー端子に流入した電流は基準端子に
鏡映(ミラー)される。カレントコンベア回路はパワーFE
T Ｍ１のドレイン電圧をセンスFET Ｍ２のドレイン端子
に伝達する。即ちカレントコンベア回路により、パワー
FET Ｍ１とセンスFET Ｍ２とが同じソース−ドレイン間
電圧で動作するようになされる。このことはパワーFET
Ｍ１とセンスFET Ｍ２からなるカレントミラーの精度に
関して決定的な重要性を有する。
【００２０】ソース−ドレイン間電圧が低いと、パワー
FET Ｍ１とセンスFET Ｍ２とは飽和状態に近づくか、あ
るいは飽和してしまう。そしてそれらを流れる電流はソ
ース−ドレイン間電圧に多分に依存する。したがって、
この電圧を、パワーFET Ｍ１からセンスFET Ｍ２のゲー
ト端子に正確に伝達することが重要である。正確に伝達
されない場合、パワーFET Ｍ１とセンスFET Ｍ２とによ
るカレントミラーはきわめて不正確なものとなる。な
お、低ドロップアウトの応用例やスイッチとして使う場
合などでは、多くのパワーFETデバイスが低電圧および
非常に低いソース−ドレイン間電圧条件で動作する。
FET Ｍ１とセンスFET Ｍ２とは飽和状態に近づくか、あ
るいは飽和してしまう。そしてそれらを流れる電流はソ
ース−ドレイン間電圧に多分に依存する。したがって、
この電圧を、パワーFET Ｍ１からセンスFET Ｍ２のゲー
ト端子に正確に伝達することが重要である。正確に伝達
されない場合、パワーFET Ｍ１とセンスFET Ｍ２とによ
るカレントミラーはきわめて不正確なものとなる。な
お、低ドロップアウトの応用例やスイッチとして使う場
合などでは、多くのパワーFETデバイスが低電圧および
非常に低いソース−ドレイン間電圧条件で動作する。
【００２１】図３のデバイスＭ３およびＭ４はカレント
ミラーとして動作し、デバイスＭ７とＭ８に等しい電流
を流す。パワーFET Ｍ１のドレインからデバイスＭ７へ
とソース−ゲート間電圧降下がある。またデバイスＭ７
のゲートからセンスFET Ｍ２のドレインへとソース−ゲ
ート間電圧上昇がある。デバイスＭ７とデバイスＭ８に
は等しい電流が流れ込み、かつそれらは同じ型のデバイ
スであるので、ソース−ゲート間電圧は両方とも等し
い。このことから、センスFET Ｍ２のドレイン電圧はパ
ワーFET Ｍ１のドレイン電圧と等しくなる。つまり、パ
ワーFET Ｍ１とセンスFET Ｍ２とは等しいソース−ドレ
イン間電圧で動作する。これらのFETの各端子は同じ電
圧で動作する。このことにより、デバイスＭ１とデバイ
スＭ２との間で正確なカレントミラー(電流の鏡映)が成
立するようになる。これは本発明の重要なポイントであ
る。
ミラーとして動作し、デバイスＭ７とＭ８に等しい電流
を流す。パワーFET Ｍ１のドレインからデバイスＭ７へ
とソース−ゲート間電圧降下がある。またデバイスＭ７
のゲートからセンスFET Ｍ２のドレインへとソース−ゲ
ート間電圧上昇がある。デバイスＭ７とデバイスＭ８に
は等しい電流が流れ込み、かつそれらは同じ型のデバイ
スであるので、ソース−ゲート間電圧は両方とも等し
い。このことから、センスFET Ｍ２のドレイン電圧はパ
ワーFET Ｍ１のドレイン電圧と等しくなる。つまり、パ
ワーFET Ｍ１とセンスFET Ｍ２とは等しいソース−ドレ
イン間電圧で動作する。これらのFETの各端子は同じ電
圧で動作する。このことにより、デバイスＭ１とデバイ
スＭ２との間で正確なカレントミラー(電流の鏡映)が成
立するようになる。これは本発明の重要なポイントであ
る。
【００２２】パワーFET Ｍ１とセンスFET Ｍ２のサイズ
比は、所望の電流倍率を与えるように選択する。これは
必ずしも整数である必要はない。しかし半導体製造プロ
セスによっては、パワーFET Ｍ１とセンスFET Ｍ２のサ
イズ比が整数であるほうが電流比を制御しやすい。例え
ば、パワーFET Ｍ１とセンスFET Ｍ２の両者を、同じタ
イプの反復構造で形成し、パワーFET Ｍ１の反復数をセ
ンスFET Ｍ２の反復数よりも大きくするように構成して
もよい。
比は、所望の電流倍率を与えるように選択する。これは
必ずしも整数である必要はない。しかし半導体製造プロ
セスによっては、パワーFET Ｍ１とセンスFET Ｍ２のサ
イズ比が整数であるほうが電流比を制御しやすい。例え
ば、パワーFET Ｍ１とセンスFET Ｍ２の両者を、同じタ
イプの反復構造で形成し、パワーFET Ｍ１の反復数をセ
ンスFET Ｍ２の反復数よりも大きくするように構成して
もよい。
【００２３】図３のセンストランジスタＭ２を流れる電
流はパワーFET Ｍ１を流れる電流に比例する。そしてセ
ンスFET Ｍ２に流入する電流と等しい電流が、カレント
コンベア回路のデバイスＭ３およびＭ４からなるカレン
トミラーに流入する。ダイオード接続されたトランジス
タＭ４を図３のデバイスＭ４およびＭ５で構成される更
なる別のカレントミラーの基準（レファレンス）として
用いてもよい。ミラーデバイスＭ４に流入する電流はカ
レントコンベアのカレントミラーに流入する電流に比例
する。これはセンストランジスタＭ２を流れる電流に等
しく、それはつまりパワーFET Ｍ１を流れる電流に比例
する。つまり、デバイスＭ５を流れる電流はパワーFET
M1を流れる電流に比例することになる。このデバイスＭ
５を流れる電流をパワーFET Ｍ１を流れる電流のモニタ
および該電流の信号処理に用いることができる。
流はパワーFET Ｍ１を流れる電流に比例する。そしてセ
ンスFET Ｍ２に流入する電流と等しい電流が、カレント
コンベア回路のデバイスＭ３およびＭ４からなるカレン
トミラーに流入する。ダイオード接続されたトランジス
タＭ４を図３のデバイスＭ４およびＭ５で構成される更
なる別のカレントミラーの基準（レファレンス）として
用いてもよい。ミラーデバイスＭ４に流入する電流はカ
レントコンベアのカレントミラーに流入する電流に比例
する。これはセンストランジスタＭ２を流れる電流に等
しく、それはつまりパワーFET Ｍ１を流れる電流に比例
する。つまり、デバイスＭ５を流れる電流はパワーFET
M1を流れる電流に比例することになる。このデバイスＭ
５を流れる電流をパワーFET Ｍ１を流れる電流のモニタ
および該電流の信号処理に用いることができる。
【００２４】モニタ対象であるパワーFET Ｍ１を流れる
電流とモニタ電流即ち図３のデバイスＭ５の電流との間
の比例係数はＭ１−Ｍ２カレントミラーの比および／ま
たはＭ４−Ｍ５カレントミラーの比を調節することで変
えることができる。更に、デバイスＭ５の電流をもう一
度上位電圧レール(upper voltage rail)に対してミラー
し、以下に続く回路に電流シンクではなく電流源として
与えることもできる。このプロセスは必要なだけ繰り返
すことができるので、モニタ電流の縮尺（倍率）を任意
に設定することができ、また任意の電圧レールに対し
て、電流源としてまたは電流シンクとして任意にレファ
レンスとすることができる。
電流とモニタ電流即ち図３のデバイスＭ５の電流との間
の比例係数はＭ１−Ｍ２カレントミラーの比および／ま
たはＭ４−Ｍ５カレントミラーの比を調節することで変
えることができる。更に、デバイスＭ５の電流をもう一
度上位電圧レール(upper voltage rail)に対してミラー
し、以下に続く回路に電流シンクではなく電流源として
与えることもできる。このプロセスは必要なだけ繰り返
すことができるので、モニタ電流の縮尺（倍率）を任意
に設定することができ、また任意の電圧レールに対し
て、電流源としてまたは電流シンクとして任意にレファ
レンスとすることができる。
【００２５】続いて図４を参照して、本発明の別の実施
形態を説明する。この図に示された実施例ではパワーデ
バイスＭ１がNMOS型のFETである。この回路は上に説明
した図３の回路と同様に動作するが、電圧の符号と極性
が本対象に合わせて変更されている。即ち、NMOSデバイ
スはPMOSデバイスに変更され、PMOSデバイスはNMOSデバ
イスに変更されている。図３と図４において同様の機能
を有するデバイスには同じ参照符号を付している。例え
ばＭ１はパワーFETであり、Ｍ２はセンスFETである、等
である。
形態を説明する。この図に示された実施例ではパワーデ
バイスＭ１がNMOS型のFETである。この回路は上に説明
した図３の回路と同様に動作するが、電圧の符号と極性
が本対象に合わせて変更されている。即ち、NMOSデバイ
スはPMOSデバイスに変更され、PMOSデバイスはNMOSデバ
イスに変更されている。図３と図４において同様の機能
を有するデバイスには同じ参照符号を付している。例え
ばＭ１はパワーFETであり、Ｍ２はセンスFETである、等
である。
【００２６】図５は本発明のまた別の実施形態の回路を
示す。この回路では、図４の回路と同様にパワーデバイ
スＭ１がNMOSのパワーFETである。この回路はカレント
ミラーを除いては図４の回路と同様に動作し、カレント
ミラーはデバイスＭ３，Ｍ３ｃ，Ｍ４，Ｍ４ｃから成る
カスコード回路として構成されている。回路に対する出
力電流はまたカスコード接続されたデバイスＭ５，Ｍ５
ｃから得る。デバイスＭ５をなくしてデバイスＭ５ｃの
みを用いることによって、カスコード構成を用いずに出
力電流を生成してもよい。とはいえ、カレントコンベア
回路内のカスコード接続されたカレントミラーの方がよ
り重要である。なぜなら、それによりデバイスＭ７，Ｍ
８を流れる電流のより高い精度が保証され、したがって
それらデバイスのゲート−ソース間電圧の整合が高めら
れるからである。これはセンスFET Ｍ２を正確にバイア
スするために重要であり、とくにセンスFET Ｍ２がパワ
ーFET Ｍ１の電流を縮小してミラーする際に、そのドレ
イン電圧に関して重要となる。
示す。この回路では、図４の回路と同様にパワーデバイ
スＭ１がNMOSのパワーFETである。この回路はカレント
ミラーを除いては図４の回路と同様に動作し、カレント
ミラーはデバイスＭ３，Ｍ３ｃ，Ｍ４，Ｍ４ｃから成る
カスコード回路として構成されている。回路に対する出
力電流はまたカスコード接続されたデバイスＭ５，Ｍ５
ｃから得る。デバイスＭ５をなくしてデバイスＭ５ｃの
みを用いることによって、カスコード構成を用いずに出
力電流を生成してもよい。とはいえ、カレントコンベア
回路内のカスコード接続されたカレントミラーの方がよ
り重要である。なぜなら、それによりデバイスＭ７，Ｍ
８を流れる電流のより高い精度が保証され、したがって
それらデバイスのゲート−ソース間電圧の整合が高めら
れるからである。これはセンスFET Ｍ２を正確にバイア
スするために重要であり、とくにセンスFET Ｍ２がパワ
ーFET Ｍ１の電流を縮小してミラーする際に、そのドレ
イン電圧に関して重要となる。
【００２７】本発明のカレントコンベア回路は米国特許
第5,867,015号公報に記載されたカレントコンベアとは
異なるトポロジーを有することを理解されたい。
第5,867,015号公報に記載されたカレントコンベアとは
異なるトポロジーを有することを理解されたい。
【００２８】なお、図３の例に示す回路は、パワーFET
Ｍ１が独立した別個のデバイスである場合にも適用可能
である。その場合、上に説明した回路の動作との唯一の
違いは、デバイスＭ２（これは同様に独立したデバイス
であっても集積回路の一部であってもよいが）に応じて
Ｍ１−Ｍ２カレントミラーのミラー比を計算しなければ
ならないという点である。このことはまた、いくつかの
FETが独立のデバイスであるハイブリッド回路の場合に
も当てはまる。本発明が明らかにした原理は、集積回
路、ハイブリッド回路、ディスクリート回路、それらの
混合体のいずれにおいても等しく適用可能である。
Ｍ１が独立した別個のデバイスである場合にも適用可能
である。その場合、上に説明した回路の動作との唯一の
違いは、デバイスＭ２（これは同様に独立したデバイス
であっても集積回路の一部であってもよいが）に応じて
Ｍ１−Ｍ２カレントミラーのミラー比を計算しなければ
ならないという点である。このことはまた、いくつかの
FETが独立のデバイスであるハイブリッド回路の場合に
も当てはまる。本発明が明らかにした原理は、集積回
路、ハイブリッド回路、ディスクリート回路、それらの
混合体のいずれにおいても等しく適用可能である。
【００２９】
【発明の効果】本発明により、バイポーラデバイスを用
いることなく、電流検知回路をCMOSプロセスで製造され
る集積回路に組み込むことが可能となる。本発明の回路
はまた、対応するプロセスにJFETデバイスが含まれる場
合にも適用することができ、そしたまた、独立した回路
として用いることもできる。
いることなく、電流検知回路をCMOSプロセスで製造され
る集積回路に組み込むことが可能となる。本発明の回路
はまた、対応するプロセスにJFETデバイスが含まれる場
合にも適用することができ、そしたまた、独立した回路
として用いることもできる。
【図１】米国特許第5,272,392号公報に記載されているM
OSFETデバイスの電流を並列検知する従来の回路を示す
回路図である。
OSFETデバイスの電流を並列検知する従来の回路を示す
回路図である。
【図２】米国特許第5,867,015号公報に記載されているM
OSFETデバイスの電流を並列検知する従来の回路を示す
回路図である。
OSFETデバイスの電流を並列検知する従来の回路を示す
回路図である。
【図３】本発明によるP型MOSFETを用いた、グランドを
基準とするカレントコンベア回路を有する電流検知回路
の詳細回路図である。
基準とするカレントコンベア回路を有する電流検知回路
の詳細回路図である。
【図４】本発明によるN型MOSFETを用いた、正電圧レー
ルを基準とするカレントコンベア回路を有する電流検知
回路の詳細回路図である。
ルを基準とするカレントコンベア回路を有する電流検知
回路の詳細回路図である。
【図５】本発明によるN型MOSFETを用いた、正電圧レー
ルを基準とするカレントコンベア回路およびカスコード
接続されたカレントミラーを有する電流検知回路の詳細
回路図である。
ルを基準とするカレントコンベア回路およびカスコード
接続されたカレントミラーを有する電流検知回路の詳細
回路図である。
Ｍ１ パワーFETデバイス
Ｍ２ センスFETデバイス
Ｍ３〜Ｍ８ FET
ＲＬＯＡＤ 負荷
─────────────────────────────────────────────────────
フロントページの続き
(51)Int.Cl.7 識別記号 ＦＩ テーマコート゛(参考）
Ｈ０１Ｌ 21/8232 Ｈ０１Ｌ 27/08 １０２Ｊ ５Ｊ５００
21/8234 27/06 Ｆ
27/04
27/088
29/812
Ｈ０３Ｆ 3/343
Ｆターム(参考） 2G003 AA02 AB02 AH00
5F038 BH11 DF01 DT12 EZ20
5F048 AB10 AC03 BB01
5F102 FA06 GA01 GD04
5J050 AA50 BB00 CC00 DD06 DD08
EE03 EE32 FF26
5J500 AA03 AA11 AA43 AC36 AC95
AF11 AH10 AH17 AH25 AK09
AM21 AS15
Claims (5)
- 【請求項１】 電界効果トランジスタ即ちFETの電流を
並列検知する回路であって、 電流を検知すべき特定の型のパワーFETと、 前記パワーFETと同型のセンスFETであって、そのゲート
端子は前記パワーFETのゲート端子に接続されそのソー
ス端子は前記パワーFETのソース端子に接続されたセン
スFETと、 FETのみを用いたカレントコンベア回路であって、基準
入力端子とミラー出力端子とを有し、前記基準入力端子
は前記パワーFETのドレイン端子に接続され、前記ミラ
ー出力端子は前記センスFETのドレイン端子に接続され
ているカレントコンベア回路と、 FETのみを用いた１以上のカレントミラー回路であっ
て、前記カレントコンベア回路を流れる電流を基準電流
として利用するカレントミラー回路と、を備えることを
特徴とする回路。 - 【請求項２】 前記パワーFETと前記センスFETとは接合
型電界効果トランジスタ、即ちJFETであることを特徴と
する請求項１記載の回路。 - 【請求項３】 前記パワーFETと前記センスFETとは酸化
金属半導体電界効果トランジスタ、即ちMOSFETであるこ
とを特徴とする請求項１記載の回路。 - 【請求項４】 前記１以上のカレントミラー回路の各々
はカスコード式のカレントミラー回路であることを特徴
とする請求項１記載の回路。 - 【請求項５】 前記パワーFETは、前記センスFETおよび
前記カレントコンベア回路および前記カレントミラー回
路とは分離して存在することを特徴とする請求項１記載
の回路。
Applications Claiming Priority (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| US10/071,049 US6600362B1 (en) | 2002-02-08 | 2002-02-08 | Method and circuits for parallel sensing of current in a field effect transistor (FET) |
| US10/071,049 | 2002-02-08 |
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| Publication Number | Publication Date |
|---|---|
| JP2003309457A true JP2003309457A (ja) | 2003-10-31 |
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| Application Number | Title | Priority Date | Filing Date |
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|---|---|
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| US7019581B1 (en) * | 2004-06-03 | 2006-03-28 | National Semiconductor Corporation | Current sense circuit |
| GB2431739A (en) * | 2005-10-27 | 2007-05-02 | Wolfson Microelectronics Plc | Switch current sensing circuit |
| KR101221799B1 (ko) * | 2005-11-21 | 2013-01-14 | 페어차일드코리아반도체 주식회사 | 전류감지 회로 및 이를 구비한 부스트 컨버터 |
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| US7710701B1 (en) | 2007-04-09 | 2010-05-04 | National Semiconductor Corporation | System and method for providing a process, temperature and over-drive invariant over-current protection circuit |
| US7535264B2 (en) | 2007-08-30 | 2009-05-19 | Honeywell International Inc. | Methods and systems for comparing currents using current conveyor circuitry |
| US7710094B1 (en) * | 2008-12-12 | 2010-05-04 | Hong Kong Applied Science And Technology Research Institute Co., Ltd. | Current-mode-controlled current sensor circuit for power switching converter |
| US8207580B2 (en) * | 2009-05-29 | 2012-06-26 | Power Integrations, Inc. | Power integrated circuit device with incorporated sense FET |
| EP2293165B1 (en) * | 2009-09-02 | 2018-01-17 | ams AG | Multi-current-source and method for regulating current |
| WO2012148774A2 (en) * | 2011-04-25 | 2012-11-01 | Volterra Semiconductor Corporation | Integrated protection devices with monitoring of electrical characteristics |
| CN102810540B (zh) * | 2012-07-31 | 2015-05-27 | 电子科技大学 | 一种具有电流采样功能的横向双扩散金属氧化物半导体器件 |
| EP2713492B1 (en) | 2012-09-26 | 2019-11-27 | ams AG | Power Conversion Arrangement and Method for Power Conversion |
| US8928407B2 (en) * | 2013-03-11 | 2015-01-06 | Futurewei Technologies, Inc. | Current conveyor circuit and method |
| EP2784816A1 (en) * | 2013-03-28 | 2014-10-01 | Nxp B.V. | Cascode semiconductor device |
| US9519303B2 (en) * | 2014-02-10 | 2016-12-13 | Infineon Technologies Ag | Precision current sensing |
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| US10753964B2 (en) * | 2017-04-27 | 2020-08-25 | Microchip Technology Incorporated | Current sensing for integrated circuit devices |
| CN111026219B (zh) * | 2019-12-24 | 2021-08-17 | 南京微盟电子有限公司 | 一种共源共栅结构的基准源 |
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| US4700461A (en) * | 1986-09-29 | 1987-10-20 | Massachusetts Institute Of Technology | Process for making junction field-effect transistors |
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| KR19980064252A (ko) * | 1996-12-19 | 1998-10-07 | 윌리엄비.켐플러 | Ｐｍｏｓ 패스 소자를 가진 저 드롭-아웃 전압 조절기 |
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2003
- 2003-02-10 JP JP2003032040A patent/JP4012472B2/ja not_active Expired - Fee Related
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