CN111026219B - 一种共源共栅结构的基准源 - Google Patents
一种共源共栅结构的基准源 Download PDFInfo
- Publication number
- CN111026219B CN111026219B CN201911344297.2A CN201911344297A CN111026219B CN 111026219 B CN111026219 B CN 111026219B CN 201911344297 A CN201911344297 A CN 201911344297A CN 111026219 B CN111026219 B CN 111026219B
- Authority
- CN
- China
- Prior art keywords
- field effect
- effect transistor
- source
- substrate
- drain
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Active
Links
Images
Classifications
-
- G—PHYSICS
- G05—CONTROLLING; REGULATING
- G05F—SYSTEMS FOR REGULATING ELECTRIC OR MAGNETIC VARIABLES
- G05F1/00—Automatic systems in which deviations of an electric quantity from one or more predetermined values are detected at the output of the system and fed back to a device within the system to restore the detected quantity to its predetermined value or values, i.e. retroactive systems
- G05F1/10—Regulating voltage or current
- G05F1/46—Regulating voltage or current wherein the variable actually regulated by the final control device is dc
- G05F1/56—Regulating voltage or current wherein the variable actually regulated by the final control device is dc using semiconductor devices in series with the load as final control devices
Landscapes
- Engineering & Computer Science (AREA)
- Physics & Mathematics (AREA)
- Electromagnetism (AREA)
- General Physics & Mathematics (AREA)
- Radar, Positioning & Navigation (AREA)
- Automation & Control Theory (AREA)
- Amplifiers (AREA)
Abstract
一种共源共栅结构的基准源，在设有PMOS场效应管P1、P2、P3、P6，NMOS场效应管N1、N2，三极管PNP1、PNP2、PNP3以及电阻R1、R2的基础上，增设场效应管P4、P5和P7以及场效应管N3，P4与P2、P5与P3、P7与P6以及N3与N2均构成共源共栅结构，且在共源共栅结构中引入耗尽管或者低阈值金属场效应MOS管，在明显改善电源抑制比PSRR指标的同时还可以降低最低工作电压。
Description
技术领域
本发明涉及电流源和电压源，尤其涉及一种共源共栅结构的基准源，属于集成电路技术领域。
背景技术
随着便携式电子产品的广泛使用于工作和生活的各个方面，其对供电电源的性能提出了更高的要求，尤其是系统的抗干扰能力、低电压工作能力以及低功耗等等。电源内部电路中最重要的是基准电路，基准电路为整个电源提供参考电位，该电位随电源波动的变化非常微小，通常采用输出电压的变化和输入电压的变化比较，该数值采用分贝(dB)表示，即为电源抑制比PSRR。必须要说明的是，PSRR是抑制能力，是负数，而通常PSRR曲线坐标轴是反向的，显示为正数，表示越高数值代表越高的噪声抑制能力。该数值越高，即表示抗电源干扰的能力越强。
如图1所示，传统的基准源包括PMOS场效应管P1、P2、P3和P6，NMOS场效应管N1和N2，三极管PNP1、PNP2和PNP3以及电阻R1和R2，场效应管P1的源极和衬底、场效应管P2的源极和衬底、场效应管P3的源极和衬底和场效应管P6的源极和衬底均连接电源VCC，场效应管P1的栅极和漏极与场效应管P2的栅极互连并连接场效应管P3的栅极、场效应管P6的栅极和场效应管N2的漏极，场效应管P2的漏极连接场效应管N1的漏极和栅极以及场效应管N2的栅极，场效应管N1的衬底和场效应管N2的衬底均接地或场效应管N1的衬底与自身源极连接、场效应管N2的衬底与自身源极连接；场效应管N2的源极通过电阻R1连接三极管PNP2的发射极，三极管PNP2的基极与集电极互连并接地，场效应管N1的源极连接三极管PNP1的发射极，三极管PNP1的基极与集电极互连并接地，场效应管P6的漏极连接电阻R2的一端，电阻R2的另一端连接三极管PNP3的发射极，三极管PNP3的基极与集电极互连并接地。
上述传统的基准源可以输出基准电流IBIAS和基准电压VREF，这两部分电路都是采用P3和P6镜像P1的电流获得。其中P3直接输出偏置电流IBIAS。P6电流在电阻R2上流过，再加上PNP3的Veb电压，形成基准电压VREF。由于P1、P2、P3以及P6的漏极电压不同，因此由于衬沟道长度调制效应导致他们的镜像电流出现失调，即基准电流和基准电压会出现失调导致的偏差。另外N2镜像N1的电流，来确保N2源端电压和N1源端电压相同，从而形成稳定的PNP之间的电压差。而由于N2的漏端的沟道长度调制效应，导致N1和N2电流不同，源极电位也不用，因此导致PNP之间的压差出现偏差，导致基准失调。这种随电源变化导致出现偏差的情况，即为电源的抑制比PSRR指标比较差。
发明内容
针对现有技术图1存在的缺陷，本发明提供一种共源共栅结构的基准源，在降低最低工作电压的基础上还可以明显改善电源抑制比PSRR指标。
本发明采用的的技术方案如下：一种共源共栅结构的基准源，包括PMOS场效应管P1、P2、P3和P6，NMOS场效应管N1和N2，三极管PNP1、PNP2和PNP3以及电阻R1和R2，场效应管P1的源极和衬底、场效应管P2的源极和衬底、场效应管P3的源极和衬底和场效应管P6的源极和衬底均连接电源VCC，场效应管P1的栅极和漏极与场效应管P2的栅极互连并连接场效应管P3的栅极、场效应管P6的栅极和场效应管N2的漏极，场效应管P2的漏极连接场效应管N1的漏极和栅极以及场效应管N2的栅极，场效应管N1的衬底和场效应管N2的衬底均接地或场效应管N1的衬底与自身源极连接、场效应管N2的衬底与自身源极连接；场效应管N2的源极通过电阻R1连接三极管PNP2的发射极，三极管PNP2的基极与集电极互连并接地，场效应管N1的源极连接三极管PNP1的发射极，三极管PNP1的基极与集电极互连并接地，场效应管P6的漏极连接电阻R2的一端，电阻R2的另一端连接三极管PNP3的发射极，三极管PNP3的基极与集电极互连并接地；
其特征在于：增设场效应管P4、P5和P7以及场效应管N3，场效应管P4设置在场效应管P2与场效应管N1之间，与场效应管P2构成共源共栅结构；场效应管P5与场效应管P3构成共源共栅结构；场效应管P7设置在场效应管P6与电阻R2之间，与场效应管P6场效应管构成共源共栅结构；场效应管N3设置在场效应管P1与场效应管N2之间，与场效应管N2构成共源共栅结构；场效应管P4的栅极与效应管P2的栅极、P1的栅极和漏极、P3的栅极、P5的栅极、P6的栅极、P7的栅极以及场效应管N3的漏极连接在一起，场效应管P4的源极连接场效应管P2的漏极，场效应管P4的衬底连接场效应管P2的源极和衬底并连接电源VCC或场效应管P4的衬底与自身源极连接，场效应管P4的漏极与场效应管N1的漏极和栅极以及场效应管N2的栅极连接在一起；场效应管N3的栅极连接场效应管N2的栅极和场效应管N1的栅极，场效应管N3的源极连接场效应管N2的漏极，场效应管N3的衬底连接场效应管N2的衬底并接地或场效应管N3的衬底与自身源极连接；场效应管P5的源极连接场效应管P3的漏极，场效应管P5的衬底连接场效应管P3的衬底和源极并连接电源VCC；场效应管P7的源极连接场效应管P6的漏极，场效应管P7衬底连接场效应管P6的衬底和源极并连接电源VCC，场效应管P7的漏极通过电阻R2连接三极管PNP3的发射极并作为基准电压VREF的输出端，场效应管P5的漏极为基准电流IBIAS的输出端；所述场效应管P1、P2、P3和P6为增强型PMOS场效应管，场效应管P4、P5和P3为耗尽型PMOS场效应管,场效应管N1、N2为增强型NMOS场效应管，场效应管N3为耗尽型NMOS场效应管。
所述三极管PNP1、PNP2和三极管PNP3为PNP型三极管，个数比为PNP2:PNP1:PNP3＝m:1:1，m>1。
本发明的优点及显著效果：本发明提供的共源共栅结构的电流源，通过引入耗尽管或者低阈值金属场效应管MOS管来制作共源共栅电路，在明显改善电源抑制比PSRR指标的同时还可以降低最低工作电压。
附图说明
图1为传统的基准源电路；
图2为本发明的共源共栅结构的基准源电路。
具体实施方式
如图2，本发明共源共栅结构的基准源电路中，场效应管P1、P2、P3和P6的源极和衬底相接并接至电源VCC，P1的栅、漏相接并接至场效应管N3的漏极以及P2、P4、P3、P5、P6和P7的栅极，P2的漏极接至P4的源极，P4的衬底接至VCC，P4的漏极接至N1的漏极和栅极。P3的漏极接至P5的源极，P5的衬底接至VCC，P5的漏极输出IBIAS电流，即为基准电流输出。P6的漏接至P7的源极。P7的衬底接至VCC，P7的漏极接至电阻R2的一端，并且输出VREF即为基准电压源输出。电阻R2的另一端接至PNP3的射极，PNP3的基级和集电极相连之后接至地GND。N1的衬底接至地GND，N1的源极接至三极管PNP1的发射极。PNP1的基级和集电极相连，然后接至地GND。N3和N2的衬底接至地GND，N3的源极接至N2的漏极。N2的源极接至R1电阻的一端，R1电阻的另一端接至PNP2的发射极。PNP2的基级和集电极相连后接地GND。P1、P2、P3、P6为增强型PMOS场效应管，P4、P5、P7为耗尽型PMOS场效应管；N1和N2为增强型NMOS场效应管，N3为耗尽型NMOS场效应管；PNP1、PNP2和PNP3为PNP型三极管，并且个数PNP2：PNP1：PNP3＝m：1：1，m>1即可。另外，N3和P4的衬底电位也可以接至自身源极，即N3的衬底接N3源极，P4的衬底接P4源极。N1和N2的衬底也同样可以接至自身的源极。
本发明共源共栅结构的基准源电路原理：引入耗尽管N3，利用N1的栅漏电压提供自偏置，从而可以促使N2和N3形成共源共栅电路，保证N2电流不受漏端电压变化的影响。因为普通NMOS管的阈值Vthn为正，需要保证栅源电压大于阈值即Vgs>Vthn时，才可以导通；而耗尽管阈值Vthn为负，那么栅源电压为零就可以大于阈值从而导通，甚至栅源电压为负也可以导通。例如NMOS耗尽管阈值为Vthn＝-0.3V，那么Vgs＝0或者Vgs＝-0.1都可以使耗尽管导通。因此，由于N1的栅漏为N2和N3提供偏置，那么通过设置N3的尺寸，就可以形成的N3的栅极和源极电位接近，那么N2的漏极和N3的源极电位就可以接近N1的栅漏电压，从而保证N1和N2的镜像电流保持匹配。同时，有采用N1的栅漏作为偏置，因此，没有额外的偏置电压，可以确保该偏置电流源和电压源的最小工作电压尽可能的降低。同理引入耗尽管P4，利用P1的栅漏电压提供自偏置，从而可以促使P4和P2形成共源共栅电路，保证P2电流不受漏端电压变化的影响，P2和P1的镜像电流保持匹配。类似的P5和P3以及P7和P6都是共源共栅结构。同理，引入低阈值金属场效应管MOS管替代耗尽管来制作共源共栅电路，可以在实现高电源抑制比的同时，尽可能降低最小工作电压。
Claims (2)
1.一种共源共栅结构的基准源，包括PMOS场效应管P1、P2、P3和P6，NMOS场效应管N1和N2，三极管PNP1、PNP2和PNP3以及电阻R1和R2，场效应管P1的源极和衬底、场效应管P2的源极和衬底、场效应管P3的源极和衬底和场效应管P6的源极和衬底均连接电源VCC，场效应管P1的栅极和漏极与场效应管P2的栅极互连并连接场效应管P3的栅极、场效应管P6的栅极和场效应管N2的漏极，场效应管P2的漏极连接场效应管N1的漏极和栅极以及场效应管N2的栅极，场效应管N1的衬底和场效应管N2的衬底均接地或场效应管N1的衬底与自身源极连接、场效应管N2的衬底与自身源极连接；场效应管N2的源极通过电阻R1连接三极管PNP2的发射极，三极管PNP2的基极与集电极互连并接地，场效应管N1的源极连接三极管PNP1的发射极，三极管PNP1的基极与集电极互连并接地，场效应管P6的漏极连接电阻R2的一端，电阻R2的另一端连接三极管PNP3的发射极，三极管PNP3的基极与集电极互连并接地；
其特征在于：增设场效应管P4、P5和P7以及场效应管N3，场效应管P4设置在场效应管P2与场效应管N1之间，与场效应管P2构成共源共栅结构；场效应管P5与场效应管P3构成共源共栅结构；场效应管P7设置在场效应管P6与电阻R2之间，与场效应管P6场效应管构成共源共栅结构；场效应管N3设置在场效应管P1与场效应管N2之间，与场效应管N2构成共源共栅结构；场效应管P4的栅极与效应管P2的栅极、P1的栅极和漏极、P3的栅极、P5的栅极、P6的栅极、P7的栅极以及场效应管N3的漏极连接在一起，场效应管P4的源极连接场效应管P2的漏极，场效应管P4的衬底连接场效应管P2的源极和衬底并连接电源VCC或场效应管P4的衬底与自身源极连接，场效应管P4的漏极与场效应管N1的漏极和栅极以及场效应管N2的栅极连接在一起；场效应管N3的栅极连接场效应管N2的栅极和场效应管N1的栅极，场效应管N3的源极连接场效应管N2的漏极，场效应管N3的衬底连接场效应管N2的衬底并接地或场效应管N3的衬底与自身源极连接；场效应管P5的源极连接场效应管P3的漏极，场效应管P5的衬底连接场效应管P3的衬底和源极并连接电源VCC；场效应管P7的源极连接场效应管P6的漏极，场效应管P7衬底连接场效应管P6的衬底和源极并连接电源VCC，场效应管P7的漏极通过电阻R2连接三极管PNP3的发射极并作为基准电压VREF的输出端，场效应管P5的漏极为基准电流IBIAS的输出端；所述场效应管P1、P2、P3和P6为增强型PMOS场效应管，场效应管P4、P5和P3为耗尽型PMOS场效应管,场效应管N1、N2为增强型NMOS场效应管，场效应管N3为耗尽型NMOS场效应管。
2.根据权利要求1所述的共源共栅结构的基准源，其特征在于：所述三极管PNP1、PNP2和三极管PNP3为PNP型三极管，个数比为PNP2:PNP1:PNP3＝m:1:1，m>1。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| CN201911344297.2A CN111026219B (zh) | 2019-12-24 | 2019-12-24 | 一种共源共栅结构的基准源 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| CN201911344297.2A CN111026219B (zh) | 2019-12-24 | 2019-12-24 | 一种共源共栅结构的基准源 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| CN111026219A CN111026219A (zh) | 2020-04-17 |
| CN111026219B true CN111026219B (zh) | 2021-08-17 |
Family
ID=70211945
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| CN201911344297.2A Active CN111026219B (zh) | 2019-12-24 | 2019-12-24 | 一种共源共栅结构的基准源 |
Country Status (1)
| Country | Link |
|---|---|
| CN (1) | CN111026219B (zh) |
Families Citing this family (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| CN111796626A (zh) * | 2020-08-29 | 2020-10-20 | 深圳市爱协生科技有限公司 | 一种多功能低压低功耗基准电路及其设计方法 |
Family Cites Families (5)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US6211659B1 (en) * | 2000-03-14 | 2001-04-03 | Intel Corporation | Cascode circuits in dual-Vt, BICMOS and DTMOS technologies |
| US6600362B1 (en) * | 2002-02-08 | 2003-07-29 | Toko, Inc. | Method and circuits for parallel sensing of current in a field effect transistor (FET) |
| CN102622038B (zh) * | 2012-03-29 | 2014-08-13 | 北京经纬恒润科技有限公司 | 带隙基准电压源电路和带隙基准电压源 |
| CN105116954B (zh) * | 2015-09-07 | 2017-09-01 | 卓捷创芯科技（深圳）有限公司 | 一种宽输入电压范围和高精度输出的自偏置带隙基准电路 |
| CN110333751A (zh) * | 2019-07-29 | 2019-10-15 | 南京微盟电子有限公司 | 一种共源共栅结构的电流源 |
-
2019
- 2019-12-24 CN CN201911344297.2A patent/CN111026219B/zh active Active
Also Published As
| Publication number | Publication date |
|---|---|
| CN111026219A (zh) | 2020-04-17 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| KR101099406B1 (ko) | 캐스코드 회로 및 반도체 장치 | |
| US8212545B2 (en) | Reference voltage circuit and electronic device | |
| CN109450415B (zh) | 一种延迟电路 | |
| CN108351662B (zh) | 具有曲率补偿的带隙参考电路 | |
| EP2652872B1 (en) | Current mirror and high-compliance single-stage amplifier | |
| JPH0613820A (ja) | エンハンスメント／デプリーション・モード・カスコード電流ミラー | |
| CN111176358B (zh) | 一种低功耗低压差线性稳压器 | |
| CN113093855B (zh) | 一种低功耗宽电压范围的超低压基准源电路 | |
| US20080290942A1 (en) | Differential amplifier | |
| EP1739517B1 (en) | Semiconductor integrated circuit device | |
| CN111026221A (zh) | 一种工作在低电源电压下的电压基准电路 | |
| CN111026219B (zh) | 一种共源共栅结构的基准源 | |
| CN111752325A (zh) | 一种高精度线性稳压电路 | |
| CN113054620B (zh) | 一种低功耗芯片的欠压保护电路 | |
| WO2021172001A1 (ja) | 定電圧生成回路 | |
| CN212484194U (zh) | 一种cmos电压基准源 | |
| CN112558672A (zh) | 基准电流源及包含基准电流源的芯片 | |
| CN110445482B (zh) | 一种低功耗高摆率的比较器 | |
| JP2007257104A (ja) | シリーズレギュレータ | |
| CN109643137B (zh) | 低压参考电流电路 | |
| CN114690842A (zh) | 一种用于偏置双极型晶体管的电流源电路 | |
| JP2006313438A (ja) | 基準電圧生成回路 | |
| CN115185329B (zh) | 一种带隙基准结构 | |
| CN103901936A (zh) | 基于native晶体管的高电源抑制带隙基准源 | |
| CN115328250B (zh) | 一种基于dibl效应补偿的低功耗cmos电压基准源 |
Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| PB01 | Publication | ||
| PB01 | Publication | ||
| SE01 | Entry into force of request for substantive examination | ||
| SE01 | Entry into force of request for substantive examination | ||
| GR01 | Patent grant | ||
| GR01 | Patent grant |