CN109450415B

CN109450415B - 一种延迟电路

Info

Publication number: CN109450415B
Application number: CN201811137154.XA
Authority: CN
Inventors: 朱明旺
Original assignee: Hunan Goke Microelectronics Co Ltd
Current assignee: Hunan Goke Microelectronics Co Ltd
Priority date: 2018-09-28
Filing date: 2018-09-28
Publication date: 2022-10-14
Anticipated expiration: 2038-09-28
Also published as: CN109450415A

Abstract

本发明提供一种延迟电路，包括电流源电路、电压调整电路、主延迟电路，所述主延迟电路包括相互串联的k个子延迟电路，k为自然数；每个子延迟电路包括相互串联的第一级CMOS反相器和第二级CMOS反相器；所述第一级CMOS反相器的PMOS管的衬底和源极、第二级CMOS反相器的PMOS管的衬底和源极相互连接于第一电路连接点，该第一电路连接点的电压与温度呈线性负相关。本发明的延迟电路的延时时间具有较小的温漂，且由于采用电压调整电路代替电源电压为延迟电路供电，且电流源提供与温度正相关的电流，电压调整电路使偏置电压处于相对稳定的水平，因此延时时间受电源波动影响较小。

Description

一种延迟电路

技术领域

本发明属于电子电路及半导体领域，尤其涉及一种延迟电路。

背景技术

如图1所示，现有的CMOS反相器构成的延迟电路一般由第一级CMOS反相器11和第二级CMOS反相器12构成。第一级CMOS反相器11、第二级CMOS反相器均由PMOS管和NMOS管构成。每一级CMOS反相器中，PMOS管的栅极与NMOS管的栅极相互连接且与所述该级的CMOS反相器的输入端连接；PMOS管的漏极与NMOS管的漏极相互连接且与该级CMOS反相器的输出端连接；NMOS管NM1的衬底、源极相互连接且接地。各级PMOS 管的衬底、源极相互连接且与电源电压连接。

该延迟电路的延时时间会受到温度漂移的影响，从而无法对延时时间准确调整。

现有技术中，通常利用与CMOS反相器温度延时特性的电路，对CMOS反相器的温漂进行补偿。或者，例如公开号为CN101567680A、专利申请名称为“不受温度影响且具有固定延时时间的延迟电路”的专利申请中，通过由一PMOS晶体管、一NMOS晶体管以及一电阻组成的反相接收器温度延时特性对由一PMOS晶体管和一NMOS晶体管组成的反相器温度特性进行补偿从而获得不受温度影响的延时时间。

现有技术中仅对延时时间的温度漂移进行补偿，但由于延迟电路中，各级CMOS反相器中的PMOS管均直接加电源电压，因此电源电压的变化会对反相器的延时产生较大影响，从而影响对延时时间的控制。

因此，现有技术中只对温度特性进行补偿，而没有考虑到电源电压波动对反相器延时影响。

发明内容

本发明要解决的问题是针对现有延迟电路中由于电源电压出现波动而导致的延时时间的变化，提供一种延迟电路。

为解决上述技术问题，本发明采用的技术方案是：一种延迟电路，包括主延迟电路，所述主延迟电路包括相互串联的k个子延迟电路，k为自然数；每个子延迟电路包括相互串联的第一级CMOS反相器和第二级CMOS反相器；所述第一级CMOS反相器的PMOS管PM1 的衬底和源极、第二级CMOS反相器的PMOS管PM2的衬底和源极相互连接于第一电路连接点，该第一电路连接点的电压与温度呈线性负相关。

本发明中，第一级CMOS反相器的PMOS管的衬底和源极、第二级CMOS反相器的PMOS管的衬底和源极的电压与温度呈线性负相关，代替了原有的延迟电路中由电源电压VDDA的供电，避免了由于电源电压VDDA的波动对延迟电路的延时时间造成的影响。同时，由于该第一电路连接点的电压与温度呈线性负相关，即随温度变化的电压对MOS反相器的延时时间的温漂进行补偿，从而降低反相器构成的延迟电路的延时时间随温度产生的变化，降低了温度对延时时间的影响。

进一步地，所述第一电路连接点的电压为PMOS管的阈值电压的绝对值与NMOS管的阈值电压之和。PMOS管的阈值电压的绝对值、NMOS管的阈值电压均与温度呈线性负相关，因此二者之和也与温度呈线性负相关。

进一步地，还包括电压调整电路、电流源电路，所述电流源电路的输出电流具有正温度系数，所述电压调整电路包括第三NMOS管NM3、第四NMOS管NM4、第三PMOS管PM3 和第二电容C2，

第三NMOS管NM3的栅极、第四NMOS管NM4的源级、第二电容C2的一端相互连接形成所述第一电路连接点，第二电容C2的另一端接地；

第三NMOS管NM3的源极、第三PMOS管PM3的源极和衬底相互连接，

第三NMOS管NM3的衬底、第四NMOS管NM4的衬底、第三PMOS管PM3的栅极和漏极均接地；

第四NMOS管NM4的漏极连接电源电压；

第三NMOS管NM3的漏级与第四NMOS管NM4的栅极相连接，且与电流源电路的输出端连接；

第三NMOS管NM3、第三PMOS管PM3均工作在亚阈值区。

本发明中，第三NMOS管NM3、第三PMOS管PM3均工作在亚阈值区，根据电路中电压关系，使得电压调整电路的输出电压为第三PMOS管PM3的阈值电压的绝对值与第三 NMOS管NM3的阈值电压之和。第一电路连接点为电压调整电路的输出端。

所述电流源电路的输出电流与温度为线性正相关。通过设置电流源电路的输出电流与温度为线性正相关，使得本发明的电流源电路能够对延迟电路的延时时间的温漂进行补偿，减小延时时间受温度的影响。

进一步地，第四NMOS管NM4的宽长比大于1。本发明中，延迟电路的各支路电流之和等于流过第四NMOS管NM4的电流，通过调整第四NMOS管NM4的宽长比即可改变延迟电路的电流大小。通过设置第四NMOS管NM4的宽长比大于1，可以使得延迟电路的电流较小，从而减小延迟电路的功率。

进一步地，所述电流源电路包括第五NMOS管NM5、第四PMOS管PM4、第五PMOS 管PM5、第七PMOS管PM7、第八PMOS管PM8、第六PMOS管PM6，

第四PMOS管PM4的源极、第五PMOS管PM5的源极、第六PMOS管PM6的源极均与电源电压连接；

第四PMOS管PM4的栅极与漏级、第五PMOS管PM5的栅极、第六PMOS管PM6的栅极、第七PMOS管PM7的源级相互连接，

第五PMOS管PM5的漏级与第八PMOS管PM8的源级连接，

第七PMOS管PM7的栅极和漏级、第八PMOS管PM8的栅极、第五NMOS管NM5的栅极和漏级连接，

第八PMOS管PM8的漏极、第五NMOS管NM5的源级和衬底接地；

第六PMOS管PM6的漏级为电流源电路的输出端，

第四PMOS管PM4的衬底、第五PMOS管PM5的衬底、第七PMOS管PM7的衬底、第八 PMOS管PM8的衬底、第六PMOS管PM6的衬底均与电源电压连接。

本发明中采用PTAT电流源。与现有PTAT电流源相比，本发明的电流源电路使用MOS管代替电阻，无需使用运放和BJT三极管，结构简单，减小了电路占用的面积，同时避免了因电阻精度不好掌握而对电路精度造成的影响。本发明的电流源电路能够对延迟电路的延时时间温漂进行补偿。同时，通过调整本发明的电流源电路的电流，可以使后续晶体管工作在截止区、亚阈值区、线性区或饱和区，从而便于对电压调整电路的输出电压进行调整。本发明中，采用PTAT电流源提供偏置电流，从而可以减小延迟电路的温度和电源电压相关性，PTAT电流源通过电压调整电路为主延迟电路部分提供偏置，电压调整电路的输出端的电压动态跟随NMOS管和PMOS管的阈值电压，这减小了电源电压波动随延迟电路的影响，同时本发明的延迟电路的延时时间几乎保持恒定，延迟电路与温度和电源电源电压具有弱相关性。

进一步地，第四PMOS管PM4、第五PMOS管PM5、第六PMOS管PM6的尺寸相同，所述第七PMOS管PM7、第八PMOS管PM8的尺寸相同。

本发明中，第四PMOS管PM4、第五PMOS管PM5、第六PMOS管PM6采用电流镜的结构，这三个PMOS管尺寸一致可以减小电路的失调。第七PMOS管PM7、第八PMOS管 PM8的尺寸相同也可减小电路的失调。

进一步地，第三NMOS管NM3、第三PMOS管PM3的宽长比大于1:1，第四PMOS管 PM4、第五PMOS管PM5、第六PMOS管PM6的宽长比均小于1:1；

优选地，第三NMOS管NM3、第三PMOS管PM3的宽长比不大于24:1；

优选地，第四PMOS管PM4、第五PMOS管PM5、第六PMOS管PM6的宽长比不小于1:8；

更优选地，k＝1，第三NMOS管NM3、第三PMOS管PM3的宽长比为24:1，第四PMOS管PM4、第五PMOS管PM5、第六PMOS管PM6的宽长比为1:4或1:8。

进一步地，至少一个子延迟电路的第一级CMOS反相器和第二级CMOS反相器之间串接有RC延迟单元。本发明中，可采用第一级CMOS反相器和第二级CMOS反相器构成的延迟单元和RC延迟单元共同提供延时，从而使得延迟电路的延时时间便于调整。而且，RC延迟单元可以减小温度对延迟电路的延迟时间的影响。所设置的RC延迟单元的个数可根据实际进行调整，本领域普通技术人员可以理解。

进一步地，所述RC延迟单元包括第一电阻R和第一电容C1；

所述第一电阻R的两端分别与所述第一级CMOS反相器的输出端、所述第二级CMOS反相器的输入端连接；

所述第一电容C1的一端与所述第二级CMOS反相器的输入端连接，另一端接地；

优选地，所述RC延迟单元的温度延时特性与所述第一级CMOS反相器的温度延时特性相反和/或所述RC延迟单元的温度延时特性与所述第二级CMOS反相器的温度延时特性相反；

更优选地，所述第一电阻R为具有负温度系数的电阻。

本发明中，在电流源电路对延迟电路的延时时间的温漂进行补偿的同时，通过设置RC 延迟单元的温度延时特性与所述CMOS反相器的温度延时特性相反，便于进一步实现对RC 延迟单元的温度延时特性进行补偿，从而降低温度对延迟电路的延时时间的影响。

本发明具有的优点和积极效果是：

(1)提出了一种全新的延迟电路，该延迟电路的延时时间具有较小的温漂；

(2)该延迟电路的延时时间受电源波动影响较小；

(3)提出了一种全新的电流源电路；

(4)本发明的延迟电路的占用体积小，易于实现小型化；

(4)本发明的延迟电路的功耗低，易于实现节能。

附图说明

为了更清楚地说明本申请实施例中的技术方案，下面将对实施例描述中所需要使用的附图作简单地介绍，显而易见地，下面描述中的附图仅仅是本申请的一些实施例，对于本领域普通技术人员来讲，在不付出创造性劳动性的前提下，还可以根据这些附图获得其他的附图。

图1是现有的CMOS延迟电路的结构示意图。

图2是本发明的一种实施方式中延迟电路的电路结构示意图。

图3是本发明的一种实施方式中PMOS共源共栅电流镜的等效电路图。

图4是本发明的一种实施方式中电流源电路的输出电流与温度的关系示意图。

图5是本发明的一种实施方式中在室温下(27℃)各级电路的输出波形示意图。

图6是本发明的一种实施方式中在-40℃-80℃的温度范围内各级电路的输出波形示意图。

图7是本发明的一种实施方式中在-40℃,80℃的温度范围内主延迟电路的输出波形示意图。

图8是本发明的一种实施方式中在室温下在[2.3V，3.3V]的电源电压范围内主延迟电路的输出波形示意图。

图中，1、主延迟电路，2、电压调整电路，3、电流源电路。

具体实施方式

下面将结合本申请的附图，对本申请实施例中的技术方案进行清楚、完整地描述，显然，所描述的实施例仅仅是本申请一部分实施例，而不是全部的实施例。基于本申请中的实施例，本领域普通技术人员在没有做出创造性劳动前提下所获得的所有其他实施例，都属于本申请保护的范围。

如图2—图8所示，本发明提供一种延迟电路，包括电流源电路3、电压调整电路2、主延迟电路1。

本发明中主延迟电路1部分采用两级CMOS反相器和RC延迟单元构成，方案原理图如图1。由于反相器的延时受到温度和电源电压影响变化很大，本方案采用PTAT电流源提供偏置电流，从而可以减小延迟电路的温度和电源电压相关性，PTAT电流源通过电压调整电路为主延迟电路1部分提供偏置，电压调整电路2产生VDDLocal电压动态跟随工作在亚阈值状态下的第三NMOS管NM3和第三PMOS管PM3的阈值电压。由于为延迟电路提供偏置的VDDLocal动态跟随NMOS管和PMOS管的阈值电压，这减小了电源电压波动随延迟电路的影响，同时反相器延时时间几乎保持恒定，延迟电路与温度和电源电源电压具有弱相关性。

本发明高精度延迟电路如图3所示，电源电压VDDA为3.3V，电路采用CMOS工艺设计,结构简单，电路可以分为三部分，电流源电路3、电压调整电路2和主延迟电路1。优选地，电流源电路3为PTAT基准电流源。

本发明中，PM4、PM5、PM7、PM8、NM5组成的PMOS共源共栅电流镜环路可结合图 3进行解释。

如图3所示，PMOS共源共栅电流镜环路由PMOS管MP1、PMOS管MP2、PMOS管 MP3、PMOS管MP4和R(eq)组成。

V_GS2、V_GS3、V_GS4分别为MP2、MP3、MP4的栅源级电压，V_DS2、V_DS4分别为MP2、MP4的漏源级电压，VDD为电源电压。

应用基尔霍夫电压定律(KVL)得：

对MP2，MP4和VDDA组成的环路再次利用基尔霍夫电压定律(KVL)得：

V_DD＝-V_DS2-V_DS4 (2)

联立(1)式(2)式可得：

V_DD＝I_ref·R(eq)-V_GS2-V_GS3 (3)

图3中所有PMOS管处在饱和区，利用饱和区电流表达式(忽略沟道长度调制效应)[12]。结合(2)式和(3)式可得：

式中C_ox为单位面积栅氧电容，W/L为MOS管宽长比，γ＝(W/L)₂-1/2+(W/L)₃-1/2,V_Tp>0。其中(W/L)₂、(W/L)₃分别为MP2，MP3的宽长比。假设μ_p、V_Tp和R仅受温度影响，对(4) 式求温度T的导数得：

式中K_x＝(1/x)·(dx/dT)，(5)式中有dI/dT，定义K_Iref＝(1/I_ref)·(dI_ref/dT)为基准电流源输出电流的温度系数。

本发明中，电流源电路3的输出电流具有正温度系数。为了使电流源产生正温度系数的电流，K_Iref应满足：K_Iref>0。对(6)式分析可知，分母为负数；分子中，第一项中K_μp为负，K_VTp为负，因此第一项为负，第二项中为负，且|K_μp|通常大于|K_R(NM5)|，第三项始终为正。第一项和第二项和的绝对值大于第三项即可保证分子为负。即可得到正温度系数的输出电流。

为了尽可能减小电路面积，本方案采用NMOS管代替电阻R。图3中R(eq)即为第五NMOS 管NM5的等效电阻。

电流源电路3包括五个PMOS管(PM4-PM8)和第五NMOS管NM5，电流源电路3的输出波形如图4所示。由图4可知，电流源电路3的输出电流与温度成线性正相关。电流源电路3的输出电流即为第六PMOS管的漏级的电流。第四PMOS管PM4和第五PMOS管PM5 源极接电源电压VDDA，二者栅极互连并接第四PMOS管PM4漏极。第七PMOS管PM7源极接第四PMOS管PM4漏极和栅极，第七PMOS管PM7漏级、栅极相连并接第八PMOS 管PM8栅极，第八PMOS管PM8源极接第五PMOS管PM5漏极，第八PMOS管PM8的漏极接地(GNDA)。第五NMOS管NM5采用二极管接法，漏极和栅极相连，第五NMOS管 NM5漏极接第七PMOS管PM7漏极。第六PMOS管PM6源极接电源电压，栅极接第四PMOS 管PM4漏极。优选地，所述电流源电路3的输出电流与温度呈线性正相关。

电流源电路3的技术效果为：

(1)与现有PTAT电流源相比，使用MOS管代替电阻，减小了面积，同时CMOS技术来说电阻精度不好掌握，该技术方案对此进行规避。

(2)使用PTAT电流源能够对延迟电路的延时时间的温漂进行补偿，减少温度对延时时间的影响。

(3)也可以采用其他形式的PTAT电流源，可采用正温度系数的电流源代替本发明中的 PTAT电流源。

(4)电路的正常工作需要合适的静态工作点，而PTAT电流源就是起到这种作用，通过调整PTAT电流源电流可以使后续晶体管工作在截止区、亚阈值区、线性区或饱和区。

电压调整电路包括第三NMOS管NM3，第四NMOS管NM4，第三PMOS管PM3和第二电容C2。第三NMOS管NM3漏极接第六PMOS管PM6漏极，栅极接电容器C2一端，源极接第三PMOS管PM3源极，衬底接地。第三PMOS管PM3栅极和漏极接地，衬底接第三NMOS管NM3源极。第二电容C2一端接第四NMOS管NM4源极，另一端接地。第四 NMOS管NM4漏极接电源电压，栅极接第六PMOS管PM6漏极。第四NMOS管NM4源极产生局部电源电压VDDLocal，从而为主延迟电路1提供偏置电压。电压调整电路2的输出为局部电源电压VDDLocal。电压调整电路2的输出电压即为第四NMOS管NM4的源级的电压。第一电路连接点即为电压调整电路2的输出端，第一电路连接点的电压为VDDLocal。第四NMOS管NM4的源级为电压调整电路2的输出端。

电压调整电路2的输出电压与温度呈线性负相关。第三NMOS管NM3漏极、第四NMOS管NM4的栅极相互连接于A点，A点为电流源电路3的输出端。

主延迟电路1包括相互串联的k个子延迟电路，k为自然数。每个子延迟电路包括相互串联的第一级CMOS反相器11和第二级CMOS反相器12。所述第一级CMOS反相器11的输出端与所述第二级CMOS反相器12的输入端连接。该子延迟电路的输入端、输出端分别与所述第一级CMOS反相器11的输入端、所述第二级CMOS反相器12的输出端连接。图2 所示为k＝1时的主延迟电路1。如图2，Vi1、Vi2分别为第一级CMOS反相器11、第二级 CMOS反相器12的输入端。主延迟电路的输入端为IN，输出端为OUT。第一级CMOS反相器11包括第一PMOS管PM1、第一NMOS管NM1。第二级CMOS反相器12包括第二PMOS 管PM2、第二NMOS管NM2。第一PMOS管PM1的栅极与第一NMOS管NM1的栅极相互连接且与第一级CMOS反相器11的输入端连接。第一PMOS管PM1的漏极与第一NMOS 管NM1的漏极相互连接且与第一级CMOS反相器11的输出端连接。第一PMOS管PM1的衬底、源极相互连接且与电压调整电路2的输出端连接。第一NMOS管NM1的衬底、源极相互连接且接地。第二PMOS管PM2的栅极与第二NMOS管NM2的栅极相互连接且与第二级CMOS反相器12的输入端连接。第二PMOS管PM2的漏极与第二NMOS管NM2的漏极相互连接作为第二级CMOS反相器12的输出端。第二PMOS管PM2的衬底、源极相互连接且与电压调整电路2的输出端VDDLocal连接。第二NMOS管NM2的衬底、源极相互连接且接地。

本延迟电路的延迟时间可表示为：T＝t_inv+t_RC，其中t_inv为CMOS反相器的延迟时间，t_RC为RC延迟单元13的延迟时间。

RC延迟单元13的温度延时特性与所述第一级CMOS反相器11的温度延时特性相反和/ 或所述RC延迟单元13的温度延时特性与所述第二级CMOS反相器12的温度延时特性相反。

本发明中，Vi1为第一级CMOS反相器11的输入信号，Vi2为第二级CMOS反相器12 的输入信号，Vo为第二级CMOS反相器12的输出信号。

优选地，至少一个子延迟电路的第一级CMOS反相器11和第二级CMOS反相器12之间串接有RC延迟单元13。

具体地，主延迟电路1包括第一PMOS管PM1，第二PMOS管PM2，第一NMOS管 NM1，第二NMOS管NM2，第一电容C1和第一电阻R。第一PMOS管PM1源极和衬底接局部电源VDDLocal，栅极与第一NMOS管NM1栅极相连，漏极与第一NMOS管NM1漏极相连。第一NMOS管NM1源极接地，第一PMOS管PM1与第一NMOS管NM1构成第一级反相器，同理，第二PMOS管PM2和第二NMOS管NM2构成第二级反相器，由第一级反相器输入端作为延迟电路输入端，第二级反相器输出端作为延迟电路输出端，两级反相器中间加入RC延迟单元13，第一电阻R一端接第一级反相器输出端，另一端接第二级反相器输入端。第一电容C1耦合在电阻和地之间，一端接第二级反相器输入端，另一端接地。

本发明的主延迟电路可采用偶数个CMOS反相器和RC延迟单元13组成主延迟电路1。 CMOS反相器个数不一定是两个，也可以为四个、六个或更多个。

图2中，无特殊标注处，认为PMOS管衬底接电源VDDA，NMOS管衬底接地GNDA。

第四PMOS管PM4，第五PMOS管PM5，第六PMOS管PM6的尺寸应一致，因为此处利用了电流镜的结构。这三个PMOS管尺寸一致可以减小电路的失调，对于宽长比W/L的范围应在1/1-1/8之间(本方案采用W/L＝1/4或W/L＝1/8，其中k＝1)。第三PMOS管PM3和第三NMOS管NM3的工作状态限定在亚阈值区(弱反型区)，w/L的值应大于1/1(本方案采用 24/1),MOS管尺寸不具有唯一性，可以通过调整其他部分之后同样达到相同性能，本领域普通技术人员可以理解。

本发明中：(1)设计了一种全新的PTAT电流源提供偏置电流；(2)采用RC延迟单元和反相器延迟单元共同提供延时；(3)采用简单的电压调整电路，补偿反相器延时的温漂，同时降低电源电压波动对延时的影响。

由于本方案采用CMOS反相器和RC延迟单元共同组成主延迟电路1，通过增加或减少反相器级数可以达到相近结果。

本方案PTAT电流源可以采用其他结构。

本发明中，电压调整电路2的输出电压VDDLocal偏置电压不随着电源电压的变化而波动。电源电压上升或波动时，提供给主延迟电路的偏置电压不发生变化(或波动很小)。

如图2所示，电压调整电路2包括第三NMOS管NM3，第四NMOS管NM4和第三PMOS 管PM3，电流源电路3为主延迟电路1提供偏置，如图所示。主延迟电路1通过第四NMOS 管NM4获得偏置电压。电压调整电路2为主延迟电路1产生局部调整电压VDDLocal，同时限制主延迟电路1的电流大小。

本发明中用VDDLocal代替原有为CMOS反相器的PMOS管供电的电源，从而使得主延迟电路1的供电电压减小。主延迟电路1的各支路电流之和等于流过第四NMOS管NM4的电流，通过调整第四NMOS管NM4的宽长比(令第四NMOS管NM4的宽长比W:L>1)即可改变主延迟电路1的电流大小，从而可以限制主延迟电路1的电流大小。由于功耗为电压与电流的乘积，且主延迟电路1的电流、电压均减小，从而使得主延迟电路1的功耗较低。

主延迟电路1的第四NMOS管NM4的源极电压为VDDLocal，而非电源电压VDDA。当电源电压产生波动时，主延迟电路1工作电压具有较好的稳定性，降低了电源的线性。通过合理设置PTAT管子和第三NMOS管NM3、第三PMOS管PM3的宽长比可使第三NMOS 管NM3和第三PMOS管PM3工作在亚阈值区(弱反型区)。当MOSFET工作在亚阈值区时， V_GS≈V_TH。

第四PMOS管PM4、第五PMOS管PM5、第六PMOS管PM6采用倒比管(优选宽长比为1:24)，第三NMOS管NM3、第三PMOS管PM3采用较大的宽长比(优选宽长比为8:1)。

对于第三NMOS管NM3有：

V_DDLocal-V_B≈V_THN3；

对于第三PMOS管PM3有：

V_B-0≈|V_THP3|；

由上述两个式子可得：

V_DDLocal≈V_THN3+|V_THP3|；

由上式可知，VDDLocal跟随第三NMOS管NM3和第三PMOS管PM3的阈值电压，阈值电压是绝对温度T的函数而与电源电压无关，这降低了电源电压波动对延迟核心电路的影响。同时，当VDDLocal跟随阈值电压时，反相器的延迟几乎不受电源变化影响。因此， VDDLocal跟随温度变化，随温度变化的VDDLocal对反相器延时时间温漂进行补偿，从而降低反相器延时时间的温度变化。其中，V_DDLocal为电压调整电路2的输出电压，V_THN3、V_THP3分别为第三NMOS管NM3、第三PMOS管PM3的阈值电压，V_B为图2中B点(第三PMOS 管PM3的源级)的电压。NMOS管的栅源阈值电压V_THN3为正值，PMOS管的栅源阈值电压V_THP3为负值。NMOS管的栅源阈值电压V_THN3与温度为线性负相关，PMOS管的栅源阈值电压V_THP3与温度为线性正相关，从而电压调整电路2的输出电压VDDLocal与温度呈线性负相关。

电压调整电路由NMOS管NM3、NM4和PMOS管PM3构成，PTAT基准电流源为电路提供偏置。延迟核心电路通过MN2获得偏置电压，在延迟核心电路产生局部调整电压 VDDLocal，同时限制电流，如果采用低压器件延迟电路可以偏置在弱反型区，可以极大降低电路功耗，符合低功耗设计要求。此外，延迟核心电路连接NM4源极电压VDDLocal，而非电源电压VDDA。当电源电压产生波动时，延迟核心电路工作电压具有较好的稳定性，降低了电源的线性。通过合理设置PTAT管子和第三NMOS管NM3、第六PMOS管PM6的宽长比可使NM3和PM6工作在亚阈值区(弱反型区)。当MOSFET工作在亚阈值区时，VGS≈VTH。

由于电压调整电路2的输出电压为主延迟电路供电，由此降低了电源电压波动对反相器 (延迟电路)的影响。

图4为电流源电路3的输出电流的仿真结果。在[‐40℃，80℃]的温度范围内，随温度增大，电流源电路3的输出电流增大。

图5为在室温(27℃)环境下，给三个相同时间间隔的阶跃信号，经过延迟电路各级后的波形变化。图5中上中下三个波形分别代表第一级反相器的输入信号(Vi1)、第二级反相器的输入信号(Vi2)、第二级反相器的输出信号(Vo)。由图5可知，经过第一级CMOS反相器11、RC延迟单元13、第二级CMOS反相器12的作用后，第二级CMOS反相器12的输出端(Vo)相比第一级CMOS反相器11的输入端(Vi1)具有延时，由此实现了延时的作用。

图6在(‐40℃，80℃)温度范围内选取了7个温度点进行扫描(分别是‐40℃，‐20℃,0℃,20℃,40℃,60℃,80℃)，在这7个温度点上各级信号波形变化。根据图6，当温度变化时，第二级CMOS反相器12的输入端Vi2、第二级CMOS反相器12的输出端Vo的信号仅在纵轴(电压)上发生纵向移动，而在横轴(时间)上几乎未发生移动，即延迟电路的延时的温漂较小，延时时间受到温度变化的影响较小。

图7与图6操作相同，仅输出延迟电路输出端(第二级CMOS反相器12的输出端Vo)波形，可以看到当温度改变时，输出信号仅在纵轴(电压)上发生纵向移动，而在横轴(时间)上几乎未发生移动，横向宽度为延时时间，延迟电路的延时的温漂较小，延时时间受到温度变化的影响较小。

图8为2.3V-3.3V范围内选取5个电源电压(2.3V、2.55V、2.8V、3.05V、3.3V)进行扫描，延迟电路输出端(第二级CMOS反相器12的输出端Vo)波形的变化。电源电压即为VDDA 的电压。可以看到当改变电源电压时，输出信号仅在纵轴(电压)上发生纵向移动，而在横轴(时间)上几乎未发生移动，横向宽度为延时时间，延迟电路的延时受到电源电压改变的影响较小，表明延迟电路具有较小的电压敏感度。

以上对本发明的实施例进行了详细说明，但所述内容仅为本发明的较佳实施例，不能被认为用于限定本发明的实施范围。凡依本发明范围所作的均等变化与改进等，均应仍归属于本专利涵盖范围之内。在阅读了本发明之后，本领域技术人员对本发明的各种等价形式的修改均落入本申请所附权利要求所限定的范围。在不冲突的情况下，本发明中的实施例及实施例中的特征可以相互组合。

Claims

1.一种延迟电路，包括主延迟电路（1），所述主延迟电路（1）包括相互串联的k个子延迟电路，k为自然数；每个子延迟电路包括相互串联的第一级CMOS反相器（11）和第二级CMOS反相器（12）；

其特征在于，所述第一级CMOS反相器（11）的PMOS管的衬底和源极、第二级CMOS反相器（12）的PMOS管的衬底和源极相互连接于第一电路连接点，该第一电路连接点的电压与温度呈线性负相关；

所述延迟电路还包括电压调整电路（2）、电流源电路（3），所述电流源电路（3）的输出电流具有正温度系数，所述电压调整电路（2）包括第三NMOS管NM3、第四NMOS管NM4、第三PMOS管PM3和第二电容C2，

第三NMOS管NM3的栅极、第四NMOS管NM4的源级、第二电容C2的一端相互连接形成所述第一电路连接点，第一电路连接点为电压调整电路的输出端，第二电容C2的另一端接地；

第三NMOS管NM3的源极、第三PMOS管PM3的源极和衬底相互连接，

第四NMOS管NM4的漏极连接电源电压；

第三NMOS管NM3的漏级与第四NMOS管NM4的栅极相连接，且与电流源电路（3）的输出端连接；

第三NMOS管NM3、第三PMOS管PM3均工作在亚阈值区。

2.根据权利要求1所述的延迟电路，其特征在于：所述第一电路连接点的电压为PMOS管的阈值电压的绝对值与NMOS管的阈值电压之和。

3.根据权利要求1所述的延迟电路，其特征在于：第四NMOS管NM4的宽长比大于1。

4.根据权利要求1所述的延迟电路，其特征在于：所述电流源电路（3）包括第五NMOS管NM5、第四PMOS管PM4、第五PMOS管PM5、第七PMOS管PM7、第八PMOS管PM8、第六PMOS管PM6，

第五PMOS管PM5的漏级与第八PMOS管PM8的源级连接，

第八PMOS管PM8的漏极、第五NMOS管NM5的源级和衬底接地；

第六PMOS管PM6的漏级为电流源电路（3）的输出端，

第四PMOS管PM4的衬底、第五PMOS管PM5的衬底、第七PMOS管PM7的衬底、第八PMOS管PM8的衬底、第六PMOS管PM6的衬底均与电源电压连接。

5.根据权利要求4所述的延迟电路，其特征在于：第四PMOS管PM4、第五PMOS管PM5、第六PMOS管PM6的尺寸相同，所述第七PMOS管PM7、第八PMOS管PM8的尺寸相同。

6.根据权利要求4所述的延迟电路，其特征在于：第三NMOS管NM3、第三PMOS管PM3的宽长比大于1:1，第四PMOS管PM4、第五PMOS管PM5、第六PMOS管PM6的宽长比均小于1:1。

7.根据权利要求6所述的延迟电路，其特征在于：第三NMOS管NM3、第三PMOS管PM3的宽长比不大于24:1。

8.根据权利要求6所述的延迟电路，其特征在于：第四PMOS管PM4、第五PMOS管PM5、第六PMOS管PM6的宽长比不小于1:8。

9.根据权利要求8所述的延迟电路，其特征在于：k=1，第三NMOS管NM3、第三PMOS管PM3的宽长比为24:1，第四PMOS管PM4、第五PMOS管PM5、第六PMOS管PM6的宽长比为1:4或1:8。

10.根据权利要求1所述的延迟电路，其特征在于：至少一个子延迟电路的第一级CMOS反相器（11）和第二级CMOS反相器（12）之间串接有RC延迟单元（13）。

11.根据权利要求10所述的延迟电路，其特征在于：

所述RC延迟单元（13）包括第一电阻R和第一电容C1；

所述第一电阻R的两端分别与所述第一级CMOS反相器（11）的输出端、所述第二级CMOS反相器（12）的输入端连接；

所述第一电容C1的一端与所述第二级CMOS反相器（12）的输入端连接，另一端接地。

12.根据权利要求11所述的延迟电路，其特征在于：所述RC延迟单元（13）的温度延时特性与所述第一级CMOS反相器（11）的温度延时特性相反和/或所述RC延迟单元（13）的温度延时特性与所述第二级CMOS反相器（12）的温度延时特性相反。

13.根据权利要求12所述的延迟电路，其特征在于：所述第一电阻R为具有负温度系数的电阻。