CN110868198A - 一种与工艺角弱相关的延时电路单元 - Google Patents
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Abstract
本发明属公开了一种与工艺角弱相关的延时电路单元，该电路包括：六个PMOS管和十个NMOS管；通过在传统的延时电路单元的基础上，增加延时补偿电路，从而构成与工艺弱相关的延时电路单元。本发明能抵消由于不同工艺角而造成延时差异，满足系统对于延时电路的要求，增加电路设计的裕量，从而提高产品良率。
Description
技术领域
本发明属于集成电路技术领域，特别涉及一种与工艺角弱相关的延时电路单元及其应用。
背景技术
随着CMOS工艺的进步，集成电路的发展趋势是集成度越来越高，功耗越来越低。然而，随着芯片复杂度的提高，其产品良率就成为影响芯片成本的一个重要因素。保障电路在不同工艺条件下的高性能成为电路设计者的首要任务，更希望延时电路能够在不同工艺角小，都拥有相同的延时。许多IC芯片都需要使用延时电路。延时电路一般由一个或多个的延时单元组合而成，传统的延时单元由MOS管搭配，来获得所需要的RC延迟，如图1所示。
在传统的电路中，延时单元一般采用倒比管的反相器电路，通过级联方式而成。当管子处于不同的工艺角时，这种延时电路会产生较大的延时差。在对延时要求比较准确的电路设计中，不能满足电路对于时序的要求。
发明内容
本发明为了克服现有电路的上述缺点，提供一种与工艺角弱相关的延时电路单元，以期能抵消由于不同工艺角而造成延时差异，满足系统对于延时电路的要求，增加电路设计的裕量，从而提高产品良率。
为达到上述发明目的，本发明采用如下技术方案：
本发明一种与工艺角弱相关的延时电路单元的特点包括：六个PMOS管和十个NMOS管；
所述六个PMOS管依次为：第一PMOS管PM1、第二PMOS管PM2、第三PMOS管PM3、第四PMOS管PM4、第五PMOS管PM5和第六PMOS管PM6；
所述十个NMOS管依次为：第一NMOS管NM1、第二NMOS管NM2、第三NMOS管NM3、第四NMOS管NM4、第五NMOS管NM5、第六NMOS管NM6、第七NMOS管NM7、第八NMOS管NM8，第九NMOS管NM9和第十NMOS管NM10；
所述第一PMOS管PM1的源极与电源电压VDD相连，所述第一PMOS管PM1的源漏极和所述第一NMOS管NM1的漏极共同相连到节点A，所述第一NMOS管NM1的源极与地电压VSS相连，从而构成第一反相器电路，并作为延时电路单元的输入级电路；
所述第二PMOS管PM2的源极与所述电源电压VDD相连，所述第二PMOS管PM2的漏极和第二NMOS管NM2的漏极共同相连到节点B，所述第二NMOS管NM2的源极与所述地电压VSS相连，从而构成第一延时电路，并作为延时电路单元的第一级延时；
所述第五PMOS管PM5的源极与所述节点B相连，所述第五PMOS管PM5的漏极和所述第五NMOS管NM5的漏极共同相连到节点E，所述第五NMOS管NM5的源极与所述地电压VSS相连，从而构成第一延时补偿电路，并作为延时电路单元的第一级延时补偿电路；
所述第七NMOS管NM7的源级和漏极相连后接所述地电压VSS，栅极接所述节点E，所述第七NMOS管NM7的源级和漏极相连后所形成的电容作为所述节点E的负载电容；
所述第九NMOS管NM9的源级和漏极相连后接所述地电压VSS，栅极接所述节点B，所述第九NMOS管NM9的源级和漏极相连后所形成的电容作为所述节点B的负载电容；
所述第三PMOS管PM3的源极与所述电源电压VDD相连，所述第三PMOS管PM3的源极与漏极和第三NMOS管NM3的漏极共同相连到节点C，所述第三NMOS管NM3的源极与所述地电压VSS相连，从而构成第二延时电路，并作为延时电路单元的第二级延时；
所述第六PMOS管PM6的源极与所述节点C相连，所述第六PMOS管PM6的漏极和第六NMOS管NM6的漏极共同相连到F点，所述第六NMOS管NM6的源极与所述地电压VSS相连，从而构成第二延时补偿电路，并作为延时电路单元的第二级延时补偿电路；
所述第八NMOS管NM8的源级和漏极相连后接所述地电压VSS，栅极接所述节点F，所述第八NMOS管NM8的源级和漏极相连后所形成的电容作为所述节点F的负载电容；
所述第十NMOS管NM10的源级和漏极相连后接所述地电压VSS，栅极接所述节点C，所述第十NMOS管NM10的源级和漏极相连后所形成的电容作为所述节点C的负载电容；
所述第四PMOS管PM4的源极与所述电源电压VDD相连，所述第四PMOS管PM4的漏极和第四NMOS管NM4的漏极共同相连到OUT点，所述第四NMOS管NM4的源极与所述地电压VSS相连，从而构成第二反相器电路，并作为延时电路单元的输出级电路。
与现有技术相比，本发明的有益效果体现在：
1、本发明在传统的基本延时单元电路的基础上，增加一个或若干个带有补偿性质的电路，从而形成了与工艺弱相关的延时电路单元，能在不同的工艺角下，将延迟时间分散度降低，有效地解决了延时单元在不同工艺条件下的延时量偏差过大的问题。
2、将本发明的延时单元电路全部采用MOS管的形式，故较容易以标准单元库的形式，在数字大规模集成电路中得到应用。
附图说明
图1是传统的延时单元电路原理图；
图2是本发明延时单元电路原理图。
具体实施方式
本实施例中，一种与工艺角弱相关的延时电路单元是在传统的延时单元电路的基础上，增加一个延时补偿电路。该电路的作用在于：当电路工艺为ff工艺角时，延时单元的整体延时将变小，补偿电路通过加大延时单元电路输出端的泄放电流，从而减缓整体延时变小的趋势；当电路工艺为ss工艺角时，延时单元的整体延时将变大，补偿电路通过减小延时单元输出端的泄放电流，从而对减缓整体延时变大的趋势。具体的说，如图2所示，该延时电路单元包括：六个PMOS管和十个NMOS管；
六个PMOS管依次为：第一PMOS管PM1、第二PMOS管PM2、第三PMOS管PM3、第四PMOS管PM4、第五PMOS管PM5和第六PMOS管PM6；
十个NMOS管依次为：第一NMOS管NM1、第二NMOS管NM2、第三NMOS管NM3、第四NMOS管NM4、第五NMOS管NM5、第六NMOS管NM6、第七NMOS管NM7、第八NMOS管NM8，第九NMOS管NM9和第十NMOS管NM10；
第一PMOS管PM1的源极与电源电压VDD相连，第一PMOS管PM1的源漏极和第一NMOS管NM1的漏极共同相连到节点A，第一NMOS管NM1的源极与地电压VSS相连，从而构成第一反相器电路，并作为延时电路单元的输入级电路；
第二PMOS管PM2的源极与电源电压VDD相连，第二PMOS管PM2的漏极和第二NMOS管NM2的漏极共同相连到节点B，第二NMOS管NM2的源极与地电压VSS相连，从而构成第一延时电路，并作为延时电路单元的第一级延时；
第五PMOS管PM5的源极与节点B相连，第五PMOS管PM5的漏极和第五NMOS管NM5的漏极共同相连到节点E，第五NMOS管NM5的源极与地电压VSS相连，从而构成第一延时补偿电路，并作为延时电路单元的第一级延时补偿电路；
第七NMOS管NM7的源级和漏极相连后接地电压VSS，栅极接节点E，第七NMOS管NM7的源级和漏极相连后所形成的电容作为节点E的负载电容；
第九NMOS管NM9的源级和漏极相连后接地电压VSS，栅极接节点B，第九NMOS管NM9的源级和漏极相连后所形成的电容作为节点B的负载电容；
第三PMOS管PM3的源极与电源电压VDD相连，第三PMOS管PM3的源极与漏极和第三NMOS管NM3的漏极共同相连到节点C，第三NMOS管NM3的源极与地电压VSS相连，从而构成第二延时电路，并作为延时电路单元的第二级延时；
第六PMOS管PM6的源极与节点C相连，第六PMOS管PM6的漏极和第六NMOS管NM6的漏极共同相连到F点，第六NMOS管NM6的源极与地电压VSS相连，从而构成第二延时补偿电路，并作为延时电路单元的第二级延时补偿电路；
第八NMOS管NM8的源级和漏极相连后接地电压VSS，栅极接节点F，第八NMOS管NM8的源级和漏极相连后所形成的电容作为节点F的负载电容；
第十NMOS管NM10的源级和漏极相连后接地电压VSS，栅极接节点C，第十NMOS管NM10的源级和漏极相连后所形成的电容作为节点C的负载电容；
第四PMOS管PM4的源极与电源电压VDD相连，第四PMOS管PM4的漏极和第四NMOS管NM4的漏极共同相连到OUT点，第四NMOS管NM4的源极与地电压VSS相连，从而构成第二反相器电路，并作为延时电路单元的输出级电路。
采用了本发明的延时电路单元，同样电路结构的延时单元，在不同的工艺角下，其延迟时间分散度将降低；将这样的延时单元应用于延时电路中，能够增加电路设计的裕量，从而提高产品良率。
Claims (1)
1.一种与工艺角弱相关的延时电路单元，其特征包括：六个PMOS管和十个NMOS管；
所述六个PMOS管依次为：第一PMOS管PM1、第二PMOS管PM2、第三PMOS管PM3、第四PMOS管PM4、第五PMOS管PM5和第六PMOS管PM6；
所述十个NMOS管依次为：第一NMOS管NM1、第二NMOS管NM2、第三NMOS管NM3、第四NMOS管NM4、第五NMOS管NM5、第六NMOS管NM6、第七NMOS管NM7、第八NMOS管NM8，第九NMOS管NM9和第十NMOS管NM10；
所述第一PMOS管PM1的源极与电源电压VDD相连，所述第一PMOS管PM1的源漏极和所述第一NMOS管NM1的漏极共同相连到节点A，所述第一NMOS管NM1的源极与地电压VSS相连，从而构成第一反相器电路，并作为延时电路单元的输入级电路；
所述第二PMOS管PM2的源极与所述电源电压VDD相连，所述第二PMOS管PM2的漏极和第二NMOS管NM2的漏极共同相连到节点B，所述第二NMOS管NM2的源极与所述地电压VSS相连，从而构成第一延时电路，并作为延时电路单元的第一级延时；
所述第五PMOS管PM5的源极与所述节点B相连，所述第五PMOS管PM5的漏极和所述第五NMOS管NM5的漏极共同相连到节点E，所述第五NMOS管NM5的源极与所述地电压VSS相连，从而构成第一延时补偿电路，并作为延时电路单元的第一级延时补偿电路；
所述第七NMOS管NM7的源级和漏极相连后接所述地电压VSS，栅极接所述节点E，所述第七NMOS管NM7的源级和漏极相连后所形成的电容作为所述节点E的负载电容；
所述第九NMOS管NM9的源级和漏极相连后接所述地电压VSS，栅极接所述节点B，所述第九NMOS管NM9的源级和漏极相连后所形成的电容作为所述节点B的负载电容；
所述第三PMOS管PM3的源极与所述电源电压VDD相连，所述第三PMOS管PM3的源极与漏极和第三NMOS管NM3的漏极共同相连到节点C，所述第三NMOS管NM3的源极与所述地电压VSS相连，从而构成第二延时电路，并作为延时电路单元的第二级延时；
所述第六PMOS管PM6的源极与所述节点C相连，所述第六PMOS管PM6的漏极和第六NMOS管NM6的漏极共同相连到F点，所述第六NMOS管NM6的源极与所述地电压VSS相连，从而构成第二延时补偿电路，并作为延时电路单元的第二级延时补偿电路；
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