JP2000036561A - 低スイッチング雑音論理回路 - Google Patents
低スイッチング雑音論理回路Info
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- H03—ELECTRONIC CIRCUITRY
- H03K—PULSE TECHNIQUE
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- H03K19/02—Logic circuits, i.e. having at least two inputs acting on one output; Inverting circuits using specified components
- H03K19/08—Logic circuits, i.e. having at least two inputs acting on one output; Inverting circuits using specified components using semiconductor devices
- H03K19/094—Logic circuits, i.e. having at least two inputs acting on one output; Inverting circuits using specified components using semiconductor devices using field-effect transistors
- H03K19/0944—Logic circuits, i.e. having at least two inputs acting on one output; Inverting circuits using specified components using semiconductor devices using field-effect transistors using MOSFET or insulated gate field-effect transistors, i.e. IGFET
- H03K19/0948—Logic circuits, i.e. having at least two inputs acting on one output; Inverting circuits using specified components using semiconductor devices using field-effect transistors using MOSFET or insulated gate field-effect transistors, i.e. IGFET using CMOS or complementary insulated gate field-effect transistors
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- H03K19/00—Logic circuits, i.e. having at least two inputs acting on one output; Inverting circuits
- H03K19/003—Modifications for increasing the reliability for protection
- H03K19/00346—Modifications for eliminating interference or parasitic voltages or currents
- H03K19/00361—Modifications for eliminating interference or parasitic voltages or currents in field effect transistor circuits
Abstract
(57)【要約】
【課題】 アナログ・デジタル混載ＬＳＩ等において、
クロストークを低減すること。 【解決手段】 デジタル回路を構成するＣＭＯＳ論理回
路の電源側、グランド側端子の少なくとも一方に、静電
容量を付加し、静電容量が付加された端子と静電容量と
の間に抵抗要素を接続し、論理素子のオン、オフ時の充
放電を緩慢化することでピーク電流による雑音を低減す
るものである。
クロストークを低減すること。 【解決手段】 デジタル回路を構成するＣＭＯＳ論理回
路の電源側、グランド側端子の少なくとも一方に、静電
容量を付加し、静電容量が付加された端子と静電容量と
の間に抵抗要素を接続し、論理素子のオン、オフ時の充
放電を緩慢化することでピーク電流による雑音を低減す
るものである。
Description
【０００１】
【発明の属する技術分野】本発明は、同一基板上にｐチ
ャネル、ｎチャネルのＭＯＳトランジスタを形成して論
理回路を構成したＣＭＯＳ論理回路に関し、さらに、Ｃ
ＭＯＳ論理回路とアナログ回路とを同一基板上に構成し
たアナログ・デジタル混載ＬＳＩに関する。
ャネル、ｎチャネルのＭＯＳトランジスタを形成して論
理回路を構成したＣＭＯＳ論理回路に関し、さらに、Ｃ
ＭＯＳ論理回路とアナログ回路とを同一基板上に構成し
たアナログ・デジタル混載ＬＳＩに関する。
【０００２】
【従来の技術】デジタルコンピュータはデジタル回路の
みで構成されるが、画像や音声などのマルチメディア情
報処理システムやヒューマンインタフェースシステムで
は、デジタル信号のみならずアナログ信号も扱う必要が
ある。このために、アナログ回路とデジタル回路の両者
を用いたシステムを作ることが要求されている。
みで構成されるが、画像や音声などのマルチメディア情
報処理システムやヒューマンインタフェースシステムで
は、デジタル信号のみならずアナログ信号も扱う必要が
ある。このために、アナログ回路とデジタル回路の両者
を用いたシステムを作ることが要求されている。
【０００３】
【発明が解決しようとする課題】従来のＣＭＯＳ論理回
路の動作は入力信号により回路内のトランジスタなどの
素子が導通あるいは非導通になることによって、出力信
号を発生するものである。この際、回路に寄生する静電
容量を充電・放電するために過渡的な電流が電源から流
入し、グランドに放出される。この過渡的な電流が電源
線の抵抗やインピーダンスを流れることによって、スイ
ッチング雑音が発生する。このスイッチング雑音は、デ
ジタル回路において多く発生し、図１に図式的に示すア
ナログ・デジタル混載ＬＳＩでは、配線や集積回路基板
を通してアナログ回路に漏れる。この雑音によってアナ
ログ回路の信号対雑音比（Ｓ／Ｎ比）やダイナミックレ
ンジが制限され、高精度なアナログ回路を実現できない
という問題があった。
路の動作は入力信号により回路内のトランジスタなどの
素子が導通あるいは非導通になることによって、出力信
号を発生するものである。この際、回路に寄生する静電
容量を充電・放電するために過渡的な電流が電源から流
入し、グランドに放出される。この過渡的な電流が電源
線の抵抗やインピーダンスを流れることによって、スイ
ッチング雑音が発生する。このスイッチング雑音は、デ
ジタル回路において多く発生し、図１に図式的に示すア
ナログ・デジタル混載ＬＳＩでは、配線や集積回路基板
を通してアナログ回路に漏れる。この雑音によってアナ
ログ回路の信号対雑音比（Ｓ／Ｎ比）やダイナミックレ
ンジが制限され、高精度なアナログ回路を実現できない
という問題があった。
【０００４】ＣＭＯＳ論理回路の雑音発生機構を図２の
ようなインバータを用いて説明する。ここで、通常のＣ
ＭＯＳゲートの動作は、インバータで代表しても一般性
を失わない。実際のＬＳＩでは、電源線やグランド線に
通常５０ｍΩ／μｍ2程度のシート抵抗を持つ。例え
ば、幅１０μｍで長さ１ｍｍの配線では５Ωとなる。こ
こでは、配線抵抗としてＲｐｓとＲGをそれぞれ電源線
とグランド線に接続している。また、すべてのゲートの
出力には配線容量と次段の入力ゲート容量が負荷容量Ｃ
Ｌとして接続している。図２は、これをモデル化した回
路図である。この回路にパルスが入力されると、ＣＬに
対して充放電電流が流れる。ここで、図中のＱ点に注目
すると放電電流が流れる際、Ｑ点ではグランド配線抵抗
ＲGによる電圧上昇が起こる。このため、図３に示すよ
うに、グランドの電位はスパイク状に上昇する。Ｐ点も
同様に、充電電流により電源の電位はスパイク状に降下
する。これがＣＭＯＳ論理回路の支配的なスイッチング
雑音となる。通常のｎ−ｗｅｌｌ構造のＣＭＯＳ−ＬＳ
Ｉの場合、特にＱ点はＮＭＯＳのソースであり基板に接
続するためスイッチング雑音はｐ基板に注入される。通
常の集積回路では、基板はデジタル部とアナログ部で共
通であり電気的に接続されてしまうので、スイッチング
雑音のアナログ回路への漏れの大きな原因となる。さら
に、電源線やグランド線がアナログ回路と共通になって
いれば、そのアルミ配線もスイッチング雑音のアナログ
回路への漏れの原因となる。
ようなインバータを用いて説明する。ここで、通常のＣ
ＭＯＳゲートの動作は、インバータで代表しても一般性
を失わない。実際のＬＳＩでは、電源線やグランド線に
通常５０ｍΩ／μｍ2程度のシート抵抗を持つ。例え
ば、幅１０μｍで長さ１ｍｍの配線では５Ωとなる。こ
こでは、配線抵抗としてＲｐｓとＲGをそれぞれ電源線
とグランド線に接続している。また、すべてのゲートの
出力には配線容量と次段の入力ゲート容量が負荷容量Ｃ
Ｌとして接続している。図２は、これをモデル化した回
路図である。この回路にパルスが入力されると、ＣＬに
対して充放電電流が流れる。ここで、図中のＱ点に注目
すると放電電流が流れる際、Ｑ点ではグランド配線抵抗
ＲGによる電圧上昇が起こる。このため、図３に示すよ
うに、グランドの電位はスパイク状に上昇する。Ｐ点も
同様に、充電電流により電源の電位はスパイク状に降下
する。これがＣＭＯＳ論理回路の支配的なスイッチング
雑音となる。通常のｎ−ｗｅｌｌ構造のＣＭＯＳ−ＬＳ
Ｉの場合、特にＱ点はＮＭＯＳのソースであり基板に接
続するためスイッチング雑音はｐ基板に注入される。通
常の集積回路では、基板はデジタル部とアナログ部で共
通であり電気的に接続されてしまうので、スイッチング
雑音のアナログ回路への漏れの大きな原因となる。さら
に、電源線やグランド線がアナログ回路と共通になって
いれば、そのアルミ配線もスイッチング雑音のアナログ
回路への漏れの原因となる。
【０００５】ところで、ＣＭＯＳ論理回路の低雑音化の
一手法として、基板コンタクト用の配線を用いる方法
が、従来より知られている。その回路図を図４に示す。
この回路には２系統の電源とグランドの配線があり、１
つは回路駆動用、もう１つは基板への接続用である。通
常のＣＭＯＳ論理回路とは違い、この回路ではＱ点が基
板と接続されていないため、Ｑ点の雑音は基板に注入さ
れない。この回路では、以下に示す機構により基板雑音
が発生する。図４の破線で示すようにＭＯＳトランジス
タには、ゲート−基板間容量Ｃｇｂやドレイン−基板間
容量Ｃｄｂのような寄生容量が存在する。そこで、図中
のＩ−Ｘ−ＧＮＤ２あるいはＯ−Ｘ−ＧＮＤ２の経路に
着目すると、ＲＣの微分回路が形成されており、Ｉ点
（入力）あるいはＯ点（出力）の電位が入出力パルスに
より大きく振れることでＸ点（ｐ基板）にはその微分波
形が現れ、それが基板雑音となる。通常は、その雑音が
寄生インダクタンスにより増幅され、発振する（図１６
（ｂ））。
一手法として、基板コンタクト用の配線を用いる方法
が、従来より知られている。その回路図を図４に示す。
この回路には２系統の電源とグランドの配線があり、１
つは回路駆動用、もう１つは基板への接続用である。通
常のＣＭＯＳ論理回路とは違い、この回路ではＱ点が基
板と接続されていないため、Ｑ点の雑音は基板に注入さ
れない。この回路では、以下に示す機構により基板雑音
が発生する。図４の破線で示すようにＭＯＳトランジス
タには、ゲート−基板間容量Ｃｇｂやドレイン−基板間
容量Ｃｄｂのような寄生容量が存在する。そこで、図中
のＩ−Ｘ−ＧＮＤ２あるいはＯ−Ｘ−ＧＮＤ２の経路に
着目すると、ＲＣの微分回路が形成されており、Ｉ点
（入力）あるいはＯ点（出力）の電位が入出力パルスに
より大きく振れることでＸ点（ｐ基板）にはその微分波
形が現れ、それが基板雑音となる。通常は、その雑音が
寄生インダクタンスにより増幅され、発振する（図１６
（ｂ））。
【０００６】また、低雑音化に適した基本論理回路とし
て、ＣＳＬ（Current Steering Logic）回路が知られて
いるが、これは現在のＣＭＯＳ論理回路をそのまま用い
るのではなく、論理回路をＣＳＬ型に設計しなければな
らない問題があり、本発明の意図するものとは直接関係
はしない。（例えば、David J. Allstot et al., "Anal
og Logic Techniques Steering Around the Noise", IE
EE Circuits & Devices, Vol.９, No.９, September 19
93 pp.18-21 参照）。
て、ＣＳＬ（Current Steering Logic）回路が知られて
いるが、これは現在のＣＭＯＳ論理回路をそのまま用い
るのではなく、論理回路をＣＳＬ型に設計しなければな
らない問題があり、本発明の意図するものとは直接関係
はしない。（例えば、David J. Allstot et al., "Anal
og Logic Techniques Steering Around the Noise", IE
EE Circuits & Devices, Vol.９, No.９, September 19
93 pp.18-21 参照）。
【０００７】
【発明の要旨】本発明は、ＣＭＯＳ論理回路におけるス
イッチング雑音を低減し、よってアナログ・デジタル混
載ＬＳＩにおけるクロストーク雑音を低減し、アナログ
回路の性能を大幅に向上させることを基本的な目的とし
ている。このため、本発明においては、通常のＣＭＯＳ
論理回路の電源側、グランド側の少なくとも一方に容量
素子を付加し、スイッチング動作時の過渡的な電流をこ
の付加容量素子から流入し、あるいは付加容量素子に放
出されるようにして、過渡的な電流は論理回路の外部に
現れないようにする。付加容量素子の電荷供給あるいは
放電は、抵抗成分を持つＭＯＳトランジスタや抵抗を外
部電源あるいはグランドの間に接続してゆっくりと行う
ようにする。これによって外部電源やグランドに流れる
過渡的な電流のピーク値を減らすことができるので、電
源線の抵抗やインピーダンスに発生するスイッチング雑
音のピーク値を抑圧することができる。
イッチング雑音を低減し、よってアナログ・デジタル混
載ＬＳＩにおけるクロストーク雑音を低減し、アナログ
回路の性能を大幅に向上させることを基本的な目的とし
ている。このため、本発明においては、通常のＣＭＯＳ
論理回路の電源側、グランド側の少なくとも一方に容量
素子を付加し、スイッチング動作時の過渡的な電流をこ
の付加容量素子から流入し、あるいは付加容量素子に放
出されるようにして、過渡的な電流は論理回路の外部に
現れないようにする。付加容量素子の電荷供給あるいは
放電は、抵抗成分を持つＭＯＳトランジスタや抵抗を外
部電源あるいはグランドの間に接続してゆっくりと行う
ようにする。これによって外部電源やグランドに流れる
過渡的な電流のピーク値を減らすことができるので、電
源線の抵抗やインピーダンスに発生するスイッチング雑
音のピーク値を抑圧することができる。
【０００８】この場合、上記の回路において、電源側の
容量素子の電圧が外部電源電圧回路に戻らないように、
グランド側の容量素子の電圧がグランド電位に戻らない
ように設計すれば、論理振幅を低下できるので、消費電
力を小さくすることができる。より具体的には、通常の
ＣＭＯＳ論理回路の電源端子と外部からの電源との間に
ゲートをドレインに接続したｐチャネルＭＯＳトランジ
スタ、あるいは通常のＣＭＯＳ論理回路のグランド端子
と外部からのグランドとの間にゲートをドレインに接続
したｎチャネルＭＯＳトランジスタの、少なくとも一方
あるいは両方を挿入し、挿入したトランジスタのドレイ
ン端子にそれぞれ付加容量素子を接続する。スイッチン
グ動作時の過渡的な電流をこの付加容量素子から流入
し、あるいは付加容量素子から放出されるようにして、
過渡的な電流は論理回路の外部に現れないようにするこ
とである。さらに付加静電容量への電荷供給あるいは放
電時の電流は好ましくは挿入したＭＯＳトランジスタに
よって行う。これによってスイッチング時の過渡的な電
流のピーク値が減るので、電源線の抵抗やインピーダン
スに発生するスイッチング雑音を抑圧できる。さらに論
理振幅は挿入したＭＯＳトランジスタの閾値電圧の分だ
け低下するので、消費電力も小さくすることができる。
容量素子の電圧が外部電源電圧回路に戻らないように、
グランド側の容量素子の電圧がグランド電位に戻らない
ように設計すれば、論理振幅を低下できるので、消費電
力を小さくすることができる。より具体的には、通常の
ＣＭＯＳ論理回路の電源端子と外部からの電源との間に
ゲートをドレインに接続したｐチャネルＭＯＳトランジ
スタ、あるいは通常のＣＭＯＳ論理回路のグランド端子
と外部からのグランドとの間にゲートをドレインに接続
したｎチャネルＭＯＳトランジスタの、少なくとも一方
あるいは両方を挿入し、挿入したトランジスタのドレイ
ン端子にそれぞれ付加容量素子を接続する。スイッチン
グ動作時の過渡的な電流をこの付加容量素子から流入
し、あるいは付加容量素子から放出されるようにして、
過渡的な電流は論理回路の外部に現れないようにするこ
とである。さらに付加静電容量への電荷供給あるいは放
電時の電流は好ましくは挿入したＭＯＳトランジスタに
よって行う。これによってスイッチング時の過渡的な電
流のピーク値が減るので、電源線の抵抗やインピーダン
スに発生するスイッチング雑音を抑圧できる。さらに論
理振幅は挿入したＭＯＳトランジスタの閾値電圧の分だ
け低下するので、消費電力も小さくすることができる。
【０００９】
【発明の実施の形態】以下、添付の図面を参照して本発
明の実施の形態を具体的に説明する。
明の実施の形態を具体的に説明する。
【００１０】〈雑音の評価法〉具体例を述べる前に、雑
音の評価法について述べる。雑音の評価法は基本的に下
記に示すように２つの方法がある。 １．雑音電圧のピーク値の評価 ２．雑音電力の評価 ただし、雑音電力は雑音電圧の自乗の時間積分値に比例
する量とする。しかし、一般にどちらの評価法が適切で
あるとはいえない。例えば、雑音の影響を受けるアナロ
グ回路が、コンパレータやサンプリング回路の場合は雑
音のピーク値が効いてくるのに対し、アンプなど一般的
なアナログ回路の場合は雑音電力が効いてくる。従っ
て、ここでは２つの方法により雑音を評価する。
音の評価法について述べる。雑音の評価法は基本的に下
記に示すように２つの方法がある。 １．雑音電圧のピーク値の評価 ２．雑音電力の評価 ただし、雑音電力は雑音電圧の自乗の時間積分値に比例
する量とする。しかし、一般にどちらの評価法が適切で
あるとはいえない。例えば、雑音の影響を受けるアナロ
グ回路が、コンパレータやサンプリング回路の場合は雑
音のピーク値が効いてくるのに対し、アンプなど一般的
なアナログ回路の場合は雑音電力が効いてくる。従っ
て、ここでは２つの方法により雑音を評価する。
【００１１】〈実施の形態１ 低スイッチング雑音ＣＭ
ＯＳ論理回路ＳＣＬ〉本発明に係る低速充電論理ＳＣＬ
（Slowly Charging Logic）型インバータの回路図を図
５に示す。図５に示すように、電源ＶｄｄとグランドＧ
ＮＤ１の間にインバータ回路を構成するように接続され
たｐチャネル、ｎチャネルのＭＯＳトランジスタｍ２，
ｍ３に対し、ｐチャネルＭＯＳトランジスタｍ１を電源
Ｖｄｄ側に、ｎチャネルＭＯＳトランジスタｍ４をグラ
ンドＧＮＤ１側にそれぞれ挿入する。挿入したｐチャネ
ルＭＯＳトランジスタｍ１は電荷充電用で、そのドレイ
ンにはグランドＧＮＤ２との間にコンデンサＣ１を接続
する。また、グランドＧＮＤ１側に挿入したｎチャネル
ＭＯＳトランジスタｍ４は，電荷放電用のトランジスタ
でそのドレインにはグランドＧＮＤ２との間にコンデン
サＣ２を接続する。なお、図５において、電源側の配線
抵抗はＲｐｓで、グランド側の配線抵抗はＲGで、ま
た、出力端子ＯＴ側に形成される負荷容量をＣＬで表し
ている。
ＯＳ論理回路ＳＣＬ〉本発明に係る低速充電論理ＳＣＬ
（Slowly Charging Logic）型インバータの回路図を図
５に示す。図５に示すように、電源ＶｄｄとグランドＧ
ＮＤ１の間にインバータ回路を構成するように接続され
たｐチャネル、ｎチャネルのＭＯＳトランジスタｍ２，
ｍ３に対し、ｐチャネルＭＯＳトランジスタｍ１を電源
Ｖｄｄ側に、ｎチャネルＭＯＳトランジスタｍ４をグラ
ンドＧＮＤ１側にそれぞれ挿入する。挿入したｐチャネ
ルＭＯＳトランジスタｍ１は電荷充電用で、そのドレイ
ンにはグランドＧＮＤ２との間にコンデンサＣ１を接続
する。また、グランドＧＮＤ１側に挿入したｎチャネル
ＭＯＳトランジスタｍ４は，電荷放電用のトランジスタ
でそのドレインにはグランドＧＮＤ２との間にコンデン
サＣ２を接続する。なお、図５において、電源側の配線
抵抗はＲｐｓで、グランド側の配線抵抗はＲGで、ま
た、出力端子ＯＴ側に形成される負荷容量をＣＬで表し
ている。
【００１２】上記付加コンデンサＣ１，Ｃ２の容量は以
下の説明から明らかなように、負荷容量に対して十分大
きいものを選定する。上記の回路において、Ｈｉレベル
を出力する場合は、正電荷を電源Ｖｄｄからではなく、
付加コンデンサＣ１から負荷容量ＣＬに供給し、Ｃ１が
失った電荷を大きな時定数で電源から低速で充電する。
また、Ｌｏｗレベルを出力する場合は、負荷容量ＣＬに
蓄えられた電荷を一旦コンデンサＣ２に移し、Ｃ２に蓄
積された電荷を大きな時定数でグランドＧＮＤ１に低速
で放電する。この原理により、図６に示すように、電源
線およびグランド線に流れる過渡電流を小さくし、スイ
ッチング雑音を低減することができる。
下の説明から明らかなように、負荷容量に対して十分大
きいものを選定する。上記の回路において、Ｈｉレベル
を出力する場合は、正電荷を電源Ｖｄｄからではなく、
付加コンデンサＣ１から負荷容量ＣＬに供給し、Ｃ１が
失った電荷を大きな時定数で電源から低速で充電する。
また、Ｌｏｗレベルを出力する場合は、負荷容量ＣＬに
蓄えられた電荷を一旦コンデンサＣ２に移し、Ｃ２に蓄
積された電荷を大きな時定数でグランドＧＮＤ１に低速
で放電する。この原理により、図６に示すように、電源
線およびグランド線に流れる過渡電流を小さくし、スイ
ッチング雑音を低減することができる。
【００１３】上記ＳＣＬ型インバータ回路の具体的な動
作を図７を用いて説明する。図７の（ａ）にからで
示すように、回路は４つの動作モードを有する。図７の
（ｂ）に出力波形を示すように、動作モードは、トラ
ンジスタｍ２が入力信号によりＯＮされた時のモードで
Ｃ１の電荷がＣＬに移動して、出力の電位が上昇しＣ点
と同電位になる過程である。その電位ＶＨは、簡単な計
算により
作を図７を用いて説明する。図７の（ａ）にからで
示すように、回路は４つの動作モードを有する。図７の
（ｂ）に出力波形を示すように、動作モードは、トラ
ンジスタｍ２が入力信号によりＯＮされた時のモードで
Ｃ１の電荷がＣＬに移動して、出力の電位が上昇しＣ点
と同電位になる過程である。その電位ＶＨは、簡単な計
算により
【数１】 で与えられる。モードは、Ｃ１の失った電荷を電源Ｖ
ｄｄから充電する過程であり出力電位はＶＨからＶｄｄ
までゆっくり上昇する。モードは、トランジスタｍ２
がオフし、トランジスタｍ３がオンした時のモードでＣ
Ｌの電荷がＣ２に移動して、出力の電位が降下しＦ点と
同電位になる過程である。その電位ＶＬは
ｄｄから充電する過程であり出力電位はＶＨからＶｄｄ
までゆっくり上昇する。モードは、トランジスタｍ２
がオフし、トランジスタｍ３がオンした時のモードでＣ
Ｌの電荷がＣ２に移動して、出力の電位が降下しＦ点と
同電位になる過程である。その電位ＶＬは
【数２】 で与えられる。モードは、Ｃ２にたまった電荷をグラ
ンドへ放電する過程であり出力はＶＬから０Ｖまでゆっ
くり降下する。このように、電源からあるいはグランド
へ流れる過渡電流を小さくすることでインピーダンスに
よる雑音の発生を抑圧することができる。
ンドへ放電する過程であり出力はＶＬから０Ｖまでゆっ
くり降下する。このように、電源からあるいはグランド
へ流れる過渡電流を小さくすることでインピーダンスに
よる雑音の発生を抑圧することができる。
【００１４】〈動作速度の評価〉ＳＣＬの動作速度を評
価するために、モードにおける立ち上がり時の時定数
を求める。電源からの充電電流を無視すれば、この動作
モードにおける等価回路は図８のようになる。ただし、
Ｒ２はトランジスタｍ２のオン抵抗である。これより次
の方程式を得る。
価するために、モードにおける立ち上がり時の時定数
を求める。電源からの充電電流を無視すれば、この動作
モードにおける等価回路は図８のようになる。ただし、
Ｒ２はトランジスタｍ２のオン抵抗である。これより次
の方程式を得る。
【００１５】
【数３】 これをＶｏｕｔについて解くと、
【数４】 となる。従って、立ち上がり時の時定数τｒは、
【数５】 である。同様に、立ち下がり時の時定数τｆは、
【数６】 となる。これらの式からＳＣＬのＣＬに対する充放電の
時定数は、通常のＣＭＯＳ論理回路の充放電の時定数の
Ｃ１／（Ｃ１＋ＣＬ）倍あるいはＣ２／（Ｃ２＋ＣＬ）
倍になっており、Ｃ１，Ｃ２をＣＬに対し十分大きくと
ることで動作速度を通常のＣＭＯＳ論理回路とほぼ等し
くすることが可能である。
時定数は、通常のＣＭＯＳ論理回路の充放電の時定数の
Ｃ１／（Ｃ１＋ＣＬ）倍あるいはＣ２／（Ｃ２＋ＣＬ）
倍になっており、Ｃ１，Ｃ２をＣＬに対し十分大きくと
ることで動作速度を通常のＣＭＯＳ論理回路とほぼ等し
くすることが可能である。
【００１６】〈消費電力の評価〉ＳＣＬの消費電力を求
めるため、電源から供給されるエネルギを計算する。電
源からエネルギが供給されるのはモードのみであるか
ら、この動作モードについて考察する。ここで、計算の
簡略化のため次のような近似をすることができる。Ｃ１
とＣＬを電源から充電する際、図７のＣ点に注目すると
出力はＣ点の電位に追従している。従って、トランジス
タｍ２には電位差がかからない状態でＣ１が断熱的に充
電されるため、トランジスタｍ２におけるエネルギ消費
を無視することができる。
めるため、電源から供給されるエネルギを計算する。電
源からエネルギが供給されるのはモードのみであるか
ら、この動作モードについて考察する。ここで、計算の
簡略化のため次のような近似をすることができる。Ｃ１
とＣＬを電源から充電する際、図７のＣ点に注目すると
出力はＣ点の電位に追従している。従って、トランジス
タｍ２には電位差がかからない状態でＣ１が断熱的に充
電されるため、トランジスタｍ２におけるエネルギ消費
を無視することができる。
【００１７】この近似を用いると、この動作モードにお
ける等価回路は図９のようになる。ただし、Ｒ１はトラ
ンジスタｍ１の等価抵抗値である。これより次の方程式
を得る。
ける等価回路は図９のようになる。ただし、Ｒ１はトラ
ンジスタｍ１の等価抵抗値である。これより次の方程式
を得る。
【数７】 これをｉについて解くと、
【数８】 ゆえに、電源から供給されるエネルギは、
【数９】 となり、Ｃ１，Ｃ２によらず通常のＣＭＯＳ論理回路の
消費エネルギと全く等しくなる。
消費エネルギと全く等しくなる。
【００１８】〈応用例〉上記の消費電力の考察結果に基
けば、コンデンサＣ１，Ｃ２と電荷充放電用トランジス
タを、幾つかのゲートに対して共有させることで低電力
化を図ることが可能である。その例を図１０に示す。こ
れは、インバータ１０段に２つのコンデンサと電荷充放
電用トランジスタを共有させたものである。ただし、各
インバータの出力には負荷容量としてＣＬ＝１ｐＦを接
続している。この回路を１ＭＨｚ動作させた時の各素子
の消費電力を回路シミュレーションにより計算し、表１
にまとめた。ここで、比較の対象として同じサイズの通
常のＣＭＯＳ論理回路で構成した場合の消費電力も示し
た。ＳＣＬの場合、後段になるほど消費電力が小さくな
る。この理由は次のように説明できる。図１１はＸ１の
出力とＸ９の出力を比較したものである。Ｘ９の出力の
丸で囲った部分に注目すると、前段までの動作によりＣ
２に電荷が蓄積され電位が上昇している。この過程にお
いてＸ９の出力はｆ点の電位に追従しているため断熱充
電論理によりＸ９のｎＭＯＳではジュール熱が発生しな
い。これは、立ち下がり時にもいえることである。従っ
て、ＳＣＬのＸ９の消費エネルギは図中のＶｓを用い
て、
けば、コンデンサＣ１，Ｃ２と電荷充放電用トランジス
タを、幾つかのゲートに対して共有させることで低電力
化を図ることが可能である。その例を図１０に示す。こ
れは、インバータ１０段に２つのコンデンサと電荷充放
電用トランジスタを共有させたものである。ただし、各
インバータの出力には負荷容量としてＣＬ＝１ｐＦを接
続している。この回路を１ＭＨｚ動作させた時の各素子
の消費電力を回路シミュレーションにより計算し、表１
にまとめた。ここで、比較の対象として同じサイズの通
常のＣＭＯＳ論理回路で構成した場合の消費電力も示し
た。ＳＣＬの場合、後段になるほど消費電力が小さくな
る。この理由は次のように説明できる。図１１はＸ１の
出力とＸ９の出力を比較したものである。Ｘ９の出力の
丸で囲った部分に注目すると、前段までの動作によりＣ
２に電荷が蓄積され電位が上昇している。この過程にお
いてＸ９の出力はｆ点の電位に追従しているため断熱充
電論理によりＸ９のｎＭＯＳではジュール熱が発生しな
い。これは、立ち下がり時にもいえることである。従っ
て、ＳＣＬのＸ９の消費エネルギは図中のＶｓを用い
て、
【数１０】 となる。後段になるほどＶｓが小さくなるため、消費エ
ネルギが小さくなる。また、Ｃ１，Ｃ２が小さい程その
効果は顕著になる。
ネルギが小さくなる。また、Ｃ１，Ｃ２が小さい程その
効果は顕著になる。
【００１９】
【表１】
【００２０】〈回路シミュレーションによるＳＣＬの性
能評価〉ＳＣＬの性能を評価するために、図１２−
（ａ）のようなファンアウト３の２入力ＮＡＮＤを用い
てコンデンサＣ１，Ｃ２を変化させた時のＳＣＬの諸特
性を図１３にまとめた。ただし、より現実的な雑音評価
のため電源線とグランド線に配線抵抗に加え寄生インダ
クタンスを挿入し、幅０.６μｍ、長さ３００μｍの配
線があるものとしてｐ基板とｎ−ｗｅｌｌ（図中のｂ点
とａ点）に対し１５ｆＦずつ配線容量を接続している。
また、動作条件は１００ＭＨｚ動作とし、出力を図１２
−（ｂ）のようにＶＬあるいはＶｄｄ−ＶＨの１０％ま
で降下あるいは上昇させた。雑音電力は、Ｃ１，Ｃ２に
よらずほぼ一定である。つまり、容量によらずほぼ同じ
雑音低減効果を得ることができる。また、Ｃ１，Ｃ２を
ＣＬに対して大きくとることで通常のＣＭＯＳ論理回路
の動作特性とほぼ等しくすることが可能である。さら
に、ＰＤ積には最小値が存在し通常のＣＭＯＳ論理回路
よりもＰＤ積を小さくできる領域がある。通常のＣＭＯ
Ｓ論理回路とＳＣＬの基板雑音の波形をそれぞれ図１６
−（ａ）と図１６−（ｃ）に示す。通常のＣＭＯＳ論理
回路に比べ、雑音のピーク値を約１／３に、雑音電力を
１／３０以下に低減できた。
能評価〉ＳＣＬの性能を評価するために、図１２−
（ａ）のようなファンアウト３の２入力ＮＡＮＤを用い
てコンデンサＣ１，Ｃ２を変化させた時のＳＣＬの諸特
性を図１３にまとめた。ただし、より現実的な雑音評価
のため電源線とグランド線に配線抵抗に加え寄生インダ
クタンスを挿入し、幅０.６μｍ、長さ３００μｍの配
線があるものとしてｐ基板とｎ−ｗｅｌｌ（図中のｂ点
とａ点）に対し１５ｆＦずつ配線容量を接続している。
また、動作条件は１００ＭＨｚ動作とし、出力を図１２
−（ｂ）のようにＶＬあるいはＶｄｄ−ＶＨの１０％ま
で降下あるいは上昇させた。雑音電力は、Ｃ１，Ｃ２に
よらずほぼ一定である。つまり、容量によらずほぼ同じ
雑音低減効果を得ることができる。また、Ｃ１，Ｃ２を
ＣＬに対して大きくとることで通常のＣＭＯＳ論理回路
の動作特性とほぼ等しくすることが可能である。さら
に、ＰＤ積には最小値が存在し通常のＣＭＯＳ論理回路
よりもＰＤ積を小さくできる領域がある。通常のＣＭＯ
Ｓ論理回路とＳＣＬの基板雑音の波形をそれぞれ図１６
−（ａ）と図１６−（ｃ）に示す。通常のＣＭＯＳ論理
回路に比べ、雑音のピーク値を約１／３に、雑音電力を
１／３０以下に低減できた。
【００２１】〈ＳＣＬの回路面積〉通常のＣＭＯＳ論理
回路と比較して、ＳＣＬの回路面積の増分はコンデンサ
が支配的である。しかし、コンデンサＣ１，Ｃ２をＣＬ
に対して小さくすると図１３で示したように遅延時間が
大きくなる。そこで、下記に示す２つの手法により回路
面積の増加を抑えることができる。 １．コンデンサと電荷充放電用トランジスタを可能な限
り複数の論理回路で共有する。 ２．レイアウト設計において、コンデンサを電源線やグ
ランド線の下に埋め込む。これらの手法により図１２の
回路でＣ１＝Ｃ２＝０.２ｐＦとした場合、ＳＣＬの回
路面積は通常のＣＭＯＳ論理回路の１３０％以内にする
ことが可能である。回路に通常のＣＭＯＳ論理回路と同
程度の動作速度が求められる場合、図１２の回路の例で
は数ｐＦの容量を必要とする。しかし、この規模のゲー
トに対し数ｐＦの容量をチップ内に内蔵させることは面
積上極めて不利である。この対策として、コンデンサを
外付けにすることも可能である。
回路と比較して、ＳＣＬの回路面積の増分はコンデンサ
が支配的である。しかし、コンデンサＣ１，Ｃ２をＣＬ
に対して小さくすると図１３で示したように遅延時間が
大きくなる。そこで、下記に示す２つの手法により回路
面積の増加を抑えることができる。 １．コンデンサと電荷充放電用トランジスタを可能な限
り複数の論理回路で共有する。 ２．レイアウト設計において、コンデンサを電源線やグ
ランド線の下に埋め込む。これらの手法により図１２の
回路でＣ１＝Ｃ２＝０.２ｐＦとした場合、ＳＣＬの回
路面積は通常のＣＭＯＳ論理回路の１３０％以内にする
ことが可能である。回路に通常のＣＭＯＳ論理回路と同
程度の動作速度が求められる場合、図１２の回路の例で
は数ｐＦの容量を必要とする。しかし、この規模のゲー
トに対し数ｐＦの容量をチップ内に内蔵させることは面
積上極めて不利である。この対策として、コンデンサを
外付けにすることも可能である。
【００２２】〈実施の形態２〉ダイオードを用いた低スイッチング雑音低電力ＣＭＯＳ
論理回路ＳＣＤＬ ＳＣＬにおいてＣ１，Ｃ２に対する充放電の時定数を大
きく設計することにより、出力をＨｉレベルをＶＨから
Ｖｄｄまで上昇する前に立ち下がらせ、Ｌｏｗレベルを
ＶＬから０Ｖまで降下する前に立ち上がらせることによ
り論理振幅を低減し、低電力化とさらなる低雑音化を図
ることが可能である。しかし、このように設計すること
は、遷移頻度が一定の回路では可能であるが、一般的に
は適用できるとは限らない。そこで、電荷充放電用トラ
ンジスタを図１４のようにダイオード接続にすることに
より電圧の閾値落ちを利用して論理振幅を低減したのが
ＳＣＤＬ（Slowly Charging with Diode Logic）であ
る。
論理回路ＳＣＤＬ ＳＣＬにおいてＣ１，Ｃ２に対する充放電の時定数を大
きく設計することにより、出力をＨｉレベルをＶＨから
Ｖｄｄまで上昇する前に立ち下がらせ、Ｌｏｗレベルを
ＶＬから０Ｖまで降下する前に立ち上がらせることによ
り論理振幅を低減し、低電力化とさらなる低雑音化を図
ることが可能である。しかし、このように設計すること
は、遷移頻度が一定の回路では可能であるが、一般的に
は適用できるとは限らない。そこで、電荷充放電用トラ
ンジスタを図１４のようにダイオード接続にすることに
より電圧の閾値落ちを利用して論理振幅を低減したのが
ＳＣＤＬ（Slowly Charging with Diode Logic）であ
る。
【００２３】図１４と図５とを比較すると明らかなよう
に、本実施の形態２では、電荷充放電用トランジスタｍ
ｐおよび電荷放電用トランジスタｍｎを各々ダイオード
接続した点が、実施の形態１と相違する。本実施の形態
に係るＳＣＤＬの回路では、上記したように、電圧の閾
値落ちを利用して論理振幅を低減することができるう
え、ｃ点及びｆ点の電位の変化に対しトランジスタｍ
ｐ、ｍｎの等価抵抗値が可変となるため入力周波数に対
する設計が容易になる。また、この回路の消費エネルギ
を与える式は同様の計算により
に、本実施の形態２では、電荷充放電用トランジスタｍ
ｐおよび電荷放電用トランジスタｍｎを各々ダイオード
接続した点が、実施の形態１と相違する。本実施の形態
に係るＳＣＤＬの回路では、上記したように、電圧の閾
値落ちを利用して論理振幅を低減することができるう
え、ｃ点及びｆ点の電位の変化に対しトランジスタｍ
ｐ、ｍｎの等価抵抗値が可変となるため入力周波数に対
する設計が容易になる。また、この回路の消費エネルギ
を与える式は同様の計算により
【数１１】 となる。ただし、Ｖｔｈｐ、ＶｔｈｎはそれぞれＰＭＯ
Ｓ、ＮＭＯＳの閾値電圧である。図１２と同様にファン
アウト３の２入力ＮＡＮＤを用いてＳＣＤＬの基板雑音
をシミュレーションした。その結果を図１６−（ｄ）に
示す。通常のＣＭＯＳ論理回路に比べ、雑音のピーク値
を約１／５に、雑音電力を１／８０に低減できた。
Ｓ、ＮＭＯＳの閾値電圧である。図１２と同様にファン
アウト３の２入力ＮＡＮＤを用いてＳＣＤＬの基板雑音
をシミュレーションした。その結果を図１６−（ｄ）に
示す。通常のＣＭＯＳ論理回路に比べ、雑音のピーク値
を約１／５に、雑音電力を１／８０に低減できた。
【００２４】〈各種論理回路の雑音発生量及び性能の比
較〉ここで、図１２の回路を用いて通常のＣＭＯＳ論理
回路、基板コンタクト用配線を用いたＣＭＯＳ論理回
路、ＳＣＬ、ＳＣＤＬの４つの論理回路を回路シミュレ
ーションにより評価し、各々の性能を表２にまとめた。
ＳＣＬ、ＳＣＤＬは雑音発生量を大幅に低減できる。特
に、ＳＣＤＬでは動作速度とのトレードオフにより、雑
音発生量と消費電力をさらに低減することが可能であ
る。
較〉ここで、図１２の回路を用いて通常のＣＭＯＳ論理
回路、基板コンタクト用配線を用いたＣＭＯＳ論理回
路、ＳＣＬ、ＳＣＤＬの４つの論理回路を回路シミュレ
ーションにより評価し、各々の性能を表２にまとめた。
ＳＣＬ、ＳＣＤＬは雑音発生量を大幅に低減できる。特
に、ＳＣＤＬでは動作速度とのトレードオフにより、雑
音発生量と消費電力をさらに低減することが可能であ
る。
【００２５】
【表２】
【００２６】〈実施の形態３〉実施の形態１，２では、
電源側、グランド側の両方にコンデンサと充放電用トラ
ンジスタ（ダイオード）を配置したが、以下に述べるよ
うに、いずれか一方にコンデンサと充電用または放電用
トランジスタ（ダイオード）を設けることによってもス
イッチング雑音の低減効果を得ることができる。
電源側、グランド側の両方にコンデンサと充放電用トラ
ンジスタ（ダイオード）を配置したが、以下に述べるよ
うに、いずれか一方にコンデンサと充電用または放電用
トランジスタ（ダイオード）を設けることによってもス
イッチング雑音の低減効果を得ることができる。
【００２７】（その１）ＳＣＬの付加容量素子とＭＯＳ
トランジスタをｐ基板ｎ−ｗｅｌｌ構造の場合、グラン
ド側の一方だけに接続しても雑音を抑圧することができ
る。Ｐ基板Ｎｗｅｌｌ構造の場合の等価回路モデルは、
基板内の抵抗成分を無視すれば図１７のように表され、
Ｐ１点から注入された雑音はｐ基板を介して伝搬され
る。従って、この場合図１８のようにグランド側だけに
付加容量素子とＭＯＳトランジスタを接続することで基
板雑音を抑圧することができる。しかし、図１７におい
て電源側すなわちＮ１点で発生する雑音がＰＮ接合容量
Ｃｐｎのカップリングによってｐ基板に漏れるため、両
側に付加容量素子とＭＯＳトランジスタを接続した場合
に比べ、基板雑音低減効果は低下する。このことを回路
シミュレーションによりファンアウト３の２入力ＮＡＮ
Ｄを用いて示す。ただし、ＰＮ接合容量として１ｐＦを
接続した。図１９−（ａ）に両側に、図１９−（ｂ）に
グランド側だけに付加容量素子とＭＯＳトランジスタを
接続した場合の基板雑音波形を示す。グランド側のみに
接続した場合でも、通常のＣＭＯＳ論理回路に比べ、雑
音のピーク値を約５／６に雑音電力を約７／９０に低減
することができる。
トランジスタをｐ基板ｎ−ｗｅｌｌ構造の場合、グラン
ド側の一方だけに接続しても雑音を抑圧することができ
る。Ｐ基板Ｎｗｅｌｌ構造の場合の等価回路モデルは、
基板内の抵抗成分を無視すれば図１７のように表され、
Ｐ１点から注入された雑音はｐ基板を介して伝搬され
る。従って、この場合図１８のようにグランド側だけに
付加容量素子とＭＯＳトランジスタを接続することで基
板雑音を抑圧することができる。しかし、図１７におい
て電源側すなわちＮ１点で発生する雑音がＰＮ接合容量
Ｃｐｎのカップリングによってｐ基板に漏れるため、両
側に付加容量素子とＭＯＳトランジスタを接続した場合
に比べ、基板雑音低減効果は低下する。このことを回路
シミュレーションによりファンアウト３の２入力ＮＡＮ
Ｄを用いて示す。ただし、ＰＮ接合容量として１ｐＦを
接続した。図１９−（ａ）に両側に、図１９−（ｂ）に
グランド側だけに付加容量素子とＭＯＳトランジスタを
接続した場合の基板雑音波形を示す。グランド側のみに
接続した場合でも、通常のＣＭＯＳ論理回路に比べ、雑
音のピーク値を約５／６に雑音電力を約７／９０に低減
することができる。
【００２８】（その２）ＳＣＬの付加容量素子とＭＯＳ
トランジスタをｎ基板ｐ−ｗｅｌｌ構造の場合、電源側
の一方だけに接続しても雑音を抑圧することができる。
Ｎ基板Ｐｗｅｌｌ構造の場合の等価回路モデルは、基板
内の抵抗成分を無視すれば図２０のように表され、Ｎ４
点から注入された雑音はＮ基板を介して伝搬される。従
って、この場合図２１のように電源側だけに付加容量素
子とＭＯＳトランジスタを接続することで基板雑音を抑
圧することができる。しかし、図４において、グランド
側すなわちＰ４点で発生する雑音がＰＮ接合容量Ｃｐｎ
のカップリングによってＮ基板に漏れるため、両側に付
加容量素子とＭＯＳトランジスタを接続した場合に比
べ、基板雑音低減効果は低下する。このことを回路シミ
ュレーションによりファンアウト３の２入力ＮＡＮＤを
用いて示す。ただし、ＰＮ接合容量として１ｐＦを接続
した。図２２−（ａ）に両側に、図２２−（ｂ）にグラ
ンド側だけに付加容量素子とＭＯＳトランジスタを接続
した場合の基板雑音波形を示す。電源側のみに接続した
場合でも通常のＣＭＯＳ論理回路に比べ、雑音のピーク
値は低減できないが、雑音電力は約１／５に低減するこ
とができる。
トランジスタをｎ基板ｐ−ｗｅｌｌ構造の場合、電源側
の一方だけに接続しても雑音を抑圧することができる。
Ｎ基板Ｐｗｅｌｌ構造の場合の等価回路モデルは、基板
内の抵抗成分を無視すれば図２０のように表され、Ｎ４
点から注入された雑音はＮ基板を介して伝搬される。従
って、この場合図２１のように電源側だけに付加容量素
子とＭＯＳトランジスタを接続することで基板雑音を抑
圧することができる。しかし、図４において、グランド
側すなわちＰ４点で発生する雑音がＰＮ接合容量Ｃｐｎ
のカップリングによってＮ基板に漏れるため、両側に付
加容量素子とＭＯＳトランジスタを接続した場合に比
べ、基板雑音低減効果は低下する。このことを回路シミ
ュレーションによりファンアウト３の２入力ＮＡＮＤを
用いて示す。ただし、ＰＮ接合容量として１ｐＦを接続
した。図２２−（ａ）に両側に、図２２−（ｂ）にグラ
ンド側だけに付加容量素子とＭＯＳトランジスタを接続
した場合の基板雑音波形を示す。電源側のみに接続した
場合でも通常のＣＭＯＳ論理回路に比べ、雑音のピーク
値は低減できないが、雑音電力は約１／５に低減するこ
とができる。
【００２９】（その３）ＳＣＤＬの付加容量素子とＭＯ
Ｓトランジスタをｐ基板ｎ−ｗｅｌｌ構造の場合、グラ
ンド側の一方だけに接続しても雑音を抑圧することがで
きる。ｐ基板ｎ−ｗｅｌｌ構造の場合の等価回路モデル
は、基板内の抵抗成分を無視すれば図２３のように表さ
れ、Ｐ７点から注入された雑音はｐ基板を介して伝搬さ
れる。従って、この場合図２４のようにグランド側だけ
に付加容量素子とＭＯＳトランジスタを接続することで
基板雑音を抑圧することができる。しかし、図２３にお
いて電源側すなわちＮ７点で発生する雑音がＰＮ接合容
量のＣｐｎのカップリングによってｐ基板に漏れるた
め、両側に付加容量素子とＭＯＳトランジスタを接続し
た場合に比べ、基板雑音低減効果は低下する。このこと
を回路シミュレーションによりファンアウト３の２入力
ＮＡＮＤを用いて示す。ただし、ＰＮ接合容量として１
ｐＦを接続した。図２５−（ａ）に両側に、図２５−
（ｂ）にグランド側だけに付加容量素子とＭＯＳトラン
ジスタを接続した場合の基板雑音波形を示す。グランド
側のみに接続した場合でも、通常のＣＭＯＳ論理回路に
比べ、ピーク値で約３／５に雑音電力で約１／８に低減
することができる。
Ｓトランジスタをｐ基板ｎ−ｗｅｌｌ構造の場合、グラ
ンド側の一方だけに接続しても雑音を抑圧することがで
きる。ｐ基板ｎ−ｗｅｌｌ構造の場合の等価回路モデル
は、基板内の抵抗成分を無視すれば図２３のように表さ
れ、Ｐ７点から注入された雑音はｐ基板を介して伝搬さ
れる。従って、この場合図２４のようにグランド側だけ
に付加容量素子とＭＯＳトランジスタを接続することで
基板雑音を抑圧することができる。しかし、図２３にお
いて電源側すなわちＮ７点で発生する雑音がＰＮ接合容
量のＣｐｎのカップリングによってｐ基板に漏れるた
め、両側に付加容量素子とＭＯＳトランジスタを接続し
た場合に比べ、基板雑音低減効果は低下する。このこと
を回路シミュレーションによりファンアウト３の２入力
ＮＡＮＤを用いて示す。ただし、ＰＮ接合容量として１
ｐＦを接続した。図２５−（ａ）に両側に、図２５−
（ｂ）にグランド側だけに付加容量素子とＭＯＳトラン
ジスタを接続した場合の基板雑音波形を示す。グランド
側のみに接続した場合でも、通常のＣＭＯＳ論理回路に
比べ、ピーク値で約３／５に雑音電力で約１／８に低減
することができる。
【００３０】（その４）ＳＣＤＬの付加容量素子とＭＯ
Ｓトランジスタをｎ基板ｐ−ｗｅｌｌ構造の場合、電源
側の一方だけに接続しても雑音を抑圧することができ
る。ｎ基板ｐ−ｗｅｌｌ構造の場合の等価回路モデル
は、基板内の抵抗成分を無視すれば図２６のように表さ
れ、Ｎ１０点から注入された雑音はＮ基板を介して伝搬
される。従って、この場合、図２７のように電源側だけ
に付加容量素子とＭＯＳトランジスタを接続することで
基板雑音を抑圧することができる。しかし、図２６にお
いてグランド側すなわちＰ１０点で発生する雑音がＰＮ
接合容量ＣｐｎのカップリングによってＮ基板に漏れる
ため、両側に付加容量素子とＭＯＳトランジスタを接続
した場合に比べ、基板雑音低減効果は低下する。このこ
とを回路シミュレーションによりファンアウト３の２入
力ＮＡＮＤを用いて示す。ただし、ＰＮ接合容量として
１ｐＦを接続した。図２８−（ａ）に両側に、図２８−
（ｂ）に電源側だけに付加容量素子とＭＯＳトランジス
タを接続した場合の基板雑音波形を示す。電源側のみに
接続した場合でも、通常のＣＭＯＳ論理回路に比べ、雑
音のピーク値で約３／１０に雑音電力で約３／２０に低
減することができる。
Ｓトランジスタをｎ基板ｐ−ｗｅｌｌ構造の場合、電源
側の一方だけに接続しても雑音を抑圧することができ
る。ｎ基板ｐ−ｗｅｌｌ構造の場合の等価回路モデル
は、基板内の抵抗成分を無視すれば図２６のように表さ
れ、Ｎ１０点から注入された雑音はＮ基板を介して伝搬
される。従って、この場合、図２７のように電源側だけ
に付加容量素子とＭＯＳトランジスタを接続することで
基板雑音を抑圧することができる。しかし、図２６にお
いてグランド側すなわちＰ１０点で発生する雑音がＰＮ
接合容量ＣｐｎのカップリングによってＮ基板に漏れる
ため、両側に付加容量素子とＭＯＳトランジスタを接続
した場合に比べ、基板雑音低減効果は低下する。このこ
とを回路シミュレーションによりファンアウト３の２入
力ＮＡＮＤを用いて示す。ただし、ＰＮ接合容量として
１ｐＦを接続した。図２８−（ａ）に両側に、図２８−
（ｂ）に電源側だけに付加容量素子とＭＯＳトランジス
タを接続した場合の基板雑音波形を示す。電源側のみに
接続した場合でも、通常のＣＭＯＳ論理回路に比べ、雑
音のピーク値で約３／１０に雑音電力で約３／２０に低
減することができる。
【図１】 アナログ・デジタル混載ＬＳＩの雑音の伝搬
経路図。
経路図。
【図２】 ＣＭＯＳ論理回路の雑音発生原理図。
【図３】 ＣＭＯＳ論理回路の雑音波形を示す図。
【図４】 基板コンタクト用配線を用いたＣＭＯＳ論理
回路図。
回路図。
【図５】 本発明に係るＳＣＬ型インバータの回路図。
【図６】 図５に示すＳＣＬ型インバータの雑音低減効
果を示すグラフ。
果を示すグラフ。
【図７】 （ａ）図５に示すＳＣＬ型インバータの動作
モードを示す； （ｂ）各動作モードにおける出力波形等の波形を示す。
モードを示す； （ｂ）各動作モードにおける出力波形等の波形を示す。
【図８】 動作モードにおける等価回路図。
【図９】 動作モードにおける等価回路図。
【図１０】 本発明を適用したインバータ１０段の直列
回路図。
回路図。
【図１１】 （ａ）×１段の出力波形図、（ｂ）×１０
段の出力波形図。
段の出力波形図。
【図１２】 （ａ）本発明を適用したファンアウト３の
２入力ＮＡＮＤの回路図、（ｂ）その動作条件を示す出
力波形図。
２入力ＮＡＮＤの回路図、（ｂ）その動作条件を示す出
力波形図。
【図１３】 ＳＣＬの容量依存性を示す図で、（ａ）は
雑音電力、（ｂ）は消費電力、（ｃ）は遅延時間、
（ｄ）はＰＤ積の容量依存性を示す。
雑音電力、（ｂ）は消費電力、（ｃ）は遅延時間、
（ｄ）はＰＤ積の容量依存性を示す。
【図１４】 本発明に係るＳＣＤＬ型インバータの回路
図。
図。
【図１５】 図１４の回路の出力波形図。
【図１６】 ファンアウト３の２入力ＮＡＮＤにおける
各種論理回路の雑音発生量を比較する図で、（ａ）は従
来のＣＭＯＳ論理回路、（ｂ）は基板コンタクト用配線
を用いたＣＭＯＳ論理回路、（ｃ）はＳＣＬ回路、
（ｄ）はＳＣＤＬ回路の雑音発生を示す図。
各種論理回路の雑音発生量を比較する図で、（ａ）は従
来のＣＭＯＳ論理回路、（ｂ）は基板コンタクト用配線
を用いたＣＭＯＳ論理回路、（ｃ）はＳＣＬ回路、
（ｄ）はＳＣＤＬ回路の雑音発生を示す図。
【図１７】 ｐ基板ｎ−ｗｅｌｌ構造の基板内等価回路
モデルを示す図。
モデルを示す図。
【図１８】 本発明の第３の実施の形態のその１である
ＳＣＬの回路図。
ＳＣＬの回路図。
【図１９】 基板雑音の比較を示すもので、（ａ）は両
側ＳＣＬ（実施の形態１）の雑音発生を示すグラフ、
（ｂ）はグランド側のみＳＣＬ（実施の形態３）の雑音
発生を示すグラフ。
側ＳＣＬ（実施の形態１）の雑音発生を示すグラフ、
（ｂ）はグランド側のみＳＣＬ（実施の形態３）の雑音
発生を示すグラフ。
【図２０】 ｎ基板ｐ−ｗｅｌｌ構造の基板内等価回路
モデルを示す図。
モデルを示す図。
【図２１】 本発明の第３の実施の形態その２に係るＳ
ＣＬの回路図。
ＣＬの回路図。
【図２２】 基板雑音の比較を示すもので、（ａ）は両
側ＳＣＬ（実施の形態１）の雑音発生を示すグラフ、
（ｂ）は電源側のみＳＣＬ（実施の形態３その２）の雑
音発生を示すグラフ。
側ＳＣＬ（実施の形態１）の雑音発生を示すグラフ、
（ｂ）は電源側のみＳＣＬ（実施の形態３その２）の雑
音発生を示すグラフ。
【図２３】 ｐ基板ｎ−ｗｅｌｌ構造の基板内等価回路
モデルを示す図。
モデルを示す図。
【図２４】 本発明の第３の実施の形態その３に係るＳ
ＣＬの回路図。
ＣＬの回路図。
【図２５】 基板雑音の比較を示すもので（ａ）は両側
ＳＣＤＬ（実施の形態２）の雑音発生を示すグラフ、
（ｂ）はグランド側のみＳＣＤＬ（実施の形態３その
３）の雑音発生を示すグラフ。
ＳＣＤＬ（実施の形態２）の雑音発生を示すグラフ、
（ｂ）はグランド側のみＳＣＤＬ（実施の形態３その
３）の雑音発生を示すグラフ。
【図２６】 本発明の第３の実施の形態その４に係るｎ
基板ｐ−ｗｅｌｌ構造の基板内等価回路モデルを示す
図。
基板ｐ−ｗｅｌｌ構造の基板内等価回路モデルを示す
図。
【図２７】 本発明の第３の実施の形態その４に係るＳ
ＣＤＬの回路図。
ＣＤＬの回路図。
【図２８】 基板雑音の比較を示すもので、（ａ）は両
側（ＳＣＤＬ）（実施の形態２）の雑音発生を示すグラ
フ、（ｂ）は電源側のみＳＣＤＬ（実施の形態３その
４）の雑音発生を示すグラフ。
側（ＳＣＤＬ）（実施の形態２）の雑音発生を示すグラ
フ、（ｂ）は電源側のみＳＣＤＬ（実施の形態３その
４）の雑音発生を示すグラフ。
Ｖｄｄ 電源、 ＧＮＤ１，２ グランド、 ＣＬ 負荷容量、 ｍ１ 電荷充電用トランジスタ、 ｍ４ 電荷放電用トランジスタ、 Ｃ１，Ｃ２ 付加容量。
【手続補正書】
【提出日】平成１１年５月２１日（１９９９．５．２
１）
１）
【手続補正１】
【補正対象書類名】明細書
【補正対象項目名】特許請求の範囲
【補正方法】変更
【補正内容】
【特許請求の範囲】
───────────────────────────────────────────────────── フロントページの続き (72)発明者 土方 克昌 広島県東広島市西条町御薗宇3265 ゴール ドフィールドＡ−103号 Ｆターム(参考） 5F038 BH02 BH03 BH19 CD02 CD03 CD12 DF01 DF12 EZ20
Claims (10)
- 【請求項１】 ＣＭＯＳ論理回路において、ＣＭＯＳ論
理回路の電源側、グランド側の少なくとも一方に容量素
子を付加し、該容量素子が付加された側の端子と容量素
子との間に抵抗要素を接続し、容量素子と抵抗要素で形
成される時定数を、ＣＭＯＳ論理回路の負荷容量とトラ
ンジスタのオン抵抗等で形成される時定数より十分大き
く設定したことを特徴とする低スイッチング雑音論理回
路。 - 【請求項２】 容量素子と抵抗要素を電源側とグランド
側の各々に対して設けたことを特徴とする、請求項１記
載の低スイッチング雑音論理回路。 - 【請求項３】 上記抵抗要素は、ゲートをドレインに接
続したＭＯＳトランジスタであることを特徴とする、請
求項１又は２に記載の低スイッチング雑音論理回路。 - 【請求項４】 上記抵抗要素は、トランジスタそのもの
が有する抵抗成分である、請求項１又は２に記載の低ス
イッチング雑音論理回路。 - 【請求項５】 上記抵抗要素は、抵抗器そのものであ
る、請求項１又は２に記載の低スイッチング雑音論理回
路。 - 【請求項６】 ＣＭＯＳ論理回路とアナログ回路とが同
一基板上に形成されたアナログ・デジタル混載ＬＳＩに
おいて、 ＣＭＯＳ論理回路の電源側、グランド側の少なくとも一
方に容量素子を付加し、該容量素子が付加された側の端
子と容量素子との間に抵抗要素を接続し、 容量素子と抵抗要素で形成される時定数を、ＣＭＯＳ論
理回路の負荷容量とトランジスタのオン抵抗等で形成さ
れる時定数より十分大きく設定したことを特徴とするア
ナログ・デジタル混載ＬＳＩ。 - 【請求項７】 容量素子と抵抗要素を電源側とグランド
側の各々に対して設けたことを特徴とする、請求項６記
載のアナログ・デジタル混載ＬＳＩ。 - 【請求項８】 上記抵抗要素は、ゲートをドレインに接
続したＭＯＳトランジスタであることを特徴とする、請
求項６又は７に記載のアナログ・デジタル混載ＬＳＩ。 - 【請求項９】 上記抵抗要素は、トランジスタそのもの
が有する抵抗成分である、請求項６又は７に記載のアナ
ログ・デジタル混載ＬＳＩ。 - 【請求項１０】 上記抵抗要素は、抵抗器そのものであ
る、請求項６又は７に記載のアナログ・デジタル混載Ｌ
ＳＩ。
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