JP3667855B2 - 半導体装置 - Google Patents
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Description
【発明の属する技術分野】
この発明は半導体装置に関し、特に、バッファ回路の動作時における電源ノイズの影響を低減するための構成に関する。より特定的には、本発明は、半導体記憶装置における出力バッファ回路の電源ノイズの他の内部回路へ及ぼす影響を低減するための構成に関する。
【0002】
【従来の技術】
現在、パーソナルコンピュータおよびワークステーションを始めさまざまな電気製品に、マイクロコンピュータ、メモリおよびゲートアレイなどの種々の半導体装置が搭載されている。これらの半導体装置は、装置外部と信号またはデータの授受を行なうためのパッドを有している。このパッドは、半導体装置がパッケージに封止されている場合には、外部ピン端子に接続され、また半導体装置が他の半導体装置と同じチップまたはウェハ上に形成される場合には、内部配線に結合される。信号またはデータを出力するパッドに対しては、外部装置の入力容量および配線容量などにより大きな負荷が存在するため、その出力パッドに対しては、装置内部で形成された信号または記憶情報を出力するために大きな電流駆動力を有するドライバ回路(出力バッファ回路)が設けられる。
【0003】
特に、半導体装置がパッケージに封止されて、電気製品に搭載される場合、この半導体装置のピン端子が、実装基板上のプリント配線等に接続される。したがって、このピン端子に接続される他の半導体装置の入力容量およびプリント配線の浮遊容量が大きく、この比較的容量値の大きな負荷容量(寄生容量)を一定時間内に充放電することが必要とされ、この出力バッファ回路(ドライバ回路)の電流駆動力は内部回路の電流駆動力に比べて十分大きくされる。
【0004】
図27は、たとえば特開昭61−294929号公報に示される従来の半導体記憶装置における出力バッファ回路の構成を示す図である。図27において、出力バッファ回路は、電源電圧Vccを受ける電源ノード1aと出力ノード2との間に接続されるpチャネルMOSトランジスタ3と、出力ノード2と接地電圧GNDを受ける接地ノード1bとの間に接続されるnチャネルMOSトランジスタ4と、内部読出データd1とインバータ7を介して与えられるデータ出力イネーブル信号ZOEを受けるNAND回路5と、内部読出データd1とデータ出力イネーブル信号ZOEを受けるNOR回路6を含む。NAND回路5の出力信号はMOSトランジスタ3のゲートへ与えられ、NOR回路6の出力信号はMOSトランジスタ4のゲートへ与えられる。出力ノード2には比較的大きな寄生容量CLが存在する。次にこの図27に示す出力バッファ回路の動作を図27に示す動作波形図を参照して説明する。
【0005】
内部読出データd1がスタンバイ状態の中間電位からLレベルへ変化する。データ出力イネーブル信号ZOEがHレベルのとき、インバータ7の出力信号はLレベルであり、NAND回路5の出力信号がHレベルであり、またNOR回路6の出力信号がLレベルである。したがって、MOSトランジスタ3および4はともにオフ状態であり、出力バッファ回路は、出力ハイインピーダンス状態(Hi−Z)とされる。
【0006】
時刻T0において、データ出力イネーブル信号ZOEがLレベルの活性状態とれさると、インバータ7の出力信号がHレベルとなり、NAND回路5およびNOR回路6がともにインバータとして作用し、NAND回路5およびNOR回路6の出力信号がともにHレベルとなり、応じてMOSトランジスタ3がオフ状態、MOSトランジスタトランジスタ4がオン状態とされる。したがって、出力ノード2がこのオン状態のMOSトランジスタ4を介して接地ノード1bへ放電され、外部読出データD1がハイインピーダンス状態Hi−Zから接地電位レベルへ立下がる。
【0007】
時刻T1において、データ出力イネーブル信号ZOEがHレベルとされると、この内部読出データd1の論理レベルにかかわらず、NAND回路5およびNOR回路6の出力信号がそれぞれHレベルおよびLレベルとなり、出力バッファ回路は再び出力ハイインピーダンス状態とされる。
【0008】
次に別のメモリセルが選択されてHレベルのデータが読出され、内部読出データd1がHレベルとされると、時刻T1において再びデータ出力イネーブル信号ZOEがLレベルとされる。この状態において、再びNAND回路5およびNOR回路6がインバータとして作用し、これらの回路5および6の出力信号がLレベルとされる。したがって、MOSトランジスタ3がオン状態となり、MOSトランジスタ4がオフ状態とされる。出力ノード2がこのオン状態のMOSトランジスタ3を介して電源電圧Vccレベルにまで充電され、外部読出データD1がHレベルとされる。
【0009】
時刻T3において、再びデータ出力イネーブル信号ZOEがHレベルとされると、この出力バッファ回路は再び出力ハイインピーダンス状態となる。
【0010】
【発明が解決しようとする課題】
図29は、半導体装置の電源線および接地線の配置態様の一例を示す図である。図29において、所定の処理動作を行なって、内部読出データd1を生成する内部回路11と出力バッファ回路12とに対し、共通に電源線10aおよび接地線10bが設けられる。この電源線10a上に電源電圧Vccが伝達され、接地線10b上に接地電圧GNDが伝達される。出力バッファ回路12からの読出データ信号D1がLレベルからHレベルとなる場合には、図27に示すように、電源ノード1aから出力ノード2へMOSトランジスタ3を介して電流が供給される。出力バッファ回路12は、その出力ノード2に存在する大きな寄生容量CLを高速で充電するために、MOSトランジスタ3および4は大きな電流駆動力を有している。したがってこの場合、図30に示すように、出力バッファ回路12からの読出データ信号D1がLレベルからHレベルへ立上がるとき、この電源線10a上の電流が急速に消費され、電源線10a上の電源電圧Vccがほぼ0.5V程度低下する。また、出力バッファ回路12からの読出データ信号D1がHレベルがLレベルへ低下するときには、図27に示すMOSトランジスタ4が導通し、出力ノード2から接地ノード1bへ大きな電流が急速に放電される。この場合、接地線10bがこの出力バッファ回路12から急激に放電される大電流をすべて吸収することができず、この接地電圧GNDの電位レベルが約0.5V上昇する。
【0011】
この電源線10aおよび接地線10b上の電源ノイズ(電源電圧および接地電圧それぞれにおけるノイズ)は内部回路11へ伝達される。電源電圧Vccが5V程度の場合、この電源ノイズは、電源電圧Vccの約1/10程度の大きさであり、相対的に小さく、内部回路11においてこの電源ノイズによる誤動作が生じるというような問題は生じない。しかしながら、近年の半導体装置の高集積化に伴って、低消費電力化および高速動作のために、電源電圧Vccの電位レベルが3.3Vまたはそれ以下よりも低くすることが一般的に行なわれる。この場合、この0.5Vの電源ノイズは、電源電圧Vccに対し、約1/6程度の大きさを有するために、この電源ノイズにより内部回路11が誤動作し、Hレベルの信号がLレベルまたはLレベルの信号がHレベルと判定され、誤動作が生じるという問題が生じる。
【0012】
上述のような、電源ノイズを吸収するために、図31に示すように内部回路11および出力バッファ回路12それぞれの近傍に安定化のためのデカップリング容量C1およびC2が設けられる。これらのデカップリング容量C1およびC2は、それぞれ電源線10aと接地線10bの間に接続される。入力バッファ回路12が動作し、電源線10a上の電流を消費し、電源電圧Vccが低下するときには、このデカップリング容量C2が蓄積する正電荷を電源線10aへ供給し、電源電圧Vccの低下を抑制する。一方、出力バッファ回路12が動作し、接地線10bへ電流を放電する場合には、この放電電流をデカップリング容量C2で吸収し、接地電圧GNDの上昇を抑制する。
【0013】
また内部回路11近傍に設けられたデカップリング容量C1により、この内部回路11に対する電圧VccおよびGNDの電源ノイズを抑制し、また出力バッファ回路12の動作による電源ノイズが内部回路11へ伝達されるのを防止する。
【0014】
このデカップリング容量は、その蓄積電荷(正電荷および負電荷)により、電源ノイズを抑制しており、電源電圧Vccの低下および接地電圧GNDの上昇を抑制するためにはたとえば450pF程度の数百ピコファラッドの容量値を有する。このデカップリング容量C1およびC2により、電源線10aおよび接地線10bは、容量結合される。電源線10a上の電源電圧Vccの低下速度は急激であり、交流的に変化する。したがって、図32に示すように、このデカップリング容量C2より、電源線10aおよび接地線10bが交流的に結合され、この電源電圧Vccの電位低下が接地線10bへ伝達され、接地電圧GNDが低下する。デカップリング容量C1およびC2は、接地電圧GNDの上昇をその蓄積負電荷により吸収する。したがって、接地電圧GNDが低下した場合、このデカップリング容量C1およびC2では電位低下を吸収することができない。半導体装置が半導体記憶装置であり、内部回路11が、メモリセルアレイを駆動する回路である場合、以下のような問題が生じる。
【0015】
図33は、メモリセルの構成を示す図である。図33において、メモリセルMCは、ビット線BLに接続される一方導通ノードと、ストレージノードSNに接続される他方導通ノードと、ワード線WLに接続されるゲートとを有するnチャネルMOSトランジスタで構成されるアクセストランジスタQMと、ストレージノードSNに接続される一方電極と、セルプレート電位Vcpを受ける他方電極とを有するメモリキャパシタCMを含む。通常、セルプレート電位Vcpは、(Vcc+GND)/2の中間電位レベルに保持される。ストレージノードSNに、記憶情報が電荷の形態で格納される。
【0016】
今、ワード線WLが非選択状態であり、その電位が0Vの場合を考える。出力バッファ回路12の動作時においては、ビット線BLは、選択されたワード線(ワード線WLと別のワード線)に接続されかつこのビット線BLに接続されるメモリセルの記憶データに従ってHレベルまたはLレベルとされる。今、ビット線BLの電位がLレベルであり、0Vの場合を考える。このとき、図32に示すように、出力バッファ回路12が動作し、電源電圧Vccが低下した場合、応じて接地電圧GNDも低下する。この接地電圧GNDの低下は、図31に示すように、内部回路11へ伝達され、ビット線BLの電位0Vが負電位レベルに低下する。ワード線WLの電位は0Vであり、したがってメモリトランジスタQMのゲート−ソースの電位差が、0Vよりも大きな値となり、メモリトランジスタQMが弱い導通状態となり、ストレージノードSNに蓄積された電荷(正電荷)がビット線BLへ放電される。したがって、非選択メモリセルの蓄積電荷が減少し、メモリセルのデータ保持特性が劣化し、最悪の場合には、この非選択メモリセルの記憶データが破壊される。
【0017】
また、選択メモリセルがHレベルの記憶データを保持し、ビット線BLの電位が電源電圧Vccレベルに保持されているときに、電源ノイズによりこのビット線BLの電位Vccが低下すると、選択メモリセルへのHレベルの書込データの電位レベルが低下し、ストレージノードSNに必要とされる電荷を蓄積させることができなくなるという問題が生じ、同様にHレベルのデータ書込時またはリストア時において、ストレージノードSNの電荷量が低減され、応じてこのメモリセルの電荷保持特性が劣化するという問題が生じる。
【0018】
また、出力バッファ回路12において、接地線12b上の接地電圧GNDが低下した場合、Lレベルへ駆動するためのMOSトランジスタ4のゲート−ソース間電位差が大きくなり、MOSトランジスタが弱いオン状態となり、この出力ノード2から接地ノード1bへ電流が流れる。これにより、電源電圧Vccの電位レベルがさらに低下し、また接地電圧GNDも応じて低下し、電源ノイズが大きくなり、また読出データ信号D1の電位レベルも低下し、正確なデータを読出すことができなくなるという問題が生じる。また、このときには、MOSトランジスタ3および4を介して電源ノード1aから接地ノード1bへ電流が流れ、出力バッファ回路における消費電流が増加するという問題が生じる。
【0019】
図34は、従来の出力バッファ回路の他の構成を示す図である。図34においては、出力バッファ回路は、内部読出データ信号d1を受けるインバータ13と、データ出力イネーブル信号ZOEとインバータ13の出力信号を受けるNOR回路14と、内部読出データ信号d1とデータ出力イネーブル信号ZOEを受けるNOR回路15と、電源ノード1aと出力ノード2の間に接続され、NOR回路14の出力信号がHレベルのときに導通するnチャネルMOSトランジスタ16と、出力ノード2と接地ノード1bの間に接続され、NOR回路15の出力信号がHレベルのときに導通するnチャネルMOSトランジスタ17を含む。MOSトランジスタ16および17の基板領域(半導体基板またはウェル領域)は、負のバイアス電圧VBBを受ける。
【0020】
データ出力イネーブル信号ZOEがHレベルのときには、NOR回路14および15の出力信号はともにLレベルであり、MOSトランジスタ16および17は、ともにオフ状態であり、出力バッファ回路は出力ハイインピーダンス状態とされる。データ出力イネーブル信号ZOEがLレベルとされると、NOR回路14および15が、ともにインバータとして作用する。内部読出データ信号d1がLレベルのときには、NOR回路14の出力信号がLレベル、NOR回路15の出力信号がHレベルとされ、MOSトランジスタ17がオン状態とされ、出力ノード2は接地電圧GNDレベルに放電される。内部読出データ信号d1がHレベルのときには、NOR回路14の出力信号がHレベル、NOR回路15の出力信号がLレベルとなり、出力ノード2は、オン状態のMOSトランジスタ16を介して電源電圧Vccレベルに充電される。
【0021】
この図34に示す出力バッファ回路の場合、先に上で説明した出力バッファ回路と同様の電源ノイズの問題が生じる。この図34に示す出力バッファ回路の構成の場合、さらに、この基板バイアス電圧VBBによる問題が生じる。
【0022】
図35は、図34に示す出力バッファ回路と内部回路に含まれるメモリセルの断面構造を概略的に示す図である。図35において、出力バッファ回路は、P型半導体基板20の表面に形成されるP型ウェル22に形成される。図35においては、出力バッファ回路に含まれるMOSトランジスタ16の構成のみを示す。このMOSトランジスタ16は、Pウェル22の表面に互いに間をおいて形成される高濃度N型(N+)不純物領域22aおよび22bと、不純物領域22aおよび22bの間のチャネル領域上にゲート絶縁膜(図示せず)を介して形成されるゲート電極22cを含む。不純物領域22bは、電源ノード1aに接続される。このPウェル22の表面に、高濃度P型(P+)不純物領域22dが形成される。この不純物領域22dを介してPウェル22にバイアス電圧VBBが印加される。
【0023】
メモリセルは、P型半導体基板20表面に、Pウェル22と分離して形成されるPウェル24内に形成される。メモリセルは、Pウェル24表面に互いに間をおいて形成されるN+不純物領域24aおよび24bと、不純物領域24aおよび24bの間のチャネル領域上にゲート絶縁膜(図示せず)を介して形成されるゲート電極24cを含む。不純物領域24aはビット線BLに接続され、ゲート電極24cがワード線WLに接続される。メモリセルは、さらに、不純物領域24bに接続される導電層24dと、導電層24dと対向して形成される導電層24eを含む。これらの導電層24dおよび24eは、メモリキャパシタの電極を形成する。
【0024】
Pウェル24表面に、さらに、バイアス電圧VBBを受けるP+不純物領域24fが形成される。このバイアス電圧VBBは共通のバイアス電圧発生回路から与えられる。すなわち、Pウェル22とPウェル24とは、このバイアス電圧VBB伝達線を介して電気的に接続される。不純物領域22eとPウェル22の間には、結合容量22eが形成される。
【0025】
今、図36に示すように、電源ノイズが発生し、電源電圧Vccが低下したとき、この寄生容量22eにより、Pウェル22の電位も低下する。このPウェル22の電位低下は、不純物領域22dを介してPウェル24のP+不純物領域24fへ伝達され、応じてPウェル24のバイアス電圧レベルも変化する。nチャネルMOSトランジスタのしきい値電圧は、バイアス電圧VBBの絶対値|VBB|の平方根に比例する。したがって、Pウェル24のバイアス電圧VBBが低下したとき、このメモリトランジスタのしきい値電圧が大きくなる。これにより、選択状態とされたメモリセルに含まれるメモリトランジスタのコンダクタンスが大きくなり、Hレベルデータ書込時において、十分な量の電荷をストレージノード(不純物領域24b)へ伝達することができなくなるという問題が生じる。
【0026】
寄生容量22eにより、バイアス電圧VBBが低下し、応じてPウェル24のバイアス電圧レベルが低下すると不純物領域24bとPウェル24との間の接合容量による容量結合により不純物領域24bから不純物領域24aへ電荷が流出し、メモリセルの蓄積電荷量が低下する。これらにより、バイアス電圧VBBの変動により、メモリセルの電荷保持特性が劣化するという問題が生じる。
【0027】
半導体記憶装置においては、入出力データのビット数が増大し、応じて出力バッファ回路の数も増加し、この出力バッファ回路の電源ノイズがより大きくなる傾向にある。またロジック回路などの半導体装置においても、その高集積化に従って出力信号の数が増加し、応じて出力バッファ回路の数も増加し、同様電源ノイズの問題が顕著となる傾向にある。
【0028】
また、電源ノイズの大きさを小さくするためには、出力ノード2の充放電速度を小さくすればよいが、この場合、データ出力速度の低下がもたらされるため、高速でデータなどの出力信号を出力することができなくなるという問題が生じる。
【0029】
それゆえに、この発明の目的は、バッファ回路動作時における電源ノイズの内部回路に及ぼす影響が低減された半導体装置を提供することである。
【0030】
この発明の他の目的は、メモリセルの電荷保持特性が改善された半導体装置を提供することである。
【0031】
【課題を解決するための手段】
請求項1に係る半導体装置は、第1の電源電位を伝達する第1の電源供給線と、第2の電源電位を伝達する第2の電源供給線と、第1の電源供給線上の第1の電源電位と第2の電源供給線上の第2の電源電位とを両動作電源電位として動作し、与えられた信号を処理して出力する内部回路と、第1の電源供給線と第2の電源供給線との間に結合されるキャパシタと、第1の電源供給線と別に設けられ、第1の電源電位を伝達する第3の電源供給線と、第2の電源供給線と別に設けられてかつ実質的に第3の電源供給線と交流的に非結合状態とされ、第2の電源電位を伝達する第4の電源供給線と、第3の電源供給線上の第1の電源電位と第4の電源供給線上の第2の電源電位を一方および他方動作電源電位として動作し、内部回路の出力信号をバッファ処理して出力するバッファ回路を備える。
【0032】
請求項2に係る半導体装置は、第1の電源電位を伝達する第1の電源供給線と、第2の電源電位を伝達する第2の電源供給線と、第1の電源供給線上の第1の電源電位と第2の電源供給線上の第2の電源電位とを一方および他方動作電源電位として動作し、与えられた信号を処理して出力する内部回路と、第1の電源供給線および第2の電源供給線の間に結合される、有意の容量値を有するキャパシタと、第1の電源供給線と別に設けられ、かつ第1の電源電位を伝達する第3の電源供給線と、第2の電源供給線と別に設けられ、かつ第2の電源電位を伝達する第4の電源供給線と、第3の電源供給線上の第1の電源電位および第4の電源供給線上の第2の電源電位を一方および他方動作電源電位として動作し、内部回路の出力信号をバッファ処理して出力するバッファ回路を備える。第3の電源供給線と第4の電源供給線との間には、実質的に有意の容量値よりも小さな容量値を有する寄生容量のみが第3の電源供給線と第4の電源供給線とを容量結合する手段として存在する。
【0033】
請求項3に係る半導体装置は、第1の電源電位を伝達する第1の電源供給線と、第2の電源電位を伝達する第2の電源供給線と、第1の電源供給線上の第1の電源電位および第2の電源供給線上の第2の電源電位を一方および他方動作電源電位として動作し、与えられた信号を処理して出力する内部回路と、第1の電源供給線と第2の電源供給線との間に結合される、有意の容量値を有するキャパシタと、第1の電源供給線上の第1の電源電位および第2の電源供給線上の第2の電源電位を一方および他方動作電源電位として動作し、与えられた信号を処理して出力する内部回路と、第1の電源供給線と別に設けられ、かつ第1の電源電位を伝達する第3の電源供給線と、第2の電源供給線と別に設けられ、かつ第2の電源電位を伝達する第4の電源供給線と、第3の電源供給線上の第1の電源電圧および第4の電源供給線上の第2の電源電圧を一方および他方動作電源電圧として動作し、内部回路の出力信号をバッファ処理して出力するバッファ回路とを含む。第3の電源供給線と第4の電源供給線との間には、有意の容量値を有するキャパシタは接続されない。
【0034】
請求項4に係る半導体装置は、第1の電源電圧を伝達する第1の電源供給線と、第2の電源電位を伝達する第2の電源供給線と、第1の電源供給線上の第1の電源電圧および第2の電源供給線上の第2の電源電圧を一方および他方動作電源電圧として動作し、与えられた信号に処理を施して出力する内部回路と、第1の電源供給線に結合される第1および第2の導通ノードと、第2の電源供給線に結合されるゲートとを有する第1の絶縁ゲート型電界効果トランジスタと、第1の電源供給線と別に設けられ、第1の電源電圧を伝達する第3の電源供給線と、第2の電源供給線と別に設けられ、第2の電源電圧を伝達する第4の電源供給線と、第3の電源供給線上の第1の電源電圧と第4の電源供給線上の第2の電源電圧を一方および他方動作電源電圧として動作し、内部回路からの出力信号をバッファ処理するバッファ回路と、第3の電源供給線にそれぞれ結合される第1および第2の導通ノードと、無接続状態とされるゲートとを有する第2の絶縁ゲート型電界効果トランジスタとを備える。
【0035】
請求項5に係る半導体装置は、請求項1ないし4のいずれかの装置が、第1および第3の電源供給線が共通に結合される、第1の電源電位を受ける第1のパッドと、第2および第4の電源供給線が結合される、第2の電源電圧が供給される第2のパッドをさらに備える。
【0036】
請求項6に係る半導体装置は、請求項1ないし4のいずれかの装置が、さらに、第1の電源供給線が結合される、第1の電源電圧を受ける第1のパッドと、第2の電源供給線が結合される、第2の電源電圧を受ける第2のパッドと、第1のパッドと別に設けられかつ第3の電源供給線が結合される、第1の電源電圧を受ける第3のパッドと、第2のパッドと別に設けられ、第4の電源供給線が結合される、第2の電源電圧を受ける第4のパッドをさらに備える。
【0037】
請求項7に係る半導体装置は、請求項6の装置におけるバッファ回路が半導体基板領域内に形成され、第1のパッドに共通に結合され、この第1のパッドから第1の電源電位を受けて半導体基板領域へ供給するバイアス電源線をさらに備える。
【0038】
請求項8に係る半導体装置は、請求項5の装置が、さらに第1の電源供給線のパッドに結合する第1の部分と内部回路に結合する第2の部分とに分割するノードと第2の供給線の間に結合されるキャパシタと、バッファ回路が形成される半導体基板領域と第1の電源供給線の第2の部分との間に結合され、この第2の部分上の第1の電源電圧を半導体基板領域へ伝達するバイアス電源線を備える。
【0046】
請求項16に係る半導体装置は、請求項1ないし6のいずれかの装置において、バッファ回路は、半導体基板領域に形成され、第3の電源供給線は、この半導体基板領域にも結合される。
【0051】
請求項10に係る半導体装置は、請求項6ないし9のいずれかの装置のバッファ回路が、半導体基板領域内に形成されかつ第1の電源電位と異なるバイアス電位が供給されるウェル領域内に形成される。
請求項11に係る半導体装置は、請求項6ないし9のいずれかの装置におけるバッファ回路が、この半導体基板領域に形成され、かつこの半導体基板領域には、第1の電源電位と異なるバイアス電位が供給される。
【0052】
請求項12に係る半導体装置は、第1の電源電位を供給する第1の電源供給線と、第2の電源電位を供給する第2の電源電位供給線と、この第1の電源電位供給線上の第1の電源電位と第2の電源電位供給線上の第2の電源電位とを一方および他方電源電位として動作し、与えられた信号を処理して出力する内部回路と、第1の電源供給線と第2の電源電位供給線との間に結合される第1の容量と、第1の電源電位供給線と別に設けられ、第1の電源電位を伝達する第3の電源供給線と、第2の電源電位供給線と別に設けられ、かつ第3の電源供給線と実質的に交流的に非結合とされ、第2の電源電位を伝達する第4の電源供給線と、第3の電源供給線上の第1の電源電位と第4の電源供給線上の第2の電源電位を一方および他方動作電源電位として動作し、内部回路の出力信号をバッファ処理して出力するバッファ回路と、第3の電源供給線と第4の電源供給線との間に存在する第2の容量を含む。第1の容量の容量値は、第2の容量の容量値よりも少なくとも2桁大きい。
請求項13に係る半導体装置は、論理処理を行なうロジック部と、少なくともロジック部のためのデータを格納するメモリ部とを有する半導体装置であって、第1の電源パッドに第1の電源線を介して接続されかつ第1の接地パッドに接続されて前記第1の電源パッドおよび第1の接地パッドから一方および他方動作電源を供給され、ロジック部およびメモリ部に共通に設けられ、動作時、半導体装置外部とデータおよび信号の入出力を行なう入出力バッファをさらに含む。
ロジック部は、第1の電源パッドと異なる第2の電源パッドに第2の電源線を介して接続されかつ第1の接地パッドと異なる第2の接地パッドに接続されて第2の電源パッドおよび前記第2の接地パッドから一方および他方電源を供給され、動作時、少なくともメモリ部からデータまたは信号を受けて所定の処理を行なうロジック回路を含む。第1および第2の電源線のうち、前記第2の電源線のみにデカップリング用キャパシタが結合される。
請求項14に係る半導体装置は、論理処理を行なうロジック部と、少なくともこのロジック部のためのデータを格納するメモリセルを含むメモリ部とを有する半導体装置であって、第1の電源パッドに第1の電源線を介して接続されかつ第 1の接地パッドに接続されて第1の電源パッドおよび第1の接地パッドから一方および他方動作電源を供給され、ロジック部およびメモリ部に共通に設けられ、動作時、半導体装置外部とデータおよび信号の入出力を行なう入出力バッファをさらに含む。
メモリ部は、第1の電源パッドと異なる第2の電源パッドに第2の電源線を介して接続されかつ第1の接地パッドと異なる第2の接地パッドに接続されて第2の電源パッドおよび第2の接地パッドから一方および他方電源を供給され、動作時、少なくともメモリ部のメモリセルのデータの検知増幅を行なうセンスアンプを含む。第1および第2の電源線のうち、第2の電源線のみにデカップリング用キャパシタが結合される。
【0053】
バッファ回路に設けられた電源供給線間の有意の容量結合(交流的な結合)をなくすことにより、一方の電源供給線上の電圧ノイズが他方の電源供給線へ伝達されるのが防止され、これらの電源供給線上の電圧を安定化させることができる。
【0055】
また、ロジックとメモリとが混載される半導体装置において、入出力バッファと、ロジックまたはメモリ部のセンスアンプの電源を別系統とし、入出力バッファの電源にはデカップル用のキャパシタを接続せず、ロジックまたはセンスアンプの電源にデカップル用のキャパシタを接続することにより、入出力バッファの電源を安定化させることができ、安定にデータ/信号を外部転送することが出来る。
【0056】
【発明の実施の形態】
[全体の構成]
図1は、この発明に従う半導体装置の全体の構成を概略的に示す図である。図1において、半導体装置100は、与えられる信号INに従って所定の処理を行なう内部回路102と、この内部回路102から与えられる信号をバッファ処理して出力信号(読出データ信号)Dを出力する出力回路104を含む。内部回路102は、行列状に配列される複数のメモリセルを有するメモリセルアレイ102aと、外部から与えられる信号INに従ってメモリセルアレイ102aのメモリセルを選択し、該選択されたメモリセルのデータを読出して出力回路104へ与えるアレイ周辺回路102bを含む。このアレイ周辺回路102bは、したがって、アドレスデコード回路、データ入力回路、メモリセルアレイ102a用のプリチャージ/イコライズ回路、内部読出回路(プリアンプ)等を含む。
【0057】
出力回路104は、したがって、内部読出データ信号を増幅して外部へ出力する出力バッファ回路、特に好ましくは出力バッファ回路の最終段を構成する。
【0058】
図2は、この発明に従う半導体装置の変更例の全体構成を概略的に示す図である。図2において、半導体装置110は、外部から与えられる入力信号INをバッファ処理して内部信号を生成する入力バッファ回路110aと、この入力バッファ回路110aの出力信号に所定の処理を施す内部回路110bと、内部回路110bの出力信号をバッファ処理するバッファ回路110cと、このバッファ回路110cの出力信号に対しさらに所定の処理を施す内部回路110dと、内部回路110dから与えられた信号をバッファ処理して出力信号Doutを生成して装置外部に出力する出力バッファ回路110eを含む。この半導体装置110は、たとえば論理回路であり、内部回路110bおよび110dは、それぞれ所定の論理処理を実行する。バッファ回路110cは、半導体装置110内部において、比較的大きな容量の内部信号線を高速で駆動するために設けられる。
【0059】
本発明は、この図1に示す出力回路104ならびに図2に示すバッファ回路110cおよび出力バッファ回路110eのいずれに対しても適用可能である。しかしながら、以下の説明においては、説明を簡単にするために、装置外部へ信号を出力する出力回路について説明する。
【0060】
図3は、出力回路の構成の一例を示す図である。図3において、出力回路104は、電源ノード111aと出力ノード112の間に接続され、そのゲートに内部ドライブ信号φ0を受けるnチャネルMOSトランジスタ113と、出力ノード112と接地ノード111bの間に接続され、そのゲートにドライブ信号φ1を受けるnチャネルMOSトランジスタ114を含む。MOSトランジスタ113および114の基板領域には、負のバイアス電圧VBBが印加される。この出力回路104の構成は、実質的に図34に示す出力バッファ回路の最終段の構成と同じである。出力バッファ回路において、大きな電流駆動力を有するMOSトランジスタは最終段においてのみ設けられており、したがってこの最終段のMOSトランジスタ110および114の動作時における電源ノイズの影響を防止する。図4(A)〜(C)は、図3に示す出力回路の平面レイアウトおよび断面構造の一例を示す図である。
【0061】
図4(A)において、MOSトランジスタ113の活性領域(Pウェル)113aおよびMOSトランジスタ114のための活性領域(Pウェル)114aを取囲むように、負の基板バイアス電圧VBBが印加される不純物領域117が形成される。この基板バイアス電圧印加領域117を取囲むようにその外周に、ノイズ吸収のためのバイアス電圧VCC2が印加されるノイズ吸収用バイアス電位印加領域118が形成される。MOSトランジスタ113に対する電源電圧VCC1は、低抵抗の配線(ノードと同じ符号で示す)111aを介して与えられる。この電源線111aは、活性領域113a上を横切るように形成される歯状部分を有する。ドライブ信号φ0を伝達する信号線113bは、その電源線111aの歯状部分と隣接して活性領域113a上に延在する歯状部分を有する。この信号線113bの歯状部分は、MOSトランジスタ113のゲートとなる。このゲート電極層に隣接して延在する歯状部分を有する出力信号線115が形成される。この出力信号線115は、またMOSトランジスタ114の活性領域114a上を横切るように延在する歯状部分を有する。
【0062】
接地線(接地ノードと同じ符号で示す)111bは、MOSトランジスタ114の活性領域114a上を横切る様に延在する歯状部分を有する。この接地線111bの歯状部分と隣接して延在する歯状部分を有する信号線114bが形成される。この信号線114b上にドライブ信号φ1が伝達される。
【0063】
この配置において、ドライブ信号φ0(φ1)を伝達する歯状部分、電源電圧VCC1(接地電圧GND)を伝達する歯状部分および出力信号OUT(DまたはDoutまたは内部出力信号)を伝達する歯状部分が順番に配置される。
【0064】
この歯状部分を交互に配置することにより、活性領域113aおよび114aの図の垂直方向の長さを短くして、ゲート幅の広いMOSトランジスタを形成することができる。すなわちW/L(ゲート幅/ゲート長)が大きい、電流駆動力の大きなMOSトランジスタが形成される。
【0065】
図4(B)は、図4(A)のラインA−Aに沿った断面構造を示す図である。図4(B)において、MOSトランジスタ113および114は、P型半導体基板120表面に形成されたN型ウェル領域118内に形成される。このNウェル領域118には、ノイズ吸収用のバイアス電圧VCC2が印加される。このNウェル118内に、P型ウェル113dが形成される。このPウェル113d表面に、n型不純物領域119が形成される。不純物領域119の間のPウェル113a上に、ゲート電極層113bが形成される。不純物領域119は、交互に電極層111aおよびドライブ信号入力のための信号線115に接続される。このPウェル113dへは、P型不純物領域117を介して基板バイアス電位VBBが印加される。
【0066】
他の内部回路は、このNウェル118と分離して形成されるPウェル130内に形成される。このPウェル130へは、P+不純物領域132を介して基板バイアス電圧VBBが印加される。
【0067】
Nウェル118を設けておくことにより、このPウェル113d内で発生したノイズを吸収し、他の内部回路が形成されるPウェル130へノイズが伝達されるのを防止する。
【0068】
図4(C)は、図4(A)に示すラインA−Aに沿った断面構造の他の構成を示す図である。図4(C)において、MOSトランジスタ113dおよび114は、P型半導体基板120表面に形成されたPウェル113a内に形成される。このPウェル113d表面には、N型不純物領域119が間をおいて形成され、これらの不純物領域119が、それぞれ信号線111aおよび出力信号線115に交互に接続される。また不純物領域119の間のPウェル113表面上には、ゲート電極層113bが形成される。このPウェル113a表面には、P+不純物領域117を介して基板バイアス電圧VBBが印加される。この不純物領域117外周部に沿ってPウェル113d内にノイズ吸収用のバイアス電圧VCC2を受けるN型不純物領域118が形成される。ノイズ吸収用のバイアス電圧VCC2は、正の電圧であり、Pウェル113は不純物領域117を介して負の基板バイアス電圧VBBにバイアスされる。Pウェル113dにおいてノイズが発生した場合、このPウェル113dと不純物領域118の間に形成される接合容量を介してこのPウェル113dに発生したノイズを吸収する。
【0069】
MOSトランジスタ113および114が形成されるPウェル113dに、その外周部に沿ってノイズ吸収用のバイアス電圧VCC2を印加することにより、他の内部回路が形成されるPウェル130で発生したノイズ(不純物領域119からPウェル113dへ容量結合により与えられるノイズ)を吸収することができる。
【0070】
なお、MOSトランジスタ114は、この図4(B)および(C)に示すMOSトランジスタ113と、図示しないフィールド絶縁膜を介して分離されて、同じPウェル113a内に形成される。なお、図4(A)に示す活性領域113aは、この図4(B)または図4(C)に示す不純物領域119が形成される領域を示す。
【0071】
特に、図4(C)の構成の場合、出力回路近傍にパッドが設けられている場合には、確実に電源ノイズをこの不純物領域118を介してパッドにより吸収することができ、Pウェル130に形成された他の内部回路に対する電源ノイズの影響が伝達されるのが防止される。
【0072】
以下の説明において、出力回路は、図4(B)および(C)のいずれの断面構造を備えていてもよい。
【0073】
[実施の形態1]
図5は、この発明の実施の形態1に従う半導体装置の要部の構成を示す図である。図5において、内部回路102は、電源電圧Vccを受けるパッド140aに結合される電源線142aから一方動作電源電圧を受け、かつ接地電圧GNDを受けるパッド144aに結合される接地線146aから他方動作電源電圧を受ける。電源線142aと接地線146aの間に、有意の容量値(数百pF程度)の容量値を有するキャパシタC1が接続される。
【0074】
出力回路104は、パッド140aと別に設けられる、電源電圧Vccを受けるパッド140bから電源線142bを介して一方動作電源電圧を受け、パッド144aと別に設けられた、接地電圧GNDを受けるパッド144bから接地線146bを介して他方動作電源電圧を受ける。この出力回路104の出力ノード充放電用の動作電源電圧を受けるノードVCC1(ノードとそこへ与えられる電圧を同じ符号で示す)と、ノイズ吸収用のバイアス電圧VCC2を受けるノードVCC2は、共通に電源線142bに接続される。
【0075】
電源線142bと接地線146bの間には、有意の容量値を有するキャパシタは設けられず、破線で示す浮遊容量Csのみが存在する。この浮遊容量は、数pF程度の容量値を有し、電源線142bと接地線146bとは交流的に分離される。容量結合による電位変化量は、そのキャパシタの容量値に比例するため、浮遊容量Csの容量値が十分小さい場合、電源線142bおよび接地線146bの一方においてノイズが発生しても、他方へ伝達されるノイズの大きさは十分小さくなる。この浮遊容量によってのみ容量結合される状態を「交流的に分離される」と称する。
【0076】
図5に示す構成において、出力回路104が動作し、電源線142b上の電流を使用し、電源線142bの電源電圧Vcc(電圧VCC1およびVCC2両者を含む)が低下しても、この電圧低下は、接地線146bには伝達されず、接地線146bは安定に一定の電圧レベルの接地電圧GNDを保持する。したがって、出力回路104の出力ノードを接地電圧レベルへ放電するMOSトランジスタのソース電圧が変化せず、そのゲート電圧とソース電圧とは同じ値であり、出力ノード放電用のMOSトランジスタ114がオン状態となるのを防止することができる。
【0077】
また出力回路が、CMOSトランジスタで構成される場合、接地線146b上の接地電圧が、出力ノード放電時の放電電流により上昇しても、電源線142b上の電圧が一定電圧レベルに保持される。したがってこの出力ノード充電用のpチャネルMOSトランジスタが導通して放電されるべき出力ノードへ電流を供給するのを防止することができ、出力ノードを高速でLレベルへ駆動することができる。またそのとき、ノードVCC1(図3のノード111a)から接地ノードGND(図3のノード111b)への貫通電流を抑制することができ、消費電流を低減することができる。
【0078】
内部回路102の動作時において、この内部回路102は、出力回路104と比べて、その駆動すべき内部ノードの負荷は十分小さいため、電源線142aおよび接地線146a上のノイズの大きさは十分小さくまた変化は緩やかであり、キャパシタC1により、その電源ノイズは確実に吸収される。
【0079】
図6は、パッドとピン端子(リードフレーム)との接続態様を示す図である。図6(A)において、内部回路102の電源供給パッド150aは、ボンディングワイヤ151aを介してピン端子152に電気的に接続され、また出力回路104用の電源供給パッド150bは、ボンディングワイヤ151bを介して同じピン端子152に電気的に接続される。ここで、電源供給パッド150aおよび150bは、電源電圧Vccまたは接地電圧GNDのいずれかを示す。以下の説明において、電源電圧Vccおよび接地電圧GNDを総称的に示す場合には、「電源供給」という用語を用いる。この図6(A)に示す構成において、内部回路102および出力回路104に対し共通のピン端子から電源供給電圧が与えられる。出力回路104の動作時において、電源ノイズが発生して、その電源ノイズがボンディングワイヤ151b、ピン端子152、およびボンディングワイヤ151aを介して電源供給パッド150aへ伝達されたとしても、パッドおよび内部回路102に対して設けられたキャパシタC1によりこの電源ノイズは吸収され、内部回路102の動作には悪影響は及ぼさない。配線抵抗および配線の浮遊容量により、その電源ノイズの急激な変化は緩やかにされ、確実にキャパシタC1により電源ノイズが吸収される。
【0080】
図6(B)は、電源供給パッドとピン端子との接続態様の変更例を示す図である。図6(B)においては、電源供給パッド150aおよび150bは、それぞれ別々に設けられたピン端子152aおよび152bにボンディングワイヤ151aおよび151bを介して接続される。その接続態様においては、出力回路104に対する電源供給線と内部回路102に対する電源供給線は、確実に分離されており、出力回路104動作時において、発生した電源ノイズが、内部回路102に対する電源供給線へ伝達されるのは確実に防止される。
【0081】
図7(A)および(B)は、半導体装置におけるパッドの配置を示す図である。図7(A)においては、半導体チップ160の装置本体形成部162外周に沿ってパッドPDが配置される。図7(A)においては、半導体チップ160の図の垂直方向に沿って配置されるパッドPDのみが示されるが、パッドPDは、この半導体チップ160の外周すべてに配置されてもよい。パッドPDのうち適当なパッドが電源供給パッドとして利用される。
【0082】
図7(B)においては、半導体チップ160の水平方向についての中央部に、パッドPDが配置され、パッドPDの列の両側に半導体装置本体形成領域162aおよび162bが配置される。パッドPDを半導体チップ160の中央部に配置することにより、図7(A)に示すパッド配置に比べてパッド占有面積が低減され(パッドは、一列に整列されるだけである)、チップ160の面積を低減することができる。図7(B)に示すパッド配置においても、パッドPDの適当なパッドが電源供給パッドとして利用される。通常、出力回路近傍に、出力回路用電源供給パッドが配置され、内部回路に対しては、別のピン端子から、内部回路用電源供給パッドへ電源供給電圧が印加される。
【0083】
以下の説明において、パッドの配置およびパッドとピン端子との接続は、この図6(A)および(B)ならびに図7(A)および(B)のいずれの組合せが用いられてもよい。
【0084】
図8は、キャパシタC1の具体的構成の一例を示す図である。図8(A)において、キャパシタC1は、電源線142aに接続されるゲートと、接地線146aに接続されるソースおよびドレインを有するMOS(絶縁ゲート型電界効果)トランジスタで構成される。キャパシタC1を、MOSキャパシタで構成することにより、低占有面積で大きな容量値を有するキャパシタを実現することができる。
【0085】
図8(B)は、図8(A)に示すMOSキャパシタの平面レイアウトを示し、図8(C)は、図8(B)に示すラインB−Bに沿った断面構造を概略的に示す図である。図8(B)において、電源線142aと接地線146aは、互いに平行に配置される。これらの電源供給線142aおよび146aは、たとえば第2層アルミニウム配線層で構成される。電源線142aの下部に、MOSキャパシタのゲート電極170aが形成される。このゲート電極層170aは、第一層アルミニウム配線層で構成される中間層171aにコンタクト孔172aを介して接続される。この中間層171aは、コンタクト孔173aを介して電源線142aに接続される。ゲート電極層170a外周部の高濃度不純物領域(ソースおよびドレイン)にコンタクト孔174aを介して第1層アルミニウム配線層175aが接続される。この配線層175aは、接地線146a下部にまで延在し、コンタクト孔176aを介して接地線146aに接続される。電源線142aと平面図的に見て重なり合うようにMOSトランジスタを形成することにより、キャパシタ形成のための面積を低減することができる。
【0086】
図8(C)において、MOSキャパシタは、半導体基板領域(半導体基板またはウェル領域)177aの表面に形成された高濃度N型不純物領域178aおよび178bと、これらの不純物領域178aおよび178bの間の基板領域177a上にゲート絶縁膜(図示せず)を介して形成されるゲート電極層170aを含む。ゲート電極層170aは、コンタクト孔172aに形成されたコンタクト材を介して中間層171aに接続され、中間層171aが、コンタクト孔173aに形成されたコンタクト材を介して電源線142aに接続される。不純物領域178aおよび178bは、コンタクト孔174に形成されたコンタクト材を介して配線層175aに接続される。
【0087】
なお、図8(B)に示すレイアウトにおいて、ゲート電極層170aを取囲むように、コンタクト孔174aが形成されており、したがって不純物領域178aおよび178bが、そのゲート電極層周囲に連続して形成されるように示される。この不純物領域178aおよび178bは、互いに分離されていてもよい。
【0088】
図9は、出力回路用の電源線142bおよび接地線146bに対して形成されるMOSキャパシタの構成を示す図である。この図9(A)に示すように、出力回路用の電源線142bおよび接地線146bに対しても、MOSキャパシタは形成される。このMOSキャパシタのソースおよびドレイン領域(ゲート電極層周辺に形成される不純物領域であってもよい)は接地線146bに接続される。しかしながら、このMOSキャパシタのゲート電極と電源線142bとは接続されず、ゲート電極層は電気的にフローティング状態とされる。これにより、電源線142bと接地線146bとの容量結合が形成されない。
【0089】
図9(B)は、この図9(A)に示すMOSキャパシタの平面レイアウトを示し、(C)は、図9(B)に示すラインC−Cに沿った断面構造を概略的に示す。この図9(B)に示すレイアウトは、図8(B)に示すMOSキャパシタの平面レイアウトと末尾に付された参照符号がaに代えてbが用いられていることおよび中間層171bと電源線142bとの間にコンタクトが設けられていないことを除いて同じである。
【0090】
図9(C)に示す断面構造も、図8(C)に示す断面構造と、末尾の文字がaに代えてbが用いられていることおよび中間層171bと電源線142bの間にコンタクト孔により形成された導電材が存在しないことを除いて同じである。出力回路用の電源線142bおよび接地線146bに対してもMOSキャパシタを形成しておくことにより、従来の半導体装置の出力回路用電源線に対するキャパシタを形成するレイアウトを利用することができる。製造工程時においてこのMOSキャパシタのゲート電極層と電源線142bとのコンタクトが形成されないだけである。したがって、従来の半導体装置の製造工程を大幅に変更することなくこの実施の形態1の構成を実現することができる。
【0091】
なお、この図8および図9に示すMOSキャパシタにおいては、nチャネルMOSトランジスタが用いられている。これに代えて、pチャネルMOSトランジスタがMOSキャパシタとして用いられてもよい。このpチャネルMOSトランジスタを用いる場合、ゲート電極層が接地線に接続され、不純物領域(ソース/ドレイン領域)が電源線に接続される(内部回路のキャパシタに対してであり、出力回路については、電源線と不純物領域とは分離される。)
以上のように、この発明の実施の形態1に従えば、出力回路の電源線と接地線とを交流的に非結合状態として分離しているため、出力回路動作時における電源ノイズがこの出力回路の他方電源供給線に伝達されるのが防止され、出力回路を安定に動作させることができる。
【0092】
[実施の形態2]
図10は、この発明の実施の形態2に従う半導体装置の要部の構成を示す図である。この図10に示す半導体装置は、図5に示す半導体装置と、内部回路102および出力回路104に対し、共通に電源パッド140および接地パッド144が設けられることを除いて同じである。この電源パッド140に対し、内部回路用の電源線142aおよび出力回路用の電源線142bが共通に接続され、また接地パッド144に対し内部回路用接地線146aおよび出力回路用接地線146bが共通に接続される場合においても、電源線142bと接地線146bとは互いに交流的に分離されているため、出力回路104が動作している場合に、電源線142bおよび接地線146bの一方の電源ノイズが他方へ伝達されるのを防止することができる。このとき、たとえば電源線142bにおいて発生した電源ノイズは、パッド140を介して内部回路102の電源線142aに伝達されることが考えられる。しかしながら、この電源線142b、パッド140および電源線142aの配線抵抗および配線浮遊容量により、この電源ノイズは小さくされかつその変化速度は緩やかとされ、電源線142aと接地線146aの間に結合されたキャパシタC1により、この電源ノイズは吸収される。出力回路104の動作時においては、電源線142b上の電源ノイズは、電源電圧Vccの電位低下であり、また接地線146b上の電源ノイズは、その接地電圧GNDの電位レベルの上昇であり、キャパシタC1が補償できるノイズしか発生されない。
【0093】
以上のように、この実施の形態2に従えば、出力回路および内部回路両者に共通に電源パッドおよび接地パッドを設けた場合においても、出力回路用の電源線142bと接地線146bとの間にキャパシタを設けない(交流的に分離する)ことにより、出力回路104の動作時において発生する電源ノイズが内部回路102に対し影響を及ぼすのを防止することができる。
【0094】
[実施の形態3]
図11は、この発明の実施の形態3に従う半導体装置の要部の構成を示す図である。図11においては、内部回路102に対し、電源パッド140aおよび接地パッド144aが設けられ、出力回路104に対し、電源パッド140bおよび接地パッド144bが設けられる。内部回路102は、その電源パッド140aから電源線142aを介して電源電圧Vccを受け、かつ接地パッド144aから接地線146aを介して接地電圧GNDを受ける。電源線142aと接地線146aの間には、キャパシタC1が接続される。出力回路104は、電源パッド140aと別に設けられた電源パッド140bから電源電圧Vccを電源線142bを介してその動作電源ノードVcc1に受け、かつ接地パッド144aと別に設けられた接地パッド144bから接地線146bを介して接地ノードGNDに接地電圧GNDを受ける。出力回路104は、さらに、内部回路用の電源パッド140aに接続されるノイズ吸収用バイアス電源線142cを介してノイズ吸収用のバイアス電圧VCC2を受ける。電源線142bと接地線146bとは分離されており、キャパシタは設けられていない。
【0095】
出力回路104が動作し、電源線142bの電位が低下しても、電源線142bとノイズ吸収用バイアス電源線142cは別々のパッド140bおよび140aにそれぞれ接続されており、そのバイアス吸収用の電源電圧VCC2は、安定に一定の電圧レベルを保持する。このノイズ吸収用のバイアス電圧VCC2は、図4(B)または図4(C)に示すように、出力回路周辺部に形成された領域に印加される。このため、電源ノイズ発生時にバイアス電源電圧VCC2が変動してP型半導体基板(図4(B)および(C)参照)を介して内部回路のPウェル130へこの電源ノイズが伝達されるのを防止することができる。したがって、出力回路104動作時における電源ノイズが内部回路102に影響を及ぼすのを防止することができる。また、このバイアス電源電圧VCC2が変動してバイアス電圧VBBが変動し、応じて内部回路が形成されるPウェルに印加される基板バイアス電圧VBBが変動するのを抑制することができ、内部回路102の誤動作を防止することができる。
【0096】
また、先の実施の形態と同様、出力回路104の電源線142bおよび接地線146bは、交流的に分離されているため、この出力回路104の電源ノイズが内部回路102へ及ぼす影響を抑制することができる。
【0097】
なお、このバイアス電源線142cは、パッド140aに結合されるのではなく、内部回路102とキャパシタC1の間の電源線142aの部分に接続されてもよい。電源パッド140aおよび140bが同じピン端子に接続されて、電源ノイズがピン端子で吸収されないで、内部回路用の電源線に伝達される場合においても、キャパシタC1によりこの電源ノイズが吸収され、バイアス電源電圧VCC2を安定に電源ノイズの影響を受けることなく供給することができる。
【0098】
以上のように、この発明の実施の形態3に従えば、出力回路104のノイズ吸収用バイアス電源電圧を伝達するバイアス電源線を、出力回路用の電源パッドと別に設けられた内部回路用電源パッドに電気的に結合しているため、出力回路動作時における電源ノイズの影響を受けることなく安定にノイズ吸収用バイアス電圧VCC2を供給することができ、このバイアス電源電圧VCC2の変動による内部回路102への影響を防止することができ、応じて出力回路104動作時における電源ノイズが内部回路102へ影響を及ぼすのを抑制することができる。
【0099】
また、出力回路104に対する電源線142bおよび146bは交流的に分離されているため、出力回路104の動作時における電源ノイズが一方の電源供給線に発生した場合においても、他方の電源供給線へこの電源ノイズが伝達されるのを防止することができる。
【0100】
[実施の形態4]
図12は、この発明の実施の形態4に従う半導体装置の要部の構成を示す図である。図12に示す構成においては、内部回路102および出力回路104に対し共通に電源パッド140および接地パッド144が設けられる。内部回路102は、電源線142aを介して電源パッド140から電源電圧Vccを一方動作電源電圧として受け、かつ接地パッド144から接地線146aを介して接地電圧GNDを他方動作電源電圧として受ける。出力回路104は、電源パッド140から電源線142bを介して電源電圧Vccを一方動作電源電圧Vcc1として受け、また接地パッド144から接地電位146bを介して他方電源電圧として接地電圧GNDを受ける。
【0101】
内部回路102に対する電源線142aは、キャパシタC1の一方電極の接続ノードNAにより、電源パッド140に接続される第1の部分142aaと内部回路102に接続する第2の部分142abとに分割される。出力回路104に対するノイズ吸収用のバイアス電圧を伝達するバイアス電源線142cは、電源線142bと別に設けられて、この内部回路の電源線142aの第2の部分142abに接続される。電源線142bと接地線146bとは交流的に分離されている。
【0102】
出力回路104が動作し電源線142bの電源ノイズが発生した場合、この電源ノイズは、パッド140を介して電源線142aの第1の部分142aaに伝達される可能性がある。しかしながら、この第1の部分142aaに伝達された電源ノイズは、内部回路102に対して設けられたキャパシタC1により吸収される。したがって、この出力回路104動作時に発生した電源ノイズが、バイアス電源線142cに伝達されるのを防止することができ、バイアス電圧VCC2を安定に一定の電圧レベルにすることができ、出力回路104の動作時において発生した電源ノイズが内部回路に対し影響を及ぼすのを防止することができる。
【0103】
以上のように、この発明の実施の形態4に従えば、内部回路および出力回路に共通に電源パッドが設けられている場合、出力回路の動作電源電圧を供給する電源線とノイズ吸収用のバイアス電源線とを別々に設け、かつ内部回路用電源線の第2の部分にこのバイアス電源線を接続しているため、出力回路動作時において発生した電源ノイズが、内部回路に対するキャパシタにより吸収され、これによりバイアス電圧に影響を及ぼすのを防止することができ、安定にバイアス電圧を供給することができる。
【0104】
また、出力回路に対する電源線および接地線は交流的に分離されているため、実施の形態2(図10)と同様の効果を得ることができる。
【0105】
[実施の形態5]
図13は、この発明の実施の形態5に従う半導体装置の要部の構成を示す図である。図13において、内部回路102に対し、電源パッド140aおよび接地パッド144aが設けられ、また出力回路104に対し、これらのパッド140a、144aと別に、電源パッド140bおよび接地パッド144bが設けられる。内部回路102は、先の実施の形態1ないし4と同様、電源ノード140aから電源線142aを介して電源電圧Vccを一方動作電源電圧として受け、かつ接地パッド144aから接地線146aを介して接地電圧GNDを他方動作電源電圧として受ける。電源線142aと接地線146aの間にはキャパシタC1が接続される。
【0106】
出力回路104は、パッド140bから、電源線142bを介して一方動作電源電圧VCC1を受け、かつ接地パッド144bから接地線146bを介して接地電圧GNDを他方動作電源電圧として受ける。この出力回路104は、さらに、電源線142bと別に設けられ、電源パッド140bから電源電圧VCCをノイズ吸収用のバイアス電圧VCC2として受ける。このバイアス電源線142cとバイアス電圧供給ノードVCC2の間には抵抗Rが介挿され、またバイアス電源線142cと接地線146bの間にはキャパシタC3が接続される。この抵抗R3とキャパシタC3によりローパスフィルタが形成され、バイアス電源線142c上の電源ノイズが、この抵抗RおよびキャパシタC3で構成されるローパスフィルタにより吸収される。電源ノイズは、急激な電流変化により生じ、高周波成分であり、ローパスフィルタにより濾波される。
【0107】
抵抗Rは、たとえばポリシリコンで構成されて、バイアス電源線142cを構成するアルミニウム配線層と電気的に接続される。抵抗Rは、たとえば数Kないし数十KΩの抵抗値を有する。キャパシタC3は、先の実施の形態1において説明したMOSキャパシタで構成され、その容量値は、数百pFの大きさを有する。このキャパシタC3の容量値は、内部回路102に対して設けられたキャパシタC1と、ほぼ同じ程度の大きさを有している。したがって、出力回路104の動作時における電源ノイズをこのキャパシタC3で吸収することができる
出力回路104の動作時において、電源線142bに電源ノイズが発生し、バイアス電源線142cへこの電源ノイズが伝達された場合、抵抗RおよびキャパシタC3によるローパスフィルタにより、この電源ノイズがフィルタ処理され、電源ノイズが、出力回路104のバイアス電圧供給ノードVCC2へ伝達されるのを防止することができる。これにより、出力回路104においては、出力回路104の動作時における電源ノイズが、このバイアス電圧VCC2を介して内部回路102に対し影響を及ぼすのを抑制することができる。
【0108】
以上のように、この発明の実施の形態5に従えば、出力回路に対し、その動作動作電源電圧供給線と別にバイアス電源線を設けかつこのバイアス電源線にローパスフィルタを設けたため、出力回路動作時における電源ノイズが、バイアス電圧に影響を及ぼすのを防止することができ、安定にバイアス電圧を出力回路104へ供給することができる。これにより、このバイアス電圧の変動による内部回路が影響を受けるのを防止することができる。
【0109】
また電源パッドおよび接地パッドが内部回路および出力回路それぞれに対し別々に設けられているため、出力回路動作時における電源ノイズが、内部回路へ伝達されるのを防止することができる。
【0110】
[実施の形態6]
図14は、この発明の実施の形態6に従う半導体装置15の構成を示す図である。この図14に示す構成は、図13に示す構成と、内部回路102および出力回路104に対し共通に電源パッド140および接地パッド144が設けられていることを除いて同じであり、対応する部分には同一の参照番号を付す。この図14に示す構成においても、出力回路104が動作して電源線142bに電源ノイズが発生した場合、バイアス電源線142cに伝達された電源ノイズは、抵抗RおよびキャパシタC3で構成されるローパスフィルタにより吸収され、出力回路104に対するバイアス電圧VCC2の電圧レベルはこの電源ノイズの影響を受けることなく安定に一定の電圧レベルに保持される。電源線142b上の電源ノイズが、たとえパッド140を介して内部回路102の電源線142aに伝達されても、この電源ノイズは、キャパシタC1により吸収される。
【0111】
したがってこの発明の実施の形態6においても、実施の形態5と同様、出力回路動作時において電源ノイズが電源線に発生した場合においても、確実にローパスフィルタでこの電源ノイズをフィルタ処理することができ、バイアス電圧を一定の電圧レベルに保持することができ、出力回路の動作時に発生する電源ノイズが内部回路102に対し影響を及ぼすのを防止することができる。
【0112】
[実施の形態7]
図15は、この発明の実施の形態7に従う半導体装置の要部の構成を示す図である。図15に示す構成において、内部回路102に対し、電源パッド140aおよび接地パッド144aが設けられ、これらのパッド140aおよび140aと別に、出力回路104に対し、電源パッド140bおよび接地パッド144bが設けられる。図13に示す構成と同様、内部回路102は、電源パッド140aから電源線142aを介して電源電圧Vccを一方動作電源電圧として受け、かつ接地パッド144aから接地電圧GNDを他方電源電圧として受ける。出力回路104は、電源パッド140bから、電源電位142bを介して電源電圧Vccを一方動作電源電圧VCC1として受け、接地パッド144bから接地電位146bを介して接地電圧GNDを他方動作電源電圧として受ける。
【0113】
出力回路104に対し、電源電圧Vccをノイズ吸収用のバイアス電圧として伝達するバイアス電源線142cが設けられる。バイアス電源線142cに対し、たとえば図13に示す構成と同様、ローパスフィルタが設けられる。このローパスフィルタはバイアス電源線142cに介挿される抵抗Rと、バイアス電源線142cと内部回路102に対する接地線146a(または接地パッド144a)との間に接続されるキャパシタC3を含む。
【0114】
出力回路104が動作し、電源ノイズが電源線142bに発生した場合、この抵抗RおよびキャパシタC3によるローパスフィルタより電源ノイズはフィルタ処理されて吸収され、バイアス電圧VCC2は、所定の電圧レベルを保持する。出力回路104の動作時において、接地線146bに電源ノイズが発生し、接地線146bの接地電圧GNDの電位レベルが上昇しても、この場合、接地パッド144bと接地パッド144aとは別々に設けられており、この接地線146b上に発生した電源ノイズが、ローパスフィルタを構成するキャパシタC3を介してバイアス電源線142cへフィードバックされるのを防止することができる。それにより、出力回路104の動作時において、電源線142bおよび接地線146bいずれにおいて電源ノイズが発生しても、このローパスフィルタ(抵抗RおよびキャパシタC3)により電源ノイズをフィルタ処理して吸収することができ、バイアス電圧VCC2を安定に一定の電圧レベルに保持することができる。
【0115】
また、電源線142bと接地線146bとは交流的に分離されているため、この出力回路104が動作したときの電源ノイズが、電源線142bと接地線146bとの間で伝達されるのを防止することができる。
【0116】
以上のように、この発明の実施の形態7に従えば、内部回路および出力回路それぞれに対し別々に電源パッドおよび接地パッドを設け、かつ出力回路にバイアス電圧を伝達するバイアス電源線にローパスフィルタを設け、かつこのローパスフィルタのキャパシタをバイアス電源線と内部回路用の接地線との間に接続したため、出力回路動作時における電源ノイズが接地線において発生した場合においても、この電源ノイズがバイアス電圧に影響を及ぼすのを防止することができる。
【0117】
また、出力回路の電源線と接地線とは交流的に分離されているため、実施の形態1と同様の効果を得ることができる。
【0118】
[実施の形態8]
図16は、この発明の実施の形態8に従う半導体装置の要部の構成を示す図である。この図16に示す構成において、内部回路102および出力回路104に対し共通に電源パッド140および接地パッド144が設けられる。内部回路102が、電源パッド140から電源線142aを介して電源電圧Vccを受けかつ接地パッド144から接地線146bを介して接地電圧GNDを受ける。出力回路104は、電源パッド140から電源線142bを介して電源電圧Vccを動作電源電圧VCCとして受け、かつ接地パッド144から接地線146bを介して接地電圧GNDを他方動作電源電圧として受ける。この電源線142bと別に、出力回路104のノイズ吸収のバイアス電圧を伝達するバイアス電源線142cが設けられる。
【0119】
この図16に示す構成においては、図14に示す構成とは異なり、バイアス電源線142cに設けられるローパスフィルタを構成するキャパシタC3は、接地パッド144と別に設けられたパッド144cとバイアス電源線との間に接続される。バイアス電源線142cには、抵抗Rが介挿される。ローパスフィルタを構成するキャパシタC3を、他方動作電源電圧である接地電圧GNDを供給する接地パッド144と別に設けられた接地パッド144cとバイアス電源線142cとの間に接続することにより、接地線146bにおいて出力回路104の動作時に電源ノイズが発生し、接地電圧GNDの電圧レベルが上昇しても、このキャパシタC3はその電源ノイズの影響を受けないため、この接地線146bに流れた電源ノイズが出力回路104のバイアス電圧VCC2に対し影響を及ぼすのを防止することができる。出力回路104が動作し、電源線142bにおいて電源ノイズが発生した場合には、キャパシタC3および抵抗Rによるローパスフィルタにより、この電源ノイズは吸収され、同様、バイアス電圧VCC2に対する電源ノイズの影響は抑制される。
【0120】
したがって、この発明の実施の形態8に従えば、図14に示す実施の形態6に示す構成の効果に加えて、動作電源電圧供給用のパッドとは別に、ローパスフィルタ専用のパッドを設け、この専用のパッドとバイアス電源線との間にローパスフィルタを構成するキャパシタを接続しているため、接地線上に電源ノイズが発生した場合においても、出力回路のノイズ吸収用のバイアス電圧を安定に一定電圧レベルに保持することができ、電源線および接地線いずれにおいて出力回路の動作時に電源ノイズが発生しても、安定にバイアス電圧VCC2を一定電圧レベルに保持することができ、応じて出力回路動作時において発生した電源ノイズが内部回路に対し影響を及ぼすのを防止することができる。
【0121】
[実施の形態9]
図17は、この発明の実施の形態9に従う半導体装置の要部の構成を示す図である。図17に示す構成においては、内部回路102に対する電源パッド140aおよび接地パッド144aと別に、出力回路104に対する電源パッド140bおよび接地パッド144bが設けられる。内部回路102は、この電源パッド140aから電源線142aを介して電源電圧Vccを一方動作電源電圧として受け、かつ接地パッド144aから接地線146aを介して接地電圧GNDを他方動作電源電圧として受ける。電源線142aと接地線146aの間にキャパシタC1が接続される。
【0122】
出力回路104は、電源パッド140bから電源電圧Vccを電源線142bを介して一方動作電源電圧VCC1として受け、かつ接地パッド144bから接地線146bを介して接地電圧GNDを他方動作電源電圧として受ける。
【0123】
出力回路104は、さらに、電源パッド140aに接続されるバイアス電源線142cからローパスフィルタを介して電源電圧Vccをノイズ吸収用バイアス電圧VCC2として受ける。ローパスフィルタは、バイアス電源線142cに介挿される抵抗Rと、バイアス電源線142cと接地線146aの間に接続されるキャパシタC3を含む。
【0124】
バイアス電源線142cは、出力回路104の動作電源電圧を供給する電源パッド140bおよび接地パッド144bから完全に分離される。したがって、出力回路104が動作して、電源線142bまたは接地線146bに電源ノイズが発生しても、このバイアス電源線142cはその影響を受けず、安定に一定電圧レベルを保持することができる。
【0125】
また、バイアス電源線142cに、ローパスフィルタを設けることにより、電源パッド140aに印加される電圧にノイズが発生した場合も、確実にこのローパスフィルタにより吸収することができ、安定に一定の電圧レベルのバイアス電圧VCC2を出力回路104へ供給することができる。
【0126】
以上のように、この発明の実施の形態9に従えば、バイアス電源線を、内部回路に対して設けられた電源供給パッドに結合されているため、出力回路動作時における電源ノイズの影響を受けることなく安定に一定のレベルにバイアス電圧を保持することができ、出力回路104の動作による電圧ノイズが内部回路に影響を及ぼすのを抑制することができる。
【0127】
[実施の形態10]
図18は、この発明の実施の形態10に従う半導体装置の要部の構成を示す図である。この図18に示す構成においては、図17に示す構成とは異なり、バイアス電源線142のために、専用に電源パッド140cおよび接地パッド144cが設けられる。ローパスフィルタを構成するキャパシタC3が、この専用の電源パッド140cと接地パッド144cの間に結合される。他の構成は図17に示す構成と同じであり、対応する部分には同一の参照番号を付す。
【0128】
この図18に示す構成の場合、バイアス電源線142cの電源パッド140cおよび接地パッド144cは、内部回路102に対する電源パッド140aおよび接地パッド144aならびに出力回路104に対する電源パッド140bおよび接地パッド144bと別々に設けられている。したがって、出力回路104および内部回路102の動作時において電源電圧Vccまたは接地電圧GNDが変化しても、これらの影響を受けることなく安定に一定のバイアス電圧VCC2を出力回路104へ供給することができる。また仮に、この電源パッド140cに電源ノイズが伝達された場合においても、抵抗RおよびキャパシタC3によるローパスフィルタにより、この電源ノイズはフィルタ処理され、バイアス電圧VCC2の急激な変化は抑制され、バイアス電圧VCC2を安定に保持することができる。
【0129】
以上のように、この発明の実施の形態10に従えば、出力回路104のノイズ吸収のためのバイアス電圧を印加するために、専用の電源パッドおよび接地パッドを設けたため、出力回路動作時における電源ノイズの影響が、このバイアス電圧に及ぶのを抑制することができ、応じてこのバイアス電圧VCC2を介して内部回路に対しノイズが伝達されるのを抑制することができる。
【0130】
[実施の形態11]
図19は、この発明の実施の形態11に従う半導体装置の要部の構成を示す図である。図19において、内部回路102は、電源パッド140aから電源線142aを介して電源電圧Vccを一方動作電源電圧として受け、かつ接地パッド144aから接地線146aを介して接地電圧GNDを他方動作電源電圧として受ける。電源線142aと接地線146aの間にキャパシタC1が接続される。
【0131】
出力回路104は、この電源パッド140aと別に設けられた電源パッド140bから、電源線142bを介して電源電圧Vccを一方動作電源電圧VCC1およびノイズ抑制用バイアス電圧VCC2として受けかつ接地パッド144aと別に設けられた接地パッド144cから接地電圧GNDを接地線146bを介して他方動作電源電圧として受ける。電源線142bのノードNBと接地線146bのノードNCの間にキャパシタC4が接続される。またノードNBと電源パッド140bの間に抵抗R1が介挿され、ノードNCと接地パッド144cの間に抵抗R2が接続される。抵抗R1およびR2は、それぞれ数KΩの抵抗値を有する。キャパシタC4は、数百pFの容量値を有する。
【0132】
この図19に示す構成の場合、キャパシタC4および抵抗R1が、電源線142bから伝達される電源ノイズに対するローパスフィルタを構成し、またキャパシタC4と抵抗R2が、接地線146bから伝達される電源ノイズに対するローパスフィルタとして作用する。
【0133】
出力回路104の動作時において、電源線142bの電位が低下したとき、このノードNBの電位低下は、電源パッド140bへは伝達されない。このノードNBの電位低下がキャパシタC4を介してノードNCへ伝達される場合、キャパシタC4および抵抗R2によるローパスフィルタにより、この電位低下はフィルタ処理され、接地パッド144cへは伝達されない。
【0134】
出力回路104が放電動作を行ない、接地線146bの接地電圧GNDの電位レベルが上昇した場合、ノードNCの電位上昇は、キャパシタC4および抵抗R2によるローパスフィルタにより、フィルタ処理され、接地パッド144cには伝達されない。また、キャパシタC4によりこのノードNCの電位上昇に従って、ノードNBの電位が上昇しても、抵抗R1およびキャパシタC4により、ローパスフィルタにより、電源パッド140bへの、この電源ノイズの伝達が抑制される。
【0135】
したがって、この出力回路104が動作したときに受ける電源ノイズが電源パッド140bおよび接地パッド144cへ伝達され内部回路102に対し、影響を及ぼすのが防止される。特に、内部回路用のパッド140aおよび144aを出力回路104のパッド140bおよび144bと別に設けておくことにより、この出力回路104の動作時における電源ノイズが内部回路102の電源供給パッドへ伝達されるのを防止することができる。
【0136】
以上のように、この発明の実施の形態11に従えば、出力回路と内部回路それぞれに対し別々に電源供給パッドを設け、かつ出力回路で発生した電源ノイズを吸収するように、電源供給パッドと出力回路の電源供給ノードとの間にローパスフィルタを設けたため、出力回路動作時における電源ノイズが、内部回路の電源供給線へ伝達されるのを防止することができる。
【0137】
[実施の形態12]
図20は、この発明の実施の形態12に従う半導体装置の要部の構成を示す図である。この図20に示す構成は、図19に示す構成と、電源パッド140および接地パッド144が内部回路102および出力回路104に対し共通に設けられていることを除いて同じであり、対応する部分には同一の参照番号を付す。この図20に示すように、電源パッド140および接地パッド144が内部回路102および出力回路104に対し共通に設けられている場合において、電源線142bおよび接地線146bそれぞれにローパスフィルタを設けることにより、出力回路104の動作時において電源線142bまたは接地線146bにおいて発生した電源ノイズはこのローパスフィルタにより吸収され、パッド140および144を介して内部回路102の電源線142aまたは接地線146aへ伝達されるのを抑制することができ、内部回路102を安定に動作させることができる。
【0138】
[実施の形態13]
図21は、この発明の実施の形態13に従う半導体装置の構成を概略的に示す図である。図21において、内部回路102と出力回路104に対し、基板領域へバイアス電圧VBBを印加するVBB発生回路200が共通に設けられる。このVBB発生回路200は、Hレベル(電源電圧Vccレベル)とLレベル(接地電圧GND)の間で変化するクロック信号を発生する発振器200aと、発振器200aの出力するクロック信号に従ってチャージポンプ動作を行なってノードNDの電位を変化させるチャージポンプキャパシタ200bと、ノードNDの電位のHレベルをしきい値電圧Vthレベルにクランプするクランプ用nチャネルMOSトランジスタ200cと、ノードND上の電位に従って、基板バイアス伝達線201aを介して内部回路102へバイアス電圧VBBを伝達する出力用nチャネルMOSトランジスタ200dと、ノードNDの電位に従って、負のバイアス電圧VBBを出力回路104へバイアス電圧伝達線201bを介して伝達する出力用のnチャネルMOSトランジスタ200eを含む。
【0139】
MOSトランジスタ200cは、このゲートおよび一方導通端子がノードNBに接続され、かつその他方導通端子が接地ノードに接続される。出力用MOSトランジスタ200dは、ゲートおよび一方導通ノードがバイアス電圧伝達線201aに接続され、他方導通ノードがノードNDに接続される。出力用MOSトランジスタ200eは、そのゲートおよび一方導通ノードがバイアス電圧伝達線201bに接続され、かつその他方導通端子がノードNDに接続される。
【0140】
発振器200aの出力するクロック信号がHレベルのとき、チャージポンプキャパシタ200bにより、ノードNDの電位がHレベルとされる。このノードNDの電位がHレベルとなると、MOSトランジスタ200cが導通し、ノードNDの電位が、MOSトランジスタ200cのしきい値電圧Vthの電圧レベルに低下する。ノードNDの電位は、正の電位レベルであり、MOSトランジスタ200dおよび200eは、逆バイアス状態とされ、オフ状態となる。
【0141】
発振器200aから出力されるクロック信号がLレベルとなると、チャージポンプキャパシタ200bにより、ノードNDの電位がVth−Vccレベルにまで低下する。このノードNDの電位低下に応答して、MOSトランジスタ200dおよび200eが導通し、バイアス電圧伝達線201aおよび201bの電位が低下する。バイアス電圧伝達線201aおよび201bそれぞれの電位とノードNDの電位の差がMOSトランジスタ200dおよび200eのしきい値電圧Vth以下となると、MOSトランジスタ200dおよび200eがオフ状態となる。この動作を繰返すことにより、バイアス電圧伝達線201aおよび201bの電位は、最終的に2・Vth−Vccの電位レベルにまで低下する。
【0142】
この図21に示すような構成においては、出力回路104に対するバイアス電圧VBBを伝達するバイアス電圧伝達線201bと、内部回路102に対する基板バイアス電圧VBBを伝達するバイアス電圧伝達線201aとは別々に設けられている。したがって、出力回路104が動作し、そのバイアス電圧VBBが変化しても、内部回路102へは、この出力回路104におけるバイアス電圧VBBの変化は伝達されず、内部回路102のバイアス電圧VBBを安定に保持することができる。
【0143】
以上のように、この発明の実施の形態13に従えば、内部回路と出力回路それぞれに対し、別々にバイアス電圧伝達線を設けたため、出力回路動作時においては、出力回路の基板バイアス電圧が変化しても、この変化が内部回路のバイアス電圧に及ぼす影響が抑制される。
【0144】
[実施の形態14]
図22は、この発明の実施の形態14に従う半導体装置の全体の構成を示す図である。図22において、VBB発生回路200からの基板バイアス電圧VBBは、ローパスフィルタ210を介して出力回路104へ与えられる。このローパスフィルタ210は、出力回路104近傍に設けられる。内部回路102へは、VBB発生回路200からの基板バイアス電圧VBBが、バイアス電圧伝達線201を介して、直接ローパスフィルタ210を介することなく与えられる。
【0145】
ローパスフィルタ210は、直列に接続される抵抗素子210aおよび210bと、抵抗210aおよび210bの接続ノードと電源供給ノードの間に接続されるキャパシタ210cを含む。このキャパシタ210cの一方電極に供給される電源供給電圧は、電源電圧Vccであってもよく、また接地電圧GNDであってもよい。また、このバイアス電圧伝達線201は、1本の配線であってもよく、また図21に示すように出力回路104および内部回路102それぞれに対し別々に設けられてもよい。出力回路104が動作し、電源ノイズが発生した場合、基板領域のPウェルと不純物領域(図4(B)および(C)の不純物領域119とPウェル113d)との間の容量結合により、基板電位が変化する。しかしながら、この出力回路104において基板電位が変化し、バイアス電圧VBBが変化しても、ローパスフィルタ210よりフィルタ処理され、内部回路102へこのバイアス電圧の変化が伝達されるのが防止される。また、VBB発生回路200からの基板バイアス電圧をローパスフィルタ210を介して出力回路104へ供給することにより、この出力回路104の基板領域へ安定に基板バイアス電圧を供給することができる。したがって、この出力回路104の動作時に発生する電源ノイズは、安定に供給される基板バイアス電圧VBBにより吸収され、出力回路104における基板電位の変動が抑制される。これにより、出力回路104の基板領域の電位変動は、半導体基板120(図4(B)および(C)参照)を介して内部回路102が形成される基板領域へ伝達されるのが防止され、この出力回路104の動作時に発生した電源ノイズが内部回路102に影響を及ぼすのが防止される。またバイアス電圧伝達線201においてノイズが生じても、ローパスフィルタ210によりフィルタ処理されるため、このノイズは、出力回路104へは伝達されず、常時、安定に出力回路104の基板バイアス電圧VBBを所定電位レベルに保持することができる。これにより、ノイズにより、出力回路104の基板領域にノイズが伝達されるのが防止され、応じてこのノイズにより、出力回路104の電源供給電圧が変化するのが抑制される。
【0146】
なお、この図22に示す構成は、先の実施の形態1ないし13のいずれと組合せて用いられてもよい。出力回路104近傍に、基板バイアス電圧VBBを安定化するためのローパスフィルタ210が設けられていればよい。
【0147】
以上のように、この発明の実施の形態14に従えば、出力回路104近傍にローパスフィルタを設けたため、出力回路104の動作時において基板領域にノイズが発生しても、このノイズが内部回路102の基板領域へ伝達されるのが防止される。また、このローパスフィルタを設けることにより、安定に出力回路の基板領域へバイアス電圧を供給することができ、応じて出力回路動作時において電源ノイズが生じても、基板領域の電位を安定に所定電位レベルに保持することができ、この電源ノイズが基板領域を介して内部回路へ伝達されるのが防止される。
【0148】
[実施の形態15]
図23は、この発明の実施の形態15に従う半導体装置の全体の構成を概略的に示す図である。図23に示す構成においては、出力回路104に対し、VBB発生回路202aが設けられ、また内部回路102に対し、VBB発生回路202bが設けられる。この図23に示すように、出力回路104および内部回路102に対しそれぞれ別々にVBB発生回路202aおよび202bを設けることにより、出力回路104の基板バイアス電圧を安定化させることができる。出力回路104の動作時において電源ノイズが発生しても、この出力回路104の基板領域の電位の変化が抑制される。したがって、この半導体装置の基板領域を介して出力回路104から内部回路102へノイズが伝達されるのが防止され、出力回路104の動作時における電源ノイズの影響が内部回路102へ及ぼされるのを防止することができる。また仮に、出力回路104の動作時において、その基板領域にノイズが発生しても、このノイズは出力回路104に対して設けられたVBB発生回路202aにより吸収される。したがって、この出力回路104において仮に基板バイアス電圧VBBにノイズが発生しても、このノイズが内部回路102の基板領域へ伝達されるのは防止される。
【0149】
以上のように、この発明の実施の形態15に従えば、内部回路および出力回路それぞれに別々にVBB発生回路を設けたため、出力回路の基板バイアス電圧を安定化させることができ、出力回路の動作時において発生する電源ノイズの影響が内部回路へ及ぶのを防止することができる。
【0150】
[実施の形態16]
図24は、この発明の実施の形態16に従う半導体装置の要部の構成を概略的に示す図である。図24に示す構成は、図23に示す構成と、出力回路104とVBB発生回路202aの間にローパスフィルタ212が設けられていることを除いて同じである。このローパスフィルタ212は、VBB発生回路202aから発生される基板バイアス電圧をフィルタ処理して、出力回路104へ伝達する。したがって、VBB発生回路202aから、ノイズが発生されても、このローパスフィルタ212によりフィルタ処理され、このノイズが出力回路104の基板領域へ伝達されるのが防止される。これにより、出力回路104の基板電位を安定に保持することができ、出力回路104の動作時において電源ノイズによる基板電位の変動を吸収し、この電源ノイズが内部回路102へ半導体基板を介して影響を及ぼすのを防止することができる。またローパスフィルタ212により、出力回路104の基板領域の基板バイアス電圧が、(あるノイズの影響により)急激に変化するのが防止されるため、この基板バイアス電圧の変動により、半導体基板を介して内部回路102へノイズが伝達されるのを抑制することができる。
【0151】
以上のように、この発明の実施の形態16に従えば、出力回路専用に設けられたVBB発生回路の出力部にローパスフィルタを設けたため、出力回路の基板バイアス電圧を安定化させることができ、出力回路104の動作時における電源ノイズが基板領域で吸収され、この電源ノイズが内部回路へ影響を及ぼすのを防止することができる。
【0152】
図21ないし図24に示す構成において、この発明が、内部バッファへ適用される場合、VBB発生回路に代えて、内部高電圧VPP(内部動作電源電圧よりも高い電圧レベル)を発生する回路が用いられてもよい(内部バッファがCMOS構成を有し、その基板領域に、高電圧が印加される場合)。
【0153】
図25は、出力回路の変更例の構成を示す図である。図25(A)は、この出力回路の断面構造を示し、図25(B)は、その電気的等価回路を示す図である。
【0154】
図25(A)において、出力回路は、P型半導体基板300の上部に形成されたPウェル302内に形成される。このPウェル302表面に、さらにNウェル303が形成される。このNウェル303表面に、間をおいてP+不純物領域305aおよび305bが形成され、これらの不純物領域305aおよび305bの間に、ゲート絶縁膜(図示せず)を介してゲート電極層306が形成される。Nウェル3003は、N+不純物領域304を介してバイアス電圧VCC2を受ける。P+不純物領域305aは電源電圧VCC1を受ける。
【0155】
Pウェル302表面に、N+不純物領域307aおよび307bが間をおいて形成される。これら不純物領域307aおよび307bの間のPウェル302上に、ゲート絶縁膜(図示せず)を介してゲート電極層308が形成される。Pウェル302は、さらに、このPウェル302を取囲むように形成されるP+不純物領域309を介して基板バイアス電圧VBBを受ける。N+不純物領域307aは接地電圧GNDを受ける。P+不純物領域305bおよびN+不純物領域307bは相互接続される。
【0156】
この図25(A)に示す出力回路は、図25(B)に示すように、pチャネルMOSトランジスタPQとnチャネルMOSトランジスタNQで構成されるCMOS構成を備える。図25(B)に示すように、pチャネルMOSトランジスタPQは、そのソースが電源電圧VCC1を受け、その基板領域が、バイアス電圧VCC2を受ける。MOSトランジスタNQは、そのソースが接地電圧GNDを受け、基板領域が基板バイアス電圧VBBを受ける。
【0157】
この図25(A)および(B)に示すようなCMOS構成の場合においても、先の実施の形態1ないし16の構成を利用することができる。このとき、図25(A)において、Pウェル302とP型半導体基板300の境界領域に、図4(B)または図4(C)に示すように、ノイズを吸収するためのN+領域(不純物領域またはウェル領域)が形成され、バイアス電圧VCC2がこのノイズ吸収用の領域に印加される構成が利用されてもよい。
【0158】
[半導体装置の具体例]
図26は、この発明に従う半導体装置の具体的構成を示す図である。この図26に示す半導体装置は、論理処理を行なうロジックLSIと、データを格納するメモリLSIとが同一チップ上に形成されたシステムLSIで構成される。
【0159】
図26において、半導体装置は、ロジック処理部とメモリ部とを含む。このロジック処理部およびメモリ部に共通に装置外部とデータおよび信号の入出力を行なう入出力バッファ回路400が設けられる。ロジック処理部は、入出力バッファ回路400および後に説明するメモリ部からデータおよび/または信号を受け、所定の処理を行なうロジック回路402を含む。メモリ部は、行列状に配列されるダイナミック型メモリセルを有するメモリセルアレイ406と、このメモリセルアレイ406へのアクセスを制御するDRAMコントロール回路404と、DRAMコントロール回路404の制御の下に、メモリセルアレイ406の行(ワード線)を選択状態へ駆動するワード線ドライバ408と、メモリセルアレイ406において選択された行に接続されるメモリセルのデータを検知、増幅しかつラッチするセンスアンプ410を含む。
【0160】
ロジック回路402は、単にこのメモリセルアレイ406から読出されたデータまたは書込まれるべきデータに対し所定の論理処理を行ない、またDRAMコントロール回路404は、入出力バッファ回路400を介して与えられる制御信号およびアドレス信号に従ってメモリセルアレイ406のメモリセル選択動作を制御する構成であってもよい。またこれに代えて、ロジック回路402が、入出力バッファ回路400を介して与えられるデータおよび制御信号に従って、このデータに所定の処理を施しかつ制御信号に従ってメモリセルアレイ406に対する書込データを生成し、また制御信号に従ってDRAMコントロール回路404の動作を制御するように構成されてもよい。DRAMコントロール回路404、ワード線ドライバ408およびセンスアンプ410は、図1に示すアレイ周辺回路102bに対応し、DRAMコントロール回路404は、入出力バッファ回路400またはロジック回路402から与えられるデータおよび制御信号ならびにアドレス信号に従ってメモリセル選択動作を実行する。
【0161】
センスアンプ410は、メモリセルアレイ406のメモリセル各列(ビット線対)に対応して設けられるセンスアンプ回路を含む。このセンスアンプ回路は、対応の列(ビット線対)の電位を差動的に増幅するための交差結合されたMOSトランジスタで構成されるラッチ型センスアンプの構成を備える。
【0162】
ロジック回路402、DRAMコントロール回路404、およびワード線ドライバ408に対し共通に電源パッド146dが設けられ、またロジック回路402、およびDRAMコントロール回路404に共通に接地パッド144dが設けられる。ロジック回路402は、この電源パッド140dから主電源線142dおよびサブ電源線142daを介して一方動作電源電圧Vccを受け、接地パッド144dから接地線146faを介して接地電圧GNDを受ける。DRAMコントロール回路404は、電源パッド140dから主電源線142dおよびサブ電源線142dbを介して電源電圧Vccを受け、接地パッド144dから接地線146fbを介して接地電圧GNDを受ける。ワード線ドライバ408は、電源パッド140dから主電源線142dおよびサブ電源線142dcを介して電源電圧Vccを受け、また基板バイアス電圧伝達線201cを介して負のバイアス電圧VBBを受ける。ロジック回路402およびDRAMコントロール回路404を外部からの電源電圧Vcc(2.5V)を一方動作電源電圧として動作させることにより、これらの回路を高速で動作させる。またDRAMコントロール回路404は、センスアンプ410がシェアードセンスアンプ構成を有し、ビット線対の間に配置される場合、非選択ビット線対を切り離すためのビット線分離信号を発生する。このビット線分離信号のHレベルは、メモリセルアレイ406内のHレベルよりも高くされる(分離トランジスタのしきい値電圧損失をなすくため)。このため、DRAMコントロール回路404は、電源電圧Vccを利用する。ワード線ドライバ408は、メモリセルアレイ406内の選択ワード線を昇圧電圧レベルに駆動する(メモリセルトランジスタのしきい値電圧の影響をなくすため)。この昇圧電圧を生成するためにワード線ドライバ408へ電源電圧Vccが与えられる。ワード線ドライバ408が、負のバイアス電圧Vbbを他方動作電源電圧として受けるのは、メモリセルアレイ406における非選択ワード線の容量結合による電位の浮き上がりにより非選択メモリセルのトランジスタが導通し、記憶電荷が流出するのを防止するためである。
【0163】
センスアンプ410に対しては、電源パッド140eおよび接地パッド144eが設けられる。降圧回路412が、この電源パッド140eに結合される電源線142e上の電源電圧Vccを降圧して内部降圧電圧Vd(1.8V)を生成し、センスアンプ電源線143を介してセンスアンプ410へ供給する。センスアンプ電源線143と電源線142eの間に、制御信号φに応答して導通するスイッチング素子SWが設けられる。このスイッチング素子SWは、半導体装置への電源投入時に導通状態とされて、この内部降圧電圧Vdを高速で上昇させる。また、このスイッチング素子SWはセンスアンプ410の動作前にオン状態とされ、センスアンプ電源線143上の電源電圧Vdの電圧レベルを上昇させ、センスアンプ410動作時における電源電圧Vdの低下を抑制し、高速でセンス動作を行なわせる。センスアンプ410の他方電源電圧は、接地パッド144eから接地線146e介して与えられる。センスアンプ410は、したがって、動作時、各対応の列(ビット線対)上の電位を、接地電圧GNDおよび内部降圧電圧Vdの電圧レベルに駆動する。内部降圧された電圧Vdをセンスアンプ210の一方電源電圧として利用することにより、メモリセルアレイ406の大記憶容量化に伴ってメモリセルが微細化されても、メモリセルトランジスタの絶縁耐圧特性を保証することができる。
【0164】
この電源線142dおよび142eそれぞれに対し、デカップリング用のキャパシタC5およびC6が設けられる。
【0165】
入出力バッファ回路400に対しては、専用に電源パッド140fおよび接地パッド144fが設けられる。この入出力バッファ回路400へは、電源パッド140fから電源線142fに対して電源電圧Vccが供給され、また接地パッド144fから接地線146fを介して接地電圧GNDが供給される。電源線142fに対しては、デカップリング用のキャパシタは設けられていない。また、この入出力バッファ回路400は、電源パッド140fからの電源電圧Vccおよび接地パッド144fからの接地電圧GNDを動作電源電圧として利用している。先の実施の形態において説明したノイズ吸収用のバイアス電圧(VCC2)は、先の実施の形態のいずれかの構成が利用されればよい。
【0166】
入出力バッファ回路400は、先の実施の形態において説明した外部ピン端子に接続される最終段の出力回路および、外部入力端子に結合される初段入力回路のみを、特に好ましくは含む。データ信号を入出力する場合、この回路400は、データの入出力を制御する信号に応答して動作する部分を含んでもよい。
【0167】
上述のような、システムLSIにおいても、入出力バッファ回路400、特に出力回路用電源パッドおよび接地パッドを内部回路のパッドと別に設け、かつ内部回路用の電源線に対しデカップリング用のキャパシタを設けることにより、この入出力バッファ回路(特に出力回路)動作時における電源ノイズが内部回路に影響を及ぼすのを防止することができ、安定に動作する信頼性の高いシステムLSIを実現することができる。
【0168】
【発明の効果】
以上のように、この発明に従えば、出力回路と内部バッファなどのバッファ回路動作時において発生する電源ノイズが、他の内部回路に影響を及ぼすのを防止することができる。
【図面の簡単な説明】
【図1】 この発明が適用される半導体装置の全体の構成を概略的に示す図である。
【図2】 この発明が適用される半導体装置の他の構成を示す図である。
【図3】 図1に示す出力回路の具体的構成を示す図である。
【図4】 (A)は図3に示す出力回路の平面レイアウトを示し、(B)は、(A)のラインA−Aに沿った断面構造を示し、(C)は、(A)のラインA−Aに沿った断面構造の変更例を示す図である。
【図5】 この発明の実施の形態1に従う半導体装置の要部の構成を示す図である。
【図6】 この発明に従う半導体装置のパッドと外部ピン端子との接続態様を示す図である。
【図7】 この発明に従う半導体装置のパッドの配置を示す図である。
【図8】 図5に示すキャパシタの電気的等価回路、平面レイアウトおよび断面構造を示す図である。
【図9】 図5に示す出力回路の電源線と接地線との間のキャパシタの電気的等価回路、平面レイアウトおよび断面構造を示す図である。
【図10】 この発明の実施の形態2に従う半導体装置の要部の構成を示す図である。
【図11】 この発明の実施の形態3に従う半導体装置の要部の構成を示す図である。
【図12】 この発明の実施の形態4に従う半導体装置の要部の構成を示す図である。
【図13】 この発明の実施の形態5に従う半導体装置の要部の構成を示す図である。
【図14】 この発明の実施の形態6に従う半導体装置の要部の構成を示す図である。
【図15】 この発明の実施の形態7に従う半導体装置の要部の構成を示す図である。
【図16】 この発明の実施の形態8に従う半導体装置の要部の構成を概略的に示す図である。
【図17】 この発明の実施の形態9に従う半導体装置の要部の構成を示す図である。
【図18】 この発明の実施の形態10に従う半導体装置の要部の構成を示す図である。
【図19】 この発明の実施の形態11に従う半導体装置の要部の構成を示す図である。
【図20】 この発明の実施の形態12に従う半導体装置の要部の構成を概略的に示す図である。
【図21】 この発明の実施の形態13に従う半導体装置の要部の構成を示す図である。
【図22】 この発明の実施の形態14に従う半導体装置の要部の構成を示す図である。
【図23】 この発明の実施の形態15に従う半導体装置の要部の構成を概略的に示す図である。
【図24】 この発明の実施の形態16に従う半導体装置の要部の構成を示す図である。
【図25】 この発明が適用されるバッファ回路の変更例の断面構造および電気的等価回路を示す図である。
【図26】 この発明に従う半導体装置の具体例を示す図である。
【図27】 従来の出力バッファ回路の構成を示す図である。
【図28】 従来の出力バッファ回路の動作を示す波形図である。
【図29】 従来の半導体装置の電源供給線の配置を示す図である。
【図30】 図29に示す構成の問題点を説明するための図である。
【図31】 従来の半導体装置の変更例を示す図である。
【図32】 図31に示す半導体装置の問題点を説明するための図である。
【図33】 従来の半導体装置の具体的問題点を説明するための図である。
【図34】 従来の出力バッファ回路の変更例を示す図である。
【図35】 図34に示す出力バッファ回路を備える半導体記憶装置の要部の断面構造を示す図である。
【図36】 図35に示す半導体装置の問題点を説明するための図である。
【符号の説明】
100 半導体装置、102 内部回路、104 出力回路、110 半導体装置、110c バッファ回路、110e 出力バッファ回路、140,140a〜140f 電源パッド、142a,142b,142d〜142f 電源線、142c バイアス電源線、144,144a〜144f 接地パッド、146a,146b,146d〜146f 接地線、162,162a,162b半導体装置本体回路、C1,C3 キャパシタ、R,R1,R2 抵抗、200,202a,202b VBB発生回路、201,201a,201b 基板バイアス電圧伝達線、210,212 ローパスフィルタ、300 半導体基板、302 Pウェル、303 Nウェル、120 半導体基板、118 ノイズ吸収用バイアス電圧印加領域(NウェルまたはN+不純物領域)、117 P+不純物領域、119 N+不純物領域。
Claims (14)
- 第1の電源電位を伝達する第1の電源供給線、
第2の電源電位を伝達する第2の電源供給線、
前記第1の電源供給線上の第1の電源電位と前記第2の電源供給線上の第2の電源電位とを一方および他方動作電源電位として動作し、与えられた信号を処理して出力する内部回路、
前記第1の電源供給線と前記第2の電源供給線との間に結合されるキャパシタ、
前記第1の電源供給線と別に設けられ、前記第1の電源電位を伝達する第3の電源供給線、
前記第2の電源供給線と別に設けられてかつ前記第3の電源供給線と実質的に交流的に非結合とされ、前記第2の電源電位を伝達する第4の電源供給線、および
前記第3の電源供給線上の第1の電源電位と前記第4の電源供給線上の第2の電源電位を一方および他方動作電源電位として動作し、前記内部回路の出力信号をバッファ処理して出力するバッファ回路を備える、半導体装置。 - 第1の電源電位を伝達する第1の電源供給線、
第2の電源電位を伝達する第2の電源供給線、
前記第1の電源供給線上の第1の電源電位と前記第2の電源供給線上の第2の電源電位とを一方および他方動作電源電位として動作し、与えられた信号を処理して出力する内部回路、
前記第1の電源供給線および前記第2の電源供給線の間に結合される、有意の容量値を有するキャパシタ、
前記第1の電源供給線と別に設けられ、かつ前記第1の電源電位を伝達する第3の電源供給線、
前記第2の電源供給線と別に設けられ、かつ前記第2の電源電位を伝達する第4の電源供給線、および
前記第3の電源供給線上の第1の電源電位および前記第4の電源供給線上の第2の電源電位を一方および他方動作電源電位として動作し、前記内部回路の出力信号をバッファ処理して出力するバッファ回路を備え、
前記第3の電源供給線と第4の電源供給線との間には、実質的に前記有意の容量値よりも小さな容量値を有する寄生容量のみが、前記第3の電源供給線と前記第4の電源供給線とを容量結合する手段として存在する、半導体装置。 - 第1の電源電位を伝達する第1の電源供給線、
第2の電源電位を伝達する第2の電源供給線、
前記第1の電源供給線上の第1の電源電位および前記第2の電源供給線上の第2の電源電位を一方および他方動作電源電位として動作し、与えられた信号を処理して出力する内部回路、
前記第1の電源供給線と前記第2の電源供給線との間に結合される、有意の容量値を有するキャパシタ、
前記第1の電源供給線上の第1の電源電位および前記第2の電源供給線上の第2の電源電位を一方および他方動作電源電位として動作し、与えられた信号を処理して出力する内部回路、
前記第1の電源供給線と別に設けられ、かつ前記第1の電源電位を伝達する第3の電源供給線、
前記第2の電源供給線と別に設けられ、かつ前記第2の電源電位を伝達する第4の電源供給線、
前記第3の電源供給線上の第1の電源電位および前記第4の電源供給線上の第2の電源電位を一方および他方動作電源電位として動作し、前記内部回路の出力信号をバッファ処理して出力するバッファ回路を備え、
前記第1の電源供給線と前記第2の電源供給線との間と、前記第3の電源供給線と前記第4の電源供給線との間のうち、前記第1の電源供給線と前記第2の電源供給線との間のみに有意の容量値を有するキャパシタが接続され、前記第3の電源供給線と前記第4の電源供給線との間には有意の容量値を有するキャパシタが接続されない、半導体装置。 - 第1の電源電位を伝達する第1の電源供給線、
第2の電源電位を伝達する第2の電源供給線、
前記第1の電源供給線上の第1の電源電位および前記第2の電源供給線上の第2の電源電位を一方および他方動作電源電位として動作し、与えられた信号に処理を施して出力する内部回路、
前記第1の電源供給線にともに結合される第1および第2の導通ノードと、前記第2の電源供給線に結合されるゲートとを有する第1の絶縁ゲート型電界効果トランジスタ、
前記第1の電源供給線と別に設けられ、前記第1の電源電位を伝達する第3の電源供給線、
前記第2の電源供給線と別に設けられ、前記第2の電源電位を伝達する第4の電源供給線、
前記第3の電源供給線上の第1の電源電位および前記第4の電源供給線上の第2の電源電位を一方および他方動作電源電位として動作し、前記内部回路からの出力信号をバッファ処理するバッファ回路、および
前記第3の電源供給線にそれぞれ結合される第1および第2の導通ノードと、前記第4の電源供給線と電気的に分離されるゲートとを有する第2の絶縁ゲート型電界効果トランジスタを備える、半導体装置。 - 前記第1および第3の電源供給線が共通に結合される、外部から与えられる第1の電源電位を受ける第1のパッド、および
前記第2および第4の電源供給線が共通に結合される、外部からの第2の電源電位を受ける第2のパッドをさらに備える、請求項1ないし4のいずれかに記載の半導体装置。 - 前記第1の電源供給線が結合される、外部からの第1の電源電位を受ける第1のパッド、
前記第2の電源供給線が結合される、外部からの第2の電源電位を受ける第2のパッド、
前記第1のパッドと別に設けられ、前記第3の電源供給線が結合される、外部からの第1の電源電位を受ける第3のパッド、および
前記第2のパッドと別に設けられ、前記第4の電源供給線が結合される、外部からの第2の電源電位を受ける第4のパッドをさらに備える、請求項1ないし4のいずれかに記載の半導体装置。 - 前記バッファ回路は半導体基板領域内に形成され、
前記第1の電源供給線が結合されるパッドに共通に結合され、該パッドから前記第1の電源電位を受けて前記半導体基板領域へ伝達するバイアス電源線をさらに備える、請求項6記載の半導体装置。 - 前記バッファ回路は半導体基板領域内に形成され、かつ
前記キャパシタは、前記第1の電源供給線のパッドに結合する第1の部分と前記内部回路に結合される第2の部分とに分割するノードに結合される一方電極を有し、
前記第1の電源供給線の第2の部分と前記半導体基板領域との間に結合され、前記第2の部分上の第1の電源電位を前記半導体基板領域へ伝達するバイアス電源線をさらに備える、請求項5記載の半導体装置。 - 前記バッファ回路は、半導体基板領域に形成され、
前記第3の電源供給線は前記半導体基板領域に対しても前記第1の電源電位を供給する、請求項1ないし6のいずれかに記載の半導体装置。 - 前記バッファ回路は、前記半導体基板領域内に形成されかつ前記第1の電源電位と異なるバイアス電位が供給されるウェル領域内に形成される、請求項6ないし9のいずれかに記載の半導体装置。
- 前記バッファ回路は、前記半導体基板領域内に形成されかつ前記半導体基板領域は前記第1の電源電位と異なるバイアス電位にバイアスされる、請求項6ないし9のいずれかに記載の半導体装置。
- 第1の電源電位を供給する第1の電源供給線、
第2の電源電位を供給する第2の電源電位供給線、
前記第1の電源電位供給線上の第1の電源電位と前記第2の電源電位供給線上の第2の電源電位とを一方および他方電源電位として動作し、与えられた信号を処理して出力する内部回路、
前記第1の電源供給線と前記第2の電源電位供給線との間に結合される第1の容量、
前記第1の電源電位供給線と別に設けられ、前記第1の電源電位を伝達する第3の電源供給線、
前記第2の電源電位供給線と別に設けられ、かつ前記第3の電源供給線と実質的に交流的に非結合とされ、前記第2の電源電位を伝達する第4の電源供給線、前記第3の電源供給線上の第1の電源電位と前記第4の電源供給線上の第2の電源電位を一方および他方動作電源電位として動作し、前記内部回路の出力信号をバッファ処理して出力するバッファ回路、および
前記第3の電源供給線と前記第4の電源供給線との間に存在する第2の容量を備え、前記第1の容量の容量値は、前記第2の容量の容量値よりも少なくとも2桁大きい、半導体装置。 - 論理処理を行うロジック部と、少なくとも前記ロジック部のためのデータを格納するメモリ部とを有する半導体装置であって、
第1の電源パッドに第1の電源線を介して接続されかつ第1の接地パッドに接続されて前記第1の電源パッドおよび第1の接地パッドから一方および他方動作電源を供給され、前記ロジック部およびメモリ部に共通に設けられ、動作時、前記半導体装置外部とデータおよび信号の入出力を行う入出力バッファをさらに備え、
前記ロジック部は、前記第1の電源パッドと異なる第2の電源パッドに第2の電源線を介して接続されかつ前記第1の接地パッドと異なる第2の接地パッドに接続されて前記第2の電源パッドおよび前記第2の接地パッドから一方および他方電源を供給され、動作時、少なくとも前記メモリ部からデータまたは信号を受けて所定の処理を行うロジック回路を含み、
前記第1および第2の電源線のうち、前記第2の電源線のみにデカップリング用キャパシタが結合される、半導体装置。 - 論理処理を行うロジック部と、少なくとも前記ロジック部のためのデータを格納するメモリセルを含むメモリ部とを有する半導体装置であって、
第1の電源パッドに第1の電源線を介して接続されかつ第1の接地パッドに接続されて前記第1の電源パッドおよび第1の接地パッドから一方および他方動作電源を供給され、前記ロジック部およびメモリ部に共通に設けられ、動作時、前記半導体装置外部とデータおよび信号の入出力を行う入出力バッファをさらに備 え、
前記メモリ部は、前記第1の電源パッドと異なる第2の電源パッドに第2の電源線を介して接続されかつ前記第1の接地パッドと異なる第2の接地パッドに接続されて前記第2の電源パッドおよび前記第2の接地パッドから一方および他方電源を供給され、動作時、少なくとも前記メモリセルのデータの検知増幅を行うセンスアンプを含み、
前記第1および第2の電源線のうち、前記第2の電源線のみにデカップリング用キャパシタが結合される、半導体装置。
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