KR100249991B1

KR100249991B1 - 반도체장치

Info

Publication number: KR100249991B1
Application number: KR1019970000978A
Authority: KR
Inventors: 타카히로 츠루다; 카즈타미 아리모토; 마사키 츠쿠데
Original assignee: 다니구찌 이찌로오, 기타오카 다카시; 미쓰비시덴키 가부시키가이샤
Priority date: 1996-01-25
Filing date: 1997-01-15
Publication date: 2000-03-15
Also published as: JPH09205357A; DE19700988C2; TW382668B; KR970060478A; DE19700988A1; JP3667855B2

Abstract

버퍼회로의 동작시에 있어서의 전원잡음의 영향을 저감하기 위한 구성에 관한 것으로, 버퍼회로동작시에 발생하는 전원잡음이 다른 내부회로에 영향을 미치는 것을 방지하기 위해, 내부회로(102)와 출력회로(104)에 대해서 별도로 전원선(142a, 142b) 및 접지선(146a, 146b)를 마련하고, 내부회로의 전원선과 접지선 사이에만 안정화용 캐패시터(C1)을 마련하였다.

이러한 구성으로 하는 것에 의해, 출력회로의 전원선과 접지선의 용량결합이 없어 출력회로동작시에 있어서 전원잡음이 발생하여 그의 전원전압이 저하해도 접지전압의 저하는 발생하지 않고 일정한 전압레벨을 유지할 수 있게 된다.

Description

반도체장치{OUTPUT BUFFER CIRCUIT IN A SEMICONDUCTOR DEVICE}

본 발명은 반도체장치에 관한 것으로, 특히 버퍼회로의 동작시에 있어서의 전원잡음의 영향을 저감하기 위한 구성에 관한 것이다. 더욱 특정적으로는 본 발명은 반도체 기억장치에 있어서의 출력버퍼회로의 전원잡음의 다른 내부회로에 미치는 영향을 저감하기 위한 구성에 관한 것이다.

현재 퍼스널컴퓨터 및 워크스테이션을 비롯해 각종 전기제품에 마이크로컴퓨터, 메모리 및 게이트어레이 등의 여러가지 반도체장치가 탑재되어 있다. 이들 반도체장치는 장치외부와 신호 또는 데이타의 수수를 실행하기 위한 패드를 갖고 있다. 이 패드는 반도체장치가 패키지에 봉지되어 있는 경우에는 외부핀단자에 접속되고, 또 반도체장치가 다른 반도체장치와 동일한 칩 또는 웨이퍼상에 형성되는 경우에는 내부배선에 결합된다. 신호 또는 데이타를 출력하는 패드에 대해서는 외부장치의 입력용량 및 배선용량 등에 의해 큰 부하가 존재하기 때문에, 그 출력패드에 대해서는 장치내부에서 형성된 신호 또는 기억정보를 출력하기 위해 큰 전류구동력을 갖는 드라이버회로(출력버퍼회로)가 마련된다.

특히, 반도체장치가 패키지에 봉지되어 전기제품에 탑재되는 경우, 이 반도체장치의 핀단자가 실장기판상의 프린트배선 등에 접속된다. 따라서, 이 핀단자에 접속되는 다른 반도체장치의 입력용량 및 프린트배선의 부유용량이 크고, 이 비교적 용량값이 큰 부하용량(기생용량)을 일정시간내에 충방전하는 것이 필요하게 되어 이 출력버퍼회로(드라이버회로)의 전류구동력은 내부회로의 전류구동력에 비해 충분히 커진다.

도 27은 예를들면 일본국 특허공개공보 소화61-294929호에 개시되는 종래의 반도체 기억장치에 있어서의 출력버퍼회로의 구성을 도시한 도면이다. 도 27에 있어서 출력버퍼회로는 전원전압Vcc를 받는 전원노드(1a)와 출력노드(2) 사이에 접속되는 p채널 MOS트랜지스터(3), 출력노드(2)와 접지전압GND를 받는 접지노드(1b) 사이에 접속되는 n채널 MOS트랜지스터(4), 내부리드데이타d1과 인버터(7)을 거쳐서 인가되는 데이타 출력인에이블신호ZOE를 받는 NAND회로(5) 및 내부리드데이타d1과 데이타 출력인에이블신호ZOE를 받는 NOR회로(6)을 포함한다. NAND회로(5)의 출력신호는 MOS트랜지스터(3)의 게이트에 인가되고, NOR회로(6)의 출력신호는 MOS트랜지스터(4)의 게이트에 인가된다. 출력노드(2)에는 비교적 큰 기생용량CL이 존재한다. 다음에, 이 도 27에 도시한 출력버퍼회로의 동작을 도 28에 도시한 동작파형도를 참조해서 설명한다.

내부 리드데이타d1이 대기상태의 중간전위에서 L레벨로 변화한다. 데이타 출력인에이블신호ZOE가 H레벨일 때, 인버터(7)의 출력신호는 L이고 NAND회로(5)의 출력신호가 H레벨이며 또 NOR회로(6)의 출력신호가 L레벨이다. 따라서, MOS트랜지스터(3) 및 (4)는 모두 오프상태이고, 출력버퍼회로는 출력임피던스상태(Hi-Z)로 된다.

시각T0에 있어서 데이타 출력인에이블신호ZOE가 L레벨의 활성상태로 되면, 인버터(7)의 출력신호가 H레벨로 되어 NAND회로(5) 및 NOR회로(6)이 모두 인버터로서 작용하고, NAND회로(5) 및 NOR회로(6)의 출력신호가 모두 H레벨로 되며, 이에 따라서 MOS트랜지스터(3)이 오프상태로 되고 MOS트랜지스터(4)가 온상태로 된다. 따라서, 출력노드(2)가 이 온상태의 MOS트랜지스터(4)를 거쳐서 접지노드(1b)로 방전되고, 외부리드데이타D1이 하이임피던스상태Hi-Z에서 접지전위레벨로 하강한다.

시각T1에 있어서 데이타 출력인에이블신호ZOE가 H레벨로 되면, 이 내부리드데이타d1의 논리레벨에 관계없이 NAND회로(5) 및 NOR회로(6)의 출력신호가 각각 H레벨 및 L레벨로 되어 출력버퍼회로는 다시 출력임피던스상태로 된다.

다음에, 다른 메모리셀이 선택되어 H레벨의 데이타가 리드되고 내부리드데이타d1이 H레벨로 되면, 시각T2에 있어서 다시 데이타 출력인에이블신호ZOE가 L레벨로 된다. 이 상태에 있어서 다시 NAND회로(5) 및 NOR회로(6)이 인버터로서 작용하여 이들 회로(5) 및 (6)의 출력신호가 L레벨로 된다. 따라서, MOS트랜지스터(3)이 온상태로 되고, MOS트랜지스터(4)가 오프상태로 된다. 출력노드(2)가 이 온상태의 MOS트랜지스터(3)을 거쳐서 전원전압Vcc레벨로까지 충전되어 외부리드데이타D1이 H레벨로 된다.

시각T3에 있어서 다시 데이타 출력인에이블신호ZOE가 H레벨로 되면, 이 출력버퍼회로는 다시 출력하이임피던스상태로 된다.

도 29는 반도체장치의 전원선 및 접지선의 배치상태의 1예를 도시한 도면이다. 도 29에 있어서 소정의 처리동작을 실행해서 내부리드데이타d1을 생성하는 내부회로(11)과 출력버퍼회로(12)에 대해서 공통으로 전원선(10a) 및 접지전(10b)가 마련된다. 이 전원선(10a)상으로 전원전압Vcc가 전달되고, 접지선(10b)상으로 접지전압GND가 전달된다. 출력버퍼회로(12)로부터의 리드데이타신호D1이 L레벨에서 H레벨로 되는 경우에는 도 27에 도시한 바와 같이 전원노드(1a)에서 출력노드(2)로 MOS트랜지스터(3)을 거쳐서 전류가 공급된다.

출력버퍼회로(12)는 그의 출력노드(2)에 존재하는 큰 기생용량CL을 고속으로 충전하기 위해서, MOS트랜지스터(3) 및 (4)는 큰 전류구동력을 갖고 있다. 따라서, 이 경우 도 30에 도시한 바와 같이 출력버퍼회로(12)로부터의 리드데이타신호D1이 L레벨에서 H레벨로 상승할 때, 이 전원선(10a)상의 전류가 급속하게 소비되어 전원선(10a)상의 전원전압Vcc가 거의 0.5V정도로 저하한다. 또, 출력버퍼회로(12)로부터의 리드데이타신호D1이 H레벨에서 L레벨로 저하할 때에는 도 27에 도시한 MOS트랜지스터(4)가 도통하여 출력노드(2)에서 접지노드(1b)로 큰 전류가 급속하게 방전된다. 이 경우, 접지선(10b)가 이 출력버퍼회로(12)에서 급격하게 방전되는 대전류를 모두 흡수할 수 없어 이 접지전압GND의 전위레벨이 약0.5V 상승한다.

이 전원선(10a) 및 접지선(10b)상의 전원잡음(전원전압 및 접지전압 각각에 있어서의 잡음)은 내부회로(11)로 전달된다. 전원전압Vcc가 5V정도인 경우, 이 전원잡음은 전원전압Vcc의 약1/10정도의 크기로서 상대적으로 작고, 내부회로(11)에 있어서 이 전원잡음에 의한 오동작이 발생하는 바와 같은 문제는 발생하지 않는다. 그러나, 최근의 반도체장치의 고집적화에 따라서 저소비전력화 및 고속동작을 위해서 전원전압Vcc의 전위레벨이 3. 3V 또는 그 이하보다 낮게 하는 것이 일반적으로 실행된다. 이 경우, 이 0. 5V의 전원잡음은 전원전압Vcc에 대해서 약1/6정도의 크기를 갖기 때문에 이 전원잡음에 의해 내부회로(11)이 오동작하고 H레벨의 신호가 L레벨 또는 L레벨의 신호가 H레벨로 판정되어 오동작이 발생한다는 문제가 발생한다.

상술한 바와 같은 전원잡음을 흡수하기 위해서, 도 31에 도시한 바와 같이 내부회로(11) 및 출력버퍼회로(12) 각각의 근방에 안정화를 위한 디커플링용량C1 및 C2가 마련된다. 이들 디커플링용량C1 및 C2는 각각 전원선(10a)와 접지선(10b) 사이에 접속된다. 입력버퍼회로(12)가 동작하고 전원선(10a)상의 전류를 소비하여 전원전압Vcc가 저하할 때에는 이 디커플링용량C2가 축적하는 정전하를 전원선(10a)로 공급하여 전원전압Vcc의 저하를 억제한다. 한편, 출력버퍼회로(12)가 동작하여 접지선(10b)로 전류를 방전하는 경우에는 이 방전전류를 디커플링용량C2에서 흡수하여 접지전압GND의 상승을 억제한다.

또, 내부회로(11) 근방에 마련된 디커플링용량C1에 의해 이 내부회로(11)에 대한 전압Vcc 및 GND의 전원잡음을 억제하고, 또 출력버퍼회로(12)의 동작에 의한 전원잡음이 내부회로(11)로 전달되는 것을 방지한다.

이 디커플링용량은 그 축적전하(정전하 및 부전하)에 의해 전원잡음을 억제하고 있고, 전원전압Vcc의 저하 및 접지전압GND의 상승을 억제하기 위해서는 예를들면 450pF정도의 수백 피코패럿의 용량을 갖는다. 이 디커플링용량C1 및 C2에 의해, 전원선(10a) 및 접지선(10b)는 용량결합된다. 전원선(10a)상의 전원전압Vcc의 저하속도는 급격하며 교류적으로 변화한다. 따라서, 도 32에 도시한 바와 같이 이 디커플링용량C2에 의해 전원선(10a) 및 접지선(10b)가 교류적으로 결합되고, 이 전원전압Vcc의 전위저하가 접지선(10b)로 전달되어 접지전압GND가 저하한다. 디커플링용량C1 및 C2는 접지전압GND의 상승을 그의 축적 부전하에 의해 흡수한다. 따라서, 접지전압GND가 저하한 경우, 이 디커플링용량C1 및 C2에서는 전위저하를 흡수할 수가 없다. 반도체장치가 반도체 기억장치이고 내부회로(11)이 메모리셀어레이를 구동하는 회로인 경우, 이하와 같은 문제가 발생한다.

도 33은 메모리셀의 구성을 도시한 도면이다. 도 33에 있어서 메모리셀MC는 비트선BL에 접속되는 한쪽 도통노드와 축적(storage)노드SN에 접속되는 다른쪽 도통노드와 워드선WL에 접속되는 게이트를 갖는 n채널 MOS트랜지스터로 구성되는 액세스 트랜지스터QM 및 축적노드SN에 접속되는 한쪽 전극과 셀플레이트전위Vcp를 받는 다른쪽 전극을 갖는 메모리캐패시터CM을 포함한다. 통상, 셀플레이트전위Vcp는 (Vcc+GND)/2의 중간전위레벨로 유지된다. 축적노드SN에 기억정보가 전하의 형태로 저장된다.

여기에서, 워드선WL이 비선택상태이고 그의 전위가 0V인 경우를 고려한다. 출력버퍼회로(12)의 동작시에 있어서는 비트선BL은 선택된 워드선(워드선WL과는 다른 워드선)에 접속되고 또한 이 비트선BL에 접속되는 메모리셀의 기억데이타에 따라서 H레벨 또는 L레벨로 된다. 여기에서, 비트선BL의 전위가 L레벨이고 0V인 경우를 고려한다. 이때, 도 32에 도시한 바와 같이 출력버퍼회로(12)가 동작해서 전원전압Vcc가 저하한 경우, 이에 따라서 접지전압GND도 저하한다. 이 접지전압GND의 저하는 도 31에 도시한 바와 같이 내부회로(11)로 전달되고, 비트선BL의 전위0V가 부전위레벨로 저하한다. 워드선WL의 전위는 0V이고 따라서 메모리트랜지스터QM의 게이트-소오스의 전위차가 0V보다 큰 값으로 되고 메모리트랜지스터QM이 약한 도통상태로 되어 축적노드SN에 축적된 전하(정전하)가 비트선BL로 방전된다. 따라서, 비선택 메모리셀의 축적전하가 감소하여 메모리셀의 데이타유지특성이 열화하며, 최악의 경우에는 이 비선택 메모리셀의 기억데이타가 파괴된다.

또, 선택메모리셀이 H레벨의 기억데이타를 유지하고 비트선BL의 전위가 전원전압Vcc레벨로 유지되어 있을 때, 전원잡음에 의해 이 비트선BL의 전위Vcc가 저하하면 선택메모리셀의 H레벨의 라이트데이타의 전위레벨이 저하하여 축적노드SN에 필요로 되는 전하를 축적시킬 수 없게 된다는 문제가 발생하고, 마찬가지로 H레벨의 데이타라이트시 또는 재저장시에 있어서 축적노드SN의 전하량이 저감되고 이에 따라서 이 메모리셀의 전하유지특성이 열화한다는 문제가 발생한다.

또, 출력버퍼회로(12)에 있어서 접지선(12b)상의 접지전압GND가 저하한 경우, L레벨로 구동하기 위한 MOS트랜지스터(4)의 게이트-소오스간 전위차가 크게 되고 MOS트랜지스터가 약한 온상태로 되어 이 출력노드(2)에서 접지노드(1b)로 전류가 흐른다. 이것에 의해, 전원전압Vcc의 전위레벨이 더욱 저하하고 또 접지전압GND도 따라서 저하하여 전원잡음이 커지고, 또 리드데이타신호D1의 전위레벨도 저하하여 정확한 데이타를 리드할 수 없게 된다는 문제가 발생한다. 또, 이 때에는 MOS트랜지스터(3) 및 (4)를 거쳐서 전원노드(1a)에서 접지노드(1b)로 전류가 흐르고, 출력버퍼회로에 있어서의 소비전류가 증가한다는 문제가 발생한다.

도 34는 종래의 출력버퍼회로의 다른 구성을 도시한 도면이다. 도 34에 있어서는 출력버퍼회로는 내부리드데이타신호d1을 받는 인버터(13), 데이타 출력인에이블신호ZOE와 인버터(13)의 출력신호를 받는 NOR회로(14), 내부 리드데이타신호d1과 데이타 출력인에이블신호ZOE를 받는 NOR회로(15), 전원노드(1a)와 출력노드(2) 사이에 접속되고 NOR회로(14)의 출력신호가 H레벨일 때에 도통하는 n채널 MOS트랜지스터(16) 및 출력노드(2)와 접지노드(1b) 사이에 접속되고 NOR회로(15)의 출력신호가 H레벨일 때에 도통하는 n채널 MOS트랜지스터(17)을 포함한다. MOS트랜지스터(16) 및 (17)의 기판영역(반도체기판 또는 웰영역)은 부의 바이어스전압VBB를 받는다.

데이타 출력인에이블신호ZOE가 H레벨일 때에는 NOR회로(14) 및 (15)의 출력신호는 모두 L레벨이고, MOS트랜지스터(16) 및 (17)은 모두 오프상태이고 출력버퍼회로는 출력임피던스상태로 된다. 데이타 출력인에이블신호ZOE가 L레벨로 되면, NOR회로(14) 및 (15)가 모두 인버터로서 작용한다. 내부리드데이타신호d1이 L레벨일 때에는 NOR회로(14)의 출력신호가 L레벨, NOR회로(15)의 출력신호가 H레벨로 되고 MOS트랜지스터(17)이 온상태로 되어 출력노드(2)는 접지전압GND레벨로 방전된다. 내부리드데이타신호d1이 H레벨일 때에는 NOR회로(14)의 출력신호가 H레벨, NOR회로(15)의 출력신호가 L레벨로 되고, 출력노드(2)는 온상태의 MOS트랜지스터(16)을 거쳐서 전원전압Vcc레벨로 충전된다.

이 도 34에 도시한 출력버퍼회로의 경우, 먼저 앞에서 설명한 출력버퍼회로와 마찬가지의 전원잡음 문제가 발생한다. 이 도 34에 도시한 출력버퍼회로의 구성의 경우, 또 이 기판바이어스전압VBB에 의한 문제가 발생한다.

도 35는 도 34에 도시한 출력버퍼회로와 내부회로에 포함되는 메모리셀의 단면구조를 개략적으로 도시한 도면이다. 도 35에 있어서 출력버퍼회로는 P형 반도체기판(20)의 표면에 형성되는 P형 웰(22)에 형성된다. 도 35에 있어서는 출력버퍼회로에 포함되는 MOS트랜지스터(16)의 구성만을 도시한다. 이 MOS트랜지스터(16)은 P웰(22)의 표면에 서로 사이를 두고 형성되는 고농도 N형(N+) 불순물영역(22a), (22b) 및 불순물영역(22a)와 (22b) 사이의 채널영역상에 게이트절연막(도시하지 않음)을 거쳐서 형성되는 게이트전극(22c)를 포함한다. 불순물영역(22b)는 전원노드(1a)에 접속된다. 이 P웰(22)의 표면에 고농도 P형(P⁺) 불순물영역(22d)가 형성된다. 이 불순물영역(22d)를 거쳐서 P웰(22)에 바이어스전압VBB가 인가된다.

메모리셀은 P형 반도체기판(20) 표면에 P웰(22)와 분리해서 형성되는 P웰(24)내에 형성된다. 메모리셀은 P웰(24) 표면에 서로 사이를 두고 형성되는 N+불순물영역(24a), (24b) 및 불순물영역(24a)와 (24b) 사이의 채널영역상에 게이트절연막(도시하지 않음)을 거쳐서 형성되는 게이트전극(24c)를 포함한다. 불순물영역(24a)는 비트선BL에 접속되고 게이트전극(24c)가 워드선WL에 접속된다. 메모리셀은 또, 불순물영역(24b)에 접속되는 도전층(24d) 및 도전층(24d)와 대향해서 형성되는 도전층(24e)를 포함한다. 이들 도전층(24d) 및 (24e)는 메모리캐패시터의 전극을 형성한다.

P웰(24) 표면에 또, 바이어스전압VBB를 받는 P⁺불순물영역(24f)가 형성된다. 이 바이어스전압VBB는 공통의 바이어스전압 발생회로에서 인가된다. 즉, P웰(22)와 P웰(24)는 이 바이어스전압VBB전달선을 거쳐서 전기적으로 접속된다. 불순물영역(22b)와 P웰(22) 사이에는 결합용량(22e)가 형성된다.

여기에서, 도 36에 도시한 바와 같이 전원잡음이 발생하여 전원전압Vcc가 저하했을 때, 이 기생용량(22e)에 의해 P웰(22)의 전위도 저하한다. 이 P웰(22)의 전위저하는 불순물영역(22d)를 거쳐서 P웰(24)의 P⁺불순물영역(24f)로 전달되고, 이에 따라서 P웰(24)의 바이어스전압 레벨도 변화한다. n채널 MOS트랜지스터의 임계값전압은 바이어스전압VBB의 절대값｜VBB｜의 제곱근(평방근)에 비례한다. 따라서, P웰(24)의 바이어스전압VBB가 저하했을 때, 이 메모리트랜지스터의 임계값 전압이 커진다. 이것에 의해, 선택상태로 된 메모리셀에 포함되는 메모리트랜지스터의 콘덕턴스가 커지고, H레벨 데이타 라이트시에 있어서 충분한 양의 전하를 축적노드(불순물영역(24b))로 전달할 수 없게 된다는 문제가 발생한다.

기생용량(22e)에 의해 바이어스전압VBB가 저하하고 이에 따라서 P웰(24)의 바이어스전압레벨이 저하하면, 불순물영역(24b)와 P웰(24) 사이의 접합용량에 의한 용량결합에 의해 불순물영역(24b)에서 불순물영역(24a)로 전하가 유출되어 메모리셀의 축적전하량이 저하한다. 이들에 의해, 바이어스전압VBB의 변동에 의해서 메모리셀의 전하유지특성이 열화한다는 문제가 발생한다.

반도체 기억장치에 있어서는 입출력데이타의 비트수가 증대하고 이에 따라서 출력버퍼회로의 수도 증가하여 이 출력버퍼회로의 전원잡음이 더욱 커지는 경향에 있다. 또, 논리회로 등의 반도체장치에 있어서도 그 고집적화에 따라서 출력신호의 수가 증가하고 이에 따라서 출력버퍼회로의 수도 증가하여 마찬가지로 전원잡음의 문제가 현저하게 되는 경향에 있다.

또, 전원잡음의 크기를 작게 하기 위해서는 출력노드(2)의 충방전속도를 작게 하면 좋지만, 이 경우 데이타출력속도의 저하가 초래되기 때문에 고속으로 데이타 등의 출력신호를 출력할 수 없게 된다는 문제가 발생한다.

본 발명의 목적은 버퍼회로동작시에 있어서의 전원잡음이 내부회로에 미치는 영향을 저감시킨 반도체장치를 제공하는 것이다.

본 발명의 다른 목적은 메모리셀의 전하유지특성이 개선된 반도체장치를 제공하는 것이다.

도 1은 본 발명이 적용되는 반도체장치의 전체의 구성을 개략적으로 도시한 도면,

도 2는 본 발명이 적용되는 반도체장치의 다른 구성을 도시한 도면,

도 3은 도 1에 도시한 출력회로의 구체적 구성을 도시한 도면,

도 4a는 도 3에 도시한 출력회로의 평면레이아우트를 도시한 도면이고, 도 4b는 도 4a의 선A-A에 따른 단면구조를 도시한 도면이고, 도 4c는 도 4a의 선A-A에 따른 단면구조의 변경예를 도시한 도면,

도 5는 본 발명의 실시예1에 따른 반도체장치의 주요부의 구성을 도시한 도면,

도 6a, 6b는 본 발명에 따른 반도체장치의 패드와 외부핀단자의 접속형태를 도시한 도면,

도 7a, 7b는 본 발명에 따른 반도체장치의 패드의 배치를 도시한 도면,

도 8a, 8b, 8c는 각각 도 5에 도시한 캐패시터의 전기적 등가회로, 평면레이아우트 및 단면구조를 도시한 도면,

도 9a, 9b, 9c는 각각 도 5에 도시한 출력회로의 전원선과 접지선 사이의 캐패시터의 전기적 등가회로, 평면레이아우트 및 단면구조를 도시한 도면,

도 10은 본 발명의 실시예2에 따른 반도체장치의 주요부의 구성을 도시한 도면,

도 11은 본 발명의 실시예3에 따른 반도체장치의 주요부의 구성을 도시한 도면,

도 12는 본 발명의 실시예4에 따른 반도체장치의 주요부의 구성을 도시한 도면,

도 13은 본 발명의 실시예5에 따른 반도체장치의 주요부의 구성을 도시한 도면,

도 14는 본 발명의 실시예6에 따른 반도체장치의 주요부의 구성을 도시한 도면,

도 15는 본 발명의 실시예7에 따른 반도체장치의 주요부의 구성을 도시한 도면,

도 16은 본 발명의 실시예8에 따른 반도체장치의 주요부의 구성을 개략적으로 도시한 도면,

도 17은 본 발명의 실시예9에 따른 반도체장치의 주요부의 구성을 도시한 도면,

도 18은 본 발명의 실시예10에 따른 반도체장치의 주요부의 구성을 도시한 도면,

도 19는 본 발명의 실시예11에 따른 반도체장치의 주요부의 구성을 도시한 도면,

도 20은 본 발명의 실시예12에 따른 반도체장치의 주요부의 구성을 개략적으로 도시한 도면,

도 21은 본 발명의 실시예13에 따른 반도체장치의 주요부의 구성을 도시한 도면,

도 22는 본 발명의 실시예14에 따른 반도체장치의 주요부의 구성을 도시한 도면,

도 23은 본 발명의 실시예15에 따른 반도체장치의 주요부의 구성을 개략적으로 도시한 도면,

도 24는 본 발명의 실시예16에 따른 반도체장치의 주요부의 구성을 도시한 도면,

도 25a, 25b는 각각 본 발명이 적용되는 버퍼회로의 변경예의 단면구조 및 전기적 등가회로를 도시한 도면,

도 26, 26a는 본 발명에 따른 반도체장치의 구체예를 도시한 도면,

도 27은 종래의 출력버퍼회로의 구성을 도시한 도면,

도 28은 종래의 출력버퍼회로의 동작을 도시한 파형도,

도 29는 종래의 반도체장치의 전원공급선의 배치를 도시한 도면,

도 30은 도 29에 도시한 구성의 문제점을 설명하기 위한 도면,

도 31은 종래의 반도체장치의 변경예를 도시한 도면,

도 32는 도 31에 도시한 반도체장치의 문제점을 설명하기 위한 도면,

도 33은 종래의 반도체장치의 구체적 문제점을 설명하기 위한 도면,

도 34는 종래의 출력버퍼회로의 변경예를 도시한 도면,

도 35는 도 34에 도시한 출력버퍼회로를 구비한 반도체 기억장치의 주요부의 단면구조를 도시한 도면,

도 36은 도 35에 도시한 반도체장치의 문제점을 설명하기 위한 도면,

도면의 주요 부분에 대한 부호의 설명

100; 반도체장치 102; 내부회로

104; 출력회로 110; 반도체장치

110c; 버퍼회로 110e; 출력버퍼회로

140, 140a∼140f; 전원패드 142a, 142b, 142d∼142f; 전원선

142c;바이어스전원선 144, 144a∼144f; 접지패드

146a, 146b, 146d∼146f; 접지선

162, 162a, 162b; 반도체장치 본체회로

C1, C3; 캐패시터 R, R1, R2; 저항

200, 202a, 202b; VBB발생회로

201, 201a, 201b; 기판바이어스전압전달선

210; 212; 로우패스필터 300; 반도체기판

302; P웰 303; N웰

120; 반도체기판

118; 잡음흡수용 바이어스전압 인가영역(N웰 또는 N+불순물영역)

117; P⁺불순물영역 119; N+불순물영역

본 발명의 한 국면에 따른 반도체장치는 제1 전원전위를 전달하는 제1 전원공급선, 제2 전원전위를 전달하는 제2 전원공급선, 제1 전원공급선상의 제1 전원전위와 제2 전원공급선상의 제2 전원전위를 양쪽 동작전원전위로서 동작시키고 인가된 신호를 처리해서 출력하는 내부회로, 제1 전원공급선과 제2 전원공급선 사이에 결합되는 캐패시터, 제1 전원공급선과는 별도로 마련되고 제1 전원전위를 전달하는 제3 전원공급선, 제2 전원공급선과는 별도로 마련되고 또한 실질적으로 제3 전원공급선과 교류적으로 비결합상태로 되고 제2 전원전위를 전달하는 제4 전원공급선 및 제3 전원공급선상의 제1 전원전위와 제4 전원공급선상의 제2 전원전위를 한쪽 및 다른쪽 동작전원전위로서 각각 동작시키고 내부회로의 출력신호를 버퍼처리해서 출력하는 버퍼회로를 구비한다.

제3 전원공급선과 제4 전원공급선 사이에는 실질적으로 유의(有意,significant)의 용량값보다 작은 용량값을 갖는 기생용량만이 제3 전원공급선과 제4 전원공급선을 서로 용량결합하는 수단으로서 존재한다.

제3 전원공급선과 제4 전원공급선 사이에 결합되는 상기 유의의 용량값을 갖는 캐패시터의 수는 0개이다.

유의의 용량값을 갖는 캐패시터는 제1 전원공급선에 결합되는 제1 및 제2 도통노드와 제2 전원공급선에 결합되는 게이트를 갖는 제1 절연게이트형 전계효과 트랜지스터로 형성된다. 제3 전원공급선에 결합되는 제1 및 제2 도통노드와 무접속상태로 되는 게이트를 갖는 제2 절연게이트형 전계효과 트랜지스터를 구비한다.

본 발명의 다른 국면에 따른 반도체장치는 반도체 기판영역에 형성되고 인가된 신호를 버퍼처리해서 출력하는 버퍼회로, 로우패스필터 및 반도체 기판영역에 인가되는 바이어스전압을 발생해서 이 발생한 바이어스전압을 로우패스필터를 거쳐서 반도체 기판영역으로 인가하는 기판바이어스 발생수단을 구비한다.

버퍼회로에 마련된 전원공급선 사이의 유의의 용량결합(교류적인 결합)을 없애는 것에 의해서 한쪽의 전원공급선상의 전원잡음이 다른쪽의 전원공급선으로 전달되는 것이 방지되어 이들 전원공급선상의 전압을 안정화시킬 수가 있다.

버퍼회로가 형성되는 기판영역내로 제1 전원전위를 전달하는 바이어스전원선을 로우패스필터를 거쳐서 결합하는 것에 의해 이 버퍼회로의 기판영역의 전위를 안정화시킬 수 있고, 다른 내부회로로 이 기판영역을 거쳐서 제1 전원전압의 변동에 의한 잡음이 전달되는 것을 방지할 수가 있다.

또, 기판바이어스전압을 로우패스필터를 거쳐서 기판영역에 인가하거나 또는 내부회로용과는 다른 회로에서 이 기판바이어스전압을 발생하는 것에 의해서, 버퍼회로에 있어서의 전압잡음에 의한 바이어스전위의 변동이 다른 내부회로로 전달되는 것이 방지된다.

본 발명의 상기 및 그밖의 목적, 특징, 국면 및 이익들은 첨부도면을 참조로 설명하는 이하의 상세한 설명으로부터 더욱 명백해질 것이다.

이하, 도면을 참조로 하여 본 발명을 설명한다.

(전체 구성)

도 1은 본 발명에 따른 반도체장치의 전체구성을 개략적으로 도시한 도면이다. 도 1에 있어서 반도체장치(100)은 인가되는 신호IN에 따라서 소정의 처리를 실행하는 내부회로(102)와 이 내부회로(102)에서 인가되는 신호를 버퍼처리해서 출력신호(리드데이타신호)D를 출력하는 출력회로(104)를 포함한다. 내부회로(102)는 행열형상으로 배열되는 여러개의 메모리셀을 갖는 메모리셀어레이(102a)와 외부에서 인가되는 신호IN에 따라서 메모리셀어레이(102a)의 메모리셀을 선택하고 이 선택된 메모리셀의 데이타를 리드해서 출력회로(104)에 인가하는 어레이주변회로(102b)를 포함한다. 이 어레이주변회로(102b)는 따라서 어드레스디코드회로, 데이타입력회로, 메모리셀어레이(102a)용의 프리차지/이퀄라이즈회로, 내부리드회로(프리앰프) 등을 포함한다.

출력회로(104)는 따라서 내부리드데이타신호를 증폭해서 외부로 출력하는 출력버퍼회로, 특히 바람직하게는 출력버퍼회로의 최종단을 구성한다.

도 2는 본 발명에 따른 반도체장치의 변경예의 전체구성을 개략적으로 도시한 도면이다. 도 2에 있어서 반도체장치(110)은 외부에서 인가되는 입력신호IN을 버퍼처리해서 내부신호를 생성하는 입력버퍼회로(110a), 이 입력버퍼회로(110a)의 출력신호에 소정의 처리를 실시하는 내부회로(110b), 내부회로(110b)의 출력신호를 버퍼처리하는 버퍼회로(110c), 이 버퍼회로(110c)의 출력신호에 대해 또 소정의 처리를 실시하는 내부회로(110d) 및 내부회로(110d)에서 인가된 신호를 버퍼처리해서 출력신호Dout를 생성하여 장치외부로 출력하는 출력버퍼회로(110e)를 포함한다. 이 반도체장치(110)은 예를들면 논리회로이고, 내부회로(110b) 및 (110d)는 각각 소정의 논리처리를 실행한다. 버퍼회로(110c)는 반도체장치(110)내부에 있어서 비교적 큰 용량의 내부신호선을 고속으로 구동하기 위해 마련된다.

본 발명은 이 도 1에 도시한 출력회로(104) 및 도 2에 도시한 버퍼회로(110c)와 출력버퍼회로(110e)중 어느 하나에 대해서도 적용가능하다. 그러나, 이하의 설명에 있어서 설명을 간단하게 하기 위해서 장치외부로 신호를 출력하는 출력회로에 대해서 설명한다.

도 3은 출력회로의 구성의 1예를 도시한 도면이다. 도 3에 있어서 출력회로(104)는 전원노드(111a)와 출력노드(112) 사이에 접속되고 그의 게이트에서 내부 구동신호ψ0을 받는 n채널 MOS트랜지스터(113) 및 출력노드(112)와 접지노드(111b) 사이에 접속되고 그의 게이트에서 구동신호ψ1을 받는 n채널 MOS트랜지스터(114)를 포함한다. MOS트랜지스터(113) 및 (114)의 기판영역에는 부의 바이어스전압VBB가 인가된다. 이 출력회로(104)의 구성은 실질적으로 도 34에 도시한 출력버퍼회로의 최종단의 구성과 동일하다. 출력버퍼회로에 있어서 큰 전류구동력을 갖는 MOS트랜지스터는 최종단에 있어서만 마련되어 있고, 따라서 이 최종단의 MOS트랜지스터(113) 및 (114)의 동작시에 있어서의 전원잡음의 영향을 방지한다. 도 4a∼도 4c는 도 3에 도시한 출력회로의 평면레이아우트 및 단면구조의 1예를 도시한 도면이다.

도 4a에 있어서 MOS트랜지스터(113)의 활성영역(P웰)(113a) 및 MOS트랜지스터(114)를 위한 활성영역(P웰)(114a)를 둘러싸도록, 부의 기판바이어스전압VBB가 인가되는 불순물영역(117)이 형성된다. 이 기판바이어스전압 인가영역(117)을 둘러싸도록 그의 바깥둘레에 잡음흡수를 위한 바이어스전압VCC2가 인가되는 잡음흡수용 바이어스전위 인가영역(118)이 형성된다. MOS트랜지스터(113)에 대한 전원전압VCC1은 저저항의 배선(노드와 동일한 부호로 나타낸다)(111a)를 거쳐서 인가된다. 이 전원선(111a)는 활성영역(113a)상을 횡단하도록 형성되는 이(齒)형상 부분을 갖는다. 구동신호ψ0을 전달하는 신호선(113b)는 그의 전원선(111a)의 이형상 부분과 인접해서 활성영역(113a)상으로 연장하는 이형상부분을 갖는다. 이 신호선(113b)의 이형상부분은 MOS트랜지스터(113)의 게이트로 된다. 이 게이트전극층에 인접해서 연장하는 이형상부분을 갖는 출력신호선(115)가 형성된다. 이 출력신호선(115)는 또, MOS트랜지스터(114)의 활성영역(114a)상을 횡단하도록 연장하는 이형상 부분을 갖는다.

접지선(접지노드와 동일한 부호로 나타낸다)(111b)는 MOS트랜지스터(114)의 활성영역(114a)상을 횡단하도록 연장하는 이형상 부분을 갖는다. 이 접지선(111b)의 이형상 부분과 인접해서 연장하는 이형상 부분을 갖는 신호선(114b)가 형성된다. 이 신호선(114b)상으로 구동신호ψ1이 전달된다.

이 배치에 있어서, 구동신호ψ0(ψ1)을 전달하는 이형상 부분, 전원전압VCC1(접지전압GND)를 전달하는 이형상 부분 및 출력신호OUT(D 또는 Dout 또는 내부출력신호)를 전달하는 이형상 부분이 순번으로 배치된다.

이 이형상 부분을 교대로 배치하는 것에 의해서 활성영역(113a) 및 (114a)의 도면의 수직방향의 길이를 짧게 해서 게이트폭이 넓은 MOS트랜지스터를 형성할 수가 있다. 즉, W/L(게이트폭/게이트길이)가 크고 또한 전류구동력이 큰 MOS트랜지스터가 형성된다.

도 4b는 도 4a의 선A-A에 따른 단면구조를 도시한 도면이다. 도 4b에 있어서 MOS트랜지스터(113) 및 (114)는 P형 반도체기판(120) 표면에 형성된 N형 웰영역(118)내에 형성된다. 이 N형 웰영역(118)에는 잡음흡수용의 바이어스전압VCC2가 인가된다. 이 N웰(118)내에 P형 웰(113d)(활성 영역(113a))가 형성된다. 이 P웰(113d) 표면에 n형 불순물영역(119)가 형성된다. 불순물영역(119) 사이의 P웰(113d)상에 게이트전극층(113b)가 형성된다. 불순물영역(119)는 교대로 전극층(111a) 및 구동신호입력을 위한 신호선(115)에 접속된다. 이 P웰(113d)에는 P형 불순물영역(117)을 거쳐서 기판바이어스전위VBB가 인가된다.

다른 내부회로는 이 N웰(118)과 분리해서 형성되는 P웰(130)내에 형성된다. 이 P웰(130)에는 P⁺불순물영역(132)를 거쳐서 기판바이어스전압VBB가 인가된다.

N웰(118)을 마련해 두는 것에 의해서 이 P웰(113d)내에서 발생한 잡음을 흡수하여 다른 내부회로가 형성되는 P웰(130)으로 잡음이 전달되는 것을 방지한다.

도 4c는 도 4a에 도시한 선A-A에 따른 단면구조의 다른 구성을 도시한 도면이다. 도 4c에 있어서 MOS트랜지스터(113) 및 (114)는 P형 반도체기판(120) 표면에 형성된 P웰(113d)내에 형성된다. 이 P웰(113d) 표면에는 N형 불순물영역(119)가 사이를 두고 형성되고, 이들 불순물영역(119)가 각각 신호선(111a) 및 출력신호선(115)에 교대로 접속된다. 또, 불순물영역(119) 사이의 P웰(113d) 표면상에는 게이트전극층(113b)가 형성된다. 이 P웰(113d)표면에는 P⁺불순물영역(117)을 거쳐서 기판바이어스전압VBB가 인가된다. 이 불순물영역(117) 바깥둘레부를 따라서 P웰(113d)내에 잡음흡수용의 바이어스전압VCC2를 받는 N형 불순물영역(118)이 형성된다. 잡음흡수용의 바이어스전압VCC2는 정의 전압이고, P웰(113d)은 불순물영역(117)을 거쳐서 부의 기판바이어스전압VBB로 바이어스된다. P웰(113d)에 있어서 잡음이 발생한 경우, 이 P웰(113d)와 불순물영역(118) 사이에 형성되는 접합용량을 거쳐서 이 P웰(113d)에 발생한 잡음을 흡수한다.

MOS트랜지스터(113) 및 (114)가 형성되는 P웰(113d)에 그의 바깥둘레부를 따라서 잡음흡수용의 바이어스전압VCC2를 인가하는 것에 의해서, 다른 내부회로가 형성되는 P웰(130)에서 발생한 잡음(불순물영역(119)에서 P웰(113d)로 용량결합에 의해 인가되는 잡음)을 흡수할 수가 있다.

또한, MOS트랜지스터(114)는 이 도 4b 및 도 4c에 도시한 MOS트랜지스터(113)과 도시하지 않은 필드절연막을 거쳐서 분리되어 동일한 P웰(113d)내에 형성된다. 또한, 도 4a에 도시한 활성영역(113a)는 이 도 4b 또는 도 4c에 도시한 불순물영역(119)가 형성되는 영역을 나타낸다.

특히, 도 4c의 구성인 경우 출력회로 근방에 패드가 마련되어 있는 경우에는 확실히 전원잡음을 이 불순물영역(118)을 거쳐서 패드에 의해 흡수할 수 있어 P웰(130)에 형성된 다른 내부회로에 대한 전원잡음의 영향이 전달되는 것이 방지된다.

이하의 설명에 있어서 출력회로는 도 4b 및 도 4c중 어느 하나의 단면구조를 구비하고 있어도 좋다.

[실시예1]

도 5는 본 발명의 실시예1에 따른 반도체장치의 주요부의 구성을 도시한 도면이다. 도 5에 있어서 내부회로(102)는 전원전압Vcc를 받는 패드(140a)에 결합되는 전원선(142a)에서 한쪽 동작전원전압을 받고 또한 접지전압GND를 받는 패드(144a)에 결합되는 접지선(146a)에서 다른쪽 동작전원전압을 받는다. 전원선(142a)와 접지선(146a) 사이에 유의의 용량값(수백pF정도)의 용량값을 갖는 캐패시터C1이 접속된다.

출력회로(104)는 패드(140a)와는 별도로 마련되고 전원전압Vcc를 받는 패드(140b)에서 전원선(142b)를 거쳐서 한쪽 동작전원전압을 받고, 패드(144a)와는 별도로 마련된 접지전압GND를 받는 패드(144b)에서 접지선(146b)를 거쳐서 다른쪽 동작전원전압을 받는다. 이 출력회로(104)의 출력노드 충방전용의 동작전원전압을 받는 노드VCC1(노드와 그곳에 인가되는 전압을 동일한 부호로 나타낸다)와 잡음흡수용의 바이어스전압VCC2를 받는 노드VCC2는 공통으로 전원선(142b)에 접속된다.

전원선(142b)와 접지선(146b) 사이에는 유의의 용량값을 갖는 캐패시터는 마련되지 않고, 점선으로 나타내는 부유용량Cs만이 존재한다. 이 부유용량은 수pF정도의 용량값을 갖고, 전원선(142b)와 접지선(146b)는 교류적으로 분리된다. 용량결합에 의한 전위변화량은 그의 캐패시터의 용량값에 비례하므로, 부유용량Cs의 용량값이 충분히 작은 경우 전원선(142b) 및 접지선(146b)의 한쪽에 있어서 잡음이 발생하더라도 다른쪽으로 전달되는 잡음의 크기는 충분히 작게 된다. 이 부유용량에 의해서만 전원선과 접지선이 서로 용량결합되는 상태를,전원선과 접지선이 「교류적으로 분리된다」라고 한다.

도 5에 도시한 구성에 있어서 출력회로(104)가 동작해서 전원선(142b)상의 전류를 사용하여 전원선(142b)의 전원전압Vcc(전압VCC1 및 VCC2 양자를 포함한다)가 저하해도 이 전압저하는 접지선(146b)로는 전달되지 않아 접지선(146b)는 안정되게 일정한 전압레벨의 접지전압GND를 유지한다. 따라서, 출력회로(104)의 출력노드를 접지전압레벨로 방전하는 MOS트랜지스터의 소오스전압이 변화하지 않아 그의 게이트전압과 소오스 전압은 동일한 값이며, 출력노드방전용의 MOS트랜지스터(114)가 온상태로 되는 것을 방지할 수 있다.

또, 출력회로가 CMOS트랜지스터로 구성되는 경우, 접지선(146b)상의 접지전압이 출력노드 방전시의 방전전류에 의해 상승해도 전원선(142b)상의 전압이 일정전압레벨로 유지된다. 따라서, 이 출력노드 충전용의 p채널 MOS트랜지스터가 도통해서 방전되어야 할 출력노드로 전류를 공급하는 것을 방지할 수 있으며, 출력노드를 고속으로 L레벨로 구동시킬 수가 있다. 또, 그 때 노드VCC1(도 3의 노드(111a))에서 접지노드GND(도 3의 노드(111b))로의 관통전류를 억제할 수 있어 소비전류를 저감할 수가 있다.

내부회로(102)의 동작시에 있어서 이 내부회로(102)는 출력회로(104)에 비해서 그의 구동할 내부노드의 부하는 충분히 작기 때문에 전원선(142) 및 접지선(146a)상의 잡음의 크기는 충분히 작고 또 변화는 완만하며, 캐패시터C1에 의해 그의 전원잡음은 확실하게 흡수된다.

도 6a와 도 6b는 패드와 핀단자(리이드 프레임)의 접속상태를 도시한 도면이다. 도 6a에 있어서 내부회로(102)의 전원공급패드(150a)는 본딩와이어(151a)를 거쳐서 핀단자(152)에 전기적으로 접속되고, 또 출력회로(104)용의 전원공급패드(150b)는 본딩와이어(151b)를 거쳐서 동일한 핀단자(152)에 전기적으로 접속된다. 여기에서, 전원공급패드(150a) 및 (150b)는 전원전압Vcc 또는 접지전압GND중 어느 하나를 나타낸다. 이하의 설명에 있어서 전원전압Vcc 및 접지전압GND를 총칭적으로 나타내는 경우에는 「전원공급」이라는 용어를 사용한다. 이 도 6a에 도시한 구성에 있어서 내부회로(102) 및 출력회로(104)에 대해 공통의 핀단자에서 전원공급전압이 인가된다. 출력회로(104)의 동작시에 있어서 전원잡음이 발생하여 그의 전원잡음이 본딩와이어(151b), 핀단자(152) 및 본딩와이어(151a)를 거쳐서 전원공급패드(150a)로 전달되었다고 하더라도, 패드 및 내부회로(102)에 대해서 마련된 캐패시터C1에 의해 이 전원잡음은 흡수되어 내부회로(102)의 동작에는 악영향을 미치지 않는다. 배선저항 및 배선의 부유용량에 의해 그의 전원잡음의 급격한 변화는 완만하게 되어 확실하게 캐패시터C1에 의해 전원잡음이 흡수된다.

도 6b는 전원공급패드와 핀단자의 접속형태의 변경예를 도시한 도면이다. 도 6b에 있어서는 전원공급패드(150a) 및 (150b)는 각각 따로따로 마련된 핀단자(152a) 및 (152b)에 본딩와이어(151a) 및 (151b)를 거쳐서 접속된다. 그의 접속상태에 있어서는 출력회로(104)에 대한 전원공급선과 내부회로(102)에 대한 전원공급선은 확실하게 분리되어 있어 출력회로(104) 동작시에 있어서 발생한 전원잡음이 내부회로(102)에 대한 전원공급선으로 전달되는 것은 확실하게 방지된다.

도 7a 및 도 7b는 반도체장치에 있어서의 패드의 배치를 도시한 도면이다. 도 7a에 있어서는 반도체칩(160)의 장치 본체형성부(162) 바깥둘레를 따라서 패드PD가 배치된다. 도 7a에 있어서는 반도체칩(160)의 도면의 수직방향을 따라서 배치되는 패드PD만이 도시되지만, 패드PD는 이 반도체칩(160)의 바깥둘레 전체에 배치되어도 좋다. 패드PD중 적당한 패드가 전원공급패드로서 이용된다.

도 7b에 있어서는 반도체칩(160)의 수평방향에 대한 중앙부에 패드PD가 배치되고, 패드PD의 열의 양측에 반도체장치 본체형성영역(162a) 및 (162b)가 배치된다. 패드PD를 반도체칩(160)의 중앙부에 배치하는 것에 의해서, 도 7a에 도시한 패드배치에 비해 패드점유면적이 저감되어(패드는 1열로 정렬될 뿐이다) 칩(160)의 면적을 저감할 수가 있다. 도 7b에 도시한 패드배치에 있어서도 패드PD의 적당한 패드가 전원공급패드로서 이용된다. 통상, 출력회로 근방에 출력회로용 전원공급패드가 배치되고, 내부회로에 대해서는 다른 핀단자에서 내부회로용 전원공급패드로 전원공급전압이 인가된다.

이하의 설명에 있어서 패드의 배치 및 패드와 핀단자의 접속은 이 도 6a 및 도 6b와 도 7a 및 도 7b중의 어떠한 조합이 사용되어도 좋다.

도 8a - 8c는 캐패시터C1의 구체적인 구성의 1예를 도시한 도면이다. 도 8a에 있어서 캐패시터C1은 전원선(142a)에 접속되는 게이트, 접지선(146a)에 접속되는 소오스 및 드레인을 갖는 MOS(절연게이트형 전계효과)트랜지스터로 구성된다. 캐패시터C1을 MOS캐패시터로 구성하는 것에 의해서, 저점유면적으로 큰 용량값을 갖는 캐패시터를 실현할 수가 있다.

도 8b는 도 8a에 도시한 MOS캐패시터의 평면레이아우트를 도시한 도면이고, 도 8c는 도 8b에 도시한 선B-B에 따른 단면구조를 개략적으로 도시한 도면이다. 도 8b에 있어서 전원선(142a)와 접지선(146a)는 서로 평행하게 배치된다. 이들 전원공급선(142a)와 (146a)는 예를들면 제2층 알류미늄 배선층으로 구성된다. 전원선(142a)의 하부에 MOS캐패시터의 게이트전극(170a)가 형성된다. 이 게이트전극층(170a)는 제1층 알루미늄배선층으로 구성되는 중간층(171a)에 콘택트홀(172a)를 거쳐서 접속된다. 이 중간층(171a)는 콘택트홀(173a)를 거쳐서 전원선(142a)에 접속된다. 게이트전극층(170a) 바깥둘레부의 고농도 불순물영역(소오스 및 드레인)에 콘택트홀(174a)를 거쳐서 제1층 알루미늄배선층(175a)가 접속된다. 이 배선층(175a)는 접지선(146a) 하부로까지 연장되어 있고, 콘택트홀(176a)를 거쳐서 접지선(146a)에 접속된다. 전원선(142a)와 평면도적으로 보아 중첩하도록 MOS트랜지스터를 형성하는 것에 의해서, 캐패시터형성을 위한 면적을 저감할 수가 있다.

도 8c에 있어서 MOS캐패시터는 반도체 기판영역(반도체기판 또는 웰영역)(177a)의 표면에 형성된 고농도 N형 불순물영역(178a), (178b) 및 이들 불순물영역(178a)와 (178b) 사이의 기판영역(177a)상에 게이트절연막(도시하지 않음)을 거쳐서 형성되는 게이트전극층(170a)를 포함한다. 게이트전극층(170a)는 콘택트홀(172a)에 형성된 콘택트재를 거쳐서 중간층(171a)에 접속되고, 중간층(171a)가 콘택트홀(173a)에 형성된 콘택트재를 거쳐서 전원선(142a)에 접속된다. 불순물영역(178a) 및 (178b)는 콘택트홀(174)에 형성된 콘택트재를 거쳐서 배선층(175a)에 접속된다.

또한, 도 8b에 도시한 레이아우트에 있어서 게이트전극층(170a)를 둘러싸도록 콘택트홀(174a)가 형성되어 있고, 따라서 불순물영역(178a) 및 (178b)가 그의 게이트전극층 주위에 연속해서 형성되도록 도시된다. 이 불순물영역(178a) 및 (178b)는 서로 분리되어 있어도 좋다.

도 9a - 9c는 출력회로용 전원선(142b) 및 접지선(146b)에 대해서 형성되는 MOS캐패시터의 구성을 도시한 도면이다. 이 도 9a에 도시한 바와 같이 출력회로용 전원선(142b) 및 접지선(146b)에 대해서도 MOS캐패시터는 형성된다. 이 MOS캐패시터의 소오스 및 드레인영역(게이트전극층 주변에 형성되는 불순물영역이라도 좋다)은 접지선(146b)에 접속된다. 그러나, 이 MOS캐패시터의 게이트전극과 전원선(142b)는 접속되지 않고 게이트전극층은 전기적으로 플로팅상태로 된다. 이것에 의해, 전원선(142b)와 접지선(146b)의 용량결합이 형성되지 않는다.

도 9b는 이 도 9a에 도시한 MOS캐패시터의 평면레이아우트를 도시한 것이고, 도 9c는 도 9b에 도시한 선C-C에 따른 단면구조를 개략적으로 도시한 것이다. 이 도 9b에 도시한 레이아우트는 도 8b에 도시한 MOS캐패시터의 평면레이아우트와 말미에 붙여진 참조부호가 a 대신에 b가 사용되고 있는 점 및 중간층(171b)와 전원선(142b) 사이에 콘택트가 마련되어 있지 않은 점을 제외하고 동일하다.

도 9c에 도시한 단면구조도 도 8c에 도시한 단면구조와 말미의 문자가 a 대신에 b가 사용되고 있는 점 및 중간층(171b)와 전원선(142b) 사이에 콘택트홀에 의해 형성된 도전재가 존재하지 않는 점을 제외하고 동일하다. 출력회로용 전원선(142b) 및 접지선(146b)에 대해서도 MOS캐패시터를 형성해 두는 것에 의해, 종래의 반도체장치의 출력회로용 전원선에 대한 캐패시터를 형성하는 레이아우트를 이용할 수 있다. 제조공정시에 있어서 이 MOS캐패시터의 게이트전극층과 전원선(142b)의 콘택트가 형성되지 않을 뿐이다. 따라서, 종래의 반도체장치의 제조공정을 대폭으로 변경하는 일 없이 이 실시예1의 구성을 실현할 수 있다.

또한, 이 도 8a - 8c 및 도 9a - 9c에 도시한 MOS캐패시터에 있어서는 n채널 MOS트랜지스터가 사용되고 있다. 이것 대신에 p채널 MOS트랜지스터가 MOS캐패시터로서 사용되어도 좋다. 이 p채널 MOS트랜지스터를 사용하는 경우, 게이트전극층이 접지선에 접속되고 불순물영역(소오스/드레인영역)이 전원선에 접속된다(이것은 내부회로의 캐패시터에 대해서이고, 출력회로에 대해서는 전원선과 불순물영역은 분리된다).

이상과 같이, 본 발명의 실시예1에 의하면, 출력회로의 전원선과 접지선을 교류적으로 비결합상태로서 분리하고 있으므로, 출력회로 동작시에 있어서의 전원잡음이 이 출력회로의 다른쪽 전원공급선으로 전달되는 것이 방지되어 출력회로를 안정하게 동작시킬 수 있다.

[실시예2]

도 10은 본 발명의 실시예2에 따른 반도체장치의 주요부의 구성을 도시한 도면이다. 이 도 10에 도시한 반도체장치는 도 5에 도시한 반도체장치와 내부회로(102) 및 출력회로(104)에 대해서 공통으로 전원패드(140) 및 접지패드(144)가 마련되는 것을 제외하고 동일하다. 이 전원패드(140)에 대해서 내부회로용 전원선(142a) 및 출력회로용 전원선(142b)가 공통으로 접속되고, 또 접지패드(144)에 대해서 내부회로용 접지선(146a) 및 출력회로용 접지선(146b)가 공통으로 접속되는 경우에 있어서도 전원선(142b)와 접지선(146b)는 서로 교류적으로 분리되어 있으므로, 출력회로(104)가 동작하고 있는 경우에 전원선(142b) 및 접지선(146b)의 한쪽의 전원잡음이 다른쪽으로 전달되는 것을 방지할 수 있다. 이 때, 예를 들면 전원선(142b)에 있어서 발생한 전원잡음은 패드(140)을 거쳐서 내부회로(102)의 전원선(142a)로 전달되는 것이 고려된다. 그러나, 이 전원선(142a), 패드(140) 및 전원선(142a)의 배선저항 및 배선부유용량에 의해 이 전원잡음은 작아지고 또한 그 변화속도는 완만하게 되고, 전원선(142a)와 접지선(146a) 사이에 결합된 캐패시터C1에 의해 이 전원잡음은 흡수된다. 출력회로(104)의 동작시에 있어서는 전원선(142b)상의 전원잡음은 전원전압Vcc의 전위저하이고, 또 접지선(146b)상의 전원잡음은 그의 접지전압GND의 전위레벨의 상승이고, 캐패시터C1을 보상할 수 있는 잡음밖에 발생되지 않는다.

이상과 같이, 이 실시예2에 의하면, 출력회로 및 내부회로 양자에 공통으로 전원패드 및 접지패드를 마련한 경우에 있어서도 출력회로용 전원선(142b)와 접지선(146b) 사이에 캐패시터를 마련하지 않는(전원선과 접지선을 서로 교류적으로 분리하는) 것에 의해, 출력회로(104)의 동작시에 있어서 발생하는 전원잡음이 내부회로(102)에 대해서 영향을 미치는 것을 방지할 수 있다.

[실시예3]

도 11은 본 발명의 실시예3에 따른 반도체장치의 주요부의 구성을 도시한 도면이다. 도 11에 있어서는 내부회로(102)에 대해서 전원패드(140a) 및 접지패드(144a)가 마련되고, 출력회로(104)에 대해서 전원패드(140b) 및 접지패드(144b)가 마련된다. 내부회로(102)는 그의 전원패드(140a)에서 전원선(142a)를 거쳐서 전원전압Vcc를 받고 또한 접지패드(144a)에서 접지선(146a)를 거쳐서 접지전압GND를 받는다. 전원선(142a)와 접지선(146a) 사이에는 캐패시터C1이 접속된다. 출력회로(104)는 전원패드(140a)와는 별도로 마련된 전원패드(140b)에서 전원전압Vcc를 전원선(142b)를 거쳐서 그의 동작전원노드Vcc1에 받고 또한 접지패드(144a)와는 별도로 마련된 접지패드(144b)에서 접지선(146b)를 거쳐서 접지노드GND에 접지전압GND를 받는다. 출력회로(104)는 또 내부회로용 전원패드(140a)에 접속되는 잡음흡수용 바이어스전원선(142c)를 거쳐서 잡음흡수용 바이어스전압VCC2를 받는다. 전원선(142b)와 접지선(146b)는 분리되어 있고 캐패시터는 마련되어 있지 않다.

출력회로(104)가 동작하고 전원선(142b)의 전위가 저하해도 전원선(142b)와 잡음흡수용 바이어스전원선(142c)는 별개의 패드(140b) 및 (140a)에 각각 접속되어 있고, 그의 바이어스흡수용 전원전압VCC2는 안정하게 일정한 전압레벨을 유지한다. 이 잡음흡수용 바이어스전압VCC2는 도 4b 또는 도 4c에 도시한 바와 같이 출력회로 주변부에 형성된 영역에 인가된다. 이 때문에, 전원잡음 발생시에 바이어스 전원전압VCC2가 변동해서 P형 반도체기판(도 4b 및 도 4c 참조)를 거쳐서 내부회로의 P웰(130)으로 이 전원잡음이 전달되는 것을 방지할 수 있다. 따라서, 출력회로(104)의 동작시에 있어서의 전원잡음이 내부회로(102)에 영향을 미치는 것을 방지할 수 있다. 또, 이 바이어스 전원전압VCC2가 변동해서 바이어스전압VBB가 변동하고, 이에 따라서 내부회로가 형성되는 P웰에 인가되는 기판바이어스전압VBB가 변동하는 것을 억제할 수 있고, 내부회로(102)의 오동작을 방지할 수 있다.

또, 상술한 실시예와 마찬가지로, 출력회로(104)의 전원선(142b) 및 접지선(146b)는 교류적으로 분리되어 있으므로, 이 출력회로(104)의 전원잡음이 내부회로(102)에 미치는 영향을 억제할 수 있다.

또한, 이 바이어스전원선(142b)는 패드(140a)에 결합되는 것은 아니고, 내부회로(102)와 캐패시터C1 사이의 전원선(142a)의 부분에 접속되어도 좋다. 전원패드(140a) 및 (140b)가 동일한 핀단자에 접속되고 전원잡음이 핀단자에 의해 흡수되지 않고 내부회로용 전원선으로 전달되는 경우에 있어서도 캐패시터C1에 의해 이 전원잡음이 흡수되어 바이어스 전원전압VCC2를 안정하게 전원잡음의 영향을 받지 않고 공급할 수 있다.

이상과 같이, 본 발명의 실시예3에 의하면, 출력회로(104)의 잡음흡수용 바이어스 전원전압을 전달하는 바이어스전원선을 출력회로용 전원패드와는 별도로 마련된 내부회로용 전원패드에 전기적으로 결합하고 있으므로, 출력회로 동작시에 있어서의 전원잡음의 영향을 받지 않고 안정하게 잡음흡수용 바이어스전압VCC2를 공급할 수 있고, 이 바이어스 전원전압VCC2의 변동에 의한 내부회로(102)로의 영향을 방지할 수 있고, 이에 따라서 출력회로(104)의 동작시에 있어서의 전원잡음이 내부회로(102)에 영향을 미치는 것을 억제할 수 있다.

또, 출력회로(104)에 대한 전원선(142b) 및 (146b)는 교류적으로 분리되어 있으므로, 출력회로(104)의 동작시에 있어서의 전원잡음이 한쪽의 전원공급선에 발생한 경우에 있어서도 다른쪽의 전원공급선으로 이 전원잡음이 전달되는 것을 방지할 수 있다.

[실시예4]

도 12는 본 발명의 실시예4에 따른 반도체장치의 주요부의 구성을 도시한 도면이다. 도 12에 도시한 구성에 있어서는 내부회로(102) 및 출력회로(104)에 대해서 공통으로 전원패드(140) 및 접지패드(144)가 마련된다. 내부회로(102)는 전원선(142a)를 거쳐서 전원패드(140)에서 전원전압Vcc를 한쪽 동작전원전압으로서 받고 또한 접지패드(144)에서 접지선(146a)를 거쳐서 접지전압GND를 다른쪽 동작전원전압으로서 받는다. 출력회로(104)는 전원패드(140)에서 전원선(142b)를 거쳐서 전원전압Vcc를 한쪽 동작전원전압Vcc1로서 받고 또한 접지패드(144)에서 접지전위(146b)를 거쳐서 다른쪽 전원전압으로서 접지전압GND를 받는다.

내부회로(102)에 대한 전원선(142a)는 캐패시터C1의 한쪽 전극의 접속노드NA에 의해 전원패드(140)에 접속되는 제1 부분(142aa)와 내부회로(102)에 접속되는 제2 부분(142ab)로 분할된다. 출력회로(104)에 대한 잡음흡수용 바이어스전압을 전달하는 바이어스전원선(142c)는 전원선(142b)와는 별도로 마련되어 이 내부회로의 전원선(142a)의 제2 부분(142ab)에 접속된다. 전원선(142b)와 접지선(146b)는 교류적으로 분리되어 있다.

출력회로(104)가 동작하고 전원선(142b)의 전원잡음이 발생한 경우, 이 전원잡음은 패드(140)을 거쳐서 전원선(142a)의 제1 부분(142aa)로 전달될 가능성이 있다. 그러나, 이 제1 부분(142aa)로 전달된 전원잡음은 내부회로(102)에 대해서 마련된 캐패시터C1에 의해 흡수된다. 따라서, 이 출력회로(104)의 동작시에 발생한 전원잡음이 바이어스전원선(142c)로 전달되는 것을 방지할 수 있고, 바이어스전압VCC2를 안정하게 일정한 전압레벨로 할 수 있어 출력회로(104)의 동작시에 있어서 발생한 전원잡음이 내부회로에 대해서 영향을 미치는 것을 방지할 수 있다.

이상과 같이, 본 발명의 실시예4에 의하면, 내부회로 및 출력회로에 공통으로 전원패드가 마련되어 있는 경우, 출력회로의 동작전원전압을 공급하는 전원선과 잡음흡수용 바이어스전원선을 별도로 마련하고 또한 내부회로용 전원선의 제2 부분에 이 바이어스전원선을 접속하고 있으므로, 출력회로 동작시에 있어서 발생한 전원잡음이 내부회로에 대한 캐패시터에 의해 흡수되고, 이것에 의해 바이어스전압에 영향을 미치는 것을 방지할 수 있어 안정하게 바이어스전압을 공급할 수 있다.

또, 출력회로에 대한 전원선 및 접지선은 교류적으로 분리되어 있으므로, 실시예2(도 10)과 마찬가지의 효과를 얻을 수 있다.

[실시예5]

도 13은 본 발명의 실시예5에 따른 반도체장치의 주요부의 구성을 도시한 도면이다. 도 13에 있어서 내부회로(102)에 대해서 전원패드(140a) 및 접지패드(144a)가 마련되고, 또 출력회로(104)에 대해서 이들의 패드(140a), (144a)와는 별도로 전원패드(140b) 및 접지패드(144b)가 마련된다. 내부회로(102)는 상술한 실시예1∼실시예4와 마찬가지로, 전원노드(140a)에서 전원선(142a)를 거쳐서 전원전압Vcc를 한쪽 동작전원전압으로서 받고 또한 접지패드(144a)에서 접지선(146a)를 거쳐서 접지전압GND를 다른쪽 동작전원전압으로서 받는다. 전원선(142a)와 접지선(146a) 사이에는 캐패시터C1이 접속된다.

출력회로(104)는 패드(140b)에서 전원선(142b)를 거쳐서 한쪽 동작전원전압VCC1을 받고 또한 접지패드(144b)에서 접지선(146b)를 거쳐서 접지전압GND를 다른쪽 동작전원전압으로서 받는다. 이 출력회로(104)는 또 전원선(142b)와는 별도로 마련되고, 전원패드(140b)에서 전원전압VCC를 잡음흡수용 바이어스전압VCC2로서 받는다. 이 바이어스전원선(142c)와 바이어스 전압공급노드VCC2 사이에는 저항R이 삽입되고, 또 잡음전원선(142c)와 접지선(146b) 사이에는 캐패시터C3이 접속된다. 이 저항R과 캐패시터C3에 의해 로우패스필터가 형성되고, 바이어스전원선(142c)상의 전원잡음이 이 저항R 및 캐패시터C3으로 구성되는 로우패스필터에 의해 흡수된다. 전원잡음은 급격한 전류변화에 의해 발생하고, 고주파성분이며, 로우패스필터에 의해 여파(濾波)된다.

저항R은 예를 들면 폴리실리콘으로 구성되고 바이어스전원선(142c)를 구성하는 알루미늄배선층과 전기적으로 접속된다. 저항R은 예를 들면 수K∼수십 KΩ의 저항값을 갖는다. 캐패시터C3은 상술한 실시예1에 있어서 설명한 MOS캐패시터로 구성되고, 그의 용량값은 수백pF의 크기를 갖는다. 이 캐패시터C3의 용량값은 내부회로(102)에 대해서 마련된 캐패시터C1과 대략 동일한 정도의 크기를 갖고 있다. 따라서, 출력회로(104)의 동작시에 있어서의 전원잡음을 이 캐패시터C3에서 흡수할 수 있다.

출력회로(104)의 동작시에 있어서 전원선(142b)에 전원잡음이 발생하여 바이어스전원선(142c)로 이 전원잡음이 절달된 경우, 저항R 및 캐패시터C3에 의한 로우패스필터에 의해 이 전원잡음이 필터링처리되어 전원잡음이 출력회로(104)의 바이어스 전압공급노드VCC2로 전달되는 것을 방지할 수 있다. 이것에 의해, 출력회로(104)에 있어서는 출력회로(104)의 동작시에 있어서의 전원잡음이 이 바이어스전압VCC2를 거쳐서 내부회로(102)에 대해서 영향을 미치는 것을 억제할 수 있다.

이상과 같이, 본 발명의 실시예5에 의하면, 출력회로에 대해서 그의 동작전원전압 공급선과는 별도로 바이어스전원선을 마련하고 또한 이 바이어스전원선에 로우패스필터를 마련했으므로, 출력회로 동작시에 있어서의 전원잡음이 바이어스전압에 영향을 미치는 것을 방지할 수 있어 안정하게 바이어스전압을 출력회로(104)로 공급할 수 있다. 이것에 의해, 이 바이어스전압의 변동에 의한 내부회로가 영향을 받는 것을 방지할 수 있다.

또, 전원패드 및 접지패드가 내부회로 및 출력회로 각각에 대해서 별도로 마련되어 있으므로, 출력회로 동작시에 있어서의 전원잡음이 내부회로로 전달되는 것을 방지할 수 있다.

[실시예6]

도 14는 본 발명의 실시예6에 따른 반도체장치의 구성을 도시한 도면이다. 이 도 14에 도시한 구성은 도 13에 도시한 구성과 내부회로(102) 및 출력회로(104)에 대해서 공통으로 전원패드(140) 및 접지패드(144)가 마련되어 있는 것을 제외하고 동일하며, 대응하는 부분에는 동일한 참조번호를 붙인다. 이 도 14에 도시한 구성에 있어서도 출력회로(104)가 동작해서 전원선(142b)에 전원잡음이 발생한 경우, 바이어스전원선(142c)로 전달된 전원잡음은 저항R 및 캐패시터C3으로 구성되는 로우패스필터에 의해 흡수되고, 출력회로(104)에 대한 바이어스전압VCC2의 전압레벨은 이 전원잡음의 영향을 받지 않고 안정하게 일정한 전압레벨로 유지된다. 전원선(142b)상의 전원잡음이 가령 패드(140)을 거쳐서 내부회로(102)의 전원선(142a)로 전달되더라도 이 전원잡음은 캐패시터C1에 의해 흡수된다.

따라서, 본 발명의 실시예6에 있어서도 실시예5와 마찬가지로 출력회로동작시에 있어서 전원잡음이 전원선에 발생한 경우에 있어서도 확실하게 로우패스필터에 의해 이 전원잡음을 필터링처리할 수 있고 바이어스전압을 일정한 전압레벨로 유지할 수 있어 출력회로의 동작시에 발생하는 전원잡음이 내부회로(102)에 대해서 영향을 미치는 것을 방지할 수 있다.

[실시예7]

도 15는 본 발명의 실시예7에 따른 반도체장치의 주요부의 구성을 도시한 도면이다. 이 도 15에 도시한 구성에 있어서 내부회로(102)에 대해서 전원패드(140a) 및 접지패드(144a)가 마련되고, 이들의 패드(140a) 및 (140a)와는 별도로 출력회로(104)에 대해서 전원패드(140b) 및 (144b)가 마련된다. 도 13에 도시한 구성과 마찬가지로, 내부회로(102)는 전원패드(140a)에서 전원선(142a)를 거쳐서 전원전압Vcc를 한쪽 동작전원전압으로서 받고 또한 접지패드(144a)에서 접지전압GND를 다른쪽 전원전압으로서 받는다. 출력회로(104)는 전원패드(140b)에서 전원전위(142b)를 거쳐서 전원전압Vcc를 한쪽 동작전원전압VCC1로서 받고, 접지패드(144b)에서 접지전위(146b)를 거쳐서 접지전압GND를 다른쪽 동작전원전압으로서 받는다.

출력회로(104)에 대해서 전원전압Vcc를 잡음흡수용 바이어스전압으로서 전달하는 바이어스전원선(142c)가 마련된다. 바이어스전원선(142c)에 대해서 예를 들면 도 13에 도시한 구성과 마찬가지로 로우패스필터가 마련된다. 이 로우패스필터는 바이어스전원선(142c)에 삽입되는 저항R 및 바이어스전원선(142c)와 내부회로(102)에 대한 접지선(146a)(또는 접지패드(144a)) 사이에 접속되는 캐패시터C3을 포함한다.

출력회로(104)가 동작하고 전원잡음이 전원선(142b)에 발생한 경우, 이 저항R 및 캐패시터C3에 의한 로우패스필터에 의해 전원잡음은 필터링처리되어 흡수되고, 바이어스전압VCC2는 소정의 전압레벨을 유지한다. 출력회로(104)의 동작시에 있어서 접지선(146b)에 전원잡음이 발생하고 접지선(146b)의 접지전압GND의 전위레벨이 상승해도, 이 경우 접지패드(144b)와 접지패드(144a)는 별도로 마련되어 있어 이 접지선(146b)상에 발생한 전원잡음이 로우패스필터를 구성하는 캐패시터C3을 거쳐서 바이어스전원선(142c)로 피드백되는 것을 방지할 수 있다. 그것에 의해, 출력회로(104)의 동작시에 있어서 전원선(142b) 및 접지선(146b)의 어느것에 있어서 전원잡음이 발생해도 이 로우패스필터(저항R 및 캐패시터C3)에 의해 전원잡음을 필터링 처리해서 흡수할 수 있어 바이어스전압VCC2를 안정하게 일정한 전압레벨로 유지할 수 있다.

또, 전원선(142b)와 접지선(146b)는 교류적으로 분리되어 있으므로, 이 출력회로(104)가 동작했을 때의 전원잡음이 전원선(142b)와 접지선(146b) 사이에서 전달되는 것을 방지할 수 있다.

이상과 같이, 본 발명의 실시예7에 의하면, 내부회로 및 출력회로 각각에 대해서 별도로 전원패드 및 접지패드를 마련하고, 또한 출력회로로 바이어스전압을 전달하는 바이어스전원선에 로우패스필터를 마련하고, 또한 이 로우패스필터의 캐패시터를 바이어스전원선과 내부회로용 접지선 사이에 접속했으므로, 출력회로 동작시에 있어서의 전원잡음이 접지선에 있어서 발생한 경우에 있어서도 이 전원잡음이 바이어스전압에 영향을 미치는 것을 방지할 수 있다.

또, 출력회로의 전원선과 접지선은 교류적으로 분리되어 있으므로, 실시예1과 마찬가지의 효과를 얻을 수 있다.

[실시예8]

도 16은 본 발명의 실시예8에 따른 반도체장치의 주요부의 구성을 도시한 도면이다. 이 도 16에 도시한 구성에 있어서 내부회로(102) 및 출력회로(104)에 대해서 공통으로 전원패드(140) 및 접지패드(144)가 마련된다. 내부회로(102)가 전원패드(140)에서 전원선(142a)를 거쳐서 전원전압Vcc를 받고 또한 접지패드(144)에서 접지선(146a)를 거쳐서 접지전압GND를 받는다. 출력회로(104)는 전원패드(140)에서 전원선(142b)를 거쳐서 전원전압Vcc를 동작전원전압VCC로서 받고 또한 접지패드(144)에서 접지선(146b)를 거쳐서 접지전압GND를 다른쪽 동작전원전압으로서 받는다. 이 전원선(142b)와는 별도로 출력회로(104)의 잡음흡수의 바이어스전압을 전달하는 바이어스전원선(142c)가 마련된다.

이 도 16에 도시한 구성에 있어서는 도 14에 도시한 구성과는 달리 바이어스전원선(142c)에 마련되는 로우패스필터를 구성하는 패캐시터C3은 접지패드(144)와는 별도로 마련된 패드(144c)와 바이어스전원선 사이에 접속된다. 바이어스전원선(142c)에는 저항R이 삽입된다. 로우패스필터를 구성하는 캐패시터C3을 다른쪽 동작전원전압인 접지전압GND를 공급하는 접지패드(144)와는 별도로 마련된 접지패드(144c)와 바이어스전원선(142c) 사이에 접속하는 것에 의해, 접지선(146b)에 있어서 출력회로(104)의 동작시에 전원잡음이 발생하여 접지전압GND의 전압레벨이 상승해도 이 캐패시터C3은 그의 전원잡음의 영향을 받지 않으므로, 이 접지선(146b)에 흐른 전원잡음이 출력회로(104)의 바이어스전압VCC2에 대해서 영향을 미치는 것을 방지할 수 있다. 출력회로(104)가 동작하고 전원선(142b)에 있어서 전원잡음이 발생한 경우에는 캐패시터C3 및 저항R에 의한 로우패스필터에 의해 이 전원잡음은 흡수되고, 마찬가지로 바이어스전압VCC2에 대한 전원잡음의 영향은 억제된다.

따라서, 본 발명의 실시예8에 의하면, 도 14에 도시한 실시예6에서 설명한 구성의 효과에 부가해서, 동작전원전압 공급용 패드와는 별도로 로우패스필터 전용의 패드를 마련하고, 이 전용의 패드와 바이어스전원선 사이에 로우패스필터를 구성하는 캐패시터를 접속하고 있으므로, 접지선상에 전원잡음이 발생한 경우에 있어서도 출력회로의 잡음흡수용 바이어스전압을 안정하게 일정전압레벨로 유지할 수 있고, 전원선 및 접지선의 어느것에 있어서 출력회로의 동작시에 전원잡음이 발생해도 안정하게 바이어스전압VCC2를 일정전압레벨로 유지할 수 있으며, 이에 따라서 출력회로동작시에 있어서 발생한 전원잡음이 내부회로에 대해서 영향을 미치는 것을 방지할 수 있다.

[실시예9]

도 17은 본 발명의 실시예9에 따른 반도체장치의 주요부의 구성을 도시한 도면이다. 도 17에 도시한 구성에 있어서는 내부회로(102)에 대한 전원패드(140a) 및 접지패드(144a)와는 별도로 출력회로(104)에 대한 전원패드(140b) 및 접지패드(144b)가 마련된다. 내부회로(102)는 이 전원패드(140a)에서 전원선(142a)를 거쳐서 전원전압Vcc를 한쪽 동작전원전압으로서 받고 또한 접지패드(144a)에서 접지선(146a)를 거쳐서 접지전압GND를 다른쪽 동작전원전압으로서 받는다. 전원선(142a)와 접지선(146a) 사이에 캐패시터C1이 접속된다.

출력회로(104)는 전원패드(140b)에서 전원전압Vcc를 전원선(142b)를 거쳐서 한쪽 동작전원전압VCC1로서 받고 또한 접지패드(144b)에서 접지선(146b)를 거쳐서 접지전압GND를 다른쪽 동작전원전압으로서 받는다.

출력회로(104)는 또 전원패드(140a)에 접속되는 바이어스전원선(142c)에서 로우패스필터를 거쳐서 전원전압Vcc를 잡음흡수용 바이어스전압VCC2로서 받는다. 로우패스필터는 바이어스전원선(142c)에 삽입되는 저항R 및 바이어스전원선(142c)와 접지선(146a) 사이에 접속되는 캐패시터C3을 포함한다.

바이어스전원선(142a)는 출력회로(104)의 동작전원전압을 공급하는 전원패드(140b) 및 접지패드(144b)에서 완전하게 분리된다. 따라서, 출력회로(104)가 동작해서 전원선(142b) 또는 접지선(146b)에 전원잡음이 발생해도 이 바이어스전원선(142c)는 그의 영향을 받지 않고 안정하게 일정전압레벨을 유지할 수 있다.

또, 바이어스전원선(142c)에 로우패스필터를 마련하는 것에 의해 전원패드(140a)에 인가되는 전압에 잡음이 발생한 경우에도 확실하게 이 로우패스필터에 의해 흡수할 수 있어 안정하게 일정한 전압레벨의 바이어스전압VCC2를 출력회로(104)로 공급할 수 있다.

이상과 같이, 본 발명의 실시예9에 의하면, 바이어스전원선이 내부회로에 대해서 마련된 전원공급패드에 결합되어 있으므로, 출력회로 동작시에 있어서의 전원잡음의 영향을 받지 않고 안정하게 일정한 레벨로 바이어스전압을 유지할 수 있고, 출력회로(104)의 동작에 의한 전압잡음이 내부회로에 영향을 미치는 것을 억제할 수 있다.

[실시예10]

도 18은 본 발명의 실시예10에 따른 반도체장치의 주요부의 구성을 도시한 도면이다. 이 도 18에 도시한 구성에 있어서는 도 17에 도시한 구성과는 달리 바이어스전원선(142c)을 위해서 전용으로 전원패드(140c) 및 접지패드(144c)가 마련된다. 로우패스필터를 구성하는 캐패시터C3이 이 전용의 전원패드(140c)와 접지패드(144c) 사이에 결합된다. 다른 구성은 도 17에 도시한 구성과 동일하며, 대응하는 부분에는 동일한 참조번호를 붙인다.

이 도 18에 도시한 구성의 경우, 바이어스전원선(142c)의 전원패드(140c) 및 접지패드(144c)는 내부회로(102)에 대한 전원패드(140a) 및 접지패드(144a)와 출력회로(104)에 대한 전원패드(140b) 및 접지패드(144b)와는 별도로 마련되어 있다. 따라서, 출력회로(104) 및 내부회로(102)의 동작시에 있어서 전원전압Vcc 또는 접지전압GND가 변화해도 이들의 영향을 받지 않고 안정하게 일정한 바이어스전압VCC2를 출력회로(104)로 공급할 수 있다. 또, 가령 이 전원패드(140c)로 전원잡음이 전달된 경우에 있어서도 저항R 및 캐패시터C3에 의한 로우패스필터에 의해 이 전원잡음은 필터링 처리되고 바이어스전압VCC2의 급격한 변화는 억제되어 바이어스전압VCC2를 안정하게 유지할 수 있다.

이상과 같이, 본 발명의 실시예10에 의하면, 츨력회로(104)의 잡음흡수를 위한 바이어스전압을 인가하기 위해 전용의 전원패드 및 접지패드를 마련하므로, 출력회로 동작시에 있어서의 전원잡음의 영향이 이 바이어스전압에 미치는 것을 억제할 수 있고, 이에 따라서 이 바이어스전압VCC2를 거쳐서 내부회로에 대해 잡음이 전달되는 것을 억제할 수 있다.

[실시예11]

도 19는 본 발명의 실시예11에 따른 반도체장치의 주요부의 구성을 도시한 도면이다. 도 19에 있어서 내부회로(102)는 전원패드(140a)에서 전원선(142a)를 거쳐서 전원전압Vcc를 한쪽 동작전원전압으로서 받고 또한 접지패드(144a)에서 접지선(146a)를 거쳐서 접지전압GND를 다른쪽 동작전원전압으로서 받는다. 전원선(142a)와 접지선(146a) 사이에 캐패시터C1이 접속된다.

출력회로(104)는 이 전원패드(140a)와는 별도로 마련된 전원패드(140b)에서 전원선(142b)를 거쳐서 전원전압Vcc를 한쪽 동작전원전압VCC1 및 잡음억제용 바이어스전압VCC2로서 받고 또한 접지패드(144a)와는 별도로 마련된 접지패드(144b)에서 접지전압GND를 접지선(146b)를 거쳐서 다른쪽 동작전원전압으로서 받는다. 전원선(142b)의 노드NB와 접지선(146b)의 노드NC 사이에 캐패시터C4가 접속된다. 또, 노드NB와 전원패드(140b) 사이에 저항R1이 삽입되고, 노드NC와 접지패드(144b) 사이에 저항R2가 접속된다. 저항R1 및 R2는 각각 수 KΩ의 저항값을 갖는다. 캐패시터C4는 수백pF의 용량값을 갖는다.

이 도 19에 도시한 구성의 경우, 캐패시터C4 및 저항R1이 전원선(142b)에서 전달되는 전원잡음에 대한 로우패스필터를 구성하고, 또 캐패시터C4와 저항R2가 접지선(146b)에서 전달되는 전원잡음에 대한 로우패스필터로서 작용한다.

출력회로(104)의 동작시에 있어서 전원선(142b)의 전위가 저하했을 때, 이 노드NB의 전위저하는 전원패드(140b)로는 전달되지 않는다. 이 노드NB의 전위저하가 캐패시터C4를 거쳐서 노드NC로 전달되는 경우, 패캐시터C4 및 저항R2에 의한 로우패스필터에 의해 이 전위저하는 필터링 처리되어 접지패드(144b)로는 전달되지 않는다.

출력회로(104)가 방전동작을 실행하고 접지선(146b)의 접지전압GND의 전위레벨이 상승한 경우, 노드NC의 전위상승은 캐패시터C4 및 저항R2에 의한 로우패스필터에 의해 필터링 처리되어 전원패드(144b)로는 전달되지 않는다. 또, 캐패시터C4에 의해 이 노드NC의 전위상승에 따라서 노드NB의 전위가 상승해도 저항R1 및 캐패시터C4에 의한 로우패스필터에 의해 전원패드(140b)로의 이 전원잡음의 전달이 억제된다.

따라서, 이 출력회로(104)가 동작했을 때 받는 전원잡음이 전원패드(140b) 및 접지패드(144b)로 전달되어 내부회로(102)에 대해서 영향을 미치는 것이 방지된다. 특히, 내부회로용 패드(140a) 및 (144a)를 출력회로(104)의 패드(140b) 및 (144b)와는 별도로 마련해 두는 것에 의해, 이 출력회로(104)의 동작시에 있어서의 전원잡음이 내부회로(102)의 전원공급패드로 전달되는 것을 방지할 수 있다.

이상과 같이, 본 발명의 실시예11에 의하면, 출력회로와 내부회로 각각에 대해서 별도로 전원공급패드를 마련하고 또한 출력회로에서 발생한 전원잡음을 흡수하도록 전원공급패드와 출력회로의 전원공급노드 사이에 로우패스필터를 마련했으므로, 출력회로 동작시에 있어서의 전원잡음이 내부회로의 전원공급선으로 전달되는 것을 방지할 수 있다.

[실시예12]

도 20은 본 발명의 실시예12에 따른 반도체장치의 주요부의 구성을 도시한 도면이다. 이 도 20에 도시한 구성은 도 19에 도시한 구성과 전원패드(140) 및 접지패드(144)가 내부회로(102) 및 출력회로(104)에 대해서 공통으로 마련되어 있는 것을 제외하고 동일하며, 대응하는 부분에는 동일한 참조번호를 붙인다. 이 도 20에 도시한 바와 같이, 전원패드(140) 및 접지패드(144)가 내부회로(102) 및 출력회로(104)에 대해서 공통으로 마련되어 있는 경우에 있어서 전원선(142b) 및 접지선(146b) 각각에 로우패스필터를 마련하는 것에 의해, 출력회로(104)의 동작시에 있어서 전원선(142b) 또는 접지선(146b)에 있어서 발생한 전원잡음은 이 로우패스필터에 의해 흡수되고, 패드(140) 및 (144)를 거쳐서 내부회로(102)의 전원선(142a) 또는 접지선(146a)로 전달되는 것을 억제할 수 있어 내부회로(102)를 안정하게 동작시킬 수 있다.

[실시예13]

도 21은 본 발명의 실시예13에 따른 반도체장치의 주요부의 구성을 개략적으로 도시한 도면이다. 도 21에 있어서 내부회로(102) 및 출력회로(104)에 대해서 기판영역에 바이어스전압VBB를 인가하는 VBB발생회로(200)이 공통으로 마련된다. 이 VBB발생회로(200)은 H레벨(전원전압Vcc레벨)과 L레벨(접지전압GND) 사이에서 변화하는 클럭신호를 발생하는 발진기(200a), 발진기(200a)가 출력하는 클럭신호에 따라서 차지펌프동작을 실행해서 노드ND의 전위를 변화시키는 차지펌프 캐패시터(200b), 노드ND의 전위의 H레벨을 임계값전압Vth레벨로 클램프하는 클램프용 n채널 MOS트랜지스터(200c), 노드ND상의 전위에 따라서 기판바이어스전달선(201a)를 거쳐서 내부회로(102)로 바이어스전압VBB를 전달하는 출력용 n채널 MOS트랜지스터(200d) 및 노드ND의 전위에 따라서 부의 바이어스전압VBB를 출력회로(104)로 바이어스전압전달선(201b)를 거쳐서 전달하는 출력용 n채널 MOS트랜지스터(200e)를 포함한다.

MOS트랜지스터(200c)는 이 게이트 및 한쪽 도통단자가 노드NB에 접속되고 또한 그의 다른쪽 도통단자가 접지노드에 접속된다. 출력용 MOS트랜지스터(200d)는 게이트 및 한쪽 도통노드가 바이어스전압전달선(201a)에 접속되고 다른쪽 도통노드가 노드ND에 접속된다. 출력용 MOS트랜지스터(200e)는 그의 게이트 및 한쪽 도통노드가 바이어스전압전달선(201b)에 접속되고 또한 그의 다른쪽 도통단자가 노드ND에 접속된다.

발진기(200a)가 출력하는 클럭신호가 H레벨일 때, 차지펌프 캐패시터(200b)에 의해 노드ND의 전위가 H레벨로 된다. 이 노드ND의 전위가 H레벨로 되면 MOS트랜지스터(200c)가 도통하고, 노드ND의 전위가 MOS트랜지스터(200c)의 임계값전압Vth의 전압레벨로 저하한다. 노드ND의 전위는 정의 전위레벨이고 MOS트랜지스터(200d) 및 (200e)는 역바이어스상태로 되어 오프상태로 된다.

발진기(200a)에서 출력되는 클럭신호가 L레벨로 되면 차지펌프 캐패시터(200b)에 의해 노드ND의 전위가 Vth-Vcc레벨로까지 저하한다. 이 노드ND의 전위저하에 응답해서 MOS트랜지스터(200d) 및 (200e)가 도통하고, 바이어스전압전달선(201a) 및 (201b)의 전위가 저하한다. 바이어스전압전달선(201a) 및 (201b) 각각의 전위와 노드ND의 전위의 차가 MOS트랜지스터(200d) 및 (200e)의 임계값전압Vth 이하로 되면, MOS트랜지스터(200d) 및 (200e)가 오프상태로 된다. 이 동작을 반복하는 것에 의해, 바이어스전압전달선(201a) 및 (201b)의 전위는 최종적으로 2·Vth-Vcc의 전위레벨로까지 저하한다.

이 도 21에 도시한 바와 같은 구성에 있어서는 출력회로(104)에 대한 바이어스전압VBB를 전달하는 바이어스전압전달선(201b)와 내부회로(102)에 대한 기판바이어스전압VBB를 전달하는 바이어스전압전달선(201a)와는 별도로 마련되어 있다. 따라서, 출력회로(104)가 동작하고 그의 바이어스전압VBB가 변화해도 내부회로(102)로는 이 출력회로(104)에 있어서의 바이어스전압VBB의 변화는 전달되지 않아 내부회로(102)의 바이어스전압VBB를 안정하게 유지할 수 있다.

이상과 같이, 본 발명의 실시예13에 의하면, 내부회로와 출력회로 각각에 대해서 별도로 바이어스전압전달선을 마련했으므로, 출력회로 동작시에 있어서는 출력회로의 기판바이어스전압이 변화해도 이 변화가 내부회로의 바이어스전압에 미치는 영향이 억제된다.

[실시예14]

도 22는 본 발명의 실시예14에 따른 반도체장치의 전체의 구성을 도시한 도면이다. 도 22에 있어서 VBB발생회로(200)으로부터의 기판바이어스전압VBB는 로우패스필터(210)을 거쳐서 출력회로(104)에 인가한다. 이 로우패스필터(210)은 출력회로(104) 근방에 마련된다. 내부회로(102)로는 VBB발생회로(200)으로부터의 기판바이어스전압VBB가 바이어스전압전달선(201)을 거쳐서 직접 로우패스필터(210)을 거치지 않고 인가된다.

로우패스필터(210)은 직렬로 접속되는 저항소자(210a), (210b) 및 저항(210a) , (210b)의 접속노드와 전원공급노드 사이에 접속되는 캐패시터(210c)를 포함한다. 이 캐패시터(210c)의 한쪽 전극에 공급되는 전원공급전압은 전원전압Vcc라도 좋고, 또 접지전압GND라도 좋다. 또, 이 바이어스전압전달선(201)은 1개의 배선이라도 좋고, 또 도 21에 도시한 바와 같이 출력회로(104) 및 내부회로(102) 각각에 대해서 별도로 마련되어도 좋다. 출력회로(104)가 동작하여 전원잡음이 발생한 경우, 기판영역의 P웰과 불순물영역(도 4b 및 도 4c의 불순물영역(119)와 P웰(113d)) 사이의 용량결합에 의해 기판전위가 변화한다. 그러나, 이 출력회로(104)에 있어서 기판전위가 변화하고 바이어스전압VBB가 변화해도, 로우패스필터(210)에 의해 필터링 처리되어 내부회로(102)로 이 바이어스전압의 변화가 전달되는 것이 방지된다. 또, VBB발생회로(200)으로부터의 기판바이어스전압을 로우패스필터(210)을 거쳐서 출력회로(104)로 공급하는 것에 의해, 이 출력회로(104)의 기판영역으로 안정하게 기판바이어스전압을 공급할 수 있다. 따라서, 이 출력회로(104)의 동작시에 발생하는 전원잡음은 안정하게 공급되는 기판바이어스전압VBB에 의해 흡수되어 출회로(104)에 있어서의 기판전위의 변동이 억제된다. 이것에 의해, 출력회로(104)의 기판영역의 전위변동은 반도체기판(120)(도 4b 및 도 4c 참조)을 거쳐서 내부회로(102)가 형성되는 기판영역으로 전달되는 것이 방지되고, 이 출력회로(104)의 동작시에 발생한 전원잡음이 내부회로(102)에 영향을 미치는 것이 방지된다. 또, 바이어스전압전달선(201)에 있어서 잡음이 발생해도 로우패스필터(210)에 의해 필터링 처리되므로, 이 잡음은 출력회로(104)로는 전달되지 않고 항상 안정하게 출력회로(104)의 기판바이어스전압VBB를 소정 전위레벨로 유지할 수 있다. 이것에 의해, 잡음에 의해 출력회로(104)의 기판영역으로 잡음이 전달되는 것이 방지되고, 이에 따라서 이 잡음에 의해 출력회로(104)의 전원공급전압이 변화하는 것이 억제된다.

또한, 출력회로(104) 근방에 기판바이어스전압VBB를 안정화하기 위한 로우패스필터(210)이 마련되어 있으면 이 도 22에 도시한 구성은 상술한 실시예1∼실시예13중의 어느것과 조합해서 사용되어도 좋다.

이상과 같이, 본 발명의 실시예14에 의하면, 출력회로(104) 근방에 로우패스필터를 마련했으므로, 출력회로(104)의 동작시에 있어서 기판영역에 잡음이 발생해도 이 잡음이 내부회로(102)의 기판영역으로 전달되는 것이 방지된다. 또, 이 로우패스필터를 마련하는 것에 의해 안정하게 출력회로의 기판영역으로 바이어스전압을 공급할 수 있고, 이에 따라서 출력회로 동작시에 있어서 전원잡음이 발생해도 기판영역의 전위를 안정하게 소정 전위레벨로 유지할 수 있고, 이 전원잡음이 기판영역을 거쳐서 내부회로로 전달되는 것이 방지된다.

[실시예15]

도 23은 본 발명의 실시예15에 따른 반도체장치의 전체의 구성을 개략적으로 도시한 도면이다. 도 23에 도시한 구성에 있어서는 출력회로(104)에 대해서 VBB발생회로(202a)가 마련되고, 또 내부회로(102)에 대해서 VBB발생회로(202b)가 마련된다. 이 도 23에 도시한 바와 같이 출력회로(104) 및 내부회로(102)에 대해서 각각 별도로 VBB발생회로(202a) 및 (202b)를 마련하는 것에 의해 출력회로(104)의 기판바이어스전압을 안정화시킬 수 있다. 출력회로(104)의 동작시에 있어서 전원잡음이 발생해도 이 출력회로(104)의 기판영역의 전위의 변화가 억제된다. 따라서, 이 반도체장치의 기판영역을 거쳐서 출력회로(104)에서 내부회로(102)로 잡음이 전달되는 것이 방지되고, 출력회로(104)의 동작시에 있어서의 전원잡음의 영향이 내부회로(102)에 미치게 되는 것을 방지할 수 있다. 또, 가령 출력회로(104)의 동작시에 있어서 그의 기판영역에 잡음이 발생해도 이 잡음은 출력회로(104)에 대해서 마련된 VBB발생회로(202a)에 의해 흡수된다. 따라서, 이 출력회로(104)에 있어서 가령 기판바이어스전압VBB에 잡음이 발생해도 이 잡음이 내부회로(102)의 기판영역으로 전달되는 것은 방지된다.

이상과 같이, 본 발명의 실시예15에 의하면, 내부회로 및 출력회로 각각에 별도로 VBB발생회로를 마련했으므로, 출력회로의 기판바이어스전압을 안정화시킬 수 있어 출력회로의 동작시에 있어서 발생하는 전원잡음의 영향이 내부회로로 미치는 것을 방지할 수 있다.

[실시예16]

도 24는 본 발명의 실시예16에 따른 반도체장치의 주요부의 구성을 개략적으로 도시한 도면이다. 도 24에 도시한 구성은 도 23에 도시한 구성과는 출력회로(104)와 VBB발생회로(202a) 사이에 로우패스필터(212)가 마련되어 있는 것을 제외하고 동일하다. 이 로우패스필터(212)는 VBB발생회로(202a)에서 발생되는 기판바이어스전압을 필터링 처리해서 출력회로(104)로 전달한다. 따라서, VBB발생회로(202a)에서 잡음이 발생되어도 이 로우패스필터(212)에 의해 필터링 처리되어 이 잡음이 출력회로(104)의 기판영역으로 전달되는 것이 방지된다. 이것에 의해, 출력회로(104)의 기판전위를 안정하게 유지할 수 있고, 출력회로(104)의 동작시에 있어서 전원잡음에 의한 기판전위의 변동을 흡수하여 이 전원잡음이 내부회로(102)에 반도체기판을 거쳐서 영향을 미치는 것을 방지할 수 있다. 또, 로우패스필터(212)에 의해 출력회로(104)의 기판영역의 기판바이어스전압이 (어느 잡음의 영향에 의해) 급격하게 변화하는 것이 방지되므로, 이 기판바이어스전압의 변동에 의해 반도체기판을 거쳐서 내부회로(102)로 잡음이 전달되는 것을 억제할 수 있다.

이상과 같이, 본 발명의 실시예16에 의하면, 출력회로 전용으로 마련된 VBB발생회로의 출력부에 로우패스필터를 마련했으므로, 출력회로의 기판바이어스전압을 안정화시킬 수 있고, 출력회로(104)의 동작시에 있어서의 전원잡음이 기판영역에서 흡수되어 이 전원잡음이 내부회로에 영향을 미치는 것을 방지할 수 있다.

도 21∼도 24에 도시한 구성에 있어서 본 발명이 내부버퍼에 적용되는 경우, VBB발생회로 대신에 내부고전압VPP(내부동작전원전압보다 높은 전압레벨)을 발생하는 회로가 사용되어도 좋다(내부버퍼가 CMOS구성을 갖고 그 기판영역에 고전압이 인가되는 경우).

도 25a, 25b는 출력회로의 변경예의 구성을 도시한 도면이다. 도 25a는 이 출력회로의 단면구조를 도시한 도면이고, 도 25b는 그의 전기적 등가회로를 도시한 도면이다.

도 25a에 있어서 출력회로는 P형 반도체기판(300)의 상부에 형성된 P웰 (302)내에 형성된다. 이 P웰(302) 표면에 또 N웰(303)이 형성된다. 이 N웰(303) 표면에 사이를 두고 P⁺불순물영역(305a) 및 (305b)가 형성되고, 이들 불순물영역(305a)과 (305b) 사이에 게이트절연막(도시하지 않음)을 거쳐서 게이트전극층(306)이 형성된다. N웰(303)은 N+불순물영역(304)를 거쳐서 바이어스전압VCC2를 받는다. P⁺불순물영역(305a)는 전원전압VCC1을 받는다.

P웰(302) 표면에 N+불순물영역(307a) 및 (307b)가 사이를 두고 형성된다. 이들 불순물영역(307a)와 (307b) 사이의 P웰(302)상에 게이트절연막(도시하지 않음)을 거쳐서 게이트전극층(308)이 형성된다. P웰(302)는 또 이 P웰(302)를 둘러싸도록 형성되는 P⁺불순물영역(309)를 거쳐서 기판바이어스전압VBB를 받는다. N+불순물영역(307a)는 접지전압GND를 받는다. P⁺불순물영역(305b) 및 N⁺불순물영역(307b)는 상호 접속된다.

이 도 25a에 도시한 출력회로는 도 25b에 도시한 바와 같이 p채널 MOS트랜지스터PQ와 n채널 MOS트랜지스터NQ로 구성되는 CMOS구성을 갖는다. 도 25b에 도시한 바와 같이 p채널 MOS트랜지스터PQ는 그의 소오스가 전원전압VCC1을 받고 그의 기판영역이 바이어스전압VCC2를 받는다. MOS트랜지스터NQ는 그의 소오스가 접지전압GND를 받고 기판영역이 기판바이어스전압VBB를 받는다.

이 도 25a 및 도 25b에 도시한 바와 같은 CMOS구성의 경우에 있어서도 상술한 실시예1∼실시예16의 구성을 이용할 수 있다. 이 때, 도 25a에 있어서 P웰(302)와 P형 반도체기판(300)의 경계영역에 도 4b 또는 도 4c에 도시한 바와 같이 잡음을 흡수하기 위한 N⁺영역(불순물영역 또는 웰영역)이 형성되고, 바이어스전압VCC2가 이 잡음흡수용 영역에 인가되는 구성이 이용되어도 좋다.

[반도체장치의 구체예]

도 26은 본 발명에 따른 반도체장치의 구체적 구성을 도시한 도면이다. 이 도 26에 도시한 반도체장치는 논리처리를 실행하는 논리LSI와 데이타를 저장하는 메모리LSI가 동일 칩상에 형성된 시스템LSI로 구성된다.

도 26에 있어서 반도체장치는 논리처리부와 메모리부를 포함한다. 이 논리처리부 및 메모리부에 공통으로 장치외부와 데이타 및 신호의 입출력을 실행하는 입출력버퍼회로(400)이 마련된다. 논리처리부는 입출력버퍼회로(400) 및 나중에 설명하는 메모리부에서 데이타 및 신호를 받고 소정의 처리를 실행하는 논리회로(402)를 포함한다. 메모리부는 행열형상으로 배열되는 다이나믹형 메모리셀을 갖는 메모리셀어레이(406), 이 메모리셀어레이(406)으로의 액세스를 제어하는 DRAM제어회로(404), DRAM제어회로(404)의 제어하에서 메모리셀어레이(406)의 행(워드선)을 선택상태로 구동하는 워드선 드라이버(408) 및 메모리셀어레이(406)에 있어서 선택된 행에 접속되는 메모리셀의 데이타를 검지하고 증폭하며 또한 래치하는 센스앰프(410)을 포함한다.

논리회로(402)는 단지 이 메모리셀어레이(406)에서 리드된 데이타 또는 라이트될 데이타에 대해서 소정의 논리처리를 실행하고, 또 DRAM제어회로(404)는 입출력버퍼회로(400)을 거쳐서 인가되는 제어신호 및 어드레스신호에 따라서 메모리셀 어레이(406)의 메모리셀 선택동작을 제어하는 구성이라도 좋다. 또, 이것 대신에 논리회로(402)가 입출력버퍼회로(400)을 거쳐서 인가되는 데이타 및 제어신호에 따라서 이 데이타에 소정의 처리를 실시하고 또한 제어신호에 따라서 메모리셀어레이(406)에 대한 라이트데이타를 생성하고, 또 제어신호에 따라서 DRAM제어회로(404)의 동작을 제어하도록 구성되어도 좋다. DRAM제어회로(404), 워드선 드라이버(408) 및 센스앰프(410)은 도 1에 도시한 어레이주변회로(102b)에 대응하며, DRAM제어회로(404)는 입출력버퍼회로(400) 또는 논리회로(402)에서 인가되는 데이타 및 제어신호와 어드레스신호에 따라서 메모리셀 선택동작을 실행한다.

센스앰프(410)은 메모리셀어레이(406)의 메모리셀 각 열(비트선쌍)에 대응해서 마련되는 센스앰프회로를 포함한다. 이 센스앰프회로는 대응열(비트선쌍)의 전위를 차동적으로 증폭하기 위한 교차결합된 MOS트랜지스터로 구성되는 래치형 센스앰프의 구성을 구비한다.

논리회로(402), DRAM제어회로(404) 및 워드선 드라이버(408)에 대해서 공통으로 전원패드(140d)가 마련되고, 또 논리회로(402) 및 DRAM제어회로(404)에 공통으로 접지패드(144d)가 마련된다. 논리회로(402)는 이 전원패드(140d)에서 주전원선(142d) 및 부전원선(142da)를 거쳐서 한쪽 동작전원전압Vcc를 받고, 접지패드(144d)에서 접지선(146fa)를 거쳐서 접지전압GND를 받는다.

DRAM제어회로(404)는 전원패드(140d)에서 주전원선(142d) 및 부전원선(142db)를 거쳐서 전원전압Vcc를 받고, 접지패드(144d)에서 접지선(146fb)를 거쳐서 접지전압GND를 받는다. 워드선 드라이버(408)은 전원패드(140d)에서 주전원선(142d) 및 부전원선(142dc)를 거쳐서 전원전압Vcc를 받고, 또 기판바이어스전압전달선(201c)를 거쳐서 부의 바이어스전압VBB를 받는다. 논리회로(402) 및 DRAM제어회로(404)를 외부로부터의 전원전압Vcc(2. 5V)를 한쪽 동작전원전압으로서 동작시키는 것에 의해, 이들 회로를 고속으로 동작시킨다.

또, DRAM제어회로(404)는 센스앰프(410)이 공유센스앰프구성을 갖고 비트선쌍 사이에 배치되는 경우, 비선택 비트선쌍을 분리하기 위한 비트선 분리신호를 발생한다. 이 비트선 분리신호의 H레벨은 메모리셀어레이(406)내의 H레벨보다 높아진다(분리트랜지스터의 임계값 전압손실을 없애기 위해). 이 때문에, DRAM제어회로(404)는 전원전압Vcc를 이용한다. 워드선 드라이버(408)은 메모리셀어레이(406)내의 선택워드선을 승압전압레벨로 구동한다(메모리셀 트랜지스터의 임계값전압의 영향을 없애기 위해). 메모리 셀 어레이(406)에서 H레벨(＝Vd)보다 높은 이 승압전압을 생성하기 위해 워드선 드라이버(408)로 전원전압Vcc가 인가된다. 워드선 드라이버(408)이 부의 바이어스전압VBB를 다른쪽 동작전원전압으로서 받는 것은 메모리셀어레이(406)에 있어서의 비선택 워드선의 용량결합에 의한 전위의 부상에 의해 비선택 메모리셀의 트랜지스터가 도통하여 기억전하가 유출하는 것을 방지하기 위함이다.

워드선 드라이브 회로의 구체적 구성의 예가 점선으로 표시한 원 AW으로 나타나 있는데, 여기서 워드선WL은 DRAM제어회로(404)에서 로우 어드레스 신호를 디코드하는 것에 의해 발생된 상보 워드선 지시 신호X, /X에 따라 n채널 구동용 MOST 트랜지스터에 의해 Vcc 레벨 또는 VBB 레벨로 구동된다.

센스앰프(410)에 대해서는 전원패드(140e) 및 접지패드(144e)가 마련된다. 강압회로(412)가 이 전원패드(140e)에 결합되는 전원선(142e)상의 전원전압Vcc를 강압해서 내부강압전압Vd(1. 8V)를 생성하고, 센스앰프전원선(143)을 거쳐서 센스앰프(410)으로 공급한다. 센스앰프전원선(143)과 전원선(142e) 사이에 제어신호ψ에 응답해서 도통하는 스위칭소자SW가 마련된다. 이 스위칭소자SW는 반도체장치로의 전원투입시에 도통상태로 되어 이 내부강압전압Vd를 고속으로 상승시킨다. 또, 이 스위칭소자SW는 센스앰프(410)의 동작전에 온상태로 되어 센스앰프전원선(143)상의 전원전압Vd의 전압레벨을 상승시키고, 센스앰프(410)의 동작시에 있어서의 전원전압Vd의 저하를 억제하여 고속으로 감지동작(센스동작)을 실행시킨다. 센스앰프(410)의 다른쪽 전원전압은 접지패드(144e)에서 접지선(146e)를 거쳐서 인가된다. 센스앰프(410)은 따라서 동작시에 각 대응열(비트선쌍)상의 전위를 접지전압GND 및 내부강압전압Vd의 전압레벨로 구동한다. 내부강압된 전압Vd를 센스앰프(410)의 한쪽 전원전압으로서 이용하는 것에 의해, 메모리셀 어레이(406)의 대기억용량화에 따라서 메모리셀이 미세화되어도 메모리셀 트랜지스터의 절연내압특성을 보증할 수 있다.

도 26a는 센스 앰프(410)에 관한 구성을 도시하고 있다. 도 26a에 있어서, 한쌍의 비트선BL, /BL(메모리 셀 MC의 열)에 대해 마련된 센스앰프 회로SA가 도시되어 있다. 센스앰프회로SA는 선(143),(146e)을 거쳐서 전원 전압Vd, GND를 각각 수신하고, 활성화시에 비트선BL, /BL상에 전위를 차동으로 증폭한다. 감지 동작의 완료시에 비트선 BL, /BL중 한쪽은 Vd 레벨로 구동되고 다른쪽은 GND레벨로 구동되며, 활성화 사이클동안에 비트선BL, /BL상의 전위는 센스앰프회로SA에 의해 유지된다. 센스 동작시에 전원전압Vd이 소비되고, 승압된 전압Vd의 레벨이 통상의 레벨(전압 강압회로에 의해 결정된다)로 저하한다.

파워 온 리세트 회로(power on reset circuit; POR CKT)는 외부에서 인가되는 전원 전압Vcc가 공급되는 것을 검출하여 원 숏트 펄스 신호(one shot pulse signal) POR를 발생한다.

원 숏트 펄스 발생기(ONE-SHOT)는 메모리 사이클을 한정하는 로우 어드레스 스트로브 신호 /RAS를 수신하고, 로우 어드레스 스트로브 신호 /RAS가 활성화된뒤 소정의 시간이 경과했을때 원 숏트 펄스를 발생한다. 파워 온 리세트 회로(POR CKT)와 원 숏트 펄스 발생기(ONE SHOT)의 출력은 논리적으로 OR되어 스위치 제어신호Φ를 발생한다.

센스앰프 활성화 회로(SENSE ACTIVATE)는 원 숏트 펄스 발생기(ONE SHOT)와 로우 어드레스 스트로브신호 /RAS의 출력신호를 수신하고, 원 숏트 펄스 발생기(ONE SHOT)로부터 원 숏트 펄스가 발생된 후 소정의 타이밍에서 센스 앰프 회로SA(센스 앰프(410))를 활성화시키는 센스 앰프 활성화 신호를 발생한다. 센스 앰프 활성화 신호는 로우 어드레스 스트로브 신호 /RAS가 활성상태인 동안 활성상태를 유지한다.

전원선(142d) 및 (142e) 각각에 대해서 디커플링용(decoupling) 캐패시터C5 및 C6이 마련된다.

입출력버퍼회로(400)에 대해서는 전용으로 전원패드(140f) 및 접지패드(144f)가 마련된다. 이 입출력버퍼회로(400)으로는 전원패드(140f)에서 전원선(142f)을 거쳐 전원전압Vcc가 공급되고, 또 접지패드(144f)에서 접지선(146f)를 거쳐서 접지전압GND가 공급된다. 전원선(142f)에 대해서는 디커플링용 캐패시터는 마련되어 있지 않다. 또, 이 입출력버퍼회로(400)은 전원패드(140f)로부터의 전원전압Vcc 및 접지패드(144f)로부터의 접지전압GND를 동작전원전압으로서 이용하고 있다. 상술한 실시예에 있어서 설명한 잡음흡수용 바이어스전압(VCC2)는 상술한 실시예중의 어느 하나의 구성이 이용되면 좋다.

입출력버퍼회로(400)은 상술한 실시예에 있어서 설명한 외부핀단자에 접속되는 최종단의 출력회로 및 외부입력단자에 결합되는 초단입력회로만을 특히 바람직하게는 포함한다. 데이타신호를 입출력하는 경우, 이 회로(400)은 데이타의 입출력을 제어하는 신호에 응답해서 동작하는 부분을 포함해도 좋다.

상술한 바와 같은 시스템LSI에 있어서도 입출력버퍼회로(400), 특히 출력회로용 전원패드 및 접지패드를 내부회로의 패드와는 별도로 마련하고 또한 내부회로용 전원선에 대해서 디커플링용 캐패시터를 마련하는 것에 의해, 이 입출력버퍼회로(특히 출력회로)의 동작시에 있어서의 전원잡음이 내부회로에 영향을 미치는 것을 방지할 수 있어 안정하게 동작하는 신뢰성이 높은 시스템LSI를 실현할 수 있다.

이상과 같이, 본 발명에 의하면, 출력회로와 내부버퍼 등의 버퍼회로 동작시에 있어서 발생하는 전원잡음이 다른 내부회로에 영향을 미치는 것을 방지할 수 있다.

금회 개시된 실시예는 모든 점에서 예시로서 제한적인 것은 아닌 것으로 고려되어져야 한다. 본 발명의 범위는 특허청구의 범위에 의해서 도시되고 특허청구의 범위와 균등한 의미 및 범위내에서의 모든 변경이 포함되는 것이 의도된다.

Claims

제1 전원전위를 전달하는 제1 전원공급선(142a; 142d, 142e),

제2 전원전위를 전달하는 제2 전원공급선(146a; 146fb, 146fa, 146e),

상기 제1 전원공급선상의 상기 제1 전원전위와 상기 제2 전원공급선상의 상기 제2 전원전위를 한쪽 및 다른쪽 동작전원전위로서 각각 동작시키고 인가된 신호를 처리해서 출력하는 내부회로(102; 110b, 110c; 402, 404, 408, 406, 410),

유의(有意,significant)의 용량값을 갖고, 상기 제1 전원공급선과 상기 제2 전원공급선 사이에 결합되는 캐패시터(C1; C5, C6),

상기 제1 전원공급선과는 별도로 마련되어 상기 제1 전원전위를 전달하는 제3 전원공급선(142b; 142f),

상기 제2 전원공급선과는 별도로 마련되고 또한 상기 제3 전원공급선과 실질적으로 교류적(alternating current manner)으로 비결합상태(non-coupled state)로 되어 상기 제2 전원전위를 전달하는 제4 전원공급선(146b; 146f) 및

상기 제3 전원공급선상의 상기 제1 전원전위와 상기 제4 전원공급선상의 상기 제2 전원전위를 한쪽 및 다른쪽 동작전원전위로서 각각 동작시키고 상기 내부회로의 출력신호를 버퍼처리해서 출력하는 버퍼회로를 포함하는 반도체장치.
제 1항에 있어서,

상기 제3 전원공급선(142b; 142f)과 상기 제4 전원공급선(146b; 146f) 사이에는 상기 유의의 용량값보다 작은 용량값을 갖는 기생용량(Cs)만이 상기 제3 전원공급선과 상기 제4 전원공급선을 서로 용량결합하는 수단으로서 존재하는 반도체장치.
제 1항에 있어서,

상기 제3 전원공급선(142b; 142f)과 상기 제4 전원공급선(146b; 146f) 사이에 결합되고 상기 유의의 용량값을 갖는 캐패시터의 수는 0개인 반도체장치.
제 1항에 있어서,

상기 캐패시터(C1; C4, C5)는, 상기 제2 전원공급선(146b)에 결합되는 제1 및 제2 도통노드와 상기 제1 전원공급선(142a)에 결합되는 게이트를 갖는 제1 절연게이트형 전계효과 트랜지스터(170a, 178a, 177a)를 구비하고,

상기 반도체 장치는,

상기 제4 전원공급선(146b)에 결합되는 제1 및 제2 도통노드와 상기 제4 전원공급선(142b)과 전기적으로 분리되는 게이트를 갖는 제2 절연게이트형 전계효과 트랜지스터(171b, 177b, 178b)를 더 포함하는 반도체장치.
제 1항에 있어서,

상기 제1 및 제3 전원공급선이 공통으로 결합되고 또한 외부에서 인가되는 제1 전원전위를 받는 제1 패드(140)와,

상기 제2 및 제4 전원공급선이 공통으로 결합되고 또한 외부로부터 인가되는 제2 전원전위를 받는 제2 패드(144)를 더 포함하는 반도체장치.
제 1항에 있어서,

상기 제1 전원공급선(142; 142d; 142e)이 결합되고 또한 외부로부터 인가되는 제1 전원전위를 받는 제1 패드(140a; 140d, 140c),

상기 제2 전원공급선이 결합되고 또한 외부로부터 인가되는 제2 전원전위를 받는 제2 패드(144a; 144d, 144e),

상기 제1 패드와는 별도로 마련되고 상기 제3 전원공급선(142b, 142f)이 결합되며 또한 외부로부터 인가되는 제1 전원전위를 받는 제3 패드(140b; 140f) 및

상기 제2 패드와는 별도로 마련되고 상기 제4 전원공급선이 결합되며 또한 외부로부터 인가되는 제2 전원전위를 받는 제4 패드(144b; 144f)를 더 포함하는 반도체장치.
제 6항에 있어서,

상기 버퍼회로(104)는 반도체 기판영역(118; 113d)상에 형성되고,

상기 반도체 장치는,

상기 제1 전원공급선(142a)이 결합되는 패드에 공통으로 결합되고, 상기 패드에서 상기 제1 전원전위를 받아서 이를 상기 반도체 기판영역으로 전달하는 바이어스전원선(142c)을 더 포함하는 반도체장치.
제 5항에 있어서,

상기 버퍼회로(104)는 반도체 기판영역(118; 113d)상에 형성되고, 또한

상기 캐패시터(C1)는 상기 패드에 결합되는 제1 부분(142aa)과 상기 내부회로(102)에 결합되는 제2 부분(142ab)으로 분할하는 노드(NA)에 결합되는 한쪽 전극을 갖고,

상기 반도체 장치는,

상기 제1 전원공급선의 상기 제2 부분과 상기 반도체 기판영역 사이에 결합되고, 상기 제2 부분상의 상기 제1 전원전위를 상기 반도체 기판영역으로 전달하는 바이어스전원선(142c)을 더 포함하는 반도체장치.
제 1항에 있어서,

상기 버퍼회로(104)는 반도체 기판영역(118; 113d)상에 형성되고,

상기 반도체 장치는,

로우패스필터(R, C3; R1, C4),

상기 제3 전원공급선(142b)과는 별도로 마련되고 상기 제1 전원전위를 상기 로우패스필터를 거쳐서 상기 반도체 기판영역으로 전달하는 바이어스 전원선(142c)을 더 포함하는 반도체장치.
제 9항에 있어서,

상기 로우패스필터(R, C3)는 상기 바이어스 전원선(142c)과 상기 제4 전원공급선(146b) 사이에 결합되는 캐패시터(C3; C4)를 포함하는 반도체장치.
제 9항에 있어서,

상기 바이어스전원선(142c)은 상기 제3 전원공급선(142b)이 결합되는 패드(140; 140b)에 공통으로 결합되고, 또한

상기 로우패스필터(R, C3)는 상기 바이어스전원선과 상기 제2 전원공급선(146i) 사이에 결합되는 캐패시터(C3)를 포함하는 반도체장치.
제 9항에 있어서,

상기 바이어스전원선(142c)은 상기 제1 전원공급선(142a)이 접속되는 패드(140a)에 전기적으로 접속되고,

상기 로우패스필터(C3, R)는 상기 바이어스전원선과 상기 제2 전원공급선(146a) 사이에 결합되는 캐패시터(C3)를 포함하는 반도체장치.
제 9항에 있어서,

상기 제3 전원공급선(146a) 및 상기 제4 전원공급선(146b) 각각이 결합되는 패드(140, 144; 140a, 140b, 144a, 144b)와는 별도로 마련되고 상기 제2 전원전위를 받는 바이어스패드(144c)를 더 포함하고,

상기 로우패스필터(R, C3)는 상기 바이어스전원선(142c)과 상기 바이어스패드 사이에 결합되는 캐패시터(C3)를 포함하는 반도체장치.
제 13항에 있어서,

상기 바이어스전원선(142c)은 상기 제3 전원공급선(142b)과는 별도로 마련되고 또한 상기 제3 전원공급선이 결합되는 패드(140)에 전기적으로 접속되는 반도체장치.
제 13항에 있어서,

상기 바이어스전원선(142c)은 상기 제1 및 제3 전원공급선(142a, 142b)이 결합되는 패드(140a, 140b)와는 별도로 마련되고 또한 상기 제1 전원전위를 받는 패드(140c)에 결합되는 반도체장치.
제 1항에 있어서,

상기 버퍼회로(104)는 반도체 기판영역(118; 113d)상에 형성되고,

상기 제3 전원공급선(142b)은 상기 반도체 기판영역에 대해서도 상기 제1 전원전위를 공급하는 반도체장치.
제 16항에 있어서,

상기 제3 전원공급선(142b) 및 상기 제4 전원공급선(146b)에 마련되는 로우패스필터(C4, R1, R2)를 더 포함하고,

상기 로우패스필터는

상기 제3 전원공급선에 삽입되는 제1 저항소자(R1),

상기 제3 전원공급선과 상기 제4 전원공급선 사이에 결합되는 캐패시터(C4) 및

상기 제4 전원공급선에 삽입되는 제2 저항소자(R2)를 포함하는 반도체장치.
반도체 기판영역에 형성되고 인가된 신호를 버퍼처리해서 출력하는 버퍼회로(104),

로우패스필터(210; 212) 및

상기 반도체 기판영역에 인가될 바이어스전위를 발생해서 상기 로우패스필터를 거쳐서 상기 반도체 기판영역으로 인가하는 기판바이어스 발생수단(200; 202a, 202b)을 포함하는 반도체장치.
제 18항에 있어서,

상기 반도체 기판영역과 분리해서 형성되는 제2 반도체 기판영역(130)에 형성되고 인가된 신호를 처리해서 이 처리결과를 나타내는 신호를 상기 버퍼회로로 전달하는 내부회로(102; 110b, 110d)를 더 포함하고,

상기 제2 반도체 기판영역은 상기 기판바이어스 발생수단(200; 202b)으로부터의 상기 로우패스필터에 의한 필터처리전의 바이어스전위를 받는 반도체장치.
제 18항에 있어서,

상기 반도체 기판영역(118; 113d; 302)과 분리해서 형성되는 제2 반도체 기판영역(130)에 형성되고 인가된 신호를 처리해서 이 처리결과를 나타내는 신호를 상기 버퍼회로에 인가하는 내부회로(102) 및

상기 기판바이어스 발생수단(202a)과는 별도로 마련되고 상기 바이어스전위와 동일한 전위레벨의 바이어스전위를 발생해서 상기 제2 반도체 기판영역에 인가하는 기판바이어스 발생수단(202b)을 더 포함하는 반도체장치.
제 1항에 있어서,

상기 버퍼회로(104)는 상기 반도체 기판영역(118)상에 형성되고 또한 상기 제1 전원전위와는 다른 바이어스전위가 공급되는 웰영역(117)내에 형성되며, 상기 반도체 기판영역에는 상기 제 1 전원전위가 공급되는 반도체장치.
제 1항에 있어서,

상기 버퍼회로(104)는 반도체 기판영역(113d)내에 형성되고 또한 상기 반도체 기판영역은 상기 제1 전원전위와는 다른 바이어스전위로 바이어스되며 또한 제 1 전원전위가 공급되는 영역(118)을 구비하는 반도체장치.
제 1항에 있어서,

행열형상으로 배열되는 여러개의 메모리셀(102a; 406)을 더 포함하고,

상기 내부회로(102; 404, 408, 410)는 상기 여러개의 메모리셀에서 어느 메모리셀을 선택하고 이 선택된 메모리셀의 기억데이타를 리드하는 회로(102b; 404)를 포함하고,

상기 버퍼회로(104; 400)는 상기 내부회로에 의해 리드된 데이타를 장치외부로 출력하는 출력버퍼회로(104; 400)를 구비하는 반도체장치.
제 21항에 있어서,

상기 바이어스전위를 발생하고 이 바이어스전위를 로우 패스 필터(210; 212)를 거쳐서 상기 웰영역(117)에 공급하는 수단(200; 202b)을 더 포함하는 반도체 장치.
제 22항에 있어서,

상기 바이어스전위를 발생하고 이 바이어스전위를 로우 패스 필터(210; 212)를 거쳐서 상기 반도체 기판 영역(113d)에 공급하는 수단(200; 202b)을 더 포함하는 반도체 장치.