JP2997241B1 - 低スイッチング雑音論理回路 - Google Patents
低スイッチング雑音論理回路Info
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- H03K19/00361—Modifications for eliminating interference or parasitic voltages or currents in field effect transistor circuits
Abstract
クロストークを低減すること。 【解決手段】 デジタル回路を構成するCMOS論理回
路の電源側、グランド側端子の少なくとも一方に、静電
容量を付加し、静電容量が付加された端子と静電容量と
の間に抵抗要素を接続し、論理素子のオン、オフ時の充
放電を緩慢化することでピーク電流による雑音を低減す
るものである。
Description
ャネル、nチャネルのMOSトランジスタを形成して論
理回路を構成したCMOS論理回路に関し、さらに、C
MOS論理回路とアナログ回路とを同一基板上に構成し
たアナログ・デジタル混載LSIに関する。
みで構成されるが、画像や音声などのマルチメディア情
報処理システムやヒューマンインタフェースシステムで
は、デジタル信号のみならずアナログ信号も扱う必要が
ある。このために、アナログ回路とデジタル回路の両者
を用いたシステムを作ることが要求されている。
路の動作は入力信号により回路内のトランジスタなどの
素子が導通あるいは非導通になることによって、出力信
号を発生するものである。この際、回路に寄生する静電
容量を充電・放電するために過渡的な電流が電源から流
入し、グランドに放出される。この過渡的な電流が電源
線の抵抗やインピーダンスを流れることによって、スイ
ッチング雑音が発生する。このスイッチング雑音は、デ
ジタル回路において多く発生し、図1に図式的に示すア
ナログ・デジタル混載LSIでは、配線や集積回路基板
を通してアナログ回路に漏れる。この雑音によってアナ
ログ回路の信号対雑音比(S/N比)やダイナミックレ
ンジが制限され、高精度なアナログ回路を実現できない
という問題があった。
ようなインバータを用いて説明する。ここで、通常のC
MOSゲートの動作は、インバータで代表しても一般性
を失わない。実際のLSIでは、電源線やグランド線に
通常50mΩ/μm2程度のシート抵抗を持つ。例え
ば、幅10μmで長さ1mmの配線では5Ωとなる。こ
こでは、配線抵抗としてRpsとRGをそれぞれ電源線
とグランド線に接続している。また、すべてのゲートの
出力には配線容量と次段の入力ゲート容量が負荷容量C
Lとして接続している。図2は、これをモデル化した回
路図である。この回路にパルスが入力されると、CLに
対して充放電電流が流れる。ここで、図中のQ点に注目
すると放電電流が流れる際、Q点ではグランド配線抵抗
RGによる電圧上昇が起こる。このため、図3に示すよ
うに、グランドの電位はスパイク状に上昇する。P点も
同様に、充電電流により電源の電位はスパイク状に降下
する。これがCMOS論理回路の支配的なスイッチング
雑音となる。通常のn−well構造のCMOS−LS
Iの場合、特にQ点はNMOSのソースであり基板に接
続するためスイッチング雑音はp基板に注入される。通
常の集積回路では、基板はデジタル部とアナログ部で共
通であり電気的に接続されてしまうので、スイッチング
雑音のアナログ回路への漏れの大きな原因となる。さら
に、電源線やグランド線がアナログ回路と共通になって
いれば、そのアルミ配線もスイッチング雑音のアナログ
回路への漏れの原因となる。
一手法として、基板コンタクト用の配線を用いる方法
が、従来より知られている。その回路図を図4に示す。
この回路には2系統の電源とグランドの配線があり、1
つは回路駆動用、もう1つは基板への接続用である。通
常のCMOS論理回路とは違い、この回路ではQ点が基
板と接続されていないため、Q点の雑音は基板に注入さ
れない。この回路では、以下に示す機構により基板雑音
が発生する。図4の破線で示すようにMOSトランジス
タには、ゲート−基板間容量Cgbやドレイン−基板間
容量Cdbのような寄生容量が存在する。そこで、図中
のI−X−GND2あるいはO−X−GND2の経路に
着目すると、RCの微分回路が形成されており、I点
(入力)あるいはO点(出力)の電位が入出力パルスに
より大きく振れることでX点(p基板)にはその微分波
形が現れ、それが基板雑音となる。通常は、その雑音が
寄生インダクタンスにより増幅され、発振する(図16
(b))。
て、CSL(Current Steering Logic)回路が知られて
いるが、これは現在のCMOS論理回路をそのまま用い
るのではなく、論理回路をCSL型に設計しなければな
らない問題があり、本発明の意図するものとは直接関係
はしない。(例えば、David J. Allstot et al., "Anal
og Logic Techniques Steering Around the Noise", IE
EE Circuits & Devices, Vol.9, No.9, September 19
93 pp.18-21 参照)。
イッチング雑音を低減し、よってアナログ・デジタル混
載LSIにおけるクロストーク雑音を低減し、アナログ
回路の性能を大幅に向上させることを基本的な目的とし
ている。このため、本発明においては、通常のCMOS
論理回路の電源側、グランド側の少なくとも一方に容量
素子を付加し、スイッチング動作時の過渡的な電流をこ
の付加容量素子から流入し、あるいは付加容量素子に放
出されるようにして、過渡的な電流は論理回路の外部に
現れないようにする。付加容量素子の電荷供給あるいは
放電は、抵抗成分を持つMOSトランジスタや抵抗を外
部電源あるいはグランドの間に接続してゆっくりと行う
ようにする。これによって外部電源やグランドに流れる
過渡的な電流のピーク値を減らすことができるので、電
源線の抵抗やインピーダンスに発生するスイッチング雑
音のピーク値を抑圧することができる。
容量素子の電圧が外部電源電圧回路に戻らないように、
グランド側の容量素子の電圧がグランド電位に戻らない
ように設計すれば、論理振幅を低下できるので、消費電
力を小さくすることができる。より具体的には、通常の
CMOS論理回路の電源端子と外部からの電源との間に
ゲートをドレインに接続したpチャネルMOSトランジ
スタ、あるいは通常のCMOS論理回路のグランド端子
と外部からのグランドとの間にゲートをドレインに接続
したnチャネルMOSトランジスタの、少なくとも一方
あるいは両方を挿入し、挿入したトランジスタのドレイ
ン端子にそれぞれ付加容量素子を接続する。スイッチン
グ動作時の過渡的な電流をこの付加容量素子から流入
し、あるいは付加容量素子から放出されるようにして、
過渡的な電流は論理回路の外部に現れないようにするこ
とである。さらに付加静電容量への電荷供給あるいは放
電時の電流は好ましくは挿入したMOSトランジスタに
よって行う。これによってスイッチング時の過渡的な電
流のピーク値が減るので、電源線の抵抗やインピーダン
スに発生するスイッチング雑音を抑圧できる。さらに論
理振幅は挿入したMOSトランジスタの閾値電圧の分だ
け低下するので、消費電力も小さくすることができる。
明の実施の形態を具体的に説明する。
音の評価法について述べる。雑音の評価法は基本的に下
記に示すように2つの方法がある。 1.雑音電圧のピーク値の評価 2.雑音電力の評価 ただし、雑音電力は雑音電圧の自乗の時間積分値に比例
する量とする。しかし、一般にどちらの評価法が適切で
あるとはいえない。例えば、雑音の影響を受けるアナロ
グ回路が、コンパレータやサンプリング回路の場合は雑
音のピーク値が効いてくるのに対し、アンプなど一般的
なアナログ回路の場合は雑音電力が効いてくる。従っ
て、ここでは2つの方法により雑音を評価する。
OS論理回路SCL〉本発明に係る低速充電論理SCL
(Slowly Charging Logic)型インバータの回路図を図
5に示す。図5に示すように、電源VddとグランドG
ND1の間にインバータ回路を構成するように接続され
たpチャネル、nチャネルのMOSトランジスタm2,
m3に対し、pチャネルMOSトランジスタm1を電源
Vdd側に、nチャネルMOSトランジスタm4をグラ
ンドGND1側にそれぞれ挿入する。挿入したpチャネ
ルMOSトランジスタm1は電荷充電用で、そのドレイ
ンにはグランドGND2との間にコンデンサC1を接続
する。また、グランドGND1側に挿入したnチャネル
MOSトランジスタm4は,電荷放電用のトランジスタ
でそのドレインにはグランドGND2との間にコンデン
サC2を接続する。なお、図5において、電源側の配線
抵抗はRpsで、グランド側の配線抵抗はRGで、ま
た、出力端子OT側に形成される負荷容量をCLで表し
ている。
下の説明から明らかなように、負荷容量に対して十分大
きいものを選定する。上記の回路において、Hiレベル
を出力する場合は、正電荷を電源Vddからではなく、
付加コンデンサC1から負荷容量CLに供給し、C1が
失った電荷を大きな時定数で電源から低速で充電する。
また、Lowレベルを出力する場合は、負荷容量CLに
蓄えられた電荷を一旦コンデンサC2に移し、C2に蓄
積された電荷を大きな時定数でグランドGND1に低速
で放電する。この原理により、図6に示すように、電源
線およびグランド線に流れる過渡電流を小さくし、スイ
ッチング雑音を低減することができる。
作を図7を用いて説明する。図7の(a)にからで
示すように、回路は4つの動作モードを有する。図7の
(b)に出力波形を示すように、動作モードは、トラ
ンジスタm2が入力信号によりONされた時のモードで
C1の電荷がCLに移動して、出力の電位が上昇しC点
と同電位になる過程である。その電位VHは、簡単な計
算により
ddから充電する過程であり出力電位はVHからVdd
までゆっくり上昇する。モードは、トランジスタm2
がオフし、トランジスタm3がオンした時のモードでC
Lの電荷がC2に移動して、出力の電位が降下しF点と
同電位になる過程である。その電位VLは
ンドへ放電する過程であり出力はVLから0Vまでゆっ
くり降下する。このように、電源からあるいはグランド
へ流れる過渡電流を小さくすることでインピーダンスに
よる雑音の発生を抑圧することができる。
価するために、モードにおける立ち上がり時の時定数
を求める。電源からの充電電流を無視すれば、この動作
モードにおける等価回路は図8のようになる。ただし、
R2はトランジスタm2のオン抵抗である。これより次
の方程式を得る。
時定数は、通常のCMOS論理回路の充放電の時定数の
C1/(C1+CL)倍あるいはC2/(C2+CL)
倍になっており、C1,C2をCLに対し十分大きくと
ることで動作速度を通常のCMOS論理回路とほぼ等し
くすることが可能である。
めるため、電源から供給されるエネルギを計算する。電
源からエネルギが供給されるのはモードのみであるか
ら、この動作モードについて考察する。ここで、計算の
簡略化のため次のような近似をすることができる。C1
とCLを電源から充電する際、図7のC点に注目すると
出力はC点の電位に追従している。従って、トランジス
タm2には電位差がかからない状態でC1が断熱的に充
電されるため、トランジスタm2におけるエネルギ消費
を無視することができる。
ける等価回路は図9のようになる。ただし、R1はトラ
ンジスタm1の等価抵抗値である。これより次の方程式
を得る。
消費エネルギと全く等しくなる。
けば、コンデンサC1,C2と電荷充放電用トランジス
タを、幾つかのゲートに対して共有させることで低電力
化を図ることが可能である。その例を図10に示す。こ
れは、インバータ10段に2つのコンデンサと電荷充放
電用トランジスタを共有させたものである。ただし、各
インバータの出力には負荷容量としてCL=1pFを接
続している。この回路を1MHz動作させた時の各素子
の消費電力を回路シミュレーションにより計算し、表1
にまとめた。ここで、比較の対象として同じサイズの通
常のCMOS論理回路で構成した場合の消費電力も示し
た。SCLの場合、後段になるほど消費電力が小さくな
る。この理由は次のように説明できる。図11はX1の
出力とX9の出力を比較したものである。X9の出力の
丸で囲った部分に注目すると、前段までの動作によりC
2に電荷が蓄積され電位が上昇している。この過程にお
いてX9の出力はf点の電位に追従しているため断熱充
電論理によりX9のnMOSではジュール熱が発生しな
い。これは、立ち下がり時にもいえることである。従っ
て、SCLのX9の消費エネルギは図中のVsを用い
て、
ネルギが小さくなる。また、C1,C2が小さい程その
効果は顕著になる。
能評価〉SCLの性能を評価するために、図12−
(a)のようなファンアウト3の2入力NANDを用い
てコンデンサC1,C2を変化させた時のSCLの諸特
性を図13にまとめた。ただし、より現実的な雑音評価
のため電源線とグランド線に配線抵抗に加え寄生インダ
クタンスを挿入し、幅0.6μm、長さ300μmの配
線があるものとしてp基板とn−well(図中のb点
とa点)に対し15fFずつ配線容量を接続している。
また、動作条件は100MHz動作とし、出力を図12
−(b)のようにVLあるいはVdd−VHの10%ま
で降下あるいは上昇させた。雑音電力は、C1,C2に
よらずほぼ一定である。つまり、容量によらずほぼ同じ
雑音低減効果を得ることができる。また、C1,C2を
CLに対して大きくとることで通常のCMOS論理回路
の動作特性とほぼ等しくすることが可能である。さら
に、PD積には最小値が存在し通常のCMOS論理回路
よりもPD積を小さくできる領域がある。通常のCMO
S論理回路とSCLの基板雑音の波形をそれぞれ図16
−(a)と図16−(c)に示す。通常のCMOS論理
回路に比べ、雑音のピーク値を約1/3に、雑音電力を
1/30以下に低減できた。
回路と比較して、SCLの回路面積の増分はコンデンサ
が支配的である。しかし、コンデンサC1,C2をCL
に対して小さくすると図13で示したように遅延時間が
大きくなる。そこで、下記に示す2つの手法により回路
面積の増加を抑えることができる。 1.コンデンサと電荷充放電用トランジスタを可能な限
り複数の論理回路で共有する。 2.レイアウト設計において、コンデンサを電源線やグ
ランド線の下に埋め込む。 これらの手法により図12の回路でC1=C2=0.2
pFとした場合、SCLの回路面積は通常のCMOS論
理回路の130%以内にすることが可能である。回路に
通常のCMOS論理回路と同程度の動作速度が求められ
る場合、図12の回路の例では数pFの容量を必要とす
る。しかし、この規模のゲートに対し数pFの容量をチ
ップ内に内蔵させることは面積上極めて不利である。こ
の対策として、コンデンサを外付けにすることも可能で
ある。
論理回路SCDL SCLにおいてC1,C2に対する充放電の時定数を大
きく設計することにより、出力をHiレベルをVHから
Vddまで上昇する前に立ち下がらせ、Lowレベルを
VLから0Vまで降下する前に立ち上がらせることによ
り論理振幅を低減し、低電力化とさらなる低雑音化を図
ることが可能である。しかし、このように設計すること
は、遷移頻度が一定の回路では可能であるが、一般的に
は適用できるとは限らない。そこで、電荷充放電用トラ
ンジスタを図14のようにダイオード接続にすることに
より電圧の閾値落ちを利用して論理振幅を低減したのが
SCDL(Slowly Charging with Diode Logic)であ
る。
に、本実施の形態2では、電荷充放電用トランジスタm
pおよび電荷放電用トランジスタmnを各々ダイオード
接続した点が、実施の形態1と相違する。本実施の形態
に係るSCDLの回路では、上記したように、電圧の閾
値落ちを利用して論理振幅を低減することができるう
え、c点及びf点の電位の変化に対しトランジスタm
p、mnの等価抵抗値が可変となるため入力周波数に対
する設計が容易になる。また、この回路の消費エネルギ
を与える式は同様の計算により
S、NMOSの閾値電圧である。図12と同様にファン
アウト3の2入力NANDを用いてSCDLの基板雑音
をシミュレーションした。その結果を図16−(d)に
示す。通常のCMOS論理回路に比べ、雑音のピーク値
を約1/5に、雑音電力を1/80に低減できた。
較〉ここで、図12の回路を用いて通常のCMOS論理
回路、基板コンタクト用配線を用いたCMOS論理回
路、SCL、SCDLの4つの論理回路を回路シミュレ
ーションにより評価し、各々の性能を表2にまとめた。
SCL、SCDLは雑音発生量を大幅に低減できる。特
に、SCDLでは動作速度とのトレードオフにより、雑
音発生量と消費電力をさらに低減することが可能であ
る。
電源側、グランド側の両方にコンデンサと充放電用トラ
ンジスタ(ダイオード)を配置したが、以下に述べるよ
うに、いずれか一方にコンデンサと充電用または放電用
トランジスタ(ダイオード)を設けることによってもス
イッチング雑音の低減効果を得ることができる。
トランジスタをp基板n−well構造の場合、グラン
ド側の一方だけに接続しても雑音を抑圧することができ
る。P基板Nwell構造の場合の等価回路モデルは、
基板内の抵抗成分を無視すれば図17のように表され、
P1点から注入された雑音はp基板を介して伝搬され
る。従って、この場合図18のようにグランド側だけに
付加容量素子とMOSトランジスタを接続することで基
板雑音を抑圧することができる。しかし、図17におい
て電源側すなわちN1点で発生する雑音がPN接合容量
Cpnのカップリングによってp基板に漏れるため、両
側に付加容量素子とMOSトランジスタを接続した場合
に比べ、基板雑音低減効果は低下する。このことを回路
シミュレーションによりファンアウト3の2入力NAN
Dを用いて示す。ただし、PN接合容量として1pFを
接続した。図19−(a)に両側に、図19−(b)に
グランド側だけに付加容量素子とMOSトランジスタを
接続した場合の基板雑音波形を示す。グランド側のみに
接続した場合でも、通常のCMOS論理回路に比べ、雑
音のピーク値を約5/6に雑音電力を約7/90に低減
することができる。
トランジスタをn基板p−well構造の場合、電源側
の一方だけに接続しても雑音を抑圧することができる。
N基板Pwell構造の場合の等価回路モデルは、基板
内の抵抗成分を無視すれば図20のように表され、N4
点から注入された雑音はN基板を介して伝搬される。従
って、この場合図21のように電源側だけに付加容量素
子とMOSトランジスタを接続することで基板雑音を抑
圧することができる。しかし、図4において、グランド
側すなわちP4点で発生する雑音がPN接合容量Cpn
のカップリングによってN基板に漏れるため、両側に付
加容量素子とMOSトランジスタを接続した場合に比
べ、基板雑音低減効果は低下する。このことを回路シミ
ュレーションによりファンアウト3の2入力NANDを
用いて示す。ただし、PN接合容量として1pFを接続
した。図22−(a)に両側に、図22−(b)にグラ
ンド側だけに付加容量素子とMOSトランジスタを接続
した場合の基板雑音波形を示す。電源側のみに接続した
場合でも通常のCMOS論理回路に比べ、雑音のピーク
値は低減できないが、雑音電力は約1/5に低減するこ
とができる。
Sトランジスタをp基板n−well構造の場合、グラ
ンド側の一方だけに接続しても雑音を抑圧することがで
きる。p基板n−well構造の場合の等価回路モデル
は、基板内の抵抗成分を無視すれば図23のように表さ
れ、P7点から注入された雑音はp基板を介して伝搬さ
れる。従って、この場合図24のようにグランド側だけ
に付加容量素子とMOSトランジスタを接続することで
基板雑音を抑圧することができる。しかし、図23にお
いて電源側すなわちN7点で発生する雑音がPN接合容
量のCpnのカップリングによってp基板に漏れるた
め、両側に付加容量素子とMOSトランジスタを接続し
た場合に比べ、基板雑音低減効果は低下する。このこと
を回路シミュレーションによりファンアウト3の2入力
NANDを用いて示す。ただし、PN接合容量として1
pFを接続した。図25−(a)に両側に、図25−
(b)にグランド側だけに付加容量素子とMOSトラン
ジスタを接続した場合の基板雑音波形を示す。グランド
側のみに接続した場合でも、通常のCMOS論理回路に
比べ、ピーク値で約3/5に雑音電力で約1/8に低減
することができる。
Sトランジスタをn基板p−well構造の場合、電源
側の一方だけに接続しても雑音を抑圧することができ
る。n基板p−well構造の場合の等価回路モデル
は、基板内の抵抗成分を無視すれば図26のように表さ
れ、N10点から注入された雑音はN基板を介して伝搬
される。従って、この場合、図27のように電源側だけ
に付加容量素子とMOSトランジスタを接続することで
基板雑音を抑圧することができる。しかし、図26にお
いてグランド側すなわちP10点で発生する雑音がPN
接合容量CpnのカップリングによってN基板に漏れる
ため、両側に付加容量素子とMOSトランジスタを接続
した場合に比べ、基板雑音低減効果は低下する。このこ
とを回路シミュレーションによりファンアウト3の2入
力NANDを用いて示す。ただし、PN接合容量として
1pFを接続した。図28−(a)に両側に、図28−
(b)に電源側だけに付加容量素子とMOSトランジス
タを接続した場合の基板雑音波形を示す。電源側のみに
接続した場合でも、通常のCMOS論理回路に比べ、雑
音のピーク値で約3/10に雑音電力で約3/20に低
減することができる。
経路図。
回路図。
果を示すグラフ。
モードを示す;(b)各動作モードにおける出力波形等
の波形を示す。
回路図。
段の出力波形図。
2入力NANDの回路図、(b)その動作条件を示す出
力波形図。
雑音電力、(b)は消費電力、(c)は遅延時間、
(d)はPD積の容量依存性を示す。
図。
各種論理回路の雑音発生量を比較する図で、(a)は従
来のCMOS論理回路、(b)は基板コンタクト用配線
を用いたCMOS論理回路、(c)はSCL回路、
(d)はSCDL回路の雑音発生を示す図。
モデルを示す図。
SCLの回路図。
側SCL(実施の形態1)の雑音発生を示すグラフ、
(b)はグランド側のみSCL(実施の形態3)の雑音
発生を示すグラフ。
モデルを示す図。
CLの回路図。
側SCL(実施の形態1)の雑音発生を示すグラフ、
(b)は電源側のみSCL(実施の形態3その2)の雑
音発生を示すグラフ。
モデルを示す図。
CLの回路図。
SCDL(実施の形態2)の雑音発生を示すグラフ、
(b)はグランド側のみSCDL(実施の形態3その
3)の雑音発生を示すグラフ。
基板p−well構造の基板内等価回路モデルを示す
図。
CDLの回路図。
側(SCDL)(実施の形態2)の雑音発生を示すグラ
フ、(b)は電源側のみSCDL(実施の形態3その
4)の雑音発生を示すグラフ。
Claims (12)
- 【請求項1】 CMOS論理回路において、CMOS論
理回路の電源側、グランド側の少なくとも一方に容量素
子を付加し、該容量素子が付加された側の端子と容量素
子との間に抵抗要素を接続し、容量素子と抵抗要素で形
成される時定数を、CMOS論理回路の負荷容量とトラ
ンジスタのオン抵抗等で形成される時定数より約10倍
かそれ以上に大きく設定したことを特徴とする低スイッ
チング雑音論理回路。 - 【請求項2】 容量素子と抵抗要素を電源側とグランド
側の各々に対して設けたことを特徴とする、請求項1記
載の低スイッチング雑音論理回路。 - 【請求項3】 付加する容量素子は、CMOS論理回路
の負荷容量より大きい容量を有する、請求項1記載の低
スイッチング雑音論理回路。 - 【請求項4】 上記抵抗要素は、ゲートをドレインに接
続したMOSトランジスタであることを特徴とする、請
求項1,2,3のいずれか1に記載の低スイッチング雑
音論理回路。 - 【請求項5】 上記抵抗要素は、トランジスタそのもの
が有する抵抗成分である、請求項1,2,3のいずれか
1に記載の低スイッチング雑音論理回路。 - 【請求項6】 上記抵抗要素は、抵抗器そのものであ
る、請求項1,2,3のいずれか1に記載の低スイッチ
ング雑音論理回路。 - 【請求項7】 CMOS論理回路とアナログ回路とが同
一基板上に形成されたアナログ・デジタル混載LSIに
おいて、 デジタル回路部のCMOS論理回路の電源側、グランド
側の少なくとも一方に容量素子を付加し、該容量素子が
付加された側の端子と容量素子との間に抵抗要素を接続
し、 容量素子と抵抗要素で形成される時定数を、CMOS論
理回路の負荷容量とトランジスタのオン抵抗等で形成さ
れる時定数より約10倍かそれ以上に大きく設定したこ
とを特徴とするアナログ・デジタル混載LSI。 - 【請求項8】 容量素子と抵抗要素を電源側とグランド
側の各々に対して設けたことを特徴とする、請求項7記
載のアナログ・デジタル混載LSI。 - 【請求項9】 付加する容量素子は、CMOS論理回路
の負荷容量より大きい容量を有する、請求項7記載のア
ナログ・デジタル混載LSI。 - 【請求項10】 上記抵抗要素は、ゲートをドレインに
接続したMOSトランジスタであることを特徴とする、
請求項7,8,9のいずれか1に記載のアナログ・デジ
タル混載LSI。 - 【請求項11】 上記抵抗要素は、トランジスタそのも
のが有する抵抗成分である、請求項7,8,9のいずれ
か1に記載のアナログ・デジタル混載LSI。 - 【請求項12】 上記抵抗要素は、抵抗器そのものであ
る、請求項7,8,9のいずれか1に記載のアナログ・
デジタル混載LSI。
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