KR20000011714A

KR20000011714A - 저스위칭잡음논리회로

Info

Publication number: KR20000011714A
Application number: KR1019990028450A
Authority: KR
Inventors: 이와타아츠시; 나가타마코토; 히지카타가츠마사
Original assignee: 사사키 하지메; 가부시키가이샤 한도타이 리코가쿠 겐큐 센타
Priority date: 1998-07-17
Filing date: 1999-07-14
Publication date: 2000-02-25
Also published as: JP2997241B1; JP2000036561A; EP0973260A1; TW429594B; US6144217A

Abstract

본 발명은 아날로그·디지털 혼재 LSI 등에 있어서, 크로스토크를 저감하는 것이다.

디지털 회로를 구성하는 CMOS 논리 회로의 전원측, 그라운드측 단자 중 적어도 한쪽에, 정전 용량을 부가하여, 정전 용량이 부가된 단자와 정전 용량과의 사이에 저항 요소를 접속하고, 논리 소자의 온, 오프시의 충방전을 완만화함으로써 피크 전류에 의한 잡음을 저감하는 것이다.

Description

저 스위칭 잡음 논리 회로{LOW SWITCHING NOISE LOGIC CIRCUIT}

본 발명은, 동일 기판상에 p 채널, n 채널의 M0S 트랜지스터를 형성하여 논리 회로를 구성한 CMOS 논리 회로에 관한 것으로, 또한, CMOS 논리 회로와 아날로그 회로를 동일 기판상에 구성한 아날로그·디지털 혼재 LSI에 관한 것이다.

디지털 컴퓨터는 디지털 회로만으로 구성되지만, 화상이나 음성 등의 멀티미디어 정보 처리 시스템이나 휴먼 인터페이스 시스템(human interface system)에서는, 디지털 신호뿐만아니라 아날로그 신호도 취급할 필요가 있다. 이 때문에, 아날로그 회로와 디지털 회로의 양자를 사용한 시스템을 만드는 것이 요구되고 있다.

종래의 CMOS 논리 회로의 동작은 입력 신호에 의해 회로내의 트랜지스터 등의 소자가 도통 또는 비 도통으로 되는 것에 따라, 출력 신호를 발생하는 것이다. 이 때, 회로에 기생하는 정전 용량을 충전·방전하기 위해 과도적인 전류가 전원으로부터 유입되어, 그라운드로 방출된다. 이 과도적인 전류가 전원선의 저항이나 임피던스를 흐르는 것에 따라, 스위칭 잡음이 발생한다. 이 스위칭 잡음은, 디지털 회로에 있어서 많이 발생하고, 도 1에 도식적으로 나타내는 아날로그·디지털 혼재 LSI에서는, 배선이나 집적 회로 기판을 통해 아날로그 회로로 누출되게 된다. 이 잡음에 의해 아날로그 회로의 신호 대 잡음비(S/N 비)나 다이나믹 레인지가 제한되어, 고정밀도인 아날로그 회로가 실현되지 않는다고 하는 문제가 있었다.

CMOS 논리 회로의 잡음 발생 기구를 도 2와 같은 인버터를 사용하여 설명한다. 여기서, 통상의 CMOS 게이트의 동작은, 인버터로 대표하더라도 일반성을 잃지 않는다. 실제의 LSI에서는, 전원선이나 그라운드선에 통상 50mΩ/μm²정도의 시트 저항을 갖는다. 예를 들어, 폭 10μm이고, 길이 1mm의 배선에서는 5Ω으로 된다. 여기서는, 배선 저항으로서 Rps와 R_G를 각각 전원선과 그라운드선에 접속하고 있다. 또한, 모든 게이트의 출력에는 배선 용량과 다음단의 입력 게이트 용량이 부하 용량 CL로서 접속하고 있다. 도 2는, 이것을 모델화한 회로도이다. 이 회로에 펄스가 입력되면, CL에 대하여 충방전 전류가 흐른다. 여기서, 도면중의 Q점에 주목하면 방전 전류가 흐를 때, Q점에서는 그라운드 배선 저항 R_G에 의한 전압 상승이 일어난다. 이 때문에, 도 3에 도시하는 바와 같이, 그라운드의 전위는 스파이크상으로 상승한다. P점도 마찬가지로, 충전 전류에 의해 전원의 전위는 스파이크상으로 강하한다. 이것이 CMOS 논리 회로가 지배적인 스위칭 잡음으로 된다. 통상의 n-웰 구조의 CMOS-LSI의 경우, 특히 Q점은 NMOS의 소스로 기판에 접속하기 때문에 스위칭 잡음은 p 기판에 주입된다. 통상의 집적 회로에서는, 기판은 디지털부와 아날로그부에서 공통으로 전기적으로 접속되기 때문에, 스위칭 잡음의 아날로그 회로로의 누출되는 큰 원인으로 된다. 또한, 전원선이나 그라운드선이 아날로그 회로와 공통으로 되어 있다면, 그 알루미늄 배선도 스위칭 잡음의 아날로그 회로로의 누출되는 원인으로 된다.

그런데, CMOS 논리 회로의 저 잡음화의 하나의 방법으로서, 기판 콘택트용의 배선을 이용하는 방법이, 종래부터 알려져 있다.

그 회로도를 도 4에 도시한다. 이 회로에는 2 계통의 전원과 그라운드의 배선이 있고, 하나는 회로 구동용, 다른 하나는 기판으로의 접속용이다. 통상의 CMOS 논리 회로와는 다르게, 이 회로에서는 Q점이 기판과 접속되어 있지 않기 때문에, Q점의 잡음은 기판에 주입되지 않는다. 이 회로에서는, 이하에 나타내는 기구에 의해 기판 잡음이 발생한다. 도 4의 점선으로 도시하는 바와 같이 MOS 트랜지스터에는, 게이트-기판간 용량 Cgb나 드레인-기판간 용량 Cdb와 같은 기생 용량이 존재한다. 그래서, 도면중의 I-X-GND2 또는 O-X-GND2의 경로에 착안하면, RC의 미분 회로가 형성되어 있고, I점(입력) 또는 O점(출력)의 전위가 입출력 펄스에 의해 크게 진동함으로써 X점(p 기판)에는 그 미분 파형이 나타내어지고, 이것이 기판 잡음으로 된다. 통상은, 그 잡음이 기생 인덕턴스에 의해 증폭되어, 발진한다(도 16의 (b)).

또한, 저 잡음화에 적절한 기본 논리 회로로서, CSL(Current Steering Logic) 회로가 알려져 있지만, 이것은 현재의 CMOS 논리 회로를 그대로 사용하는 것은 아니고, 논리 회로를 CSL형으로 설계해야만 하는 문제가 있어, 본 발명이 의도하는 것과는 직접 관계는 하지 않는다.(예컨대, David J. Allstot et al., "Analog Logic Techniques Steering Around the Noise", IEEE Circuits & Devices, Vol. 9, No. 9, September 1993 pp.18-21 참조).

본 발명은, CMOS 논리 회로에 있어서의 스위칭 잡음을 저감하고, 따라서 아날로그·디지털 혼재 LSI에 있어서의 크로스토크 잡음을 저감하여, 아날로그 회로의 성능을 대폭 향상시키는 것을 기본적인 목적으로 하고 있다.

이 때문에, 본 발명에 있어서는, 통상의 CMOS 논리 회로의 전원측, 그라운드측 중 적어도 한쪽에 용량 소자를 부가하여, 스위칭 동작시의 과도적인 전류를 이 부가 용량 소자로부터 유입하거나, 또는 부가 용량 소자로 방출되도록 하여, 과도적인 전류는 논리 회로의 외부에 나타나지 않도록 한다. 부가 용량 소자의 전하 공급 또는 방전은, 저항 성분을 갖는 MOS 트랜지스터나 저항을 외부 전원 또는 그라운드의 사이에 접속하여 천천히 실행하도록 한다. 이것에 의해서 외부 전원이나 그라운드에 흐르는 과도적인 전류의 피크값을 낮출 수 있기 때문에, 전원선의 저항이나 임피던스에 발생하는 스위칭 잡음의 피크값을 억압할 수 있다.

이 경우, 상기의 회로에 있어서, 전원측의 용량 소자의 전압이 외부 전원 전압 회로로 되돌아가지 않도록, 그라운드측의 용량 소자의 전압이 그라운드 전위로 되돌아가지 않도록 설계하면, 논리 진폭을 저하할 수 있기 때문에, 소비 전력을 작게 할 수 있다.

보다 구체적으로는, 통상의 CMOS 논리 회로의 전원 단자와 외부로부터의 전원과의 사이에 게이트를 드레인에 접속한 p 채널 MOS 트랜지스터, 또는 통상의 CMOS 논리 회로의 그라운드 단자와 외부로부터의 그라운드와의 사이에 게이트를 드레인에 접속한 n 채널 MOS 트랜지스터 중, 적어도 한쪽 또는 양쪽을 삽입하고, 삽입한 트랜지스터의 드레인 단자에 각각 부가 용량 소자를 접속한다. 스위칭 동작시의 과도적인 전류를 이 부가 용량 소자로부터 유입하거나, 또는 부가 용량 소자로부터 방출되도록 하여, 과도적인 전류는 논리 회로의 외부에 나타나지 않도록 하는 것이다. 또한 부가 정전 용량으로의 전하 공급 또는 방전시의 전류는 바람직하게는 삽입한 MOS 트랜지스터에 의해 실행된다. 이것에 의해 스위칭시의 과도적인 전류의 피크값이 줄기 때문에, 전원선의 저항이나 임피던스에 발생하는 스위칭 잡음을 억압할 수 있다. 또한 논리 진폭은 삽입한 MOS 트랜지스터의 임계값 전압분만큼 저하하기 때문에, 소비 전력도 작게 할 수 있다.

본 발명의 상기 및 그 밖의 목적, 특징, 국면 및 이익 등은 첨부 도면을 참조로 하여 설명하는 이하의 상세한 실시예로부터 더욱 명백해질 것이다.

도 1은 아날로그·디지털 혼재 LSI의 잡음 전파 경로도,

도 2는 CMOS 논리 회로의 잡음 발생 원리도,

도 3은 CMOS 논리 회로의 잡음 파형을 나타내는 도면,

도 4는 기판 콘택트용 배선을 사용한 CMOS 논리 회로도,

도 5는 본 발명에 관한 SCL형 인버터의 회로도,

도 6은 도 5에 도시하는 SCL형 인버터의 잡음 저감 효과를 나타내는 그래프,

도 7의 (a)는 도 5에 도시하는 SCL형 인버터의 동작 모드를 나타내고,

도 7의 (b)는 각 동작 모드에 있어서의 출력 파형 등의 파형을 나타내며,

도 8은 동작 모드 ①에 있어서의 등가 회로도,

도 9는 동작 모드 ②에 있어서의 등가 회로도,

도 10은 본 발명을 적용한 인버터 10단의 직렬 회로도,

도 11의 (a)는 ×1단의 출력 파형도,

도 11의 (b)는 ×10단의 출력 파형도,

도 12의 (a)는 본 발명을 적용한 팬 아웃 3의 2 입력 NAND의 회로도,

도 12의 (b)는 그 동작 조건을 나타내는 출력 파형도,

도 13은 SCL의 용량 의존성을 나타내는 도면으로, (a)는 잡음 전력, (b)는 소비 전력, (c)는 지연 시간, (d)는 PD곱의 용량 의존성을 나타내고,

도 14는 본 발명에 관한 SCDL형 인버터의 회로도,

도 15는 도 14의 회로의 출력 파형도,

도 16은 팬 아웃 3의 2 입력 NAND에 있어서의 각종 논리 회로의 잡음 발생량을 비교하는 도면으로, (a)는 종래의 CMOS 논리 회로, (b)는 기판 콘택트용 배선을 사용한 CMOS 논리 회로, (c)는 SCL 회로, (d)는 SCDL 회로의 잡음 발생을 나타내는 도면,

도 17은 p 기판 n-웰 구조의 기판내 등가 회로 모델을 나타내는 도면,

도 18은 본 발명의 실시예 3의 그의 1인 SCL의 회로도,

도 19는 기판 잡음의 비교를 나타내는 것으로, (a)는 양측 SCL(실시예 1)의 잡음 발생을 나타내는 그래프, (b)는 그라운드측만의 SCL(실시예 3)의 잡음 발생을 나타내는 그래프,

도 20은 n 기판 p-웰 구조의 기판내 등가 회로 모델을 나타내는 도면,

도 21은 본 발명의 실시예 3의 그의 2에 관한 SCL의 회로도,

도 22는 기판 잡음의 비교를 나타내는 것으로, (a)는 양측 SCL(실시예 1)의 잡음 발생을 나타내는 그래프, (b)는 전원측만의 SCL(실시예 3의 그 2)의 잡음 발생을 나타내는 그래프,

도 23은 p 기판 n-웰 구조의 기판내 등가 회로 모델을 나타내는 도면,

도 24는 본 발명의 실시예 3의 그의 3에 관한 SCL의 회로도,

도 25는 기판 잡음의 비교를 나타내는 것으로, (a)는 양측 SCDL(실시예 2)의 잡음 발생을 나타내는 그래프, (b)는 그라운드측만의 SCDL(실시예 3의 그의 3)의 잡음 발생을 나타내는 그래프,

도 26은 본 발명의 실시예 3의 그의 4에 관한 n 기판 p-웰 구조의 기판내 등가 회로 모델을 나타내는 도면,

도 27은 본 발명의 실시예 3의 그의 4에 관한 SCDL의 회로도,

도 28은 기판 잡음의 비교를 나타내는 것으로, (a)는 양측(SCDL)(실시예 2)의 잡음 발생을 나타내는 그래프, (b)는 전원측만의 SCDL(실시예 3의 그의 4)의 잡음 발생을 나타내는 그래프.

도면의 주요 부분에 대한 부호의 설명

Vdd : 전원

GND1, 2 : 그라운드

CL : 부하 용량

m1 : 전하 충전용 트랜지스터

m4 : 전하 방전용 트랜지스터

C1, C2 : 부가 용량

이하, 첨부의 도면을 참조하여 본 발명의 실시예를 구체적으로 설명한다.

<잡음의 평가법>

구체예를 기술하기 전에, 잡음의 평가법에 대하여 기술한다. 잡음의 평가법은 기본적으로 하기에 나타내는 바와 같이 2가지 방법이 있다.

1. 잡음 전압의 피크값의 평가

2. 잡음 전력의 평가

단, 잡음 전력은 잡음 전압의 자승의 시간 적분값에 비례하는 량으로 한다. 그러나, 일반적으로 어느쪽의 평가법이 적절하다고는 말할 수 없다. 예를 들어, 잡음의 영향을 받은 아날로그 회로가, 비교기나 샘플링 회로인 경우에는 잡음의 피크값이 효력이 있는 것에 대하여, 앰프 등 일반적인 아날로그 회로의 경우에는 잡음 전력이 효력이 있다. 따라서, 여기서는 2가지 방법에 의해 잡음을 평가한다.

<실시예 1 저 스위칭 잡음 CMOS 논리 회로 SCL>

본 발명에 관한 저속 충전 논리 SCL(Slowly Charging Logic)형 인버터의 회로도를 도 5에 도시한다.

도 5에 도시하는 바와 같이, 전원 Vdd와 그라운드 GND1의 사이에 인버터 회로를 구성하도록 접속된 p 채널, n 채널의 MOS 트랜지스터 m2, m3에 대하여, p 채널 MOS 트랜지스터 m1을 전원 Vdd 측에, n 채널 MOS 트랜지스터 m4를 그라운드 GND1 측에 각각 삽입한다. 삽입한 p 채널 MOS 트랜지스터 m1은 전하 충전용으로, 그 드레인에는 그라운드 GND2와의 사이에 콘덴서 C1을 접속한다. 또한, 그라운드 GND1 측에 투입한 n 채널 MOS 트랜지스터 m4는, 전하 방전용의 트랜지스터로 그 드레인에는 그라운드 GND2와의 사이에 콘덴서 C2를 접속한다.

또, 도 5에 있어서, 전원측의 배선 저항은 Rps이고, 그라운드측의 배선 저항은 R_G이며, 또한, 출력 단자 OT 측에 형성되는 부하 용량을 CL로 나타내고 있다.

상기 부가 콘덴서 C1, C2의 용량은 이하의 설명으로부터 명백한 바와 같이, 부하 용량에 대하여 충분히 큰 것을 선정한다.

상기의 회로에 있어서, Hi 레벨을 출력하는 경우에는, 정전하를 전원 Vdd로부터가 아니라, 부가 콘덴서 C1로부터 부하 용량 CL에 공급하고, C1이 잃은 전하를 큰 시정수로 전원으로부터 저속으로 충전한다. 또한, Low 레벨을 출력하는 경우에는, 부하 용량 CL에 축적된 전하를 일단 콘덴서 C2로 옮겨, C2에 축적된 전하를 큰 시정수로 그라운드 GND1에 저속으로 방전한다. 이 원리에 의해, 도 6에 도시하는 바와 같이, 전원선 및 그라운드선에 흐르는 과도 전류를 작게 하여, 스위칭 잡음을 저감할 수 있다.

상기 SCL형 인버터 회로의 구체적인 동작을 도 7을 이용하여 설명한다.

도 7의 (a)에 ① 내지 ④로 도시하는 바와 같이, 회로는 4개의 동작 모드를 갖는다. 도 7의 (b)에 출력 파형을 도시하는 바와 같이, 동작 모드 ①는, 트랜지스터 m2가 입력 신호에 의해 온될 때의 모드로 C1의 전하가 CL에 이동하고, 출력의 전위가 상승하여 C점과 동전위로 되는 과정이다. 그 전위 VH는, 간단한 계산에 의해

로 부여된다. 모드 ②는, C1이 잃은 전하를 전원 Vdd로부터 충전하는 과정으로 출력 전위는 VH로부터 Vdd까지 천천히 상승한다. 모드 ③는, 트랜지스터 m2가 오프하고, 트랜지스터 m3이 온될 때의 모드로 CL의 전하가 C2로 이동하며, 출력 전위가 강하하여 F점과 동전위로 되는 과정이다. 그 전위 VL은

로 부여된다. 모드 ④는, C2에 축적된 전하를 그라운드로 방전하는 과정으로 출력은 VL로부터 0V까지 천천히 강하하다. 이와 같이, 전원으로부터 또는 그라운드로 흐르는 과도 전류를 작게 함으로써 임피던스에 의한 잡음의 발생을 억압할 수 있다.

<동작 속도의 평가>

SCL의 동작 속도를 평가하기 위해, 모드 ①에 있어서의 상승시의 시정수를 구한다. 전원으로부터의 충전 전류를 무시하면, 이 동작 모드에 있어서의 등가 회로는 도 8과 같이 된다. 단, R2는 트랜지스터 m2의 온 저항이다. 이것으로부터 다음 방정식을 얻는다.

이것을 Vout에 대하여 풀면,

로 된다. 따라서, 상승시의 시정수 τr은,

이다. 마찬가지로, 하강시의 시정수 τf는,

로 된다. 이들 수학식으로부터 SCL의 CL에 대한 충방전의 시정수는, 통상의 CMOS 논리 회로의 충방전의 시정수의 C1/(C1+CL)배 또는 C2/(C2+CL)배로 되어 있고, C1, C2를 CL에 대하여 충분히 크게 취함으로써 동작 속도를 통상의 CMOS 논리 회로와 거의 동등하게 하는 것이 가능하다.

<소비 전력의 평가>

SCL의 소비 전력을 구하기 위해서, 전원으로부터 공급되는 에너지를 계산한다. 전원으로부터 에너지가 공급되는 것은 모드 ②뿐이기때문에 이 동작 모드에 대하여 고찰한다. 여기서, 계산의 간략화를 위해 다음과 같은 근사를 할 수 있다. C1과 CL을 전원으로부터 충전할 때, 도 7의 C점에 주목하면 출력은 C점의 전위로 추종하고 있다. 따라서, 트랜지스터 m2에는 전위차가 걸리지 않은 상태로 C1이 단열적으로 충전되기 때문에, 트랜지스터 m2에 있어서의 에너지 소비를 무시할 수 있다.

이 근사를 이용하면, 이 동작 모드에 있어서의 등가 회로는 도 9와 같이 된다. 단, R1은 트랜지스터 m1의 등가 저항값이다. 이것으로부터 다음 방정식을 얻는다.

이것을 i에 대하여 풀면,

따라서, 전원으로부터 공급되는 에너지는,

로 되어, C1, C2에 상관없이 통상의 CMOS 논리 회로의 소비 에너지와 완전히 동등하게 된다.

<응용예>

상기의 소비 전력의 고찰 결과에 근거로 하면, 콘덴서 C1, C2와 전하 충방전용 트랜지스터를, 몇몇의 게이트에 대하여 공유시킴으로써 저 전력화를 도모하는 것이 가능하다. 그 예를 도 10에 도시한다. 이것은, 인버터 10단에 2개의 콘덴서와 전하 충방전용 트랜지스터를 공유시킨 것이다. 단, 각 인버터의 출력에는 부하 용량으로서 CL=1pF를 접속하고 있다. 이 회로를 1 MHz 동작시킬 때의 각 소자의 소비 전력을 회로 시뮬레이션에 의해 계산하여, 표 1에 정리하였다. 여기서, 비교의 대상으로서 동일한 사이즈의 통상의 CMOS 논리 회로로 구성한 경우의 소비 전력도 나타내었다. SCL의 경우, 후단이 될수록 소비 전력이 작아진다. 이 이유는 다음과 같이 설명할 수 있다. 도 11은 X1의 출력과 X9의 출력을 비교한 것이다. X9의 출력의 둥글게 둘러싼 부분에 주목하면, 전단까지의 동작에 의해 C2에 전하가 축적되어 전위가 상승하고 있다. 이 과정에 있어서 X9의 출력은 f점의 전위로 추종하고 있기 때문에 단열 충전 논리에 의해 X9의 nMOS에서는 주울열이 발생하지 않는다. 이것은, 하강시에도 말할 수 있는 것이다. 따라서, SCL의 X9의 소비 에너지는 도면중의 Vs를 사용하여,

로 된다. 후단으로 될수록 Vs가 작아지기 때문에, 소비 에너지가 작아진다. 또한, C1, C2가 작을수록 그 효과는 현저하게 된다.

<회로 시뮬레이션에 의한 SCL의 성능 평가>

SCL의 성능을 평가하기 위해서, 도 12의 (a)와 같은 팬 아웃(fan-out) 3의 2 입력 NAND를 사용하여 콘덴서 C1, C2를 변화시킬 때의 SCL의 제특성을 도 13에 정리하였다. 단, 보다 현실적인 잡음 평가를 위해 전원선과 그라운드선에 배선 저항에 덧붙여 기생 인덕턴스를 삽입하고, 폭 0.6μm, 길이 300μm의 배선이 있는 것으로 하여 p 기판과 n-웰(도면중의 b점과 a점)에 대하여 15fF씩 배선 용량을 접속하고 있다. 또한, 동작 조건은 100MHz 동작으로 하고, 출력을 도 12의 (b)와 같이 VL 또는 Vdd-VH의 10%까지 강하 또는 상승시키었다. 잡음 전력은, C1, C2에 상관없이 거의 일정하다. 즉, 용량에 상관없이 거의 동일한 잡음 저감 효과를 얻을 수 있다. 또한, C1, C2를 CL에 대하여 크게 취함으로써 통상의 CMOS 논리 회로의 동작 특성과 거의 동일하게 하는 것이 가능하다. 또한, PD곱에는 최소값이 존재하여 통상의 CMOS 논리 회로보다도 PD곱을 작게 할 수 있는 영역이 있다. 통상의 CMOS 논리 회로와 SCL의 기판 잡음의 파형을 각각 도 16의 (a)와 도 16의 (c)로 나타낸다. 통상의 CMOS 논리 회로에 비해서, 잡음의 피크값을 약 1/3로, 잡음 전력을 1/30 이하로 저감할 수 있었다.

<SCL의 회로 면적>

통상의 CMOS 논리 회로와 비교하여, SCL의 회로 면적의 증가분은 콘덴서가 지배적이다. 그러나, 콘덴서 C1, C2를 CL에 대하여 작게 하면 도 13에 도시한 바와 같이 지연 시간이 커진다. 그래서, 하기에 나타내는 2가지 방법에 의해 회로 면적의 증가를 억제할 수 있다.

1. 콘덴서와 전하 충방전용 트랜지스터를 가능한 복수의 논리 회로로 공유한다.

2. 레이 아웃 설계에 있어서, 콘덴서를 전원선이나 그라운드선 밑에 매설한다.

이들 방법에 의해 도 12의 회로에서 C1=C2=0. 2pF로 한 경우, SCL의 회로 면적은 통상의 CMOS 논리 회로의 130% 이내로 하는 것이 가능하다. 회로에 통상의 CMOS 논리 회로와 동일 정도의 동작 속도가 요청되는 경우, 도 12의 회로의 예에서는 수 pF의 용량을 필요로 한다. 그러나, 이 규모의 게이트에 대하여 수 pF의 용량을 칩내에 내장시키는 것은 면적상 극히 불리하다. 이 대책으로서, 콘덴서를 외부 부착으로 하는 것으로도 가능하다.

<실시예 2>

다이오드를 사용한 저 스위칭 잡음 저 전력 CMOS 논리 회로 SCDL

SCL에 있어서 C1, C2에 대한 충방전의 시정수를 크게 설계함으로써, 출력을 Hi 레벨을 VH로부터 Vdd까지 상승하기 전에 하강하고, Low 레벨을 VL로부터 0V까지 강하하기 전에 상승하게 함으로써 논리 진폭을 저감하며, 저 전력화와 한층 더 저 잡음화를 도모하는 것이 가능하다. 그러나, 이와 같이 설계하는 것은, 천이 빈도가 일정한 회로에서는 가능하지만, 일반적으로는 적용할 수 있다고는 한하지 않는다. 그래서, 전하 충방전용 트랜지스터를 도 14와 같이 다이오드 접속으로 함으로써 전압의 임계값 결점을 이용하여 논리 진폭을 저감한 것이 SCDL(Slowly Charging with Diode Logic)이다.

도 14와 도 5를 비교하면 명백한 바와 같이, 본 실시예 2에서는, 전하 충방전용 트랜지스터 mp 및 전하 방전용 트랜지스터 mn을 각각 다이오드 접속한 점이, 실시예 1과 상위하다.

본 실시예에 관한 SCDL의 회로에서는, 상기한 바와 같이, 전압의 임계값 결점을 이용하여 논리 진폭을 저감할 수 있으며, c점 및 f점의 전위의 변화에 대하여 트랜지스터 mp, mn의 등가 저항값이 가변으로 되기 때문에 입력 주파수에 대한 설계가 용이하게 된다. 또한, 이 회로의 소비 에너지를 부여하는 수학식은 마찬가지의 계산에 의해

로 된다. 단, Vthp, Vthn은 각각 PMOS, NMOS의 임계값 전압이다. 도 12와 마찬가지로 팬 아웃 3의 2 입력 NAND를 이용하여 SCDL의 기판 잡음을 시뮬레이션하였다. 그 결과를 도 16의 (d)에 나타낸다. 통상의 CMOS 논리 회로에 비해서, 잡음의 피크값을 약 1/5로, 잡음 전력을 1/80로 저감할 수 있었다.

<각종 논리 회로의 잡음 발생량 및 성능의 비교>

여기서, 도 12의 회로를 사용하여 통상의 CMOS 논리 회로, 기판 콘택트용 배선을 사용한 CMOS 논리 회로, SCL, SCDL의 4가지 논리 회로를 회로 시뮬레이션에 의해 평가하여, 각각의 성능을 표 2에 정리하였다. SCL, SCDL은 잡음 발생량을 대폭 저감할 수 있다. 특히, SCDL에서는 동작 속도와의 트레이드 오프에 의해, 잡음 발생량과 소비 전력을 보다 저감하는 것이 가능하다.

<실시예 3>

실시예 1, 2에서는, 전원측, 그라운드측의 양쪽에 콘덴서와 충방전용 트랜지스터(다이오드)를 배치하였지만, 이하에 기술하는 바와 같이, 어느 한쪽에 콘덴서와 충전용 또는 방전용 트랜지스터(다이오드)를 마련함으로써도 스위칭 잡음의 저감 효과를 얻을 수 있다.

(그의 1)

SCL의 부가 용량 소자와 MOS 트랜지스터를 p 기판 n-웰 구조의 경우, 그라운드측의 한쪽에만 접속하더라도 잡음을 억압할 수 있다. P 기판 N 웰 구조의 경우의 등가 회로 모델은, 기판내의 저항 성분을 무시하면 도 17과 같이 나타내어지고, P1점으로부터 주입된 잡음은 p 기판을 거쳐서 전파된다. 따라서, 이 경우 도 18과 같이 그라운드측에만 부가 용량 소자와 MOS 트랜지스터를 접속함으로써 기판 잡음을 억압할 수 있다. 그러나, 도 17에 있어서 전원측 즉 N1점에서 발생하는 잡음이 PN 접합 용량 Cpn의 커플링에 의해 p 기판으로 누출되게 되기 때문에, 양측에 부가 용량 소자와 MOS 트랜지스터를 접속한 경우에 비해서, 기판 잡음 저감 효과는 저하한다. 이것을 회로 시뮬레이션에 의해 팬 아웃 3의 2 입력 NAND를 사용하여 나타낸다. 단, PN 접합 용량으로서 1pF를 접속하였다. 도 19의 (a)에 양측에, 도 19의 (b)에 그라운드측에만 부가 용량 소자와 MOS 트랜지스터를 접속한 경우의 기판 잡음 파형을 나타낸다. 그라운드측에만 접속한 경우라도, 통상의 CMOS 논리 회로에 비해서, 잡음의 피크값을 약 5/6로 잡음 전력을 약 7/90로 저감할 수 있다.

(그의 2)

SCL의 부가 용량 소자와 MOS 트랜지스터를 n 기판 p-웰 구조의 경우, 전원측의 한쪽에만 접속하더라도 잡음을 억압할 수 있다. N 기판 P 웰 구조의 경우의 등가 회로 모델은, 기판내의 저항 성분을 무시하면 도 20와 같이 나타내어지고, N4점로부터 주입된 잡음은 N 기판을 거쳐서 전파된다. 따라서, 이 경우 도 21과 같이 전원측에만 부가 용량 소자와 MOS 트랜지스터를 접속함으로써 기판 잡음을 억압할 수 있다. 그러나 도 4에 있어서, 그라운드측 즉 P4점으로부터 발생하는 잡음이 PN 접합 용량 Cpn의 커플링에 의해 N 기판으로 누출되게 되기 때문에, 양측에 부가 용량 소자와 MOS 트랜지스터를 접속한 경우에 비해서, 기판 잡음 저감 효과는 저하한다. 이것을 회로 시뮬레이션에 의해 팬 아웃 3의 2 입력 NAND를 사용하여 나타낸다. 단, PN 접합 용량으로서 1pF를 접속하였다. 도 22의 (a)에 양측에, 도 22의 (b)에 그라운드측에만 부가 용량 소자와 MOS 트랜지스터를 접속한 경우의 기판 잡음 파형을 나타낸다. 전원측에만 접속한 경우라도 통상의 CMOS 논리 회로에 비해서, 잡음의 피크값은 저감할 수 없지만, 잡음 전력은 약 1/5로 저감할 수 있다.

(그의 3)

SCDL의 부가 용량 소자와 MOS 트랜지스터를 p 기판 n-wel1 구조의 경우, 그라운드측의 한쪽에만 접속하더라도 잡음을 억압할 수 있다. p 기판 n-웰 구조의 경우의 등가 회로 모델은, 기판내의 저항 성분을 무시하면 도 23과 같이 나타내어지고, P7점으로부터 주입된 잡음은 p 기판을 거쳐서 전파된다. 따라서, 이 경우 도 24와 같이 그라운드측에만 부가 용량 소자와 MOS 트랜지스터를 접속함으로써 기판 잡음을 억압할 수 있다. 그러나, 도 23에 있어서 전원측 즉 N7점으로부터 발생하는 잡음이 PN 접합 용량의 Cpn의 커플링에 의해 p 기판으로 누출되게 되기 때문에, 양측에 부가 용량 소자와 MOS 트랜지스터를 접속한 경우에 비해서, 기판 잡음 저감 효과는 저하한다. 이것을 회로 시뮬레이션에 의해 팬 아웃 3의 2 입력 NAND를 이용하여 나타낸다. 단, PN 접합 용량으로서 1pF를 접속하였다. 도 25의 (a)에 양측에, 도 25의 (b)에 그라운드측에만 부가 용량 소자와 MOS 트랜지스터를 접속한 경우의 기판 잡음 파형을 나타낸다. 그라운드측에만 접속한 경우라도, 통상의 CMOS 논리 회로에 비해서, 피크값에서 약 3/5로 잡음 전력에서 약 1/8으로 저감할 수 있다.

(그의 4)

SCDL의 부가 용량 소자와 MOS 트랜지스터를 n 기판 p-웰 구조의 경우, 전원측의 한쪽에만 접속하더라도 잡음을 억압할 수 있다. n 기판 p-wel1 구조의 경우의 등가 회로 모델은, 기판내의 저항 성분을 무시하면 도 26과같이 나타내어지고, N10점으로부터 주입된 잡음은 N 기판을 거쳐서 전파된다. 따라서, 이 경우, 도 27과 같이 전원측에만 부가 용량 소자와 MOS 트랜지스터를 접속함으로써 기판 잡음을 억압할 수 있다. 그러나, 도 26에 있어서 그라운드측 즉 P10점으로부터 발생하는 잡음이 PN 접합 용량 Cpn의 커플링에 의해서 N 기판으로 누출되게 되기 때문에, 양측에 부가 용량 소자와 MOS 트랜지스터를 접속한 경우에 비해서, 기판 잡음 저감 효과는 저하한다. 이것을 회로 시뮬레이션에 의해 팬 아웃 3의 2 입력 NAND를 이용하여 나타낸다. 단, PN 접합 용량으로서 1pF를 접속하였다. 도 28의 (a)에 양측에, 도 28의 (b)에 전원측에만 부가 용량 소자와 MOS 트랜지스터를 접속한 경우의 기판 잡음 파형을 나타낸다. 전원측에만 접속한 경우라도, 통상의 CMOS 논리 회로에 비해서, 잡음의 피크값에서 약 3/10으로 잡음 전력에서 약 3/20으로 저감할 수 있다.

본 발명은, CMOS 논리 회로에 있어서의 스위칭 잡음을 저감해서, 아날로그·디지털 혼재 LSI에 있어서의 크로스 잡음을 저감하여, 아날로그 회로의 성능을 대폭 향상시킬 수 있다.

이상 본 발명자에 의해서 이루어진 발명을 상기 실시예에 따라 구체적으로 설명하였지만, 본 발명은 상기 실시예에 한정되는 것이 아니고, 그 요지를 이탈하지 않는 범위에서 여러 가지로 변경 가능한 것은 물론이다.

Claims

CMOS 논리 회로에 있어서,

CMOS 논리 회로의 전원측, 그라운드측 중 적어도 한쪽에 용량 소자를 부가하고, 상기 용량 소자가 부가된 측의 단자와 용량 소자와의 사이에 저항 요소를 접속하며, 용량 소자와 저항 요소로 형성되는 시정수를, CMOS 논리 회로의 부하 용량과 트랜지스터의 온 저항 등으로 형성되는 시정수보다 충분히 크게 설정한 것을 특징으로 하는 저 스위칭 잡음 논리 회로.
CMOS 논리 회로와 아날로그 회로가 동일 기판상에 형성된 아날로그·디지털 혼재 LSI에 있어서,

CMOS 논리 회로의 전원측, 그라운드측 중 적어도 한쪽에 용량 소자를 부가하고, 상기 용량 소자가 부가된 측의 단자와 용량 소자와의 사이에 저항 요소를 접속하며,

용량 소자와 저항 요소로 형성되는 시정수를, CMOS 논리 회로의 부하 용량과 트랜지스터의 온 저항 등으로 형성되는 시정수보다 충분히 크게 설정한 것을 특징으로 하는 아날로그·디지털 혼재 LSI.