TWI654842B - 反相器 - Google Patents

反相器

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Abstract

反相器包含第一系統電壓端、第二系統電壓端、輸出端、複數個P型電晶體、複數個N型電晶體及壓降阻抗元件。第一系統電壓端接收第一電壓，第二系統電壓端接收第二電壓。複數個P型電晶體彼此串聯於第一系統電壓端及輸出端之間。複數個N型電晶體彼此串聯於輸出端及第二系統電壓端之間。壓降阻抗元件與複數個N型電晶體中之一第一N型電晶體相並聯，且壓降阻抗元件之阻抗小於第一N型電晶體在截止時之阻抗。

Description

反相器
本發明係有關於一種反相器，尤其是一種能夠避免內部電晶體分壓不均的反相器。
反相器是數位邏輯中實現邏輯「非」的邏輯閘，亦即當反相器接收到低電壓訊號時會輸出高電壓，而在接收到高電壓訊號時會輸出低電壓。一般而言，反相器常可利用串聯的N型電晶體及P型電晶體來實作。由於反相器具有高輸入阻抗以及低輸出阻抗的特性，因此有時也被當作輸出訊號的緩衝器或延遲器，而被廣泛的應用在各種電路當中。
在先前技術中，當反相器需配合高壓操作時，常會透過串接更多數量的電晶體來提高反相器的整體耐壓。然而在實際運作時，反相器中的各個電晶體所承受的電壓常會分配不均，導致有部分電晶體因長期承受過高的壓差而損壞，降低反相器的穩定性。
本發明之一實施例提供一種反相器，反相器包含第一系統電壓端、第二系統電壓端、輸出端、複數個P型電晶體、複數個N型電晶體及壓降阻抗元件。
第一系統電壓端用以接收第一電壓，第二系統電壓端用以接收第二電壓。複數個P型電晶體彼此串聯於第一系統電壓端及輸出端之間，複數個N型電晶體彼此串聯於輸出端及第二系統電壓端之間。壓降阻抗元件與複數個N型電晶體中的第一N型電晶體相並聯。壓降阻抗元件之阻抗小於第一N型電晶體在截止時之阻抗。
本發明之另一實施例提供一種反相器，反相器包含第一系統電壓端、第二系統電壓端、輸出端、複數個P型電晶體及複數個N型電晶體。
第一系統電壓端用以接收第一電壓，第二系統電壓端用以接收第二電壓。複數個P型電晶體彼此串聯於第一系統電壓端及輸出端之間，複數個N型電晶體彼此串聯於輸出端及第二系統電壓端之間。複數個N型電晶體之第一N型電晶體的通道寬長比大於複數個N型電晶體之第二N型電晶體的通道寬長比。
第1圖為本發明一實施例之反相器100的示意圖。反相器100包含第一系統電壓端110、第二系統電壓端120、輸出端OUT、P型電晶體P 1及P 2、N型電晶體N 1及N 2及壓降阻抗元件130 1及130 2。
P型電晶體P 1及P 2可彼此串聯於第一系統電壓端110及輸出端OUT之間，而N型電晶體N 1及N 2可彼此串聯於輸出端OUT及第二系統電壓端120之間。第一系統電壓端110可接收第一電壓V1，而第二系統電壓端120可接收第二電壓V2。在本發明的部分實施例中，第一電壓V1可大於第二電壓V2，舉例來說，第一電壓V1可為提供反相器100輸出的高電壓，例如為2.5V，而第二電壓V2則可為提供反相器100輸出的低電壓，例如為-2.5V，又或是在其他實施例中，第一電壓V1可為系統中的高電壓，而第二電壓可為系統中的接地電壓。
P型電晶體P 1具有第一端、第二端及控制端，P型電晶體P 1的第二端耦接於輸出端OUT。P型電晶體P 2具有第一端、第二端及控制端，P型電晶體P 2的第一端耦接於第一系統電壓端110，而P型電晶體P 2的第二端耦接於P型電晶體P 1的第一端。N型電晶體N 1具有第一端、第二端及控制端，N型電晶體N 1的第一端耦接於輸出端OUT。N型電晶體N 2具有第一端、第二端及控制端，N型電晶體N 2的第一端耦接於N型電晶體N 1的第二端，而N型電晶體N 2的第二端耦接於第二系統電壓端120。
在本發明的部分實施例中，P型電晶體P 1及P 2的控制端以及N型電晶體N 1及N 2的控制端可彼此共同耦接以接收控制訊號SIG IN。當控制訊號SIG IN具有高電壓，例如第一電壓V1時，P型電晶體P 1及P 2會被截止，而N型電晶體N 1及N 2會被導通，因此輸出端OUT輸出的輸出訊號SIG OUT會被拉低至接近第二電壓V2。
反之，當控制訊號SIG IN具有低電壓，例如第二電壓V2時，P型電晶體P 1及P 2會被導通，而N型電晶體N 1及N 2會被截止，因此輸出端OUT輸出的輸出訊號SIG OUT會被拉升至接近第一電壓V1。此時，被截止的N型電晶體N 1及N 2的跨壓會接近於第一電壓V1與第二電壓V2之間的電壓差。也就是說，N型電晶體N 1及N 2會共同承受第一電壓V1與第二電壓V2之間的電壓差。
由於N型電晶體N 1較靠近輸出端OUT，而N型電晶體N 2較靠近第二系統電壓端120，兩者的閘極-源極電壓並不相同，因此在截止時，N型電晶體N 1及N 2的阻抗會有不小的差異，導致兩者的汲極-源極電壓也不相同，亦即N型電晶體N 1及N 2所分配到的跨壓並不平均。舉例來說，若第一電壓V1為2.5V，第二電壓V2為-2.5V，則N型電晶體N 1及N 2會共同承受約5V的跨壓，而N型電晶體N 1所承受的跨壓可能超過3V，而N型電晶體N 2所承受的跨壓則不超過2V。在汲極-源極電壓差較大的情況下，可能會導致被截止的N型電晶體N 1崩潰，造成反相器100的運作不正常，增加系統的不穩定性。
然而，在第1圖中，壓降阻抗元件130 1會與N型電晶體N 1並聯，且壓降阻抗元件130 1的阻抗小於N型電晶體N 1在截止時的阻抗，而壓降阻抗元件130 2會與N型電晶體N 2並聯，且壓降阻抗元件130 2的阻抗會小於N型電晶體N 2在截止時的阻抗。換言之，當N型電晶體N 1及N 2被截止時，壓降阻抗元件130 1及130 2可在輸出端OUT及第二系統電壓端120之間形成電流路徑，且由於壓降阻抗元件130 1及130 2的阻抗會小於N型電晶體N 1及N 2在截止時的阻抗，因此流經壓降阻抗元件130 1及130 2的電流會大於N型電晶體N 1及N 2在截止時的漏電流，此時，透過選擇適當的壓降阻抗元件130 1及130 2，就能夠平衡N型電晶體N 1及N 2所承受的跨壓。
舉例來說，當壓降阻抗元件130 1與截止中之N型電晶體N 1並聯的等效阻抗實質上和壓降阻抗元件130 2與截止中之N型電晶體N 2並聯之等效阻抗相等時，輸出端OUT與第二系統電壓端120之間的電壓差就會平均地由並聯的壓降阻抗元件130 1與N型電晶體N 1以及並聯的壓降阻抗元件130 2與N型電晶體N 2來承受。換言之，N型電晶體N 1及N 2會承受相同的電壓差。如此一來，就能夠避免N型電晶體N 1及N 2因為承受不平均的跨壓，而導致反相器100操作不穩定的問題。在本發明的部分實施例中，反相器是根據直流電壓訊號操作，因此等效阻抗亦可視為等效電阻。
此外，當壓降阻抗元件130 1的阻抗甚小於N型電晶體N 1在截止時的阻抗時，例如當壓降阻抗元件130 1的阻抗約小於N型電晶體N 1在截止時的阻抗的1/10時，流經壓降阻抗元件130 1的電流即約為流經N型電晶體N 1的電流的10倍，因此N型電晶體N 1的跨壓會由壓降阻抗元件130 1所主導；同樣的，當壓降阻抗元件130 2的阻抗甚小於N型電晶體N 2在截止時的阻抗時，例如當壓降阻抗元件130 2的阻抗約小於N型電晶體N 2在截止時的阻抗的1/10時，流經壓降阻抗元件130 2的電流即約為流經N型電晶體N 2的電流的10倍，N型電晶體N 2的跨壓就會由壓降阻抗元件130 2所主導，在此情況下，若壓降阻抗元件130 1與壓降阻抗元件130 2具有接近的阻抗，亦即壓降阻抗元件130 1與壓降阻抗元件130 2具有實質上相等的阻抗時，就能夠有效地使N型電晶體N 1及N 2承受相近的跨壓，進而避免有部分電晶體承受過大的跨壓所導致的系統不穩定性。
在第1圖中，壓降阻抗元件130 1可包含彼此串聯之X個二極體D1，而壓降阻抗元件130 2可包含彼此串聯之Y個二極體D2，二極體D1為獨立於N型電晶體N 1設置的元件，而二極體D2為獨立於N型電晶體N 2設置的元件。在N型電晶體N 1及N 2具有相同電路特性的情況下，X及Y可為相同且大於1的正整數，如此一來，壓降阻抗元件130 1與截止中的N型電晶體N 1在並聯後的阻抗會與壓降阻抗元件130 2與截止中的N型電晶體N 2在並聯後的阻抗相同，因此能夠確保N型電晶體N 1及N 2的跨壓相等。在某些情況下，例如N型電晶體N 1及N 2的電路特性有所差異時，X及Y也可能對應到不同的數值，以使N型電晶體N 1及N 2的跨壓能夠維持相等。
為了避免反相器100產生過大的漏電流，在輸出端OUT輸出高電壓的情況下，每一個二極體D1及D2都會處於接近導通而尚未完全導通的狀態。此外，每一二極體D1及D2皆具有陽極及陰極，且其陽極的電壓會高於陰極的電壓，也就是說，在輸出端OUT輸出高電壓的情況下，每一個二極體D1及D2都處於順向偏壓且接近導通而尚未完全導通的狀態，然而本發明並不以此為限。
第2圖為本發明一實施例之反相器200的示意圖，反相器200與反相器100具有相似的結構及操作原理，其主要的差別在於壓降阻抗元件230 1中，每一個二極體D1的陽極電壓會低於陰極電壓，且壓降阻抗元件230 2中，每一個二極體D2的陽極電壓會低於陰極電壓。換言之，在反相器200之輸出端OUT輸出高電壓的情況下，每一個二極體D1及D2都處於逆向偏壓且接近導通而尚未完全導通的狀態。由於逆向偏壓下的二極體相較於順向偏壓下的二極體可提供較大的阻抗，因此相較於壓降阻抗元件130 1及130 2，壓降阻抗元件230 1及230 2所需的二極體數量較小。
在第1及第2圖中，反相器100及200是利用二極體來實作壓降阻抗元件130 1、130 2、230 1及230 2，然而在本發明的其他實施例中，反相器也可利用以二極體形式串聯的電晶體(diode connected transistor)，又或是電阻…等其他不同的元件來實作壓降阻抗元件。第3圖為本發明一實施例之反相器300的示意圖，反相器300與反相器100具有相似的結構及操作原理，其主要的差別在於壓降阻抗元件330 1包含X個以二極體形式相串聯的電晶體M1，而壓降阻抗元件330 2包含Y個以二極體形式相串聯的電晶體M2。
舉例來說，在第3圖中，電晶體M1及M2可為N型電晶體，而每一個電晶體M1的閘極可耦接至其對應的汲極，因此每一個電晶體M1實際上的操作原理會與二極體相似，同樣的，每一個電晶體M2的閘極也可耦接至其對應的汲極，因此每一個電晶體M2實際上的操作原理也會與二極體相似。然而本發明並不限定電晶體M1及M2為N型電晶體，在本發明的其他實施例中，電晶體M1及M2亦可為P型電晶體，並可將其閘極耦接至對應的汲極，以等效為二極體來操作。
此外，根據系統的需求不同，並聯於相異N型電晶體的壓降阻抗元件可能會具有相同或相異的阻值，舉例來說，在第3圖中，壓降阻抗元件330 1可包含X個彼此串聯的電晶體M1，而壓降阻抗元件330 2可包含Y個彼此串聯的電晶體M2。在N型電晶體N 1及N 2具有相同電路特性的情況下，X及Y可為相同且大於1的正整數，如此一來，壓降阻抗元件330 1與截止中的N型電晶體N 1在並聯後的阻抗會與壓降阻抗元件330 2與截止中的N型電晶體N 2在並聯後的阻抗相同，因此能夠確保N型電晶體N 1及N 2的跨壓相等。在某些情況下，例如N型電晶體N 1及N 2的電路特性有所差異時，X及Y也可能對應到不同的數值，以使N型電晶體N 1及N 2的跨壓能夠維持相等。
然而，在N型電晶體N 1及N 2的電路特性有所差異的情況下，倘若兩者的電路特性差異不大，則由於壓降阻抗元件330 1與壓降阻抗元件330 2的阻抗會甚小於N型電晶體N 1及N 2在截止時的阻抗，因此壓降阻抗元件330 1與壓降阻抗元件330 2將會主導跨壓的分配，此時即便壓降阻抗元件330 1與330 2包含數量相同的電晶體，亦即X與Y的數值相等，也仍然能夠平均分配N型電晶體N 1及N 2的跨壓，進而避免有部分電晶體承受過大的跨壓所導致的系統不穩定性。如此一來，也能夠更加簡化反相器300的設計及製作流程。
第4圖為本發明一實施例之反相器400的示意圖，反相器400與反相器100具有相似的結構及操作原理，其主要的差別在於壓降阻抗元件430 1包含電阻R1，而壓降阻抗元件430 2包含電阻R2。透過選擇適當阻值的電阻R1及R2，就能夠平均分配N型電晶體N 1及N 2所承受的跨壓，而能夠避免有部分電晶體承受過大的跨壓所導致的系統不穩定性。
此外，在本發明的部分實施例中，反相器100至400甚至可以省略壓降阻抗元件130 2、230 2、330 2、430 2而僅保留壓降阻抗元件130 1、230 1、330 1、430 1，或是可以省略壓降阻抗元件130 1、230 1、330 1、430 1而僅保留壓降阻抗元件130 2、230 2、330 2、430 2，而仍然能夠平均分配N型電晶體N 1及N 2的跨壓。
一般而言，N型電晶體的結構較P型電晶體脆弱而容易崩潰，因此在第1至4圖中，反相器100至400包含與N型電晶體N 1並聯的壓降阻抗元件130 1至430 1及與N型電晶體N 2並聯的壓降阻抗元件130 2至430 2，而並未設置與P型電晶體P 1及P 2並聯的壓降阻抗元件，然而在本發明的部分實施例中，反相器也可包含與P型電晶體P 1及P 2並聯的壓降阻抗元件。
第5圖為本發明一實施例之反相器500的示意圖。反相器500與反相器300具有相似的結構及操作原理，主要的差別在於反相器500還包含壓降阻抗元件540 1及540 2。壓降阻抗元件540 1與P型電晶體P 1並聯，且壓降阻抗元件540 1的阻抗小於P型電晶體P 1在截止時的阻抗，而壓降阻抗元件540 2與P型電晶體P 2並聯，且壓降阻抗元件540 2的阻抗小於P型電晶體P 2在截止時的阻抗。
換言之，當P型電晶體P 1及P 2被截止時，P型電晶體P 1及P 2需承受第一系統電壓端110與輸出端OUT之間的電壓差，此時壓降阻抗元件540 1及540 2可在第一系統電壓端110與輸出端OUT之間形成電流路徑，且由於壓降阻抗元件540 1及540 2的阻抗會小於P型電晶體P 1及P 2在截止時的阻抗，因此流經壓降阻抗元件540 1及540 2的電流會甚大於P型電晶體P 1及P 2在截止時的漏電流，此時，透過選擇適當的壓降阻抗元件540 1及540 2，就能夠平衡P型電晶體P 1及P 2所承受的跨壓。
舉例來說，當壓降阻抗元件540 1與截止中之P型電晶體P 1並聯的等效阻抗實質上和壓降阻抗元件540 2與截止中之P型電晶體P 2並聯之等效阻抗相等時，第一系統電壓端110與輸出端OUT之間的電壓差就會平均的由並聯的壓降阻抗元件540 1與P型電晶體P 1以及並聯的壓降阻抗元件540 2與P型電晶體P 2來承受，換言之，P型電晶體P 1及P 2會承受相同的電壓差。如此一來，就能夠避免P型電晶體P 1及P 2因為承受不平均的跨壓，而導致反相器500操作不穩定的問題。在此實施例中，由於反相器500可操作於直流電壓，因此等效阻抗亦可視為等效電阻。
在第5圖中，壓降阻抗元件540 1可利用以二極體形式相串聯之複數個電晶體M3來實作，而壓降阻抗元件540 2可利用以二極體形式相串聯之複數個電晶體M4來實作。在第5圖的實施例中，電晶體M3及M4可為N型電晶體，然而在本發明的其他實施例中，電晶體M3及M4亦可利用P型電晶體來實作。
此外，在本發明的其他實施例中，壓降阻抗元件540 1及540 2也可分別利用複數個彼此串聯二極體或電阻來實作，例如第1圖所示的壓降阻抗元件130 1及130 2、第2圖所示的壓降阻抗元件230 1及230 2及第4圖所示的壓降阻抗元件430 1及430 2。
第6圖為本發明一實施例之反相器600的示意圖。在第1至5圖的實施例中，N型電晶體N 1及N 2及P型電晶體P 1及P 2的控制端可接收相同的控制訊號SIG IN，因此P型電晶體P 1及P 2會同步操作，N型電晶體N 1及N 2會同步操作，而P型電晶體P 1及P 2則會與N型電晶體N 1及N 2反相操作，然而本發明並不以此為限。在第6圖中，反相器600之N型電晶體N 1及N 2可分別接收相異的控制訊號SIG INN1及SIG INN2，而反相器600之P型電晶體P 1及P 2可分別接收相異的控制訊號SIG INP1至SIG INP2，在此情況下，P型電晶體P 1及P 2亦會同步操作，N型電晶體N 1及N 2亦會同步操作，而P型電晶體P 1及P 2則會與N型電晶體N 1及N 2反相操作。
在本發明的部分實施例中，當欲使輸出端OUT輸出高電壓時，須將N型電晶體N 1及N 2截止。舉例來說，若第一電壓V1為6V，而第二電壓V2為0V，則當反相器600輸出接近第一電壓V1的高壓時，控制訊號SIG INP1及SIG INP2需導通P型電晶體P 1及P 2，同時控制訊號SIG INN1及SIG INN2需截止N型電晶體N 1及N 2。此時倘若控制訊號SIG INN1及SIG INN2皆以相同的低電位，例如為0V，來截止N型電晶體N 1及N 2，則N型電晶體N 1的閘極-汲極電壓差會接近於第一電壓V1及第二電壓V2之間的電壓差，例如為6V。在第一電壓V1與第二電壓V2之間具有高電壓差的情況下，可能會造成N型電晶體N 1產生可觀的漏電流或甚至損壞。在此情況下，即可讓控制訊號SIG INN1為3V，亦即第一電壓V1與第二電壓V2差值的一半，並使控制訊號SIG INN2為0V，而控制訊號SIG INP1及SIG INP2皆為3V，也就是說，當N型電晶體N 1及N 2之兩個控制端所接收到的控制訊號SIG INN1及SIG INN2具有相異的電壓時，P型電晶體P 1及P 2之兩個控制端所接收的控制訊號SIG INP1及SIG INP2可具有相同的電壓，如此一來，就能夠在有效截止N型電晶體N 1及N 2的情況下，避免N型電晶體N 1及N 2的閘極-源極電壓差和閘極-汲極電壓差過大而導致電晶體損壞。在上述實施例中，當反相器包含K個N型電晶體N 1至N K時，K個N型電晶體N 1至N K可分別接收相異的控制訊號SIG INN1至SIG INNK，其中第N個控制訊號的電壓值SIG INNN=V2+(K-N)∙X，X= 。
同理，當欲使輸出端OUT輸出低電壓時，則須將P型電晶體P 1及P 2截止。而在截止P型電晶體P 1及P 2時，也可利用類似上述的方式操作，讓控制訊號SIG INN1及SIG INN2皆為3V，而控制訊號SIG INP1及SIG INP2依序為3V及6V，也就是說，當P型電晶體P 1及P 2之兩個控制端所接收的控制訊號SIG INP1及SIG INP2具有相異電壓時，N型電晶體N 1及N 2之兩個控制端所接收的控制訊號SIG INN1及SIG INN2可具有相同電壓，以避免P型電晶體P 1及P 2的閘極-源極電壓差和閘極-汲極電壓差過大而導致電晶體損壞。在此情況下，N型電晶體N 1及P型電晶體P 1實質上可由相同的控制訊號來控制，也就是說控制訊號SIG INN1及SIG INP1可為實質上相同的控制訊號。在上述實施例中，當反相器包含K個P型電晶體P 1至P K時，K個P型電晶體P 1至P K可分別接收相異的控制訊號SIG INP1至SIG INPK，其中第N個控制訊號的電壓值SIG INPN=V1-(K-N)∙X，X= 。
再者，雖然反相器100至600皆包含兩個N型電晶體N 1及N 2以及兩個P型電晶體P 1及P 2，然而本發明並不以此為限，在本發明的其他實施例中，根據系統的需求，反相器還可能包含更多數量的電晶體。
第7圖為本發明一實施例之反相器700的示意圖。反相器700包含K個N型電晶體N 1至N K、K個P型電晶體P 1至P K、分別與K個N型電晶體N 1至N K並聯的壓降阻抗元件730 1至730 K，以及分別與K個P型電晶體P 1至P K並聯的壓降阻抗元件740 1至740 K，其中K為大於2的正整數。由於反相器700較反相器100至600包含更多數量的電晶體，因此反相器700也可能被用來輸出更高的電壓，而透過適當的選擇壓降阻抗元件730 1至730 K及壓降阻抗元件740 1至740 K的阻抗，就能夠在反相器700輸出高電壓時，平均分配N型電晶體N 1至N K所承受的分壓，並在反相器700輸出低電壓時，平均分配P型電晶體P 1至P K所承受的分壓，因此能夠避免因為電晶體承受不平均的跨壓，而導致系統不穩定的問題。
此外，在第7圖中，K個N型電晶體N 1至N K及K個P型電晶體P 1至P K都可接收相同的控制訊號SIG IN，然而在本發明的其他實施例中，K個N型電晶體N 1至N K及K個P型電晶體P 1至P K也可在N型電晶體N 1至N K保持同步操作，P型電晶體P 1至P K保持同步操作，且P型電晶體P 1至P K及N型電晶體N 1至N K為反相操作的情況下，接收相異的控制訊號，以避免閘極-源極電壓差和閘極-汲極電壓差過大而導致電晶體損壞。
第8圖為本發明一實施例之反相器700’的示意圖。反相器700’與反相器700具有相似的結構，且在第8圖的實施例中K為3，亦即，反相器700’包含3個N型電晶體N 1至N 3及3個P型電晶體P 1至P 3。此外，N型電晶體N 1至N 3可分別接收到控制訊號SIG INN1至SIG INN3，而P型電晶體P 1至P 3可分別接收到控制訊號SIG INP1至SIG INP3。
當欲使輸出端OUT輸出高電壓時， N型電晶體N 1、N 2及N 3須為截止。為了避免在K個N型電晶體N’ 1至N’ K截止時及K個P型電晶體P’ 1至P’ K截止時，其閘極-源極電壓差和閘極-汲極電壓差過大而導致電晶體崩潰的問題，使用者可根據第一電壓V1與第二電壓V2的電壓值，適當地選擇K的數值。此時，在第一電壓V1為9V且第二電壓V2為0V的情況下，即可使控制訊號SIG INP1、SIG INP2及SIG INP3皆為6V，並使控制訊號SIG INN1為6V，使控制訊號SIG INN2為3V，而控制訊號SIG INN3為0V，亦即使用者可在選擇K的數值後再根據K的數值設定控制訊號SIG INN1、SIG INN2及SIG INN3的電壓，以使控制訊號SIG INN1、SIG INN2及SIG INN3的電壓接近等差分配，也就是說，當N型電晶體N 1至N 3之複數個控制端所接收的複數個控制訊號SIG INN1、SIG INN2及SIG INN3具有相異電壓時，P型電晶體P 1至P 3之複數個控制端所接收的複數個控制訊號 SIG INP1、SIG INP2及SIG INP3可具有相同電壓。如此一來，就能夠在有效截止N型電晶體N 1、N 2及N 3的情況下，避免N型電晶體N 1、N 2及N 3的閘極-源極電壓差和閘極-汲極電壓差過大而導致電晶體損壞。在上述實施例中，當反相器包含K個N型電晶體N 1至N K時，K個N型電晶體N 1至N K可分別接收相異的控制訊號SIG INN1至SIG INNK，其中第N個控制訊號的電壓值SIG INNN=V2+(K-N)∙X，X= 。
同理，當欲使輸出端OUT輸出低電壓時， P型電晶體P 1、P 2及P 3須為截止。為了避免在K個N型電晶體N’ 1至N’ K截止時及K個P型電晶體P’ 1至P’ K截止時，其閘極-源極電壓差和閘極-汲極電壓差過大而導致電晶體崩潰的問題，使用者可根據第一電壓V1與第二電壓V2的電壓值，適當地選擇K的數值。此時，在第一電壓V1為9V且第二電壓V2為0V的情況下，即可使控制訊號SIG INN1、SIG INN2及SIG INN3皆為3V，並使控制訊號SIG INP1為3V，使控制訊號SIG INP2為6V，而控制訊號SIG INP3為9V，亦即使用者可在選擇K的數值後再根據K的數值設定控制訊號SIG INP1、SIG INP2及SIG INP3的電壓，以使控制訊號SIG INP1、SIG INP2及SIG INP3的電壓接近等差分配，也就是說，當P型電晶體P 1至P 3之複數個控制端所接收的複數個控制訊號SIG INP1、SIG INP2及SIG INP3具有相異電壓時，N型電晶體N 1至N 3之複數個控制端所接收的複數個控制訊號SIG INN1、SIG INN2及SIG INN3可具有相同電壓。如此一來，就能夠在有效截止P型電晶體P 1、P 2及P 3的情況下，避免P型電晶體P 1、P 2及P 3的閘極-源極電壓差和閘極-汲極電壓差過大而導致電晶體損壞。在上述實施例中，當反相器包含K個P型電晶體P 1至P K時，K個P型電晶體P 1至P K可分別接收相異的控制訊號SIG INP1至SIG INPK，其中第N個控制訊號的電壓值SIG INPN=V1-(K-N)∙X，X= 。
換言之，在第8圖中，N型電晶體N 1至N 3雖然可接收到不同的控制訊號，然而N型電晶體N 1至N 3仍會保持同步操作，亦即同步地導通或截止。同理，P型電晶體P 1至P 3雖然也可接收到不同的控制訊號，然而P型電晶體P 1至P 3也會保持同步操作，且P型電晶體P 1至P 3會與N型電晶體N 1至N 3為反相操作。因此N型電晶體N 1至N 3及P型電晶體P 1至P 3可在操作正常的情況下，避免其閘極-源極電壓差和閘極-汲極電壓差過大而導致損壞。
第9圖為本發明一實施例之反相器800的示意圖，反相器800包含第一系統電壓端110、第二系統電壓端120、輸出端OUT、K個P型電晶體P’ 1至P’ K以及K個N型電晶體N’ 1至N’ K，其中K為大於1的正整數。
在第9圖中，由於N型電晶體N’ 1較靠近輸出端OUT，而N型電晶體N’ 2較靠近第二系統電壓端V2，兩者的閘極-源極電壓並不相同，因此在截止時，N型電晶體N’ 1及N’ 2的阻抗會有不小的差異，導致N型電晶體N’ 1及N’ 2所分配到的跨壓並不平均。由於N型電晶體N’ 1可能會承受較大的跨壓，因此可以選擇使N型電晶體N’ 1的通道寬長比大於N型電晶體N’ 2的通道寬長比。如此一來，N型電晶體N’ 1的阻抗就會小於N型電晶體N’ 2的阻抗，因此N型電晶體N’ 1所承受的跨壓也會因而降低。也就是說，透過適當地選擇N型電晶體N’ 1及N’ 2的通道寬長比，就能夠較為平均的分配N型電晶體N’ 1及N’ 2的跨壓。
相似的，設計者也可選擇使N型電晶體N’ 2的通道寬長比大於N型電晶體N’ 3的通道寬長比，並依此類推，使得N型電晶體N’ (K-1)的通道寬長比大於N型電晶體N’ K的通道寬長比。如此一來，N型電晶體N’ 1至N’ K在截止時，就能夠可以承受相近的跨壓，避免N型電晶體N’ 1至N’ K因為承受不平均的跨壓，而導致系統不穩定。
同理，反相器800還可以透過適當地選擇P型電晶體P’ 1至P’ K的通道寬長比，使得P型電晶體P’ 1的通道寬長比大於P型電晶體P’ 2的通道寬長比，P型電晶體P’ 2的通道寬長比大於P型電晶體P’ 3的通道寬長比，並依此類推，使得P型電晶體P’ (K-1)的通道寬長比大於P型電晶體P’ K的通道寬長比。如此一來，P型電晶體P’ 1至P’ K在截止時，就能夠可以承受相近的跨壓，避免P型電晶體P’ 1至P’ K因為承受不平均的跨壓，而導致系統不穩定。
在第9圖中，P型電晶體P’ 1至P’ K之複數個控制端及N型電晶體N’ 1至N’ K之複數個控制端會互相耦接，並可接收相同的控制訊號SIG IN，使得P型電晶體P’ 1至P’ K能夠同步操作，N型電晶體N’ 1至N’ K能夠同步操作，且P型電晶體P’ 1至P’ K會與N型電晶體N’ 1至N’ K反相操作。然而在本發明的其他實施例中，P型電晶體P’ 1至P’ K的控制端也可如第8圖所示接收相異的控制訊號，N型電晶體N’ 1至N’ K的控制端也可接收相異的控制訊號，使得反相器800能夠在N型電晶體N’ 1至N’ K保持同步操作，P型電晶體P’ 1至P’ K也保持同步操作，且P型電晶體P’ 1至P’ K及N型電晶體N’ 1至N’ K為反相操作的情況下，進一步避免在N型電晶體N’ 1至N’ K截止時及P型電晶體P’ 1至P’ K截止時，其閘極-源極電壓差和閘極-汲極電壓差過大而導致電晶體崩潰的問題。此外，在本發明的部分實施例中，反相器800還可進一步結合壓降阻抗元件。
而在上述本發明的實施例中，反相器100至800中的N型電晶體N 1至N K、N’ 1至N’ K及P型電晶體P 1至P K、P’ 1至P’ K及壓降阻抗元件130 1、130 2、230 1、230 2、330 1、330 2、430 1、430 2、540 1及540 2、630 1、630 2、640 1、640 2、730 1至730 K、740 1至740 K皆可利用互補式金屬氧化物半導體(Complementary Metal-Oxide-Semiconductor，CMOS)製程來製作，亦即反相器100至800整體皆可利用相同的製程製造。倘若欲進一步減少漏電流產生，則亦可利用絕緣層覆矽(Silicon On Insulator，SOI)製程製造。此外，以絕緣層覆矽製程製造的反相器也會具有較好的高頻特性。
綜上所述，本發明之實施例所提供的反相器能夠透過並聯壓降阻抗元件或調整電晶體的通道寬長比來平均分配其內部電晶體的跨壓，因此能夠避免反相器內部的電晶體因為承受不平均的跨壓，而導致系統不穩定的問題。 以上所述僅為本發明之較佳實施例，凡依本發明申請專利範圍所做之均等變化與修飾，皆應屬本發明之涵蓋範圍。
100、200、300、400、500、600 700、700’、800‧‧‧反相器
110‧‧‧第一系統電壓端
120‧‧‧第二系統電壓端
130 1、130 2、230 1、230 2、330 1、330 2、430 1、430 2、540 1、540 2、630 1、630 2、 640 1、640 2、730 1至730 K、740 1至740 K‧‧‧壓降阻抗元件
N 1至N K、N’ 1至N’ K‧‧‧N型電晶體
P 1至P K、P’ 1至P’ K‧‧‧P型電晶體
OUT‧‧‧輸出端
SIG IN、SIG INN1至SIG INN3、SIG INP1至SIG INP3‧‧‧控制訊號
SIG OUT‧‧‧輸出訊號
V1‧‧‧第一電壓
V2‧‧‧第二電壓
D1、D2‧‧‧二極體
R1、R2‧‧‧電阻
M1、M2、M3、M4‧‧‧電晶體
第1圖為本發明一實施例之反相器的示意圖。 第2圖為本發明另一實施例之反相器的示意圖。 第3圖為本發明另一實施例之反相器的示意圖。 第4圖為本發明另一實施例之反相器的示意圖。 第5圖為本發明另一實施例之反相器的示意圖。 第6圖為本發明另一實施例之反相器的示意圖。 第7圖為本發明另一實施例之反相器的示意圖。 第8圖為本發明另一實施例之反相器的示意圖。 第9圖為本發明另一實施例之反相器的示意圖。

Claims (13)

  1. 一種反相器，包含：一第一系統電壓端，用以接收一第一電壓；一第二系統電壓端，用以接收一第二電壓；一輸出端；複數個P型電晶體，彼此串聯於該第一系統電壓端及該輸出端之間；複數個N型電晶體，彼此串聯於該輸出端及該第二系統電壓端之間；及一第一壓降阻抗元件，與該些N型電晶體中之一第一N型電晶體相並聯；其中：該第一壓降阻抗元件之一阻抗小於該第一N型電晶體在截止時之一阻抗。
  2. 如請求項1所述之反相器，其中該第一壓降阻抗元件包含一電阻、彼此串聯之複數個二極體或以二極體形式相串聯之複數個電晶體。
  3. 如請求項2所述之反相器，其中當該第一壓降阻抗元件為彼此串聯之複數個二極體時，每一二極體具有一陽極及一陰極，且每一二極體之該陽極的電壓係低於或高於該陰極的電壓。
  4. 如請求項1所述之反相器，其中：該第一N型電晶體具有一第一端耦接於該輸出端，一第二端耦接於該些N型電晶體之一第二N型電晶體，及一控制端；其中該反相器另包含：一第二壓降阻抗元件，與該第二N型電晶體相並聯，且該第二壓降阻抗元件 之一阻抗小於該第二N型電晶體在截止時之一阻抗。
  5. 如請求項4所述之反相器，其中該第一壓降阻抗元件與截止中的該第一N型電晶體並聯之一等效電阻實質上與該第二壓降阻抗元件與截止中的該第二N型電晶體並聯之一等效電阻相等。
  6. 如請求項4所述之反相器，其中該第一壓降阻抗元件與該第二壓降阻抗元件具有實質上相等的阻抗。
  7. 如請求項4所述之反相器，其中：該第一壓降阻抗元件包含彼此串聯之X個二極體或以二極體形式相串聯之X個電晶體；該第二壓降阻抗元件包含彼此串聯之Y個二極體或以二極體形式相串聯之Y個電晶體；及X及Y為大於1之正整數。
  8. 如請求項7所述之反相器，其中X及Y為相同或相異之正整數。
  9. 如請求項7所述之反相器，另包含：一第三壓降阻抗元件，與該些P型電晶體中之一第一P型電晶體相並聯。
  10. 如請求項9所述之反相器，另包含：一第四壓降阻抗元件，與該些P型電晶體中之一第二P型電晶體相並聯。
  11. 如請求項10所述之反相器，其中：該第三壓降阻抗元件包含一電阻、彼此串聯之複數個二極體或以二極體形式相串聯之複數個電晶體；及該第四壓降阻抗元件包含一電阻、彼此串聯之複數個二極體或以二極體形式相串聯之複數個電晶體。
  12. 如請求項1所述之反相器，其中：當該些P型電晶體之複數個控制端所接收之複數個控制訊號具有相異的電壓時，該些N型電晶體之複數個控制端所接收之複數個控制訊號具有相同的電壓；及該些P型電晶體係同步操作，該些N型電晶體係同步操作，且該些P型電晶體及該些N型電晶體係反相操作。
  13. 如請求項1所述之反相器，其中：當該些N型電晶體之複數個控制端所接收之複數個控制訊號具有相異的電壓時，該些P型電晶體之複數個控制端所接收之複數個控制訊號具有相同的電壓；及該些P型電晶體係同步操作，該些N型電晶體係同步操作，且該些P型電晶體及該些N型電晶體係反相操作。
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Families Citing this family (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US11043936B1 (en) 2020-03-27 2021-06-22 Macronix International Co., Ltd. Tuning method for current mode relaxation oscillator
KR102613131B1 (ko) * 2021-12-24 2023-12-13 호서대학교 산학협력단 Cmos 인버터 회로
US11881859B2 (en) * 2022-05-20 2024-01-23 Texas Instruments Incorporated Schmitt trigger circuit having mismatched input and supply

Citations (6)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US5767728A (en) 1996-09-05 1998-06-16 International Business Machines Corporation Noise tolerant CMOS inverter circuit having a resistive bias
EP1488516B1 (en) 2002-01-17 2010-10-13 Nxp B.V. CMOS inverter circuit
US8610470B2 (en) 2008-12-10 2013-12-17 Seiko Epson Corporation Inverter circuit
US9166585B2 (en) 2013-10-10 2015-10-20 Freescale Semiconductor, Inc. Low power inverter circuit
TWI561008B (en) 2014-09-16 2016-12-01 Realtek Semiconductor Corp High-speed inverter and method thereof
US20170133923A1 (en) 2015-11-06 2017-05-11 Globalfoundries Inc. Reducing thermal runaway in inverter devices

Family Cites Families (33)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US4103188A (en) 1977-08-22 1978-07-25 Rca Corporation Complementary-symmetry amplifier
NL8800075A (nl) * 1988-01-14 1989-08-01 Philips Nv Hot carrier stress vrije push-pull uitgangsschakeling.
US5198699A (en) * 1988-09-09 1993-03-30 Texas Instruments Incorporated Capacitor-driven signal transmission circuit
US5181187A (en) * 1991-03-29 1993-01-19 Silicon Storage Technology, Inc. Low power voltage sensing circuit
US5304874A (en) 1991-05-31 1994-04-19 Thunderbird Technologies, Inc. Differential latching inverter and random access memory using same
ATE135510T1 (de) 1992-09-18 1996-03-15 Siemens Ag Integrierte pufferschaltung
JP3562725B2 (ja) * 1993-12-24 2004-09-08 川崎マイクロエレクトロニクス株式会社 出力バッファ回路、および入出力バッファ回路
US5568081A (en) * 1995-06-07 1996-10-22 Cypress Semiconductor, Corporation Variable slew control for output buffers
JP3686174B2 (ja) * 1996-07-30 2005-08-24 株式会社ルネサステクノロジ 半導体集積回路装置
FR2758422B1 (fr) * 1997-01-13 1999-02-05 Sgs Thomson Microelectronics Oscillateur en anneau en technologie cmos
JP3711184B2 (ja) 1997-02-26 2005-10-26 株式会社アドバンテスト Ｃｍｏｓ集積回路
EP0928068A1 (en) * 1997-12-31 1999-07-07 STMicroelectronics S.r.l. Low consumption TTL-CMOS input buffer stage
JP2997241B1 (ja) * 1998-07-17 2000-01-11 株式会社半導体理工学研究センター 低スイッチング雑音論理回路
US6124741A (en) * 1999-03-08 2000-09-26 Pericom Semiconductor Corp. Accurate PLL charge pump with matched up/down currents from Vds-compensated common-gate switches
US6744294B1 (en) * 1999-05-12 2004-06-01 Telefonaktiebolaget Lm Ericsson (Publ) Cascode signal driver with low harmonic content
DE19949144C1 (de) 1999-10-12 2001-02-01 Texas Instruments Deutschland Digitale Treiberschaltung
US6580306B2 (en) * 2001-03-09 2003-06-17 United Memories, Inc. Switching circuit utilizing a high voltage transistor protection technique for integrated circuit devices incorporating dual supply voltage sources
CN1233093C (zh) * 2002-02-20 2005-12-21 松下电器产业株式会社 驱动电路
DE102004019345B4 (de) * 2004-04-21 2007-02-08 Austriamicrosystems Ag Ausgangsstufenanordnung
CN1835402B (zh) * 2005-03-15 2010-04-28 凌阳科技股份有限公司 自偏压式高频逻辑门与应用其的或非门、与非门
SG127783A1 (en) * 2005-05-12 2006-12-29 Taiwan Semiconductor Mfg Thin-oxide devices for high voltage i/o drivers
US7495483B2 (en) * 2005-06-30 2009-02-24 Stmicroelectronics Pvt. Ltd. Input buffer for CMOS integrated circuits
JP4938307B2 (ja) * 2005-12-28 2012-05-23 パナソニック株式会社 スイッチ回路、ダイオード
JP2008252251A (ja) * 2007-03-29 2008-10-16 Advantest Corp スイッチ回路、信号出力装置および試験装置
US7592858B1 (en) * 2008-04-15 2009-09-22 Taiwan Semiconductor Manufacturing Company, Ltd. Circuit and method for a gate control circuit with reduced voltage stress
KR101696477B1 (ko) * 2010-08-18 2017-01-24 엘지디스플레이 주식회사 인버터 회로와 이를 이용한 액정표시장치
JP5916168B2 (ja) * 2011-06-29 2016-05-11 シナプティクス インコーポレイテッド 中電圧デバイスを使用する高電圧ドライバ
US8421501B1 (en) * 2011-12-07 2013-04-16 Arm Limited Digital data handling in a circuit powered in a high voltage domain and formed from devices designed for operation in a lower voltage domain
US8988152B2 (en) 2012-02-29 2015-03-24 Semiconductor Energy Laboratory Co., Ltd. Semiconductor device
US8860497B1 (en) * 2013-07-01 2014-10-14 Nvidia Corporation Oxide stress reduction for a cascode stack circuit
CN105958822B (zh) * 2013-10-15 2018-11-27 上海兆芯集成电路有限公司 电压转换电路
JP6461517B2 (ja) 2014-08-28 2019-01-30 ルネサスエレクトロニクス株式会社 半導体装置
EP3176669B1 (fr) * 2015-11-30 2019-01-09 Commissariat A L'energie Atomique Et Aux Energies Alternatives Circuit de génération d'une tension de référence

Patent Citations (6)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US5767728A (en) 1996-09-05 1998-06-16 International Business Machines Corporation Noise tolerant CMOS inverter circuit having a resistive bias
EP1488516B1 (en) 2002-01-17 2010-10-13 Nxp B.V. CMOS inverter circuit
US8610470B2 (en) 2008-12-10 2013-12-17 Seiko Epson Corporation Inverter circuit
US9166585B2 (en) 2013-10-10 2015-10-20 Freescale Semiconductor, Inc. Low power inverter circuit
TWI561008B (en) 2014-09-16 2016-12-01 Realtek Semiconductor Corp High-speed inverter and method thereof
US20170133923A1 (en) 2015-11-06 2017-05-11 Globalfoundries Inc. Reducing thermal runaway in inverter devices

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