CN1835402B - 自偏压式高频逻辑门与应用其的或非门、与非门 - Google Patents

Abstract

一种自偏压式高频逻辑门与应用其之或非门、与非门，该逻辑门包括至少一输入端以及一输出端，用以将高频的输入信号作布尔运算并输出，其特征为每一晶体管皆连接至阻抗匹配网络，阻抗匹配网络包括第一端以及第二端，第一端耦接至该晶体管的栅极，第二端耦接该晶体管的漏极，用以提供该晶体管的操作电压，当任一第一型晶体管与任一第二型晶体管的栅极相连接，且第一型晶体管与第二型晶体管的漏极相连接时，则第一型晶体管与第二型晶体管共享唯一的相同的阻抗匹配网络。

Description

自偏压式高频逻辑门与应用其的或非门、与非门

技术领域

本发明是有关于一种数字逻辑门的结构，且特别是有关于一种高频逻辑门。

背景技术

随着电子技术的发展，当前数字系统的设计正朝着速度快、容量大、体积小、重量轻的方向发展。然而，传统的逻辑门，由于需要较大的信号输入，才可以使逻辑门正常动作，因此，在信号非常微弱(例如0.9-1.1V)的射频(Radio Frequency，RF)频段，则无法使用。

早先，曾经有提出过可在射频频段使用的逻辑门，如图1所示，图1为一电流模式逻辑(Current-Mode Logic)与(AND)门架构，请参见图1，包括输入A、-A、B、-B，输出C以及-C，晶体管M1、M2、M3以及M4，电阻R1以及R2，以及电流源I。其中电阻R1以及R2分别包含第一端与第二端。且电流源I包含第一端与第二端。其中M1的栅极为输入A，M1的源极连接电流源I的第一端，M1的漏极为输出-C，其连接电阻R1的第一端以及M3的漏极。而M2的栅极为输入-A，M2的源极连接电流源I的第一端，M2的漏极连接M3的源极以及M4的源极。M3的栅极为B输入。又M4的栅极为-B输入，M4的漏极为C输出，其连接电阻R2的第一端。而R1以及R2的第二端连接电压源Vdd，电流源I的第二端接地。其中A与-A、B与-B为逻辑反相输入，而C与-C为逻辑反相输出。

此架构利用M1以及M2作为A与-A的差动输入，M3以及M4作为B与-B的差动输入，由于射频频段的输入电压信号摆幅很小，M1、M2、M3、M4并不会完全关闭或完全开启，所以M1以及M2、M3以及M4相当于差动放大器，并利用电流源I作为偏压电流，而得到输出C与-C的信号。此即为传统的电流模式逻辑(current mode logic)。此架构虽然可以做到于射频频段输入信号摆幅很小的状态下可操作，但是此架构由于M3与M4连接于M2之上，使得B与-B的输入必须比A与-A多一个直流等级(DClevel)，进而使得A与B输入无法对称，且因操作时，必须要有一固定电流，当此逻辑门未操作时，仍必须有一个直流偏压消耗。在可携式产品大行其道的今日，功率消耗已经成为集成电路芯片设计中非常重要的准则，而此直流偏压消耗，无疑成为重要的功率消耗来源。因此设计一个能节省功率消耗的高频逻辑门是十分必要的。

发明内容

本发明的目的是提供一种自偏压式高频逻辑门，用以作高速逻辑运算，并可操作在信号微弱的射频频段。

本发明的再一目的就是在提供一种高频布尔运算与非(NAND)门，具有对称输入的特性，用以作高速逻辑运算。

本发明的又一目的是提供一种高频布尔运算或非(NOR)门，用以作高速逻辑运算，且当不操作时，可做到省电的功效。

本发明提出一种自偏压式高频逻辑门，其包括多个晶体管，并形成至少一输入端以及一输出端，用以将高频的输入信号作布尔运算并输出，其特征为每一晶体管皆连接至阻抗匹配网络，该阻抗匹配网络包括第一端以及第二端，第一端耦接至晶体管的栅极，第二端耦接晶体管的漏极，用以提供该晶体管的操作电压，当任一第一型晶体管与任一第二型晶体管的栅极相连接，且第一型晶体管与第二型晶体管的漏极相连接时，则第一型晶体管与第二型晶体管共享唯一的相同的阻抗匹配网络，其中该阻抗匹配网络为一低通网络，用以使晶体管的栅极与漏极间的高频信号不会互相干扰，及提供直流偏压。

依照本发明的较佳实施例所述的自偏压式高频逻辑门，上述的自偏压式高频逻辑门，其在射频频段中进行操作。

本发明另外提出一种高频与非门，此逻辑门包括第一输入端、第二输入端与输出端，其主要构成包括第一电容器、第二电容器、第三电容器、第四电容器、第一晶体管、第二晶体管、第三晶体管、第四晶体管、第五晶体管、第六晶体管、第一阻抗匹配网络、第二阻抗匹配网络、第三阻抗匹配网络以及第四阻抗匹配网络。其中，第一电容器的第一端耦接至第一输入端，用以隔离第一输入端信号的直流成分。第二电容器的第一端耦接至第二输入端，用以隔离该第二输入端信号的直流成分。第一晶体管的栅极耦接第一电容器第二端，第一晶体管的漏极耦接输出端。第二晶体管的栅极耦接第二电容器第二端，第二晶体管的漏极耦接输出端。第三电容器的第一端耦接第一晶体管的栅极。第四电容器的第一端耦接第二晶体管的栅极第三晶体管的栅极耦接第四电容器的第二端，第三晶体管的源极接地，第三晶体管的漏极耦接第一晶体管的源极。第四晶体管的栅极耦接第三电容器的第二端，第四晶体管的源极接地，第四晶体管的漏极耦接第二晶体管的源极。第五晶体管的源极耦接电压源，第五晶体管的栅极耦接第一电容器的第二端，第五晶体管的漏极耦接输出端。第六晶体管的源极耦接电压源，第六晶体管的栅极耦接第二电容器的第二端，第六晶体管的漏极耦接输出端。而第一阻抗匹配网络的第一端耦接至第一电容器的第二端，其第二端耦接至输出端，用以提供第一晶体管以及第五晶体管的操作电压。第二阻抗匹配网络的第一端耦接至第二电容器的第二端，其第二端耦接至输出端，用以提供该第二晶体管以及第六晶体管的操作电压。第三阻抗匹配网络的第一端耦接第三晶体管的漏极，其第二端耦接第三晶体管的栅极，用以提供第三晶体管的操作电压。第四阻抗匹配网络的第一端耦接第四晶体管的漏极，其第二端耦接第四晶体管的栅极，用以提供第四晶体管的操作电压。其功能为将高频的输入信号作与非布尔运算并输出。

依照本发明的较佳实施例所述的高频与非门，上述的第一、第二、第三与第四晶体管为N型金属氧化物半导体场效应晶体管，第五、第六晶体管为P型金属氧化物半导体场效应晶体管。

依照本发明的较佳实施例所述的高频与非门，上述的第一阻抗匹配网络以及第二阻抗匹配网络分别为一低通网络，用以使该晶体管的栅极与漏极间，高频信号不会互相干扰，但直流偏压可正常提供。

本发明另外提出一种高频或非门，此逻辑门包括第一输入端、第二输入端与输出端，其主要构成包括第一电容器、第二电容器、第三电容器、第四电容器、第一晶体管、第二晶体管、第三晶体管、第四晶体管、第五晶体管、第六晶体管、第一阻抗匹配网络、以及第二阻抗匹配网络、第三阻抗匹配网络以及第四阻抗匹配网络。其中，第一电容器的第一端耦接至第一输入端，用以隔离该第一输入端信号的直流成分。第二电容器的第一端耦接至第二输入端，用以隔离第二输入端信号的直流成分。第一晶体管的栅极耦接第一电容器第二端，第一晶体管的漏极耦接输出端。第二晶体管的栅极耦接第二电容器第二端，第二晶体管的漏极耦接输出端。第三电容器的第一端耦接第一晶体管的栅极。第四电容器的第一端耦接该第二晶体管的栅极。第三晶体管的栅极耦接第四电容器的第二端，第三晶体管的源极耦接电压源，第三晶体管的漏极耦接第一晶体管的源极。第四晶体管的栅极耦接第三电容器的第二端，第四晶体管的源极耦接电压源，第四晶体管的漏极耦接第二晶体管的源极。第五晶体管的源极接地，第五晶体管的栅极耦接第一电容器的第二端，第五晶体管的漏极耦接输出端。第六晶体管的源极接地，第六晶体管的栅极耦接第二电容器的第二端，第六晶体管的漏极耦接输出端。而第一阻抗匹配网络的第一端耦接至第一电容器的第二端，其第二端耦接至输出端，用以提供第一晶体管以及第五晶体管的操作电压。第二阻抗匹配网络的第一端耦接至第二电容器的第二端，其第二端耦接至输出端，用以提供第二晶体管以及第六晶体管的操作电压。第三阻抗匹配网络的第一端耦接该第三晶体管的漏极，其第二端耦接第三晶体管的栅极，用以提供第三晶体管的操作电压。第四阻抗匹配网络的第一端耦接第四晶体管的漏极，其第二端耦接第四晶体管的栅极，用以提供第四晶体管操作电压。其功能为将高频的输入信号作或非布尔运算并输出。

依照本发明的较佳实施例所述的高频或非门，上述的第一、第二、第三与第四晶体管为P型金属氧化物半导体场效应晶体管，第五、第六晶体管系为N型金属氧化物半导体场效应晶体管。

依照本发明的较佳实施例所述的高频或非门，上述的第一阻抗匹配网络以及第二阻抗匹配网络分别为低通网络，用以使晶体管的栅极与漏极间，高频信号不会互相干扰，但直流偏压可正常提供。

本发明因采用阻抗匹配网络结构，以作为自偏压的用途，不仅可以操作于信号微弱的射频频段，更可以使晶体管的栅极与漏极间，高频信号不会互相干扰，但直流偏压可正常提供，且当不操作时能节省电源消耗。

为让本发明的上述和其它目的、特征和优点能更明显易懂，下文特举较佳实施例，并配合所附图式，作详细说明如下。

附图说明

图1所示为已知高频电流模式与非门的电路图。

图2所示为本发明一较佳实施例高频与非门的电路图。

图3所示为本发明一较佳实施例高频与非门的电路仿真结果。

图4所示为本发明一较佳实施例高频或非门的电路图。

图5所示为本发明一较佳实施例高频与非门的电路图。

图6所示为本发明一较佳实施例高频与门的电路图。

主要组件符号说明

MN1、MN2、MN3、MN4：N型金属氧化物半导体场效应晶体管

MP1、MP2、MP3、MP4：P型金属氧化物半导体场效应晶体管

C1、C2、C3、C4、Cp1、Cp2：电容

N1、N2：阻抗匹配网络

Lp1、Lp2：电感

R1、R2、Rp1、Rp2：电阻

Vdd：电压源

T1：图2实施例输入VI1的波形图

T2：图2实施例输入VI2的波形图

T3：图2实施例输出Vout的波形图

50：两个P型晶体管与两个电阻

60：两个N型晶体管与两个电阻

具体实施方式

图2为本发明一实施例的高频与非门，可适用于信号微弱的射频RF频段。请参照图2，包括第一输入端VI1、第二输入端VI2与输出端Vout，用以将高频的输入信号作与非布尔运算并输出，包括N型金属氧化物半导体场效应晶体管MN1、MN2、MN3以及MN4，P型金属氧化物半导体场效应晶体管MP1以及MP2，电容器C1、C2、C3以及C4，电阻R1以及R2，阻抗匹配网络N1以及N2。其中阻抗匹配网络N1的构成包括匹配电感组件Lp1、匹配电容组件Cp1以及匹配电阻组件Rp1。匹配电感组件Lp1的第一端为阻抗匹配网络N1的第一端。匹配电容组件Cp1的第一端耦接匹配电感组件Lp1的第二端，其第二端接地。匹配电阻组件Rp1的第一端耦接第一电感组件Lp1的第二端，第二端为阻抗匹配网络N1的第二端。同样的，阻抗匹配网络N2的构成包括匹配电感组件Lp2、匹配电容组件Cp2以及匹配电阻组件Rp2。匹配电感组件Lp2的第一端为阻抗匹配网络N2的第一端。匹配电容组件Cp2的第一端耦接匹配电感组件Lp2的第二端，其第二端接地。匹配电阻组件Rp2的第一端耦接第一电感组件Lp2的第二端，其第二端为阻抗匹配网络N2的第二端(本领域技术人员，应当知晓，匹配电感组件Lp1与匹配电阻组件Rp1位置可互换，同理匹配电感组件Lp2与匹配电阻组件Rp2位置可互换)。

C1的第一端为第一输入端VI1。C2为第二输入端VI2。MN1的栅极耦接C1第二端，其漏极耦接输出端Vout。MN2的栅极耦接C2的第二端，其漏极耦接输出端Vout。MN3的栅极耦接C4第二端，其源极接地，其漏极耦接该MN1的源极。C4的第一端耦接C2的第二端。MN4的栅极耦接该C3第二端，其源极接地，其漏极耦接MN2的源极。C3的第一端耦接C1的第二端。R1的第一端耦接MN3的漏极，其第二端耦接MN3的栅极。R2的第一端耦接MN4的漏极，其第二端耦接MN4的栅极。MP1的源极耦接电压源Vdd，其栅极耦接C1的第二端，其漏极耦接输出端Vout。MP2的源极耦接电压源Vdd，其栅极耦接C2的第二端，其漏极耦接输出端Vout。而阻抗匹配网络N1的第一端耦接至C1的第二端，第二端耦接至输出端Vout。而阻抗匹配网络N2的第一端耦接C2的第二端，第二端耦接至输出端Vout。

电容器C1以及C2主要是用来将输入信号VI1以及VI2的直流成分去除。由于输入的直流已被隔离，所以需要一直流偏压供应输入信号。而阻抗匹配网络N1以及N2的最主要功能为将MP1以及MP2流至输出的直流偏压，经由阻抗匹配网络N1以及N2导入已被隔离直流的输入信号端，也就是C1以及C2的第二端，此即为自我供应型直流偏压，又称为自直流偏压(Self DC-bias)或自偏压。而由于MN3以及MN4较MN1以及MN2下侧(low-side)，导致MN3以及MN4的栅极需要的驱动直流偏压与MN1以及MN2的栅极所需的直流偏压不同，所以利用C3以及C4将原本供应MN1以及MN2的直流偏压隔离，利用R1以及R2的路径，分别供应MN3以及MN4的栅极直流偏压。而阻抗匹配网络N1以及N2作为直流偏压的路径时，由于其二端分别耦接输入端VI1、VI2以及输出端Vout，很可能导致输入端信号影响到输出端，亦或是输出端信号影响到输入端，所以，将阻抗匹配网络N1以及N2的电路作成一LRC(电感电容电阻)低通网络的型式，使输入的高频无法通过阻抗匹配网络N1以及N2去影响输出Vout，而输出Vout亦无法通过阻抗匹配网络N1以及N2影响输入VI1以及VI2。并且，由于用在高频信号操作，通常信号很微弱，导致信号可能会反射而衰减，无法全功率传送，而阻抗匹配网络N1以及N2便可以做到阻抗匹配，使信号可以全功率传送(Full-Power Transfer)至输入。

参见图2，此地N型金属氧化物半导体场效应晶体管MN1、MN2、MN3以及MN4与P型金属氧化物半导体场效应晶体管MP1以及MP2的操作，皆并非当作一开关操作，而相当于差动放大器的操作。当输入VI1以及VI2分别接收到逻辑1(由于信号微弱，约为LVDS电平的逻辑摆幅)，此时MP1以及MP2接收到逻辑1的信号，使得MP1以及MP2栅极与源极之间Vgs变小，进一步使得从电压源Vdd流下来的电流变小。而MN1以及MN4接收到逻辑1的信号(由于信号微弱，约为LVDS电平的逻辑摆幅)，因为MN1以及MN4栅极与源极之间Vgs变大，使得MN1以及MN4的开启幅度变大。同样道理，MN2以及MN3接收到逻辑1的信号(由于信号微弱，约为LVDS等级的逻辑摆幅)，因为MN2以及MN3栅极与源极之间Vgs变大，使得MN1以及MN4的开启幅度变大。由于MP1以及MP2开启幅度变小，使得供应电流变小，而MN1、MN2、MN3以及MN4开启幅度变大，相对来说，便可以将Vout拉到逻辑0的电平。

同理，当VI1输入为逻辑1，VI2输入为逻辑0时(由于信号微弱，约为LVDS电平的逻辑摆幅)，此时晶体管MP1接收到逻辑1的信号，使得MP1栅极与源极之间Vgs变小，进一步使得从电压源Vdd从MP1流下来的电流变小。然而MP2接收到逻辑0的信号，使得MP2栅极与源极之间Vgs变大，进一步使得从电压源Vdd从MP2流下来的电流受大。而MN1以及MN4接收到逻辑1的信号，使得MN1以及MN4栅极与源极之间Vgs变大，造成MN1以及MN4的开启幅度变大。然而MN2以及MN3接收到逻辑0的信号，使得MN2以及MN3栅极与源极之间Vgs变小，造成MN2以及MN3的开启幅度变大。由于MP1开启幅度变小，MP2开启幅度变大，使得供应电流不变，而MN1以及MN4开启幅度变大，MN2以及MN3开启幅度变小，使得下拉电流能力变小，相对来说，便可以将Vout推到逻辑1的电平。同理VI1输入为逻辑0，VI2输入为逻辑1，将上述MN2以及MN3与MN1以及MN4对调，而MP1与MP2对调，操作模式与上述相同，也会造成同样的结果，故不在此赘述。

另外，当输入VI1以及VI2皆为微弱的逻辑0电位时，此时，晶体管MN1、MN2、MN3以及MN4由于栅极对漏极电压Vgs变小，造成下拉电流变小。而晶体管MP1以及MP2栅极对漏极电压Vgs变大，使得从电压源Vdd流过MP1以及MP2的电流变大，将输出上拉至逻辑1。

请再参考图2，当输入端VI1以及VI2都未输入任何信号时，此时电压源Vdd经由MP1以及MP2，在经由阻抗匹配网络N1流入直流偏压供应至MN1与MP1。同样地，经由阻抗匹配网络N2流入直流偏压供应至MN2与MP2，MP2与MP1接收到直流偏压使得Vgs变小，造成供应的直流偏压变小，使得流入接地的直流电流变小。如此便可做到，当不操作时，静态功率消耗自然而然变小。

图3为图2仿真结果，请同时对照图2与图3，图3中，T1为输入VI1的波形对时间图，T2为输入VI2的波形对时间图，而T3为输出Vout的波形对时间图，利用可以看到，T1以及T2输入的电压摆幅在200毫伏特(mV)(相当于LVDS输入规格)，其直流电平在1V，频率在2GHz。可以显然看到当输入VI1以及VI2皆为1.1V(此时输入相当于逻辑1)，输出Vout会降至100mV(此时输出相当于逻辑0)。当VI1与VI2其中一个为900mV，另一个为1.1V时，输出会回到1.8V(此时输出相当于逻辑1)。由图3中，便可证实，当输入信号在如此高频且信号摆幅微弱时，此逻辑门仍然正常操作。

图4为本发明另一实施例的高频或非门，可适用于信号微弱的射频RF频段。请参照图4，包括第一输入端VI1、第二输入端VI2与输出端Vout，用以将高频的输入信号作或非布尔运算并输出，包括P型金属氧化物半导体场效应晶体管MP1、MP2、MP3以及MP4，N型金属氧化物半导体场效应晶体管MN1以及MN2，电容器C1、C2、C3以及C4，电阻R1以及R2，阻抗匹配网络N1以及N2。其中阻抗匹配网络N1的构成包括匹配电感组件Lp1、匹配电容组件Cp1以及匹配电阻组件Rp1。匹配电感组件Lp1的第一端为阻抗匹配网络N1的第一端。匹配电容组件Cp1的第一端耦接匹配电感组件Lp1的第二端，其第二端接地。匹配电阻组件Rp1的第一端耦接第一电感组件Lp1的第二端，第二端为阻抗匹配网络N1的第二端。同样的，阻抗匹配网络N2的构成包括匹配电感组件Lp2、匹配电容组件Cp2以及匹配电阻组件Rp2。匹配电感组件Lp2的第一端为阻抗匹配网络N2的第一端。匹配电容组件Cp2的第一端耦接匹配电感组件Lp2的第二端，其第二端接地。匹配电阻组件Rp2的第一端耦接第一电感组件Lp2的第二端，其第二端为阻抗匹配网络N2的第二端(本领域技术人员，应当知晓，匹配电感组件Lp1与匹配电阻组件Rp1位置可互换，同理匹配电感组件Lp2与匹配电阻组件Rp2位置可互换)。

C1的第一端为第一输入端VI1。C2为第二输入端VI2。MP1的栅极耦接C1第二端，其漏极耦接输出端Vout。MP2的栅极耦接C2的第二端，其漏极耦接输出端Vout。MP3的栅极耦接C4第二端，其源极接电压源Vdd，其漏极耦接该MP1的源极。C4的第一端耦接C2的第二端。MP4的栅极耦接该C3第二端，其源极接电压源Vdd，其漏极耦接MP2的源极。C3的第一端耦接C1的第二端。R1的第一端耦接MP3的漏极，其第二端耦接MP3的栅极。R2的第一端耦接MP4的漏极，其第二端耦接MP4的栅极。MN1的源极接地，其栅极耦接C1的第二端，其漏极耦接输出端Vout。MN2的源极接地，其栅极耦接C2的第二端，其漏极耦接输出端Vout。而阻抗匹配网络N1的第一端耦接至C1的第二端，第二端耦接至输出端Vout。而阻抗匹配网络N2的第一端耦接C2的第二端，第二端耦接至输出端Vout。

电容器C1以及C2的主要作用为将输入信号VI1以及VI2的直流成分去除。由于输入的直流已被隔离，所以需要一直流偏压供应输入信号。而阻抗匹配网络N1以及N2的最主要功能为将MP1、MP2、MP3以及MP4流至输出的直流偏压，经由阻抗匹配网络N1以及N2导入已被隔离直流输入信号，也就是C1以及C2的第二端，此即为自我供应型直流偏压，又称为自直流偏压(SelfDC-bias)或自偏压。而由于MP1以及MP2较MP3以及MP4下侧(low-side)，导致MP3以及MP4的栅极需要的驱动直流偏压与MP1以及MP2的栅极所需的直流偏压不同，所以利用C3以及C4将原本供应MP1以及MP2的直流偏压隔离，利用R1以及R2的路径，分别供应MN3以及MN4的栅极直流偏压。而阻抗匹配网络N1以及N2作为直流偏压的路径时，由于其二端分别耦接输入端VI1、VI2以及输出端Vout，很可能导致输入端信号影响到输出端，亦或是输出端信号影响到输入端，所以，将阻抗匹配网络N1以及N2的电路作成LRC低通网络的型式，使输入的高频无法通过阻抗匹配网络N1以及N2去影响输出Vout，而输出Vout亦无法通过阻抗匹配网络N1以及N2影响输入VI1以及VI2。并且，由于用在高频信号操作，通常信号很微弱，导致信号可能会反射而衰减，无法全功率传送，而阻抗匹配网络N1以及N2便可以做到阻抗匹配，使信号可以全功率传送至输入。

参见图4，此地P型金属氧化物半导体场效应晶体管MP1、MP2、MP3以及MP4与N型金属氧化物半导体场效应晶体管MN1以及MN2的操作，皆并非当作一开关操作，而相当于差动放大器的操作。当输入VI1以及VI2分别接收到逻辑0(由于信号微弱，约为LVDS等级的逻辑摆幅)，此时MN1以及MN2接收到逻辑0的信号，使得MN1以及MN2栅极与源极之间Vgs变小，进一步使得从输出Vout流下来的下拉电流变小。而MP1以及MP4接收到逻辑0的信号(由于信号微弱，约为LVDS等级的逻辑摆幅)，因为MP1以及MP4栅极与源极之间Vgs变大，使得MP1以及MP4的开启幅度变大。同样道理，MP2以及MP3接收到逻辑0的信号(由于信号微弱，约为LVDS等级的逻辑摆幅)，因为MP2以及MP3栅极与源极之间Vgs变大，使得MP2以及MP3的开启幅度变大。由于MN1以及MN2开启幅度变小，使得下拉电流变小，而MP1、MP2、MP3以及MP4开启幅度变大，使得供应电流变大，相对来说，便可以将Vout拉到逻辑1的电平。

同理，当VI1输入为逻辑1，VI2输入为逻辑0时(由于信号微弱，约为LVDS等级的逻辑摆幅)，此时晶体管MN1接收到逻辑1的信号，使得MN1栅极与源极之间Vgs变小，进一步使得MN1下拉至接地的电流变小。然而MN2接收到逻辑0的信号，使得MN2栅极与源极之间Vgs变大，进一步使得MP2下拉至接地的电流变大。而MP1以及MP4接收到逻辑1的信号，使得MP1以及MP4栅极与源极之间Vgs变小，造成MP1以及MP4的开启幅度变大。然而MP2以及MP3接收到逻辑0的信号，使得MN2以及MN3栅极与源极之间Vgs变大，造成MN2以及MN3的开启幅度变小。由于MN1开启幅度变小，MN2开启幅度变大，使得下拉至接地的电流不变，而MP1以及MP4开启幅度变小，MP2以及MP3开启幅度变大，使得从电压源Vdd供应电流能力变小，相对来说，便可以将Vout下拉至逻辑0的电平。同理，当VI1输入为逻辑0，VI2输入为逻辑1，将上述MP2以及MP3与MP 1以及MP4对调，而MN1与MN2对调，操作模式与上述相同，也会造成同样的结果，故不在此赘述。

同样的，当输入VI1以及VI2皆为微弱的逻辑1电位时，此时，晶体管MP1、MP2、MP3以及MP4由于栅极对漏极电压Vgs变小，造成从Vdd供应的上拉电流变小。而晶体管MN1以及MN2栅极对漏极电压Vgs变大，使得MN1以及MN2下拉电流能力变大，如此便可将输出下拉至逻辑0。

请再一次参考图4，当输入端VI1以及VI2都未输入任何信号时，此时电压源Vdd经由MP1、MP2、MP3以及MP4，在经由阻抗匹配网络N1流入直流偏压供应至MN1与MP1。同样地，经由阻抗匹配网络N2流入直流偏压供应至MN2与MP2，MP2与MP1接收到直流偏压使得Vgs变小，造成供应的直流偏压变小，使得流入接地的直流电流变小。如此便可做到，当不操作时，静态功率消耗自然而然变小。

图5以及图6分别为本发明另一实施例高频与非以及高频与门的做法，其中图5相对于图2，其差别在于图上标示50电路部份，多了两个P型晶体管、多了两个电阻作为P型晶体管的直流偏压以及多了隔离直流偏压的两个电容。本领域技术人员应当很轻易的看出，其操作原理相同于图2，故不再赘述。而图6相对于图4的差别也标于图上标示60电路部份，多了两个N型晶体管、多了两个电阻作为N型晶体管的直流偏压以及多了隔离直流偏压的两个电容。其中，图6的操作原理相当于图4的高频或非门，本领域技术人员应当很轻易的看出。然而，输入VI1以及VI2的部分若改为将信号做逻辑反相后输入，即可得到与(AND)逻辑运算的结果，故此部分，亦不再赘述。

由上面图2、图4、图5以及图6的较佳实施例所述，可以明显的看出，在本发明”自偏压式高频逻辑门”的特征在于每一晶体管皆连接至一阻抗匹配网络，阻抗匹配网络包括一第一端以及一第二端，其第一端耦接至晶体管的栅极，其第二端耦接晶体管的漏极，用以提供晶体管的操作电压，当任一第一型晶体管与任一第二型晶体管的栅极相连接，且第一型晶体管与第二型晶体管的漏极相连接时，则第一型晶体管与第二型晶体管共享唯一相同的阻抗匹配网络。作为供应自偏压使用，并且可以做到输入阻抗匹配，使信号全功率传送至输入端，并且可以操作于信号微弱的射频频段(如LVDS电平逻辑输入)。

虽然本发明已以较佳实施例揭露如上，然其并非用以限定本发明，任何本领域技术人员在不脱离本发明的精神和范围内，当可作些许的更动与润饰，因此本发明的保护范围当视后附的申请专利范围所界定者为准。

Claims (19)

1.一种自偏压式高频逻辑门，其包括多个晶体管，并形成至少一输入端以及一输出端，用以将高频的输入信号作布尔运算并输出，其特征为：

其中的每一晶体管皆连接至一阻抗匹配网络，该阻抗匹配网络包括一第一端以及一第二端，该第一端耦接至该晶体管的栅极，该第二端耦接该晶体管的漏极，用以提供该晶体管的操作电压，当任一第一型晶体管与任一第二型晶体管的栅极相连接，且该第一型晶体管与该第二型晶体管的漏极相连接时，则该第一型晶体管与该第二型晶体管共享唯一的相同的该阻抗匹配网络，

其中该阻抗匹配网络为一低通网络，用以使该晶体管的栅极与漏极间的高频信号不会互相干扰，及提供直流偏压。

2.如权利要求1所述的自偏压式高频逻辑门，其中该阻抗匹配网络包括：

一匹配电感组件，该匹配电感组件的第一端为该阻抗匹配网络的该第一端；

一匹配电容组件，该匹配电容组件的第一端耦接该匹配电感组件的该第二端，该匹配电容组件的第二端接地；以及

一匹配电阻组件，该匹配电阻组件的第一端耦接该匹配电感组件的第二端，该匹配电阻组件的第二端为该阻抗匹配网络的该第二端。

3.如权利要求1所述的自偏压式高频逻辑门，其中该阻抗匹配网络包括：

一匹配电阻组件，该匹配电阻组件的第一端为该阻抗匹配网络的该第一端；

一匹配电容组件，该匹配电容组件的第一端耦接该匹配电阻组件的第二端，该匹配电容组件的第二端接地；以及

一匹配电感组件，该匹配电感组件的第一端耦接该匹配电阻组件的第二端，该匹配电感组件的第二端为该阻抗匹配网络的该第二端。

4.如权利要求1所述的自偏压式高频逻辑门，该阻抗匹配网络为一高阻抗电阻。

5.如权利要求1所述的自偏压式高频逻辑门，其在射频频段中进行操作。

6.一种高频与非门，包括一第一输入端、一第二输入端与一输出端，用以将高频的输入信号作与非布尔运算并输出，包括：

一第一电容器，该第一电容器的第一端耦接至该第一输入端，用以隔离该第一输入端输入信号的直流成分；

一第二电容器，该第二电容器的第一端耦接至该第二输入端，用以隔离该第二输入端输入信号的直流成分；

一第一晶体管，该第一晶体管的栅极耦接该第一电容器第二端，该第一晶体管的漏极耦接该输出端；

一第二晶体管，该第二晶体管的栅极耦接该第二电容器第二端，该第二晶体管的漏极耦接该输出端；

一第三电容器，该第三电容器的第一端耦接该第一晶体管的栅极；

一第四电容器，该第四电容器的第一端耦接该第二晶体管的栅极；

一第三晶体管，该第三晶体管的栅极耦接该第四电容器的第二端，该第三晶体管的源极接地，该第三晶体管的漏极耦接该第一晶体管的源极；

一第四晶体管，该第四晶体管的栅极耦接该第三电容器的第二端，该第四晶体管的源极接地，该第四晶体管的漏极耦接该第二晶体管的源极；

一第五晶体管，该第五晶体管的源极耦接一电压源，该第五晶体管的栅极耦接该第一电容器的第二端，该第五晶体管的漏极耦接该输出端；

一第六晶体管，该第六晶体管的源极耦接该电压源，该第六晶体管的栅极耦接该第二电容器的第二端，该第六晶体管的漏极耦接该输出端；

一第一阻抗匹配网络，包括一第一端以及一第二端，该第一端耦接至该第一电容器的第二端，该第二端耦接至该输出端，用以提供该第一晶体管以及第五晶体管的操作电压；

一第二阻抗匹配网络，包括一第一端以及一第二端，该第一端耦接至该第二电容器的第二端，该第二端耦接至该输出端，用以提供该第二晶体管以及第六晶体管的操作电压；

一第三阻抗匹配网络，包括一第一端以及一第二端，该第一端耦接该第三晶体管的漏极，该第二端耦接该第三晶体管的栅极，用以提供该第三晶体管的操作电压；以及

一第四阻抗匹配网络，包括一第一端以及一第二端，该第一端耦接该第四晶体管的漏极，该第二端耦接该第四晶体管的栅极，用以提供该第四晶体管的操作电压。

7.如权利要求6所述的高频布尔运算与非门，其中该第一、第二、第三与第四晶体管为N型金属氧化物半导体场效应晶体管，该第五、第六晶体管为P型金属氧化物半导体场效应晶体管。

8.如权利要求6所述的高频与非门，其中该第一阻抗匹配网络以及该第二阻抗匹配网络分别为一低通网络，用以使该晶体管的栅极与漏极间，高频信号不会互相干扰，但直流偏压可正常提供。

9.如权利要求8所述的高频与非门，其中该第一阻抗匹配网络以及该第二阻抗匹配网络具有相同结构，该第一阻抗匹配网络包括：

一匹配电感组件，该匹配电感组件的第一端为该第一阻抗匹配网络的该第一端；

一匹配电容组件，该匹配电容组件的第一端耦接该匹配电感组件的该第二端，该匹配电容组件的第二端接地；以及

一匹配电阻组件，该匹配电阻组件的第一端耦接该匹配电感组件的第二端，该匹配电阻组件的第二端为该第一阻抗匹配网络的该第二端。

10.如权利要求8所述的高频与非门，其中该第一阻抗匹配网络以及该第二阻抗匹配网络具有相同结构，该第一阻抗匹配网络包括：

一匹配电阻组件，该匹配电阻组件的第一端为该第一阻抗匹配网络的该第一端；

一匹配电容组件，该匹配电容组件的第一端耦接该匹配电阻组件的第二端，该匹配电容组件的第二端接地；以及

一匹配电感组件，该匹配电感组件的第一端耦接该匹配电阻组件的第二端，该匹配电感组件的第二端为该第一阻抗匹配网络的该第二端。

11.如权利要求6所述的高频与非门，该第三阻抗匹配网络以及该第四阻抗匹配网络具有相同结构，该第三阻抗匹配网络为一高阻抗电阻。

12.如权利要求6所述的高频与非门，其在射频频段中进行操作。

13.一种高频或非门，包括一第一输入端、一第二输入端与一输出端，用以将高频的输入信号作或非布尔运算并输出，包括：

一第一电容器，该第一电容器的第一端耦接至该第一输入端，用以隔离该第一输入端输入信号的直流成分；

一第二电容器，该第二电容器的第一端耦接至该第二输入端，用以隔离该第二输入端输入信号的直流成分；

一第一晶体管，该第一晶体管的栅极耦接该第一电容器第二端，该第一晶体管的漏极耦接该输出端；

一第二晶体管，该第二晶体管的栅极耦接该第二电容器第二端，该第二晶体管的漏极耦接该输出端；

一第三电容器，该第三电容器的第一端耦接该第一晶体管的栅极；

一第四电容器，该第四电容器的第一端耦接该第二晶体管的栅极；

一第三晶体管，该第三晶体管的栅极耦接该第四电容器的第二端，该第三晶体管的源极耦接一电压源，该第三晶体管的漏极耦接该第一晶体管的源极；

一第四晶体管，该第四晶体管的栅极耦接该第三电容器的第二端，该第四晶体管的源极耦接该电压源，该第四晶体管的漏极耦接该第二晶体管的源极；

一第五晶体管，该第五晶体管的源极接地，该第五晶体管的栅极耦接该第一电容器的第二端，该第五晶体管的漏极耦接该输出端；

一第六晶体管，该第六晶体管的源极接地，该第六晶体管的栅极耦接该第二电容器的第二端，该第六晶体管的漏极耦接该输出端；

一第一阻抗匹配网络，包括一第一端以及一第二端，该第一端耦接至该第一电容器的第二端，该第二端耦接至该输出端，用以提供该第一晶体管以及第五晶体管的操作电压；

一第二阻抗匹配网络，包括一第一端以及一第二端，该第一端耦接至该第二电容器的第二端，该第二端耦接至该输出端，用以提供该第二晶体管以及第六晶体管的操作电压；

一第三阻抗匹配网络，包括一第一端以及一第二端，该第一端耦接该第三晶体管的漏极，该第二端耦接该第三晶体管的栅极，用以提供该第三晶体管的操作电压；以及

一第四阻抗匹配网络，包括一第一端以及一第二端，该第一端耦接该第四晶体管的漏极，该第二端耦接该第四晶体管的栅极，用以提供该第四晶体管的操作电压。

14.如权利要求13所述的高频或非门，其中该第一、第二、第三与第四晶体管为P型金属氧化物半导体场效应晶体管，该第五、第六晶体管系为N型金属氧化物半导体场效应晶体管。

15.如权利要求13所述的高频或非门，其中该第一阻抗匹配网络以及该第二阻抗匹配网络分别为一低通网络，用以使该晶体管的栅极与漏极间，高频信号不会互相干扰，但直流偏压可正常提供。

16.如权利要求15所述的高频或非门，其中该第一阻抗匹配网络以及该第二阻抗匹配网络具有相同结构，该第一阻抗匹配网络包括：

一匹配电感组件，该匹配电感组件的第一端为该第一阻抗匹配网络的该第一端；

一匹配电容组件，该匹配电容组件的第一端耦接该匹配电感组件的该第二端，该匹配电容组件的第二端接地；以及

一匹配电阻组件，该匹配电阻组件的第一端耦接该匹配电感组件的第二端，该匹配电阻组件的第二端为该第一阻抗匹配网络的该第二端。

17.如权利要求15所述的高频或非门，其中该第一阻抗匹配网络以及该第二阻抗匹配网络具有相同结构，该第一阻抗匹配网络包括：

一匹配电阻组件，该匹配电阻组件的第一端为该第一阻抗匹配网络的该第一端；

一匹配电容组件，该匹配电容组件的第一端耦接该匹配电阻组件的第二端，该匹配电容组件的第二端接地；以及

一匹配电感组件，该匹配电感组件的第一端耦接该匹配电阻组件的第二端，该匹配电感组件的第二端为该第一阻抗匹配网络的该第二端。

18.如权利要求13所述的高频与非门，该第三阻抗匹配网络以及该第四阻抗匹配网络具有相同结构，该第三阻抗匹配网络为一高阻抗电阻。

19.如权利要求13所述的高频或非门，其在射频频段中进行操作。

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