NL8601953A

NL8601953A - Cmost-ingangsbuffer voor ttl-niveau ingangssignalen.

Info

Publication number: NL8601953A
Application number: NL8601953A
Authority: NL
Original assignee: Philips Nv
Priority date: 1986-07-30
Filing date: 1986-07-30
Publication date: 1988-02-16
Also published as: US4801826A; KR880002325A; JPS6339214A; EP0255168A1

Description

w' w PHN 11.829 1 N.V. Philips' Gloeilampenfabrieken te Eindhoven.

CMOST-ingangsbuffer voor TTL-niveau ingangssignalen.

De uitvinding heeft betrekking op een net CMOS-transistoren uitgevoerde ingangshuifer. In het bijzonder heeft de uitvinding betrekking op ingangsbuffers voor TTL-niveau ingangssignalen en op zowel synchrone als asynchrone ingangsbuffers.

5 Dergelijke ingangsbuffers zijn bekend uit ÜSP 4,380,710 van Cohen et al, waarin een asynchrone ingangshuifer wordt gepresenteerd, die uitgevoerd is met CMOS-transistoren en die geschikt is voor TTL-niveau ingangssignalen. De ingangshuifer is opgebouwd rond een inverter, welke aangesloten is tussen twee voedingsspanningen op 10 CMOS-niveau. De uitgang van de inverter wordt verondersteld capacitief te worden belast. De N-kanaal-transistor respektievelijk de P-kanaal-transistor van de inverter maakt deel uit van een gestuurde tak van een eerste respektievelijk een tweede stroomspiegel. De gestuurde tak van de eerste stroomspiegel bevat een stroombron, die een variabele stroom 15 levert afhankelijk van de hoogte van het signaal op de inverteringang.

De gestuurde tak van de tweede stroomspiegel bevat een stroomafvoer, waarvan de stroom eveneens varieert in afhankelijkheid van het signaal op de inverteringang. Het omslagpunt van de inverter wordt bepaald door een referentiespanning, aangelegd op de ingangen van de 20 stroomspiegels. Omdat het ingangssignaal nooit het niveau haalt van de aangelegde CMOS-voedingsspanningen zijn de N-kanaal- en P-kanaal-transistor nooit voldoende gesperd om een totale of snelle oplading of ontlading van de capacitieve uitgangslast tot een CMOS-voedingsspannings-niveau te realiseren. Daarom moeten, bij toevoer van TTL-niveau 25 ingangssignalen, de stroombron en de stroomafvoer een snelle en nagenoeg gehele oplading respektievelijk ontlading van de capacitieve uitgangslast bewerkstelligen, teneinde aan de inverteruitgang een signaalslag van vrijwel het gehele verschil van de aangelegde voedingsspanningen te krijgen.

30 Nadelen van de in ÜSP 4,380,710 beschreven ingangsbuffer zijn het hoge stroomverbruik, het grote aantal componenten, de noodzaak van een toe te voegen circuit voor de levering van de stabiele 8601953 * PHN 11.829 2 referentiespanning en de gevoeligheid voor variaties in de voedingsspanningen, bijgevolg waarvan aan de uitgang van de ingangsbuffer foutieve signalen kunnen optreden.

Het is een doel van de uitvinding te voorzien in een al 5 dan niet met kloksignalen gestuurde, met CMOS-transistoren uitgevoerde ingangsbuffer die snel is (flanksteilheid in de orde van 5 nsec.), die gerealiseerd wordt met een gering aantal elementen, waarvan het omslagpunt minder gevoelig is voor voedingsspanningsvariaties en waarvoor geen extern stabiele referentiespanning leverend circuit nodig 10 is.

Een met CMOS-transistoren uitgevoerde ingangsbuffer volgens de uitvinding wordt gekenmerkt, doordat deze ingangsbuffer bevat: - een op een eerste voedingsklem aangesloten eerste stroombron met een 15 eerste stroomuitgang; - een eerste logische poort, geschakeld tussen de eerste stroomuitgang en een tweede voedingsklem; - een eerste buffercapaciteit, geschakeld tussen de eerste stroomuitgang en de tweede voedingsklem.

20 Over de eerste logische poort in de met CMOS-transistoren uitgevoerde ingangbuffer volgens de uitvinding staat een voedingsspanning, welke gelijk is aan de spanning over de eerste buffercapaciteit. Op de uitgang van deze poort bevindt zich een te drijven capacitieve last. Bij afwezigheid van genoemde eerste stroombron 25 zou de poort, bij variëren van de ingangssignalen, net zolang lading doorsluizen van de buffercapaciteit naar de capacitieve last en van de capacitieve last naar de tweede voedingsklem, totdat de voedingsspanning beneden de grenswaarde komt waarop alle, zich in de poort bevindende bovenste P-kanaal-transistoren, welke met een hoofdelectrode op de 30 buffercapaciteit aangesloten zijn, blijven sperren ongeacht de hoogte van de op hun stuurelectroden ontvangen signalen. De capacitieve last zou vanaf dat moment geen lading meer ontvangen en zou, eenmaal ontladen, in deze toestand blijven.

Het verlies aan lading van de buffercapaciteit tengevolge van het 35 doorsluizen naar de capacitieve last dient daarom gecompenseerd te worden met een stroomtoevoer naar de buffercapaciteit.

Als verondersteld wordt dat alle bovenste P-kanaal-transistoren een hoog- 0601953 f

V

PHN 11.829 3 niveau-spanning VH op hun stuurelectroden ontvangen, zal de stroomtoevoer de buffercapaciteit zover opladen tot het verschil tussen de spanning over de buffercapaciteit en het hoge niveau Vg boven een drempelspanning VTp komt van een bovenste P-kanaal-transistor. Op dat 5 moment gaat deze transistor geleiden. Voor P-kanaal-transistoren in serie met deze laatstgenoemde geldt een analoge beschouwing indien zij ook een hoog-niveau spanning VH op hun stuurelectroden ontvangen.

Uiteindelijk ontstaat er zodoende een DC-pad naar de tweede voedingsklem en een stationaire toestand waarin de stroomtoevoer naar en de 10 stroomafvoer van de buffercapaciteit in evenwicht zijn. De waarde Vgt van deze evenwichtsspanning bij een hoog ingangssignaal VR op alle bovenste transistoren is dus groter dan de som van Vg en de drempelspanning VTP.

De capacitieve last aan de uitgang van de eerste logische 15 poort wordt gevormd door een ingang van een tweede uit CMOS-transistoren opgebouwde logische poort. De grootte-orde van deze capacitieve last is 10~12F. Een spanning over deze capacitieve last, welke spanning door de tweede poort geïnterpreteerd wordt als zijnde een hoog CMOS-niveau, dient hoger te zijn dan2,5 V. Dit hoge niveau ontstaat als de op de eerste 20 buffercapaciteit aanwezige lading zich verdeeld over deze buffercapaciteit en de capacitieve last. Verondersteld wordt dat de aanvankelijke spanning over de capacitieve last gelijk is aan nul. De herverdeling van de lading bepaalt de beginwaarde van de hoge uitgangsspanning van de eerste poort, terwijl de stroombron ervoor zorgt 25 dat dit uitgangsniveau blijft stijgen door toevoer van lading aan beide capaciteiten. Het gegeven, dat de evenwichtsspanning Vgt groter is dan (VH + VTp), bepaalt, samen met de gegeven grootte-orde van de capacitieve last (10 F) en de eis, dat de beginwaarde van de hoge uitgangsspanning hoger dient te liggen dan 2,5 V, de grootte-orde van de 30 buffercapaciteit. Uitgaande van TTL-ingangssignalen en drempelspanning van 1 V leidt dit tot een buffercapaciteit van minimaal 3 a 5 maal die van de capacitieve last. Bij een frequentie van de ingangssignalen van 10 MHz stroomt uit de buffercapaciteit dan ongeveer 20 pA, welke lading aangevuld moet worden door een stroombron van ook ongeveer 20 pA. Er zij 35 opgemerkt dat de gevoeligheid van de ingangsbuffer volgens de uitvinding voor variaties in de voedingsspanning gering is dankzij de gladstrijkende werking van de buffercapaciteit.

8601953 PHN 11.829 4 f

De voorkeursuitvoering van een met CMOS-transistoren uitgevoerde asynchrone ingangsbuffer volgens de uitvinding wordt gekenmerkt, doordat op een poortuitgang van de eerste logische poort een tweede inverter is aangesloten, welke tweede inverter tussen de eerste 5 en tweede voedingsklem is geschakeld. Het gebruik van deze tweede CMOS-inverter als eindtrap heeft het voordeel dat diens uitgang sneller een hoog niveau bereikt dan de uitgang van de eerste poort, omdat het hoge niveau op laatstgenoemde uitgang langzaam stijgt vanaf een waarde iets boven 2,5 V onder toevoer van een kleine stroom. Een bijkomend voordeel 10 is dat zowel de eerste logische poort als de tweede CMOS-inverter gedimensioneerd worden als standaard CMOS-poorten.

Bij synchrone ingangsbuffers voor data en kloksignalen kan niet worden volstaan met een afzonderlijke ingangsbuffer voor de data en een afzonderlijke ingangsbuffer voor de kloksignalen zonder 15 extra vertragingen te introduceren. Vanwege procestoleranties tijdens het vervaardigen van de afzonderlijke ingangsbuffers en het optreden van temperatuurgradiënten tijdens het gebruik, kan de faserelatie tussen de data en de kloksignalen verstoord raken. Ter waarborging van het behoud van deze faserelatie gebruikt de synchrone ingangsbuffer volgens 20 de uitvinding de opzet van een master-slave-flip-flop.

De voorkeursuitvoering van een met CMOS-transistoren uitgevoerde synchrone ingangsbuffer volgens de uitvinding wordt gekenmerkt, doordat deze ingangsbuffer een eerste logische poort bevat met een kloksignaal-ingang en een data-ingang, welke eerste logische 25 poort deel uitmaakt van een uit verscheidene logische poorten opgebouwde master-slave-flip-flop, waarbij de eerste respectievelijk de tweede voedingsingang van tenminste de eerste logische poort op de eerste stroomuitgang respectievelijk op de tweede voedingsklem is aangesloten.

De uitvinding zal worden toegelicht aan de hand van 30 bijgaande tekening waarin:

Fig. 1 de principeschakeling geeft van de ingangsbuffer volgens de uitvinding;

Fig. 2 het gedrag toont van de principeschakeling uit figuur 1 onder toevoer van TTL-niveau ingangssignalen; 35 Fig. 3 een uitvoeringsvorm weergeeft van de principeschakeling van figuur 1;

Fig. 4 de voorkeursuitvoering representeert van een met 6 6 ö 1 9 ύ

Pfflï 11.829 5 4.

CMOS-transistoren uitgevoerde asynchrone ingangsbuffer vor TTL-ingangssignaien volgens de uitvinding;

Fig. 5 een uitvoering laat zien van de stroombronsturing van een NOR-poort voor ontvangst van TTL-niveau ingangssignalen in een 5 ingangsbuffer volgens de uitvinding;

Fig. 6 het logische-poorten-diagram voorstelt van de voorkeursuitvoering van een met CMOS-transistoren uitgevoerde synchrone ingangsbuffer voor TTL-niveau data en TTL-niveau kloksignalen; en Fig. 7 het transistorschema weergeeft van de 10 poortschakeling van figuur 6.

Figuur 1 geeft de principeschakeling van een ingangsbuffer volgens de uitvinding. De ingangsbuffer bevat een logische poort P {een inverter), een daarmee parallel geschakelde buffercapaciteit 23 en een gelijkstroombron Ij, aangesloten op een 15 knooppunt 13 van buffercapaciteit en inverter. De poort bestaat uit een serieschakeling van een NMOS-transistor 22 en een PMOS-transistor 42, een uitgangsaansluiting 14, en een ingangsaansluiting 10. De uitgangslast van de inverter is een capacitieve last 25. De voedingsspanning over de inverter 22/42 wordt geleverd door 20 buffercapaciteit 23. Deze buffercapaciteit verliest alleen lading als er lading doorgesluisd wordt via de geleidende PMOS-transistor 42 naar de lastcapaciteit 25. Dit ladingsverlies wordt aangevuld door stroombron Ij. Aan de hand van de volgende figuur zal de werking van dit circuit verder worden toegelicht.

25 Figuur 2 toont het gedrag van de schakeling uit figuur 1 onder toevoer van TTL-niveau ingangssignalen op ingangsaansluiting 10.

Er wordt aangenomen dat het ingangssignaal aanvankelijk zolang hoog (2V) is geweest en dus transistor 22 geleidend, dat de uitgangsspanning over lastcapaciteit 25 vrijwel nul is geworden. Stroombron I1 heeft 30 dan buffercapaciteit 23 zover opgeladen, dat P-transistor 42 gaat geleiden en evenveel stroom afvoert via N-transistor 22 naar aarde als buffercapaciteit 23 van stroombron Ij krijgt toegevoerd. De in deze evenwichtstoestand heersende evenwichtsspanning Vst' welke over buffercapaciteit 23 staat, is dus groter dan de som van de 35 ingangsspanning (2V) en de drempelspanning VTp van P-transistor 42.

Voor het gemak wordt deze drempel VTp op 1V gesteld. Verandert nu het ingangssignaal van hoog naar laag (0,8V), waarbij de drempel van N- 8601953 f ♦ PHN 11.829 6 transistor 22 op 1V is gesteld, dan spert N-transistor 22 en geleidt P-transistor 42. Onmiddellijk vindt een verdeling plaats van de lading, welke zich in de genoemde evenwichtstoestand op buffercapaciteit 23 bevindt, over lastcapaciteit 25 en buffercapaciteit 23. Daardoor daalt 5 de spanning over deze laatstgenoemde en stijgt de spanning over de eerstgenoemde capaciteit. Het niveau van de spanning over lastcapaciteit 25 dient vlak na de verdeling groter te zijn dan 2,5V, omdat deze lastcapaciteit 25 de ingangscapaciteit van een tweede CMOS- poort voorstelt, welke tweede poort een hoog niveau moet interpreteren.

. . . . . -1? 10 Bij gegeven ingangscapaciteit van 10 F en een begmwaarde van de evenwichtsspanning Vgt van 3,2V leidt deze eis dan tot een minimale -19 -19 capaciteitswaarde van ongeveer 3.10 F a 5.10 F voor de buffercapaciteit 23. De lading die de lastcapaciteit 25 per overgang ontvangt is dus ongeveer 2,5.10” ^C.

15 Na deze verdeling van lading zullen zowel de spanning over de lastcapaciteit 25 als de buffercapaciteit 23 langzaam stijgen als gevolg van de toevoer van lading door stroombron 1^. Omdat hierbij ook lading stroomt door P-transistor 42 is er een klein spanningsverschil tussen buffercapaciteit 23 en lastcapaciteit 25. Over 20 beide capaciteiten neemt de spanning evenveel toe, totdat het ingangssignaal weer hoog wordt. Dan zal de lastcapaciteit 25 zich ontladen over de geleidende N-transistor 22. Tegelijkertijd ontstaat er een groot spanningsverval over de hoofdelectroden van P-transistor 42, waardoor deze zoveel van de lading op buffercapaciteit 23 laat 25 wegstromen als er nodig is om de bovengenoemde evenwichtsspanning te bereiken. Indien de ingangssignalen kunnen oscilleren met een frequentie van 10 MHz betekent dit dat de stroombron ongeveer 25 μΑ moet leveren om het ladingsverlies van de buffercapaciteit te kunnen compenseren.

30 Figuur 3 geeft een uitvoeringsvorm van de principeschakeling uit figuur 1 weer. Transistor 62 is van het NMOS-type en fungeert als stroombron. De stuurelectrode van transistor 62 is verbonden met voedingsspanning VDD, zijn eerste hoofdelectrode is verbonden met voedingsspanning Vss terwijl zijn tweede hoofdelectrode 35 verbonden is met een eerste hoofdelectrode en de stuurelectrode van PMOS-type transistor 64. Samen met transistor 66, ook van het PMOS-type, vormt transistor 64 een stroomspiegel. De eerste hoofdelectrode van 8601951 «? PHN 11.829 7 transistor 66 is verbonden met transistor 42 van de inverter en met capaciteit 23. De tweede hoofdelectrode van zowel 64 als 66 ontvangen de voedingsspanning VDD<

Figuur 4 representeert de voorkeursuitvoering van een in 5 CMOS uitgevoerde asynchrone ingangsbuffer volgens de uitvinding voor versterking van TTL-niveau ingangssignalen. Elementen 22, 42, 23, 10, 14 en I.j zijn dezelfde als die van figuur 1, welke schakeling besproken is aan de hand van figuur 2. Het hoge niveau op uitgangsklem 14 wordt relatief langzaam bereikt omdat de spanning op klem 14 vanaf een waarde 10 van iets meer dan 2,5V stijgt onder toevoer van slechts een gedeelte van de kleine stroom 1^, zoals besproken werd bij figuur 2. Door een tweede inverter 76/78 op uitgang 14 aan te sluiten, welke tweede inverter geschakeld is tussen voedingsklemmen op CMOS-niveau, wordt het bereiken van een hoog en een laag niveau versneld. De noodzaak van een 15 stroombronsturing als bij de eerste trap van de ingangsbuffer kan bij de tweede trap komen te vervallen omdat het hoge niveau op klem 14 snel genoeg de waarde bereikt waarop P-transistor 78 spert.

Figuur 5 laat een uitvoeringsvorm zien van de stroombronsturing van een NOR-poort voor gebruik in een ingangsbuffer 20 volgens de uitvinding. Een NOR-poort wordt gevormd door een parallelschakeling van NMOS-transistoren 32 en 36 en een serieschakeling van PMOS-transistoren 34 en 38, beide schakelingen in serie. De NOR-poort staat parallel aan buffercondensator 23, welke van lading wordt voorzien via stroombron 20, 50 en 52, op analoge wijze als besproken is 25 onder figuur 3.

Figuur 6 stelt het logische-poorten-diagram voor van de voorkeursuitvoering van een synchrone ingangsbuffer voor TTL-niveau data en TTL-niveau kloksignalen volgens de uitvinding. Deze ingangsbuffer is opgebouwd als een master-slave-flip-flop, waarvan poorten 1, 2, 3 en 4 30 het master-gedeelte en poorten 5, 6 en 7 het slave-gedeelte vormen. Bij een laag kloksignaal SYNC op kloksignaal-ingang 17, staat op de poortuitgang van de eerste NOR-poort 1 het geïnverteerde data-signaal DAÏA, op de uitgang van de tweede NOR-poort 2 staat dan DATA, is de uitgang van de derde NOR-poort 3 laag en de uitgang van 35 inverter 4 hoog. Omdat AND-poort 7 een hoog ingangssignaal en NOR-poort 5 een laag ingangssignaal op een betreffende poortingang ontvangt, houdt het slave-gedeelte de, in een vorige cyclus naar binnen gebrachte, 8601953 f « PHN 11.829 8 informatie vast, onafhankelijk van hetgeen er nu op DATA-ingang 16 gebeurt. Gaat het kloksignaal SYNC van laag naar hoog, en is de ingangshuifer zodanig geconstrueerd, dat de uitgang van poort 3 eerder een nieuwe toestand bereikt dan de uitgang van poort 2 als het 5 kloksignaal SYNC van laag naar hoog gaat, dan zal op de poortuitgang van NOR-poort 3 DATA komen staan en zal het master-gedeelte deze informatie vasthouden onafhankelijk van wat er op DATA-ingang 16 plaatsvindt. Tegelijkertijd wordt deze informatie het slave-gedeelte binnengebracht. Figuur 7 vertoont het transistorschema van de 10 poortschakeling van figuur 6. NOR-poort 1 uit figuur 6 komt overeen met deelcircuit 15-16-46-47, NOR-poort 2 met deelcircuit 17-18-48-49, NOR-poort 3 met deelcircuit 19-20-50-51, inverter 4 met deelcircuit 21-52 en inverter 6 met deelcircuit 25-56. NOR-poort 5 en AND-poort 7 worden gevormd door deelcircuit 22-23-24-53-54-55. De poorten in de 15 figuur, welke op hun ingangen de TTL-kloksignalen of TTL-data ontvangen zijn NOR-poort 15-16-46-47 en inverter 21-52. Deze twee poorten ontvangen de stroombronsturing zoals reeds eerder is beschreven.

8601953

Claims

1. Met CMOS-transistoren uitgevoerde ingangshuifer, met het kenmerk, dat deze ingangsbuffer bevat: - een op een eerste voedingsklem aangesloten eerste stroombron met een eerste stroomuitgang; 5. een eerste logische poort, geschakeld tussen de eerste stroomuitgang en een tweede voedingsklem; - een eerste buffercapaciteit, geschakeld tussen de eerste stroomuitgang en de tweede voedingsklem.

2. Met CMOS-transistoren uitgevoerde ingangsbuffer volgens 10 Conclusie 1, met het kenmerk, dat deze ingangsbuffer verder bevat: - een op de eerste voedingsklem aangesloten tweede stroombron met een tweede stroomuitgang; - een tweede logische poort, geschakeld tussen genoemde tweede stroomuitgang en de tweede voedingsklem, waarbij een poortuitgang van 15 de eerste logische poort aangesloten is op een poortingang van de tweede logische poort; - een tweede buffercapaciteit, geschakeld tussen de tweede stroomuitgang en de tweede voedingsklem.

3. Met CMOS-transistoren uitgevoerde ingangsbuffer volgens 20 één der voorgaande Conclusies, met het kenmerk, dat een stroombron bevat: - een eerste NMOS-transistor, met de stuurelectrode aangesloten op de eerste voedingsklem en met een eerste hoofdelectrode aangesloten op de tweede voedingsklem; 25. een stroomspiegel met een tweede en een derde PMOS-transistor waarvan de stuurelectroden aan elkaar en zowel met een tweede hoofdelectrode van de eerste transistor als met een eerste hoofdelectrode van de tweede transistor zijn verbonden, de tweede hoofdelectroden aangesloten zijn op de eerste voedingsklem en een eerste 30 hoofdelectrode van de derde transistor de respectievelijke stroomuitgang is.

4. Met CMOS-transistoren uitgevoerde ingangsbuffer volgens Conclusie 1 of 2, met het kenmerk, dat een stroombron een PMOS-transistor omvat, met de stuurelectrode aangesloten op de tweede 35 voedingsklem, met een eerste hoofdelectrode verbonden met de eerste voedingsklem en waarvan een tweede hoofdelectrode de respectievelijke Stroomuitgang is. 8 60 1 P f: ¥ « PHN 11.829 10

5. Met CMOS-transistoren uitgevoerde ingangsbuffer volgens een der voorgaande Conclusies, met het kenmerk, dat een buffercapaciteit een capaciteitswaarde heeft die 3 è 5 maal groter is dan de waarde van de capacitieve last aan de uitgang van een door een 5 stroombron gevoede logische poort.

6. Met CMOS-transistoren uitgevoerde ingangsbuffer volgens Conclusies 1, 3 en 5, met het kenmerk, dat op een poortuitgang van de eerste logische poort een tweede inverter is aangesloten, welke tweede inverter geschakeld is tussen de eerste en de tweede voedingsklem.

7. Met CMOS-transistoren uitgevoerde ingangsbuffer volgens een der Conclusies 1 tot en met 6, met het kenmerk, dat een genoemde logische poort een CMOS-inverter is.

8. Met CMOS-transistoren uitgevoerde ingangsbuffer volgens een der conclusies 1 tot en met 6, met het kenmerk, dat een genoemde 15 logische poort een NOR-poort is.

9. Met CMOS-transistoren uitgevoerde ingangsbuffer volgens een der conclusies 1 tot en met 6, met het kenmerk, dat een genoemde logische poort een NAND-poort is.

10. Met CMOS-transistoren uitgevoerde ingangsbuffer met 20 ingangen voor data en kloksignalen volgens Conclusie 1, 2, 3, 5, 8 of 9, met het kenmerk, dat de ingangsbuffer een eerste logische poort bevat met een data-ingang en een kloksignaal-ingang, welke eerste logische poort deel uitmaakt van een uit verscheidene logische poorten opgebouwde master-slave-flip-flop, waarbij de eerste 25 respectievelijk de tweede voedingsingang van tenminste de eerste logische poort op een eerste stroomuitgang van een eerste stroombron respectievelijk op de tweede voedingsklem is aangesloten.

11. Met CMOS-transistoren uitgevoerde ingangsbuffer volgens Conclusie 10, met het kenmerk, dat de master-slave-flip-flop bevat: 30. een eerste NOR-poort met een data-ingang en een kloksignaal-ingang, van welke eerste NOR-poort de eerste voedingsingang aangesloten is op de eerste stroomuitgang en de tweede voedingsingang aangesloten is op de tweede voedingsklem; - een tweede NOR-poort, waarvan een eerste poortingang aangesloten is op 35 een poortuitgang van de eerste NOR-poort; - een derde NOR-poort, met een eerste poortingang verbonden met een poortuitgang van de tweede NOR-poort en met een poortuitgang verbonden 8601953 ï PHN 11.829 11 met een tweede poortingang van de tweede NOR-poort; - een eerste inverter, met een poortingang verbonden met de kloksignaal-ingang, met een poortuitgang verbonden met een tweede poortingang van de derde NOR-poort, waarbij een eerste voedingsingang van de eerste 5 inverter op de eerste stroomuitgang en een tweede voedingsingang van de eerste inverter op de tweede voedingsklem is aangesloten; - een vierde NOR-poort, met een eerste poortingang aangesloten op een poortuitgang van de derde NOR-poort; - een tweede inverter met een poortingang aangesloten op een 10 poortuitgang van de vierde NOR-poort; - een AND-poort, met een eerste respectievelijk tweede poortingang aangesloten op een poortuitgang van de eerste respectievelijk tweede inverter en met een poortuitgang verbonden met een tweede poortingang van de vierde NOR-poort. 8601953