JPS5937895B2 - 遅延回路 - Google Patents

Description

【発明の詳細な説明】 この発明は、遅延させようとする入力信号、好ましくは
２通信号によって引き起される容量性素子の放電１こ基
づいて動作し、実際の遅延装置を表わす少なくとも１つ
のスイッチング段が入力側１こあり、前記容量性素子が
該スイッチング段の出力側で作用し、電圧感知装置及び
出力駆動器として構成された別のスイッチング段が前記
スイッチング段と直列に配置されている遅延回路１こ関
する。

種々の回路用途で遅延回路が必要である。

この為、夫々の動作条件で使う様ｔこ設計された多数の
遅延回路が知られている。

全ての遅延回路に共通な特徴は、その出力に受増った入
力信号を特定の遅延時間の後に供給することである。

それらは境界条件に従って違いがある。

これは、遅延の程度、その設定可能な範囲、種々の人力
信号１こ使えるかどうか、その実現に必要な回路技術等
である。

この発明は前述の種類のものであるが、以下に説明する
様な用途又は同様な場合に使うことが出来る遅延回路の
改良ｌこ関する。

解読器又は選択器回路の様な多様の周辺回路を駆動する
為、七ノリシックに集積化したＦＥＴ貯蔵装置の半導体
チップ上に設けられたフリップフロップ等（こは、幾つ
かのクロック・パルスを必要とする場合が多い。

いろいろの理由（チップの接続部の数が限られているこ
と、給電線上でのパルスの歪み又はずれ等）で、これら
の全てのパルスを外側からチップに供給するのではなく
、１個を除いた全部を出来れば内部で、即ち夫々のチッ
プ上で発生することが望才しい。

この為、チップの内部のクロック駆動器は、例えば１個
の外部クロック・パルス、又は別の駆動器の出力信号と
じて内部１こ既ｌこ存在するクロック・パルスから、例
えば駆動すべき回路（例えば解読器）の数が大きい為１
こ、どちらかと云えば大きな負荷静電容量（典型的１こ
は２５ｐＦ）を、駆動することが出来且つ入力信号１こ
対して予定の時間ｔｄだけ遅延した第２のパルスを増出
す、という一般的な機能を有する。

これ１こ関連して、あまり複雑でない場合、各々のＦＢ
Ｔスイッチング段、例えばインバータが遅延を持つ様に
することが知られている。

この為、所定の回路分野では、コンデンサ又は容量性部
品をＦＥＴ又はそれに相当する回路素子を介して充電又
は放電することにより、常に遅延が達成される。

２個、或いは一般的に云えば偶数個の標準型インバータ
の直列配置により、非反転出力を持つクロック駆動器を
実現出来ることも知られている。

電界効果トランジスタを用いた２段のインバータ系の合
計遅延時間ｔｄの典型的な値は約１ｏｎｓ１こなり得る
。

こ＼で取上げる種類の遅延回路は容量性素子の放電に基
づいているから、実効静電容量の値を増加することによ
り、遅延時間を長くすることが可能である様に思われよ
う。

然し、モノリシックの集積化に用いる半導体回路では、
この直接的な結果として、所要面積が増加すること１こ
より、これは大抵の場合非常１こ望ましくない。

他方、放電電流を小さくすると、次の様な問題がある。

パルスの遅延を決定する容量性素子の予定の電圧レベル
を感知する為１こ、ＦＥＴ又は同様な装置を使うと、そ
の電圧が非常１こゆっくりと、即ち平坦に近い角度で変
化する。

これは、好ましくは出力側インバータと同じ１こしたこ
の感知回路がごくゆっくりと切換わり、その為遅延回路
と直列に配置された回路ｆこ対して、立上りの遅いパル
スしか供給することが出来ないということになる。

この発明の目的は、入力及び出力の間１こある個個の部
品を対応的（こ設計することによって広い範囲内で自由
に選択し得る遅延時間に実現し、その実際の遅延段が、
直列１こ配置された感知回路又は出力駆動段のスイッチ
ング閾値を急速に通過する様な出力信号を供給し、この
為、発生される遅延出力は号の初期の立上りが急峻１こ
なる様１こした遅延回路を提供することである。

更１ここの回路は、モノリシック集積化方法と両立し得
る様にすると共１こ、延遅時間が回路部品のパラメータ
の変動、特１こ電界効果トランジスタの閾値電圧の変化
１こ無関係に実現される様に構成する。

この課題を解決する為、この発明は特許請求の範囲に記
載する様な遅延回路を提供する。

この発明のその他の有利な実施例は以下明細書１こ記載
されている。

次にこの発明を図面に示した実施例について詳しく説明
する。

第１図に従来の典型的な回路構成を示すが、これは２つ
のインバータを直列ｌこ配置することにより、非反転出
力を持つ遅延回路を実現することが出来るという公知の
事実を利用している。

入力段１が入力パルスｖＩを反転し、出力側インバータ
２（例えば同じ構成）を、駆動する。

出力側インバータがもう１回、反転された入力パルスｖ
Ｉを反転し、この為、論理的１こみれば、ｖｏ−■Ｉで
ある。

入力段１は駆動ＦＥＴ Ｔ、１及び関連した負荷ＦＥ
Ｔ Ｔ２の直列配置で構成される。

遅延させようとする入力信号■■がＴＩのゲート電極１
こ印加され、駆動及び負荷ＦＥＴの間の共通の節Ｎ１こ
反転した形ｖ■として現われる。

これがこのインバータの出力である。

図示の場合、負荷ＦＥＴＴ２はそのドレイン及びゲート
が作動電圧ＶＨＩこ接続される。

例えばＮチャンネル形トランジスタでは、電圧■。

は正の電圧、例えば約８．５Ｖである。

第１のインバータ１の出力に容量性素子Ｃ１が作用する
と考えられる。

これはディスクリートなコンデンサとして設けられてい
るが、大抵の場合は、次段の寄生ゲート容量で十分であ
る。

出力段即ちインバータ２は入力段１と同じ構造であると
仮定している。

入力信号ｖＩに対して遅延した出力信号Ｖｏが、容量性
負荷ＣＬによって第１図１こ表わされた別の回路を制御
する為１こ利用し得る。

両方のインバータは常ｌこ成る程度の遅延時間を持ち、
Ｎチャンネル形ＦＥＴＭこ於ける典型的な値は大体１０
ｎｓであると考えられる。

一層長い総遅延時間ｔｄを達成する為、ｖｏの立上り時
間を同じにしたま＼、入力インバータ■の部分的な遅延
時間を長くしなければならない。

然し、これは単ｌこ数値１こ変えることによって達成す
ることは出来ない。

何故なら、その為ｌこは、駆動トランジスタＴ１を一層
高いインピーダンスのものにしなければならないからで
ある。

こうすると、負荷ＦＥＴ Ｔ２並び１こそれによって
行なわれる分圧作用の為、入力段１の出力１こ作用する
コンデンサＣ１の放電が一層ゆっくりとすると共に、も
はや完全に放電させることが出来なくなる。

放電曲線は非常に平たくなり、この為直列に配置された
出力段２の閾値を通過する時の勾配はごく緩くなる。

この時、出力段もゆっくりした動作１こなる。

この為、遅延時間ｔｄを一層長クシ、然も可能であれば
調節自在１こしながらも、遅延回路は最初の立上りが急
峻な出力信号Ｖｏを供給する様にするという課題にぶつ
かる。

第２図は上に述べた条件を充たすこの発明の実施例を示
す。

遅延回路２０全体）１以下実際の遅延段と呼ぶ入力段１
と、出力又は駆動段２と、絶縁段と称し、第２図１こは
概略的にしか示してないスイッチング段３とで構成され
る。

出力駆動段２はそれ自体公知である（例えばドイツ公開
明細書第２２４３６７１号参照）。

これは改良された所謂ブートストラップ駆動段で、ブー
トストラップ・コンデンサＣ３が、出力インバータ（ト
ランジスタＴ１３．Ｔ１４）と並列に配置された無負荷
の同様なインバータ（トランジスタＴ１１．Ｔ１２）に
設けられている。

ブートストラップ・コンデンサＣ３、又はＴ１２及びＴ
１４のゲート電極ｆこ接続された回路の節の充電が、こ
の時導電する絶縁段３（Ｔ３０は導電）及び導電してい
るトランジスタＴ１１を介して、入力信号ｖＩによって
行なわれる。

この後、絶縁段３が非導電になり、この為、Ｔ１１がオ
フに切換わる時１こ上昇するＴ１２のソース電圧が負荷
ＦＥＴ Ｔ１２．Ｔ１４のゲート電圧を急激に上昇さ
せ、その結果出力パルスＶｏの立上りが急速になる。

出力１駆動段２の構成並び１こ作用について更に詳しい
ことは、前掲の公開明細書を参照されたい。

入力段１がこの発明１こ従って改良された実際の遅延段
を表わす。

これも普通のＦＥＴインバータで、駆動ＦＥＴ Ｔ１
及びその負荷ＦＥＴ Ｔ２とで構成される。

この回路部分は第１図の対応する回路部分と比較するこ
とが出来るが、第２図と第１図との本質的な違いは、入
力信号■Ｉが結合コンデンサＣ２を介してインバータの
出力側にあるコンデンサＣＨこ結合されることである。

入力信号は駆動トランジスタＴ１のゲート電極１こも結
合される。

今の場合、この結合がＦＥＴ Ｔ３を介して行なわれ
る。

トランジスタＴ３は比較的高いインピーダンスを持ち、
そのドレイン・ソース通路が入力とＴ１のゲート電極と
の間１こ入っている。

この実施例では、Ｔ３のゲート電極も入力に接続される
。

更に、ＦＥＴＴ４がＴ１のゲート電極１こ接続されて、
これから説明する１サイクルの初めに、Ｔ１のゲートを
この装置を介して放電することが出来る様ｆこなってい
る。

次に第２図の回路の動作を第３図を参照しながら説明す
る。

変化しない電圧の値は大文字で記し、時間と共に変化す
る値は小文字で表わしている。

例えば■Ｈ２ｖＴとかＶＩ、ＶＰとかである。

遅延させようとする入力信号Ｖ が現われる前、■ （遅延段１の出力側で作用する）コンデンサＣ１は電圧
Ｖｐｒこより出来るだけ高い値（第３図）、好ましくは
作動電圧（こ近い値に予め充電されている。

この様１こ予ゆ充電されている段階では、Ｔ１のゲート
がＴ４を介して（大体大地電位へ）同時に放電している
。

入力パルスｖＩの出現と共に開始する次の段階で、Ｃ１
の電圧ＶＤが、Ｃ２を介する人力信号のこの発明による
容量性結合１こより昇圧される。

この時ｖＤ＞ｖＧ−ｖＴｏこの値はｖＩのパルス振幅よ
り犬きく、ＦＥＴＴ１のゲート電圧■。

よりずっと高い。ｖＴはＴ１の閾値電圧の値を表わす。

この段階では、第３図の部分的な遅延時間ｔａｔが達成
され、この間、出力駆動段のＦＥＴ Ｔ１１及びＴ１
３が導電し、この為、この期間中、出力信号Ｖｏはまだ
低い電圧の値を持つ。

この後、高インピーダンスのＦＥＴ Ｔ３を介して、
ＦＥＴＴ１のゲート電圧が一層低い値■ＧくＶＤ＋■Ｔ
まで遅延しながらゆっくりと上昇する。

この為、スイッチングの後、駆動Ｆ’ＥＴＴ１が長い時
間の間飽和領域で動作することが保証される。

この為、Ｃ１は低インピーダンスのＴＩ（Ｔ３及びＴ２
１こ較べて）を介して、希望する通りに定電流工で放電
させられる。

この為、直列に配置された出力駆動器のスイッチング閾
値に達するまで、次の式に従って急峻な線形の電圧曲線
ＶＤ（ｔ）が得られる。

今述べた作用は、昇圧された成田ｖＩ＝ｖ の後縁が
ＦＥＴ Ｔ１のドレインから第２図１こ破線で示した
ドレイン・ゲート間静電容量を介〆してＴ１のゲート１
こ饋還されること、並びにこの為１こ、他の場合ｌこは
入力、即ちＶｉｌこよって行なわれるｖＧの上昇が補償
されることｌこよって支えられる。

従って、ｖＧは長い期間にわたって一定１ことゾまる。

この様にして部分的な遅延時間ｔｄ２が実現され、この
間、ＶＤが出力１駆動段が応答する閾値ｔこ達するまで
、Ｔ１１及びＴ１３が十分導電し、従って、■ｏは低い
電圧レベル１ことマまる。

以上、第２図に示した実施例の場合のこの発明の構成並
び１こ作用を説明した。

この発明では最初ｌこコンデンサＣ１を最高電圧まで予
め充電し、入力信号の容量性結合により、このコンデン
サ電圧が作動電圧より高い値まで上昇させられ、その後
、具体的１こ説明した手段１こより、Ｃ１の放電が最大
限ｌこ一定の電流で、主遅延時間を限定する様に行なわ
れ、感知回路として使われる直列接続の出力駆動器のス
イッチング閾値まで急峻１こ、但し線形ｌこ電圧が下が
ることを理解されたい。

遅延段１の出力側で作用する第２図コンデンサＣ１は、
Ｔ１１及びＴ１３のゲート静電容量によってその場所ｌ
こ直接的に作ることが有利である。

人力信号の容量性結合による昇圧は、Ｃ１及びＣ２の静
電容量の比ｆこ関係する。

昇圧を最大１こする１こは、ＣＩ＜Ｃ２１こすべきであ
る。

典型的な値としては、ＣＭは約１乃至２ｐＦ、Ｃ２は約
５９Ｆｌこすることが出来る。

第４図は、第２図１こ基づいて設計された遅延回路を示
しており、部品の実際の数値が記入されている。

これから特１こ個々の電界効果トランジスタのＷ／Ｌ比
が判る。

これを考慮して、成る場合１こは高インピーダンスと云
う。

別の場合（こは低インピーダンスと云っている。

Ｗ／Ｌ比は、電界効果トランジスタの伝達コンダクタン
スを決定するゲート又はチャンネル区域の幅と長さとの
比を表わす。

Ｗ／Ｌ比が太きければ、導電状態１こある時の夫夫のＦ
ＥＴのインピーダンスが小さい。

絶縁段３の構成並びに作用は普通の通りである（ドイツ
公開明細書第２３４０７７０号参照）。

第４図１と実例として示す回路を、遅延段１を別とすれ
ば同じ設計の普通の回路と比較したところ、この発明の
設計では、遅延は５倍まで長くなり、或いは遅延を同じ
１こすれば、ずっと急峻な出力パルスが容易に得られる
ことが判った。

この発明の回路の設計がすぐれているのは、入力は号の
容量性結合ｌこよる電圧の昇圧１こより、実際の遅延時
間を決定するこの後の放電又は出力パルスの立上りｌこ
融通性が得られる為である。

第５図１こはこの発明１こよる遅延段の種々の有利な実
施例が示されている。

これらの全ての実施例はＦＥＴ Ｔ１及びＴ２を用い
た普通のＦＥＴインバータに基づいており、このインバ
ータがこの発明ｌこ従って遅延段として設計されている
。

第５Ａ図、第５Ｃ図及び第５Ｅ図は静的動作の実施例が
示されてＳす、これに対応する動的動作の遅延段が第５
Ｂ図、第５Ｄ図及び第５Ｆ図１こ示されている。

静的動作では、Ｖ Ｉ ＝Ｖ Ｈであれば、負荷ＦＥＴ
Ｔ２のゲート電極１こ作動電圧ｖＨが印加される為
、連続的ｆこ電流が流れる。

この種の動作では、動的動作と異なり、付加的なりロッ
ク・パルスを必要としない。

動的回路では１．駆動ＦＥＴＴ１が導電する時、予備充
電段階の主役である負荷Ｆ、ＢＴ Ｔ２のゲート電極
１こは、この段階の間しか、時間ｌこ対して制限された
電圧ｖＰが印加されないので、直流電力の消費はない。

第５図の全ての実施例に共通な特徴は、この発明では、
インパークの出力側にあるコンデ゛ンサ１こ入力陪号ｖ
Ｉの溶量性結合が行なわれることである。

図示の回路は、Ｔ１のゲート給電線の途中にあるＦＥＴ
Ｔ３のアドレス方法、並びｌこインバータの出力側
ｆこあるコンデンサの予備充電が終了した後に到達する
電圧の点で相異なる。

第５Ａ図乃至第５Ｄ図１こ示す設計の回路は、インバー
タの出力側１こあるコンデ゛ンサを負荷ＦＥＴ Ｔ２
を介して予め充電する為、作動電圧ｖＨと同じ大きさの
電圧が連続的１こ又は一時的１こそのゲート電極に利用
出来るという共通の特徴を有する。

この為、予備充電の最大限は、作動電圧ｖＨからＴ２の
閾値電圧を差し引いた値までである。

この電圧の値が、この後Ｃ２を介する入力信号ｖＩの容
量性結合により、■Ｉの振幅並びにＣ１及びＣ２の分圧
比に従って上昇させられる。

第５Ａ図及び第５Ｂ図の回路の設計はＦＥＴ Ｔ３の
１駆動の点で第５Ｃ図及び第５Ｄ図と異なる。

第２図及び第４図について説明した実施例１こ従って、
Ｔ３のゲート電極をそのドレイン電極と（第５図Ｃ，Ｄ
）又は入力端子と接続すると、入カバレスｖＩが閾値電
圧ｖＴをこえた時だけ、Ｔ３が導電する。

従って、この様１こＴ３を切換えるやり方は、相当の合
計遅延を実現するのｌこ特に適している。

然し、入力パルスｖＩが現われる前、Ｔ３が最初は非導
電であるから、ＴＩのゲートの放電の為にＦＥＴ Ｔ
４を設けなければならない。

この為に必要な回路は、第５Ａ図及び第５Ｂ図１こ従っ
て（第５Ｅ図及び第５Ｆ図をも参照）、例えば作動電圧
がＴ３のゲート電極１こ印加される場合１こは冗長であ
る。

こういう場合、Ｔ１のゲートが放電しているという初期
条件は、入力パルスが現われる前、Ｖ■の低い電圧レベ
ルｆこよって既に保証されている。

第５Ｅ図及び第５Ｆ図の回路は、図示の他の４つの実施
例と異なり、出力側にあるコンデンサが作動電圧ｖＨの
値に一杯に予め充電され、これ１こ加えて入力パルス１
こよる昇圧が追加されるという共通の特徴を有する。

この為、以上の説明で０１で示したコンデンサの初期電
圧が一層高くなる。

然し、第５Ｆ図の実施例では、この為１こは電圧ｖＰ＞
ｖＨ＋ｖ、即ち、作動電圧より高い電圧を必要とする。

多くの用途では、別の電圧源を必要とすることは厳しい
制約を受ける。

この為、第５Ｅ図がこの場合の有利な実施例になる。

この場合、遅延段と呼ぶ入力側インバータが既にブート
ストラップ段として構成されている。

この段の構成ｆこついては、第２図及び第４図の出力駆
動段２１こついて前に述べた所を参照されたい。

主な特徴は、Ｔ１及びＴ２を有するインバータに対して
、ブート・ストラップ・コンデンサＣ３とＴ５及びＴ６
を持つ並列の無負荷インバータが設けられていることで
ある。

この為、第５Ｅ図の回路では、外部電圧を一層高くする
ことを必要とせずに、作動電圧の値まで一杯に充電する
ことが出来る。

まとめとして、この発明の利点を挙げれば、次の通りで
ある。

１、トランジスタＴ１及びＴ２と結合コンデ゛ンサＣ２
を適当な値に選ぶこと１こより、この所定の形式の従来
の回路より、一層長い遅延時間が得られる。

回路の設計技術者であれば、多くの用途に適した非常ｌ
こ融通性のある遅延回路を自由１こ作ることが出来る。

典型的な場合、遅延時間は２乃至５倍呻ばすことが出来
る。

２、他方、又はこれに関連して、遅延段はその出力側に
あるコンデンサの放電曲線が、Ｃ１の昇圧並びｌこＴ１
を通る放電′電流が一定であることにより、大きな且つ
一定の勾配置こなり、この為出力段のスイッチング閾値
を急速ｔこ且つ急峻に通過することが出来る様１こ保証
する。

この為、出力電圧Ｖｏは立上りの初期の部分が急峻１こ
なる様に保証される。

３、そのゲートの昇圧の為、Ｔ１１及びＴ１３のＷ／Ｌ
比を小さくすることが出来るので、同じ負荷に対し、出
力駆動器は一層小さな面上１こ設けることが出来る。

４、回路全体は、追加する部品の数を最小限に抑えて作
用し得る。

５、遅延段を動的な動作用に設計するのも溶射であり、
その時でも、Ｔ１が導電している時、又は入力パルス■
■が上側の電圧に達すを時、何等直流電力の消費がない
。

最後にこの発明の有利な構成を第６図の実施例１こつい
て説明する。

これは特１ここの発明の遅延回路をモノリシックに集積
化する場合を考えている。

前１こ述べた様１こ、遅延は一般にコンデンサがＦＥＴ
を介して充放電すること１こよって得られる。

一般にコンデンサは製造時の許容公差がごく僅かで、温
度並びｔこ電圧（こ対する依存性が小さいから、時間を
決定する部品としては非常によく適している。

然し、これらの条件は、充放電素子としての電界効果ト
ランジスタｌことっては非常に好ましくない。

電界効果トランジスタの閾値電圧ｖＴを定めるには、製
造時にかなりの許容公差をつけなければならないし、そ
の他にも動作上相当の変動があり、その結果、充放電ト
ランジスタの伝達インピーダンスがかなり変化する。

この為、ＲＣ時定数並び１こ達成される遅延時間にも大
きな許容公差が生ずることになる。

第６図１ハ、２つのパルスｖＩ及びＶｏの間に一定の遅
延時間を保証する為、放電ＦＥＴ Ｔ１の閾値電圧ｌ
こ関係なく、コンデンサＣ１の放電電流を一定に保つ回
路６０を示している。

更１こ、感知回路２のスイッチング閾値を急速に通過し
、こうしてパルスの初期の立上りを一層急峻にすること
が出来る様ｆこする為、コンデンサの出力光ｉｔ圧は最
高１こなる。

第６図では、これ迄の実施例に相当する部品を使ってい
るので、これらの部品１こは同じ参照符号を用いている
。

実際の遅延作用に先立つ予備充電段階の間、充電パルス
Ｖｐが現われ（Ｎチャンネル形ＦＥＴでは高い方の電圧
で９、遅延させようとするパルス■■は低い方の電圧の
値、即ち大地電位にある。

この為、Ｔ１は導電しない。コンデンサＣＩ（感知又は
出力１駆動段２の線及び入力の静電容量）及びＣ２が、
仮定ｆこよってＶｐが対応する高い値（ＶＰ＞ＶＨ＋Ｖ
Ｔ）Ｊこある時、Ｔ２を介して作動電圧ｖＨの値才で充
電される。

この後Ｖｐが再び低い電圧１こ下がると、回路は動作出
来る状態１こある。

入力パルス■■の立上り１こより、Ｃ２２介するｖＩの
容量性結合によって、点Ａに前述の昇圧が起り、この昇
圧は回路の設計１こより、作動電圧■。

の大きさの２倍近くに達することがある。

次に、コンデンサが第６図に６０と記した回路部分を介
して放電する。

この回路部分６０はその作用から、放電ＦＥＴ Ｔ１
のゲート電圧を供給する回路と呼ぶことが出来、この回
路は閾値電圧■Ｔの変動に対しては補償されている。

Ｔ７及びＴ８が電圧■Ｌ（■Ｈより小さい）と大地との
間ｔこ分圧器を形成し入力は号■■ｌこよって切換えら
れる。

点Ｂ１こは比較的小さい一定の電圧△Ｖが利用し得る。

この点Ｂと作動電圧ｖＨとの間にＦＥＴ Ｔ９及びＴ
１０が直列１こ配置されている。

Ｔ１０はダイオードとして接続されてＳす、そのパラメ
ータは、放電ＦＥＴ Ｔ１を比較的よく模擬する様に
なっていることを特に注意されたい。

Ｔ９も入力信号Ｖ■ｌこよって切換えられる。

ＦＥＴ Ｔ４は、前の実施例について述べた様に、充
電段階でＴ１のゲートを放電させるようｌこ作用する。

入力パルスｖＩが現われると、この回路がＴ１のゲート
に■Ｔ＋Δ■の電圧を供給する。

■Ｔは閾値電圧であり、△■は点Ｂの前述の一定の電圧
であり、パラメータの選び方ｌこよって調節し得る。

この為、ＴＩのゲート・ソース間電圧（ＶＧｓ、）及び
閾値電圧は閾値電圧の値に無関係１こなる。

Ｔ１が飽和領域（ＶＤＳ＜２ＶＨ％ ＶＧＳ ＶＴ＝
△■≦ＶＤＳ％ＶＧＳ ＶＴ＝△ｖ＜ＶＤｓく２ＶＨ
，△Ｖ：０．５ １Ｖ）で動作すルカラ、放電電流が一
定である、即ち、夫々のコンデンサの電圧１こ熱間・係
であり、ＦＥＴＴ１の閾値電圧の値１こも無関係である
。

第６図には、前１こ第２図及び第４図の実施例Ｅこつい
て、相当する形で説明した別の普通の高速インバータが
、感知回路２の１例として示されている。

点Ａの電圧、即ち一旦反転された入力信号が出力段２の
入力ＦＥＴ Ｔ１１．Ｔ１３の閾値電圧より低くなる
と、この段が切換わり、その出力ｔこ遅延し７た同相の
出力信号Ｖｏを供給する。

この場合も、これ迄の実施例と同じく、例えば差動増幅
器の様な他の回路を感知又は出力駆動段１こ使うことが
出来ることに注意されたい。

こ＼に図示した出力、駆動段を使う１こは、この発明の
１面が出力は号の立上りを急峻にしようとするものであ
る処から、この発明では特別の利点を持つという１こす
ぎない。

最後に、この発明は実施例の条件に制約されないことに
注意されたい。

例えば、充電及び放電という言葉を使ったが、放電は例
えば負の電圧への充電に対応し得る。

Ｎチャンネル形トランジスタの代り１こ、相補形ＦＥＴ
か、或いは対応する特性を持つ一般的な部品、例えば演
算増幅器を用いてもよいことは云う迄もない。

コンデンサ或に分布した静電容量又はイ田１１のコンデ
ンサ或いは両者の組合せであってよい。

時間、電圧、部品のデータ等に対しても同じことが云え
る。

【図面の簡単な説明】

第１図は２つのＦＥＴインバータを直列に配置して構成
さイする従来の典型的な遅延回路を示す回路図、第２図
はこの発明の第１の実施例を示す回路図、第３図は第２
図の実施例の場合の電圧曲線を示すグラフ、第４図は第
２図の場合の具体的な数値を示す回路図、第５Ａ図乃至
第５Ｆ図は静的又は動的な動作用のこの発明の遅延段の
種々の実施例を示す回路図、第６図は実現すべき遅延を
閾値電圧の変動に無関係に保つ様ｆこしたこの発明の別
の実施例の回路図である。 １・・・・・・人力段、２・・・・・・出力段、Ｃ，１
，Ｃ２・・・・・・コンデンサ、ＴＩ 、Ｔ２ 、Ｔ３
・・・・・・Ｆ Ｅ Ｔ ｓ Ｖ Ｉ ｐ入力信号、Ｖ
ｏ・・・・・・出力信号。

Claims (1)

1. 【特許請求の範囲】 １ コンデンサの放電を利用して入力信号を遅延せる下
   記の（イ）乃至（羽を具備する遅延回路。 （イ）前記入力信号を受増る入力端子。 （ロ）コンデ゛ンサを予め充電する充電手段。 ｅ→ 前記入力端子と前記コンデンサとの間ｔこ接続さ
   れ、前記人力信号を前記充電手段ｌこよって予め充電さ
   れた前記コンデンサへ容量的に結合することによって前
   記コンデンサの充電電圧を高める第２のコンデンサ。 に）前記入力端子及び前記コンデ゛ンサに接続され、前
   記第２のコンデンサによって充電電圧が高められた前記
   コンデ゛ンサを前記入力信号１こ応答して一定の割合で
   放電させる放電手段。 （羽 前記コンｉ’ンサの充電状態に応じて遅延された
   出力信号を与える出力駆動手段。