DE2553517A1

DE2553517A1 - Verzoegerungsschaltung mit feldeffekttransistoren

Info

Publication number: DE2553517A1
Application number: DE19752553517
Authority: DE
Inventors: Rainer Dipl Ing Clemen; Werner Dipl Ing Haug; Robert Dipl Phys Dr Schnadt
Original assignee: IBM Deutschland GmbH
Current assignee: IBM Deutschland GmbH
Priority date: 1975-11-28
Filing date: 1975-11-28
Publication date: 1977-06-08
Also published as: US4122361A; JPS5937895B2; JPS5266360A; DE2553517B2; DE2553517C3; GB1523080A

Description

/erzögerungsschaltung mit Feldeffekttransistoren

Die Erfindung betrifft eine Verzögerungsschaltung mit Feldeffekttransistoren, die auf der von einem zu verzögernden Eingangssignal, vorzugsweise Binärsignal,, veranlaßten Entladung eines kapazitiven Elements beruht,- mit mindestens einer das eigentliche .Verzögerungsglied darstellenden eingangsseitigen Schaltstufe_f an deren Ausgang das kapazitive Element wirksam ist, welcher Schaltstufe eine als Spannungsnachweisschaltung sowie als Ausgangstreiber ausgebildete weitere Schaltstufe nachgeschaltet ist.

Verzogerungsschaltungen werden im Zusammenhang mit den vielfältigsten Schaltungsanwendungen benötigt. Dementsprechend sind auch bereits viele auf die jeweiligen Einsatzverhältnisse zugeschnitten4 Verzogerungsschaltungen bekannt, allen Verzögerungsschaltungen ist gemeinsam,, daß sie ein ihnen zugeführtes Eingangssignal um eine bestimmte Zeit verzögert an ihrem Ausgang wieder in geeigneter Weise zur Verfügung stellen. Sie unterscheiden sich je nach den gestellten Randbedingungen. Solche können sein: die Verzögerungszeitdauer, deren möglicher Einstellbereich/ die Eignung für die unterschiedlichsten Arten von Einyangssignaleii/ die zur Realisierung vorgeschriebene Schaltkreistechnik bzw-technologie usw.

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Die vorliegende Erfindung befaßt sich rait der Verbesserung von Verzögerungsschaltungen der eingangs genannten Art, wie sie für das nachfolgend geschilderte /Anwendungsgebiet bzw. damit vergleich bare Fälle in Frage komiaen können.

So werden beispielsweise zur Ansteuerung der vielen peripheren Schaltkreise wie Dekoder bzw. Auswahlschaltungen, Flipflops usw., die sich auf einem monoIythisch integrierten FET-Speicherchip befinden, oft insgesamt mehrere Taktpulse benötigt. Aus vielerlei Gründen (begrenzte Anzahl von Chip-Anschlüssen, Impulsverzerrungen bzw. -verschiebungen auf den Zuleitungen usw.) ist es wünschenswert, diese Pulse nicht alle von außen dem Chip zuzuführen, sonderji möglichst alle bis auf einen intern, d.h. auf dem jeweiligen Chip, zu erzeugen. Damit ergibt sich für einen Chip-internen Takttreiber die allgemeine Aufgabe, aus z.ß. einem einzigen externen Taktpuls oder einem bereits als Ausgancfssignal eines anderen Treibers intern vorhandenen Taktpuls einen zweiten abzuleiten _f der eine - bedingt etwa durch eine größere Anzahl zu treibender Schaltkreis (z.B. Dekoder) -- ziemlich große Lastkapazität (typisch: 25 pF) treiben kann und gegenüber dein Eingangssignal um eine bestimmte Zeit t, verzögert ist.

Bekannt ist in diesem Zusammenhang, daß im einfachsten Falle jede FET-Schaltstufe, z.B. Inverterstufe, eine Verzögerung aufweist. Prinzipiell werden daher Verzögerungen auf dem genannten Schaltungsgebiet dadurch erreicht, daß man einen Kondensator bzw.. ein kapazitives Bauelement über einen ΓΕΤ oder ein damit vergleichbares Schaltelement auf- oder entlädt. Takttreiber mit insgesamt nicht invertiertem Ausgang lassen sich bekanntlich durch die Kettenschaltung zweier bzw. allgemein einer geradzahligen Anzahl üblicher Inverterstufen realisieren. Als typischer Wert für die Gesamtverzögerungszeit t, einer zweistufigen T~vorterkette mit Feldeffekttransistoren kann etwa 10 ns ^enoüimen v/erden.

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üa die Verzügerungssclialtungen der hier behandelten Art auf der Entladung eines kapazitiven Elementes beruhen,, könnte man daran denken, größere Verzögerungszeiten durch eine Vergrößerung des wirksamen Kapazitätswertes zu erzielen. Dem steht jedoch entgegen, daß bei für die monolithische Integration vorgesehenen Halbleiterschaltungen damit direkt ein erhöhter Flächenbedarf zusammenhinge, der seinerseits meistens außerordentlich unerwünscht ist. Verringert man andererseits den Entladestrom, ergibt sich wiederum das folgende Problem. Wird nämlich zum Nachweis eines bestimmten Spannungspegels an dem kapazitiven Element, durch den die Impulsverzögerung festgelegt wird, wieder ein FET oder dergl. verwendet, so wird dessen Schaltschwelle sehr langsam d.h. unter einem flachen Winkel durchlaufen. Daraus aber folgt, daß dieser . Nachweisschaltkreis, der zweckmäßig mit der ausgangsseitigen Inverterstufe identisch ist, nur langsam schaltet und somit eine nur flache Impulsanstiegsflanke an die der Verzugerungsschaltung nachgeschalteten Schaltkreise liefern kann.

Es ist Aufgabe der Erfindung, eine Verzögerungsschaltung anzugeben, die eine bestimmte, aber durch entsprechende Auslegung der einzelnen Bauelemente innerhalb eines größeren Bereichs beliebig wählbare Verzogerungszeit zwischen einem Eingangs- und Ausgangssignal realisiert, deren eigentliche Verzögerungsstufe jedoch ein Ausgangssignal liefert, das schnell die Schaltschwelle der nachgeschalteten Nachweisschaltung bzw. Ausgangstreiberstufe durchläuft, so daß das zu erzeugende verzögerte Äusgangssignal bei vergrößerter Verzögerungszeit dennoch eine steile Anfangsanstiegsflanke auf v/eist. Dabei soll die anzugebende Schaltung mit monolithischen Integrationstechniken.kompatibel sein und eine weitere Ausgestaltung derart zulassen, daß die Verzögerungszeit auch unabhängig von Parameterschwankungen der Schaltungsbauelemente, insbesondere der Schwellenspannung der Feldeffekttransistoren, realisiert wird.

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Zur Lösung dieser Aufgabe sieht die Erfindung die im Patentanspruch 1 gekennzeichnete Verzögerungsschaltung vor. Weitere vorteilhafte Ausgestaltungen der Erfindung sind in den Unteransprüchen gekennzeichnet.

Die Erfindung wird im folgenden anhand von Ausführungsbeispielen unter Zuhilfenahme der Zeichnungen näher erläutert.

Es zeigen:

Fig. 1 eine für den Stand der Technik typische

Verzögerungsschaltung aus der Kettenschaltung zweier FET-Inverterstufen;

Fig. 2 ein erstes Ausführungsbeispiel der Erfindung;

Fig. 3 eine schematischo Darstellung der Spannungs·-

verläufe beim Ausführungsbeispiel von Fig.2;

Fig. 4 ein gegenüber Fig. 2 weiter konkretisiertes

Ausführungsbeispiel der Erfindung;

Fig. 5 eine Zusammenstellung vorteilhafter Aus

führungsformen der erfindungsgemäßen Verzögerungsstufe für eine statische bzw. dynamische Betriebspreise und

Fig. 6 ein weiteres Ausführungsbeispiel der Erfin

dung,, bei dem die zu realisierende Verzögerung unabhängig von Schwellenspannungsschwankungen erhalten wird.

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' Sv.

Die in Fig. 1 gezeigte Schaltungsanordnung, die als typisch für den Stand der Technik auf diesem Gebiet anzusehen ist, nutzt die bekannte Tatsache aus, daß Verzögerungsschaltungen mit nicht invertierendem Ausgang durch die Kettenschaltung zweier Inverterstufen realisiert werden können. Eine Eingangsstufe 1 invertiert den Eingangspuls ν und steuert eine (beispielsweise gleich aufgebaute) ausgangsseitige Inverter stufe 2 an,- die ihrerseits den invertierten Eingangspuls ν nochmals invertiert,, so daß - logisch gesehen '- gilt ν = v_. Die Eingangsstufe 1 besteht dabei aus der Reihenschaltung eines Treiber-FET T1 und eines zugehörigen Last-FET T2. Das zu verzögernde Eingangssignal V- wird der Gate-Elektrode von T1 zugeführt und erscheint in invertierter Form vT am gemeinsamen Verbindungspunkt N zv7ischen Treiber- und Last-FET, welches auch der Ausgang einer solchen Inverterstufe ist. Der Last-FET T2 ist im gezeigten Fall bezüglich seines Drain- und Gate-Anschlusses verbunden und liegt an der Betriebsspannung V . Die Spannung V ist beispielsweise bei K-Kanal Transistoren eine positive Spannung, z.B. etwa 8_f5 V. Am Ausgang der ersten Inverterstufe 1 sei ein kapazitives Element C1 wirksam, das als diskreter Kondensator oder auch - was meistens ausreicht als parasitäre Gate-Kapazität der nachfolgenden Stufe vorliegt. Die Ausgangsstufe bzw. Inverterstufe 2 sei in gleicher Weise wie die Eingangsstufe 1 aufgebaut. Das gegenüber dem Eingangssignal v_ verzögerte Ausgangs signal ν steht zur Steuerung v/eiterer Schaltkreise, die in Fig. 1 durch die kapazitive Last CL angedeutet sein sollen, zur Verfügung. Beide Inverter bringen grundsätzlich eine gewisse zeitliche Verzögerung mit sich, wofür als typischer Wert bei N-Kanal FET-Technologie etwa 10 ns angenommen werden kann.

Um eine größere Gesamtverzögerungszeit t-, zu erreichen,- muß bei gleichbleibender Anstiegszeit von v_ die Teilverzögerungszeit der Eingangsinverterstufe 1 erhöht werden. Dies läßt sich jedoch durch eine Umdimensionierung nicht ohne weiteres erreichen. Denn dazu müßte der Treibertransistor T1 hochohmiger ausgelegt werden. Zu- · sammen mit dem Last-FET T2 und der dadurch zu berücksichtigenden

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Spannungsteilerwirkung würde das zu einer zwar langsameren, jedoch nicht mehr vollständigen Entladung der am Ausgang der Eingangsstufe 1 wirksamen Kapazität C1 führen. Die Entladekurve ware sehr flach, so daß die Schaltschwelle der nachgeschalteten Ausgangsstufe 2 nur mit geringer Steigung durchlaufen würde. Die Ausgangsstufe würde dann zu langsam schalten. Es besteht deshalb die Aufgabe, eine demgegenüber größere, möglichst einstellbare Verzögerungszeit t-, zu realisieren, wobei die Verzögerungsschaltung jedoch letztlich ein Ausgangssiganl v„ mit steiler Anfangs-anstiegsflanke liefert.

Fig. 2 zeigt ein Ausführungsbeispiel der Erfindung, das die genannten Anforderungen erfüllt. Die gesamte Verzögerungsschaltung 20 umfaßt ieder eine Eingangsstufe 1 , die im folgenden die eigentliche Verzögcrurxgsstufe genannt werden soll, sowie eine Ausgangs- bzw. Treiberstufe 2 und schließlich noch eins a.ls Isolationsstufe bezeichnete und in Fig. 2 nur prinzipiell dargestellte Schaltstufe 3. Die Ausgangstreiberstufe 2 ist für sich als bekannt anzusehen (vgl. Deutsche Offenlegungsschrift 2 243 671 - internes Zeichen GE 972 018). Es handelt sich dabei um eine verbesserte sogenannte Bootstrap-Treiberstufe, bei der der Bootstrap-Konäensator C3 in einer parallel zur Ausgangsinverterstufe (Transistoren T13, T14) angeordneten unbelasteten gleichartigen Inverterstufe (Transistoren T11, T12) vorgesehen ist. Die Aufladung des Bootstrap-Kondensators C3 bzw. des damit verbundenen Schaltungsknotens an den Gate-Elektroden von T12 und T14 erfolgt vom Eingangssignal ν über die dann leitende Isolationsstufe 3 (T30 leitend) sowie über den leitenden Transistor T11. Anschließend sperrt die Isolationsstufe 3, so daß die beim Ausschalten von T11 ansteigende Source-Spannung von T12 die Gate-Spannung der Last-FET T12, T14 stark anhebt, was in einem schnellen Ansteigen des Ausgangspulses

_o resultiert. Bezüglich weiterer Einzelheiten des Aufbaus und Betriebs der Ausgangstreiberstufe 2 wird auf den genannten Stand der Technik verwiesen.

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Die Eingangsstufe 1 stellt die erfindungsgemäß verbesserte eigentliche Verzögerungsstufe dar. Sie umfaßt wiederum einen konventionellen FET~Inverter mit dein Treiber -FET T1 und dessen Last-FET T2. Dieser Schaltungsteil kann ohne weiteres mit dem entsprechenden Schaltungsteil von Fig. 1 verglichen werden. Im wesentlichen Unterschied zu Fig. 1 wird gemäß Fig. 2 das Eingangssignal v_ über einen Koppelkondensator C2 mit der am Ausgang der Inverterstufe wirksamen Kapazität C1 verbunden. Das Eingangssignal ist zum anderen mit der Gate-Elektrode des Treiber-Transistors T1 gekoppelt. Diese Kopplung erfolgt im vorliegenden Fall über den relativ hochohiaigen FET T3, der mit seiner Draiiv-Source-Strecke zwischen dem Eingang und der Gate-Elektrode von T1 eingefügt ist. Die Gate-Elektrode von T3 ist in diesem Ausführungsbeispiel ebenfalls mit dem Eingang verbunden, überdies ist an die Gate-Elektrode von T1 noch ein FET T4 so angeschlossen, daß darüber zu Beginn eines noch zu beschreibenden Arbeitszyklus das Gate von T1 entladen werden kann.

Im folgenden soll unter v/eiterer Berücksichtigung von Fig. 3 die Arbeitsweise der Schaltung nach Fig. 2 erläutert v/erden. Gleichbleibende Spannungswerte sind dabei mit großen Buchstaben und zeitlich veränderliche mit kleinen Buchstaben bezeichnet, z.E. V , V aber ν , ν usw. Bevor das zu verzögernde Eingangssignal v_T auftritt, erfolgt die Vorladung der am Ausgang der Verzögerungs stufe 1 v/irksamen Kapazität C1 mittels der Spannung v_p auf einen möglichst großen, vorzugsweise etwa die Betriebsspannung erreichen den Spannungswert (Fig. 3). In dieser Vorladungsphase wird gleichzeitig über T4 das Gate von T1 (auf etwa liassepotential) entladen. In der nächsten Phase, die mit dem Auftreten des Eingangsimpulses ν beginnt, erfolgt durch die erfindungsgemäß vorgesehene kapazitive Einkopplung des Eingangssignales über C2 die Überhöhung der Spannung ν an C1 auf einen Wert ν >> v_G - V . Dieser Wert liegt über der Pulsamplitude von ν und weit über der Gate-Spannung Vp des FET T1. ν_φ bedeutet dabei den Wert der Schwellenspannung

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-η.

von Τ1. Während dieser geschilderten Phase'wird somit die Teilverzögerungszeit t,.. in Fig. 3 realisiert, während der die FET T11 und T13 der Ausgangstreiberstufe leitend sind und demzufolge das Ausgangssignal v_f noch den unteren Spannungswert aufweist.

Über den hochohmigen FET T3 erfolgt anschließend ein verzögertes und langsames Ansteigen der Gate-Spannung v.-, des FET Tl auf einen niedrigen Viert v_ <ζ ν + V . Dadurch ist gewähr leistet, daß der Treiber-FET T1 nach dem Schalten lange im gesättigten Bereich arbeitet. Folglich wird C1 über den (relativ zu T3 und T2) niederohmigen T1, wie gewünscht, mit konstantem Strom I entladen. Es ergibt sich somit ein steiler linearer Spannungsverlauf ν (t) gemäß der Beziehung

^vD^(t) =cr/^Idt

bis zur Schalt schwelle des riachgeschalteten Ausgangstreibern. Unterstützt wird diese Wirkung noch dadurch, daß die abfallende Flanke der überhöhten Spannung vT = ν von der Drain des FET T1 über die in Fig. 2 in unterbrochenen Linien angedeutete Drain-Gate-Kapazität auf das Gate von TT zurückgekoppelt wird und somit das vom Eingang, d. h. von v_T her, ansonsten erzwungene Ansteigen von v_r kompensiert wird. Es gilt somit,- daß über längere Zeit v_ konstant bleibt. Auf diese Weise wird die Teilte

Verzögerungszeit t_Ί2 realisiert, während der - bis ν die Ansprechschwelle der Ausgangstreiberstufe erreicht hat - T11 und T13 immer noch genügend leitend sind und daher V_n auf dem unteren Spannungswert bleibt.

Soweit die Beschreibung des Aufbaus und der Arbeitsweise der Erfindung entsprechend dem in Fig. 2 dargestellten Ausführungsbeispiel. Festzuhalten ist, daß die Erfindung zunächst eine

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Vorladung der Kapazität C1 auf einen möglichst hohen Spannungswert vorsieht, daß durch die kapazitive Einkopplung des Eingangssignales die Ladespannung auf einen Wert oberhalb der Betriebsspannung angehoben wird, worauf durch die im einzelnen geschilderten Maßnahmen eine mit möglichst konstantem Strom ablaufende und die hauptsächliche Verzögerungszeit definierende Entladung von C1 mit steilem, jedoch linearen Spannungsverlauf bis zur Schaltschwelle des nachgeschalteten als Nachweisschaltung dienenden Ausgangstreibers durchgeführt wird. Die an Ausgang der Verzögerungsstufe 1 wirksame Kapazität C1 in Fig. 2 kann dabei in vorteilhafter Weise direkt durch die Gate-Kapazitäten von T11 und T13 gebildet werden. Die Spannungsüberhohung durch kapazitive Einkopplung des Eingangssignales richtet sich nach dem Verhältnis der Kapazitätswerte von C1 und C2. Für eine möglichst große Spannungsüberhöhung sollte C1 <C2 sein. Typische Werte können mit etwa 1 bis 2 pF für C1 bei etwa 5 pF für C2 angenommen werden.

Fig. 4 zeigt eine auf der Grundlage von Fig. 2 ausgebildete Verzögerungsschaltung mit konkreten Bauelementangaben. In diese Darstellung sind insbesondere die W/L-Verhältnisse bei den einzelnen Feldeffekttransistoren angegeben,, aufgrund derer im einen Fall von einem "hochohmigen^!: und in einem anderen Fall von einem "niederohmigen" FET gesprochen wurde. Das W/L-Verhältnis kennzeichnet das Verhältnis der Breite zur Länge des den Übertragungsleitwert eines Feldeffekttransistors bestimmenden Gate- bzw. Kanalbereichs. Je größer das W/L Verhältnis ist, desto niederohmiger ist der betreffende FET im leitenden Zustand. Die /iusgestaltung und Arbeitsweise der Isolationsstufe 3 ist im übrigen für sich | konventionell (vgl. Deutsche Offenlegungsschrift 2340 770, internes Zeichen GE 973 005).

Ein Vergleich der in Fig. 4 konkret angegebenen Schaltung mit einer konventionellen und bis auf die Verzögerungsstufe 1 damit identisch ausgeführten Schaltung hat ergeben, daß mit der erfindungsgemäßen Ausführung unschwer bis zu fünfmal längere Verzögerungszeiten bzw. bei einer Dimensionierung auf gleiche Verzö-

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gerungszeiten erheblich steilere Ausgangspulse erzielt werden konnten. Die Überlegenheit der erfindungsgemäßen Schaltungsausführung beruht auf dem durch die Spannungsüberhöhung infolge der kapazitiven Einkopplung des Eingangssignals gewonnenen Freiheitsgrad hinsichtlich der nachfolgenden,- die eigentliche Verzögerungszeit bzw. die Anstiegsflanke des Ausgangsimpulses bestimmenden Entladung.

In Fig. 5 sind verschiedene vorteilhafte Ausführungsformen von erfindungsgemäß ausgebildeten Verzögerungsstufen zusammengestellt. Alle diese Versionen gehen dabei von einer konventionellen FET-Inverterstufc mit den FET T1 und T2 aus, die jeweils erfindungsgemäß als Verzögerungsstufe ausgebaut ist. Die Fign. 5A; C und E stellen dabei Ausführungsbeispiele mit statischer Betriebsweise dar _f denen jeweils in den Fign. 5B_f C und F entsprechende dynamisch betriebene Verzögerungsstufen gegenübergestellt sind. Bei statischer Betriebsweise fließt - wenn ν =V_T, -

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dauernd Strom, weil der Last-FET T2 in der gezeigten Weise hinsichtlich seiner Gate-Elektrode an der Betriebsspannung V liegt. Bei dieser Betriebsweise wird im Gegensatz zur dynamischen Betriebsweise kein zusätzlicher Taktimpuls benötigt. Bei den dynamischen Schaltungen tritt keine Gleichstrom-Verlustleistung auf, wenn der Treiber-FET T1 leitend ist, weil der für die Vorladephase maßgebliche Last-FET T2 an seiner Gate-Elektrode nur während dieser Phase mit der zeitlich begrenzten Spannung v_p beaufschlagt wird. Allen in Fig. 5 gezeigten Ausführungsformen ist gemeinsam, daß erfindungsgemäß eine kapazitive Einkopplung des Eingangssignales ν auf die am Ausgang der Inverterstufe wirksame Kapazität vorgesehen ist.

Die hier gezeigten Schaltungen unterscheiden sich ferner im wesentlichen in der Ansteuerung des in der Gate-Zuleitung von T1 liegenden FET T3 bzw. in der nach Abschluß der Vorladung der am

Ausgang der Inverterstufe wirksamen Kapazität erreichten Spannung. ! Die in den Fign. 5A bis D dargestellen Schaltungsausführungen ! haben gemeinsam, daß für die Aufladung der am Ausgang der Inverter4

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stufe wirksamen Kapazität über den Last-FET T2 an dessen Gate-Elektrode dauernd bzw. zeitweilig eine Spannung in der Größe

der Betriebsspannung V zur Verfügung steht. Demzufolge kann die Vorladung maximal auf den um den Wert der Schwellenspannung von T2 verringerten Betriebsspannungswert V erfolgen. Dieser erreichte Spannungswert wird dann durch die kapazitive Einkopplung des Eingangssignals v_ über C2 entsprechend der Amplitude von ν und dem Teilerverhältnis von C^-I und C² angehoben. Dabei unterscheiden sich die Schaltungsausführungen nach Fig. 5A und 5B von denen nach Fig. 5C und 5B durch die Ansteuerung des FET T3. Wenn entsprechend den früher geschilderten Ausführungsbeispielen nach Fig. 2 und Fig. 4 die Gate-Elektrode von T3 mit dessen Drain-Elektrode bzw. mit der Eingangsklemme verbunden ist (Fig. 5C, D), wird T3 erst leitend, wenn der Eingangspuls ν die Schwellenspannung V_ überschreitet. Diese Schaltungsart von T3 ist also zur Realisierung einer größeren Gesaratverzögerung besonders geeignet. Da aber T3 vor dem Auftreten des Eingangsimpulses V₁ zunächst gesperrt ist, muß zur Entladung des Gates von T1 der FET T4 vorgesehen werden. Dieses Schaltungserfordernis entfällt, wenn* entsprechend Fign. 5A und 5B (und im übrigen auch Fign. 5E und 5F) an der Gate-Elektrode von T3 beispielsweise die Betriebsspannung anliegt. In diesen Fällen ist die Anfangsbedingung, daß das Gate von T1 entladen ist, bereits durch den unteren Spannungspegel von ν vor den Auftreten des Eingangsimpulses gewährleistet.

Den Schaltungen nach Fign. 5E und F ist gemeinsam, daß sie im Gegensatz zu den übrigen vier gezeigten Ausführungsformen eine Vorladung der am Ausgang wirksamen Kapazität auf den vollen Betriebs snannungswert V_TT gewährleisten, zu dem sich dann die

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Spannungsüberhöhung infolge des Eingangsimpulses hinzuaddiert. Es wird demnach damit eine noch höhere Anfangsspannung an der früher mit C1 bezeichneten Kapazität erreicht. Dazu ist allerdings bei der Version nach Fig. 5F eine Spannung v_p> V + V erforderlich, d.h. eine gegenüber der Betriebsspannung erhöhte Spannung. In vielen Anwendungsfällen wird in dem Erfordernis einer

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weiteren Spannungsquellc eine starke Einschränkung zu sehen sein. Demzufolge ist in Fig. 5E eine vorteilhafte Ausgestaltung für diesen Fall vorgesehen _r wonach bereits die als Verzögerungsstufe ausgebaute eingangsseitige Inverterstufe als Bootstrap-Stufc ausgebildet ist. Bezüglich des Aufbaus dieser Stufe kann auf die früheren Ausführungen zur Ausgangstreiberstufe 2 in den Fign. 2 und 4 verwiesen werden. Im wesentlichen ist dabei zu der Inverterstufe mit T1 und T2 eine parallel angeordnete unbelastete und mittels des Bootstrap-Kondensators C3 ausgestattete Inverterstufe mit T5 und T6 vorgesehen. Somit wird bei der Schaltung nach Fig. 5E die Aufladung auf den vollen Wert der Betriebsspannung erreicht _r ohne daß eine höhere externe Spannung erforderlich ist.

Zusammenfassend kann somit gesagt v/erden, daß die Erfindung folgende Vorteile bietet:

1. Durch geeignete Dimensionierung der Transistoren T1 und τ2 sowie der Koppelkapazität C2 lassen sich größere Verzögerungszeiten als bei konventionellen Schaltungen der genannten Art erreichen. Damit steht dem mit dem Entwurf von Schaltungen befaßten Fachmann eine für viele Anwendungen an·- paßbare Verzögerungssclialtung mit großer Flexibilität zur Verfügung, mit der in typischen Fällen um den Faktor 2 bis 5 vergrößerte Verzögerungszeiten erzielbar sind.

2. Andererseits bzw. in Verbindung damit sorgt die Verzögerungss'tufe für eine Entladekurve der an ihrem Ausgang v/irksamen Kapazität mit großer und konstanter Neigung ·- bedingt durch die Spannungsüberhohung an C1 und den konstanten Entladestrom über T1 - und ermöglicht somit ein schnelles und nicht schleichendes Durchlaufen der Schaltschwelle der Ausgangsstufe. Damit ist für den Ausgangsimpuls V_n ein steiler Anfangsteil der Anstiegsflanke gewährleistet.

3. Die Ausgangstreiberstufe kann bei gleicher Last auf kleinerer Fläche ausgelegt v/erden, da das W/L--Verhältnis von T11 und T13

infolge der Spannungsüberhöhung an ihren Gate reduziert werden kann. _ .._. ..._ . . ..

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4. Die Gesamtschaltung kommt mit einer minimalen Zahl an zusätzlichen Bauelernten aus.

5. Die Verzögerungsstufe läßt sich unschwer für eine dynamische Betriebsweise auslegen und v/eist dann keine Gleichstrom-Dauerverlustleistung auf, wenn T1 leitend bzw. der Eingangsimpuls ν seinen oberen Spannungswert annimmt.

Anhand des Ausführungsbeispiels von Fig. 6 soll schließlich noch eine vorteilhafte Weiterbildung der Erfindung erläutert v/erden. Dabei soll vor allem den besonderen Verhältnissen bei einer monolithischen Integration der erfindungsgemäßen Verzögerungsschaltung Rechnung getragen werden. Wie bereits geschildert wurde werden die Verzögerungen prinzipiell dadurch erreicht, daß man eine Kapazität über einen FET auf- oder entlädt. Da Kapazitäten in der Regel nur geringe Fertigungstoleranzen sowie geringen Temperaturgang und Spannungsabhängigkeit aufweisen, sind sie als zeitbestimmendes Bauelement durchaus geeignet. Wesentlich ungünstiger liegen die Verhältnisse bei einem Feldeffekttransistor als Lade- oder Entladeelement. Die Schwellenspannung V von Feldeffekttransistoren kann nur mit v/eiten Fertigungstoleranzen hergestellt v/erden und unterliegt zudem starken Schwankungen im Betrieb,, was gleichbedeutend mit einer starken Änderung des Durchlaßwiderstandes des Lade- bzw. Entladetransistors ist. Daraus ergibt sich zwangsläufig eine große Toleranz der RC-Zeitkonstanten und damit der erreichten Verzögerungszeit.

Fig. 6 zeigt nun eine Schaltung 60, die den Entladestrom für den Kondensator C1 konstant hält - unabhängig von der Schwellenspannung des Entlade-FET T1 -, um so für eine konstante Verzögerungszeit zwischen zwei Impulsen ν und ν zu sorgen. Weiterhin soll j wieder von einer möglichst hohen Ausgangsladespannung der ! Kapazität ausgegangen v/erden, um einen schnellen Durchgang durch die Schaltschwelle des Nachweisschaltkreises 2

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und so eine steilere Ausgangsimpulsflanke zu ermöglichen.

Soweit in Fig. 6 mit früheren Ausführungsbeispielen vergleichbare Bauelemente benutzt sind, sind diese gleich bezeichnet. Während des der eigentlichen Verzögerungsfunktion vorausgehenden Aufladevorgangs ist der Auflade-Impuls ν vorhanden(auf seinem oberen Spannungswärt bei N-Kanal FET) und der zu verzögernde Impuls v_T auf seinem unteren Spannungswert,· z. B. Massepotential. Ϊ.1 ist somit nicht leitend. Die Kondensatoren C1 (Leitungs- und Eingangskapazitat der Nachweis- bzw. Ausgangstreiberstufe 2) und C2 werden über T2 auf den Viert der Betriebsspannung V₁^ aufgeladen, wann - wie angenommen v/erden soll ■- ν sich auf einem entsprechend hohe_n Wert (V_p } V„+V_) befindet. Geht anschließend v_p wieder auf den unteren Spannungswert,- ist die Schaltung betriebsbereit. Mit dem Anstieg des Eingangsinipulses ν wird sich am Punkt durch kapazitive Einkopplung von ν über C2 die bereits geschilderte Spannungsüberhöhung einstellen, die je nach Schaltungsauslegung bis auf nahezu den doppelten Wert der Betriebsspannung V ansteigen kann. Nun setzt die Entladung der Kapazitäten durch die in Fig. 6 mit 60 bezeichnete Teilschaltung ein. Diese Teilschaltung 60 kann entsprechend ihrer Funktion als Schaltung zur Bereitstellung einer Gate-Spannung für den Entlade-FET T1 mit hinsichtlich Schwankungen der Schv/ellenspannung V_r kompensiertem Verhalten bezeichnet werden. T7 und T3 bilden dabei einen zwischen einer (gegenüber V_TT niedrigeren) Spannung V_T und Masse liegenden und vom

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Eingangssignal v_ geschalteten Spannungsteiler, wobei am Schaltungspunkt B eine relativ kleine konstante Spannung Δ V zur Verfügung steht. Zwischen dem genannten Schaltungspunkt B und der Betriebsspannung VU liegen die in Reihe geschalteten FLT T9 und T10. T10 ist als Diode geschaltet und soll in seinen Parametern dein Ent lade--FET T1 relativ gut nachgebildet sein, worauf besonders hingewiesen wird. Auch T9 wird vom Eingangssignal ν geschaltet. Der weiterhin vorgesehene FIJT T4 dient wiederum, wie bereits im Zusammenhang mit den früheren Ausführungsbeispiclcn beschrieben wurde, der Entladung des Gates von T1 in der Aufladephase.

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Tritt der Eingangsiinpuls ν auf, liefert diese Schaltung am

ate von T1 eine Spannung von V + Δ V₁. wobei V die Schwellenspannung und Δ V die bereits erwähnte,- durch Dimensionierung einstellbare konstante Spannung am Schaltungspunkt B ist. Die Differenz zwischen der Gate-Source-Spannung (v_G,,) und der Schwellenspannung von T1 ist somit unabhängig vom V7ert der Schwellenspannung. Da T1 im gesättigten Bereich arbeitet (v_os < 2V^; ^V _GG~^V _T ⁼ Δ V^ v_DS; v_GS-V_T = Δ V < v_us <. 2V_H; Δ V^O,5 - IV) , ist der

ntladestrom konstant, d.h. unabhängig von der jeweiligen Spannung an den Kondensatoren und unabhängig vom Wert der Schwellenspannung des FET T1.

In Fig. 6 ist als Beispiel für einen Kachweisschaltkreis 2 wieder eine konventionelle schnelle Inverterstufe angegeben, wie sie bereits iia Zusammenhang ir.it der Beschreibung der Ausf ührungsbeispiele nach den. Fign. 2 und 4 in vergleichbarer Torrn vorlag. Unterschreitet die Spannung ara Punkt Λ, d.h. das einmal invertierte Eingangssignalt die Schwollcnspannung der Eingangs-FST T11, T13 der Ausgangsstufe 2_: schaltet diese Stufe und liefert am Ausgang das verzögerte gleichphasige Ausga.agcsignal v_. Es ist schließlich noch festzustellen,, dai?· hier sowie bei den früheren /msführungsbeispielen als nachweis·· bzw. Ausgangstreiberstufc auch andere Schaltkreise, z.B. Differentialverstärker verwendet werden können. Die Verwendung der gezeigten /Vusgangstreiberstufe bietet lediglich im Rahmen der Erfindung zusätzliche besondere Vorteile, weil ja gemäß einem Aspekt der Erfindung schnelle Anstiegsflanken des Ausgangssignals erwünscht sind.

Schließlich ist festzustellen, daß die Erfindung nicht auf die !in den Ausführungsbeispielen angenommenen Verhältnisse beschränkt jsein muß. Soweit beispielsweise die Begriffe Auf- und Entladen verwendet sind, kann einem Entladen durchaus ein Aufladen z.B. auf negative Spannungswerte entsprechen. Klar ist weiterhin, daß statt N-Kanal-Transistoren dazu komplementäre IMüT-Typen bzw. ganz 'allgemein Bauelemente mit entsprechenden Setriebsverhalten, z.B. Operationsverstärker, Verwendung finden können. Kapazitäten kön-

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nen ganz allgemein verteilte oder diskrete Kondensatoren bzv/. Mischformen daraus sein. Gleiches gilt auch für die Zeit-, Spannungs--, Bauelementangaben usw.

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Claims

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Verzögerunysschaltung rait Feldeffekttransistoren, die auf der von einem zu verzögerndem Eingangssignal, vorzugsweise Binärsignal, veranlaßten Entladung eines kapazitiven Elementes beruht, mit mindestens einer das eigentliche Verzögerungsglied darstellenden eingangsseitigen Schaltstufe, an deren Ausgang das kapazitive Element wirksam ist, v/elcher Schaltstufe eine als Spannungsnachweis schaltung sowie als Ausgangstreiber ausgebildete weitere Schaltstufe nachgeschaltet ist, gekennzeichnet durch die Vorsehung einer kapazitiven Einkopplung des zu verzögernden Eingangssignales auf das zuvor aufgeladene kapazitive Element, sowie durch Schaltungsmittel zur hinsichtlich des Stromes möglichst konstanten Entladung des derart zusätzlich und damit hoch aufgeladenen kapazitiven Elementes bis mindestens zur Schaltschwelle der nachfolgenden v/eiteren Schaltstufe.

2. Verzögerungsschaltung nach Anspruch 1, dadurch gekennzeichnet, daß die eingangsseitige Schaltstufe (1) als an sich bekannte Inverterstufe ausgebildet ist, die aus der Reihenschaltung eines Treiber-· sowie eines Last-FET (T1, T2) mit einem am gemeinsamen Verbindungspunkt vorgesehenen Ausgang besteht, an dem das kapazitive Element (C1) v/irksam ist, und daß das zu verzögernde Eingangssignal (v ) einmal über das kapazitive Koppelelement (C2) mit dem genannten gemeinsamen Verbindungspunkt und zum anderen mit der Gate-Elektrode des Treiber-FET (T1) gekoppelt ist.

3. Verzögerungsschaltung nach den Ansprüchen 1 oder 2, dadurch gekennzeichnet, daß die am Ausgang der eingangs-* seitigen Schaltstufe (1) v/irksame Kapazität des kapa- ! zitiven Elementes (C1) durch die Leitungs- und/oder

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gangskapazität, insbesondere die parasitären Gate-Kapazitäten der Feldeffekttransistoren (T11 ,· T13) der nachfolgenden weiteren Schaltstufe (2) gebildet wird.

4. Verzügerungsschaltung nach einen der vorgehenden Ansprüche, dadurch gekennzeichnet, daß der Kapasitäts·- wert des am Ausgang dar eingangsseitigen Schaltstufe j

(1) wirksamen kapazitiven Elementes (C1) kleiner ist j als der des kapazitiven Koppelelementas (C2). ι

5. Verzögerungsschaltung nach einem der vorhergehenden Ansprüche, dadurch gekennzeichnet.- daß die Aufladung des am Ausgang der eingangsseitigen Inverterstufe wirksamen kapazitiven Elementes (C1) über den zugehörigen Last-FET (T2) , Vorzugspreise bis auf den I7ert der Betriebsspannung, vorgesehen ist.

6. Verzögerungsschaltung nach einem der vorhergehenden Ansprüche, dadurch gekennzeichnet, daß die Aufladung des am Ausgang der eingangsseitigen Inverterstufe

ι (1) wirksamen kapazitiven Elementes (Cl) während einer j vor dem Auftreten des zu verzögernden Eingangssignales (v) vorgesehenen Taktphase (ν_π) vorgeseb.cn ist.

7. Verzögerungsschaltuny nach einen der vorhergehenden Ansprüche,, dadurch gekennzeichnet- daß dia eingangsseitige Inverterstufe (1) - jedenfalls in ihrem für die Aufladung des an ihreia Ausgang wirksamen kapazitiven Elementes (C1) maßgeblichen Teil - als Bootstrap-Stufe ausgebildet ist (Tig. 5E).

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3. Verzogerungsschaltung nach einem der vorhergehenden Ansprüche, dadurch gekennzeichnet, daß die iiachweis- und Ausgangstrei.barschaltung (2) als Boots tr ap-Stufe ausgebildet ist.

9. Verzögerungsschaltung nach einem der vorhergehenden Ansprüche,- dadurch gekennzeichnet, daß der Treiber-FET (T1) während des Entladevorganges des kapazitiven Elementes (C1) im Sättigungsbereich betrieben wird.

10. Verzögerungsschaltung nach einem der vorhergehenden Ansprüche, dadurch gekennzeichnet, daß die Gate-Spannung des Treiber-FET (T1) während des Entladevorgangs des kapazitiven Eiern entes (C1) auf einem möglichst konstanten und vorzugsweise nur gei'ingfügig über den Wert der Schwellenspannung angehobenen Spannungswert gehalten wird.

11. Verzögerungsschaltung nach einem der vorhergehenden Ansprüche, dadurch gekennzeichnet, daß zwischen den Schaltungseingang und die Gate-Elektrode des Treiber-FET (T1) die geschaltete Strecke eines weiteren FET (T3) mit gegenüber dem Treiber-FBT (T1) höherem Durchlaßwiderstand eingeschaltet ist.

12. Verzögerungsschaltung nach Anspruch 11, dadurch gekennzeichnet, daß die Gate-Elektrode des weiteren FET (T3) an eine feste Spannung, die vorzugsweise der Betriebsspannung (V ) bzw. dem oberen Eingangssignalpegel entspricht, angeschlossen ist.

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13. ' Verzogerungsschaltung nach Anspruch 11, dadurch gekennzeichnet, daß die Gate-Ele3ctrode des weiteren FET (T3) mit dem Schaltungseingang (ν_χ) verbunden ist.

14. Verzögerungsschaltung mindestens nach Anspruch 13, gekennzeichnet durch einen parallel zur Gate-Source-Strecke des Treiber-FET (T1) eingeschalteten FET (T4), der während der Aufladphase über einen an seiner Gate-Elektrode angelegten Impuls (v_p) leitend steuerbar ist.

15. Verzögerungsschaltung nach einem dor vorhergehenden Ansprüche, gekennzeichnet durch eine von Eingangssignal (V₁) geschaltete Spannungsteilerstufe (T9, T10), die einen dem Treiber-FET (T1) hinsichtlich seiner Schwellenspannung nachgebildeten FET (T10) umfaßt, aus welcher Spannungsteilerstufe die dar Beziehung

v-, = V_m + δ V folgende Gate-Spannung für den Treiber- <o i

FET (T1) abgeleitet ist, wobei ^Δ V eine Konstante ist (Fig. 6).

16. Verzögerungsschaltung nach Anspruch 15,- dadurch gekennzeichnet- daß die der Konstante Δ V entsprechende Spannung aus einem v/eiteren Spannungsteiler (T7, Τ8) abgeleitet ist, der vorzugsv7oise ebenfalls vom Eingangssignal (ν ) geschaltet wird.

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