JPH01119114A - ディレイ回路 - Google Patents
ディレイ回路Info
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- JPH01119114A JPH01119114A JP62276874A JP27687487A JPH01119114A JP H01119114 A JPH01119114 A JP H01119114A JP 62276874 A JP62276874 A JP 62276874A JP 27687487 A JP27687487 A JP 27687487A JP H01119114 A JPH01119114 A JP H01119114A
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- 239000003990 capacitor Substances 0.000 claims description 26
- 238000004519 manufacturing process Methods 0.000 description 8
- 238000010586 diagram Methods 0.000 description 7
- 230000006870 function Effects 0.000 description 3
- 238000000034 method Methods 0.000 description 3
- 238000007599 discharging Methods 0.000 description 2
- 230000000694 effects Effects 0.000 description 2
- 235000010678 Paulownia tomentosa Nutrition 0.000 description 1
- 240000002834 Paulownia tomentosa Species 0.000 description 1
- 230000006399 behavior Effects 0.000 description 1
- 238000010276 construction Methods 0.000 description 1
- 230000007423 decrease Effects 0.000 description 1
- 230000003111 delayed effect Effects 0.000 description 1
- 238000005516 engineering process Methods 0.000 description 1
- 239000012535 impurity Substances 0.000 description 1
- 239000007788 liquid Substances 0.000 description 1
- 238000012986 modification Methods 0.000 description 1
- 230000004048 modification Effects 0.000 description 1
- 238000007493 shaping process Methods 0.000 description 1
- 230000007704 transition Effects 0.000 description 1
Classifications
-
- H—ELECTRICITY
- H03—ELECTRONIC CIRCUITRY
- H03H—IMPEDANCE NETWORKS, e.g. RESONANT CIRCUITS; RESONATORS
- H03H11/00—Networks using active elements
- H03H11/02—Multiple-port networks
- H03H11/26—Time-delay networks
-
- G—PHYSICS
- G11—INFORMATION STORAGE
- G11C—STATIC STORES
- G11C19/00—Digital stores in which the information is moved stepwise, e.g. shift registers
- G11C19/18—Digital stores in which the information is moved stepwise, e.g. shift registers using capacitors as main elements of the stages
- G11C19/182—Digital stores in which the information is moved stepwise, e.g. shift registers using capacitors as main elements of the stages in combination with semiconductor elements, e.g. bipolar transistors, diodes
- G11C19/184—Digital stores in which the information is moved stepwise, e.g. shift registers using capacitors as main elements of the stages in combination with semiconductor elements, e.g. bipolar transistors, diodes with field-effect transistors, e.g. MOS-FET
-
- H—ELECTRICITY
- H03—ELECTRONIC CIRCUITRY
- H03K—PULSE TECHNIQUE
- H03K5/00—Manipulating of pulses not covered by one of the other main groups of this subclass
- H03K5/13—Arrangements having a single output and transforming input signals into pulses delivered at desired time intervals
- H03K5/133—Arrangements having a single output and transforming input signals into pulses delivered at desired time intervals using a chain of active delay devices
-
- H—ELECTRICITY
- H03—ELECTRONIC CIRCUITRY
- H03K—PULSE TECHNIQUE
- H03K5/00—Manipulating of pulses not covered by one of the other main groups of this subclass
- H03K2005/00013—Delay, i.e. output pulse is delayed after input pulse and pulse length of output pulse is dependent on pulse length of input pulse
- H03K2005/0015—Layout of the delay element
- H03K2005/00195—Layout of the delay element using FET's
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔産業上の利用分野〕
本発明は所定時間の遅延時間を作り出すデイレイ回路に
関し、特に例えばＣＭＯ３回路構成のものにおいて長い
遅延時間を得ることができるようなデイレイ回路に関す
る。
関し、特に例えばＣＭＯ３回路構成のものにおいて長い
遅延時間を得ることができるようなデイレイ回路に関す
る。
本発明は、所定時間の遅延時間を作り出すデイレイ回路
において、カレントミラー接続される少なくとも一対の
Ｍｉｓ）ランジスタを有したカレントミラー回路と、上
記一対のＭＩＳトランジスタにそれぞれ接続される定電
流源および容量とからなり、上記ＭＩＳ）ランジスタを
介して流れる電流から上記容量を充電し、その充電時間
により遅延時間を決定することにより、安定した遅延時
間を容易に得ることができ、且つ占有面積も小さくて済
むようにしたものである。
において、カレントミラー接続される少なくとも一対の
Ｍｉｓ）ランジスタを有したカレントミラー回路と、上
記一対のＭＩＳトランジスタにそれぞれ接続される定電
流源および容量とからなり、上記ＭＩＳ）ランジスタを
介して流れる電流から上記容量を充電し、その充電時間
により遅延時間を決定することにより、安定した遅延時
間を容易に得ることができ、且つ占有面積も小さくて済
むようにしたものである。
ある種のメモリ装置においては、アドレス信号が入力し
てから、データ信号を出力にラッチし、メモリセルをス
タンバイ状態とさせ、その消費電力を低減する工夫がな
されている（ＰＷＬ方式；パルストワードライン方式）
。
てから、データ信号を出力にラッチし、メモリセルをス
タンバイ状態とさせ、その消費電力を低減する工夫がな
されている（ＰＷＬ方式；パルストワードライン方式）
。
このような方式のメモリ装置では、エサイクルの間での
時間待ちが必要なため、デイレイ回路が使用されている
。
時間待ちが必要なため、デイレイ回路が使用されている
。
第４図および第５図は、従来のデイレイ回路の一例であ
る。第４図は従来のデイレイ回路の基本的構成であり、
インバーター回路４１の出力側に容量４２ （例えばＭ
ＯＳキャパシタ）が接続されている。第５図は、長い遅
延時間を得るための回路構成であり、複数のインバータ
ー回路５１〜５４を有し、各インバーター回路間に容量
５５〜５日を設けている。このような構成からなるデイ
レイ回路は、各段のインバーター回路において、闇値電
圧を越えたところで、入出力反転動作が行われ、徐々に
容量を充電して行く。そして、その容量における電圧値
が次段のインバーター回路の閾値電圧を越えたところで
、同様な動作が行われることになる。
る。第４図は従来のデイレイ回路の基本的構成であり、
インバーター回路４１の出力側に容量４２ （例えばＭ
ＯＳキャパシタ）が接続されている。第５図は、長い遅
延時間を得るための回路構成であり、複数のインバータ
ー回路５１〜５４を有し、各インバーター回路間に容量
５５〜５日を設けている。このような構成からなるデイ
レイ回路は、各段のインバーター回路において、闇値電
圧を越えたところで、入出力反転動作が行われ、徐々に
容量を充電して行く。そして、その容量における電圧値
が次段のインバーター回路の閾値電圧を越えたところで
、同様な動作が行われることになる。
第６図は、このようなインバーター回路を用いた従来の
デイレイ回路の出力信号を示す波形図である。そのイン
バーター回路をＣＭＯＳインバーターで構成した場合、
波形ＰＡが得られる。その波形ＰＡは、時刻τ、から立
ち上がり始め、時刻τ２で閾値電圧Ｖいを越える。この
とき、波形ＰＡはＰＭＯ３）ランジスタの駆動能力から
上に凸の曲線となり、その電圧は徐々に電源電圧Ｖｃｃ
に漸近して行く。
デイレイ回路の出力信号を示す波形図である。そのイン
バーター回路をＣＭＯＳインバーターで構成した場合、
波形ＰＡが得られる。その波形ＰＡは、時刻τ、から立
ち上がり始め、時刻τ２で閾値電圧Ｖいを越える。この
とき、波形ＰＡはＰＭＯ３）ランジスタの駆動能力から
上に凸の曲線となり、その電圧は徐々に電源電圧Ｖｃｃ
に漸近して行く。
しかしながら、上述のようなデイレイ回路では製造上の
ばらつきに弱い。例えば、インバーター回路を構成する
トランジスタのチャンネル長が変動した場合には、闇値
電圧Ｖいが変動し、その結果として遅延時間が増減する
。
ばらつきに弱い。例えば、インバーター回路を構成する
トランジスタのチャンネル長が変動した場合には、闇値
電圧Ｖいが変動し、その結果として遅延時間が増減する
。
また、遅延時間を長くとりたい場合には、それだけ段数
を多くする必要がある。すると、インバーター回路等を
数多く設ける分だけ、占有面積が増大することになる。
を多くする必要がある。すると、インバーター回路等を
数多く設ける分だけ、占有面積が増大することになる。
さらに、遅延時間の設定は、第６図においては、時刻τ
１と時刻τ２の間の時間（τ２−τ、）を基準に行われ
るが、波形ＰＡの立ち上がりが指数関数的であり、微妙
な遅延時間の設定が容易でない。
１と時刻τ２の間の時間（τ２−τ、）を基準に行われ
るが、波形ＰＡの立ち上がりが指数関数的であり、微妙
な遅延時間の設定が容易でない。
そこで、本発明は上述の問題点に鑑み、安定した遅延時
間を容易に得ることができ、且つ占を面積も小さくて済
むようなデイレイ回路の提供を目的とする。
間を容易に得ることができ、且つ占を面積も小さくて済
むようなデイレイ回路の提供を目的とする。
本発明は、カレントミラー接続される少なくとも一対の
ＭＩＳ）ランジスタを有したカレントミラー回路と、一
方の上記ＭＩＳトランジスタに接続される定電流源と、
他方の上記ＭＩＳトランジスタに接続される容量とから
なり、上記他方のＭＩＳトランジスタを介して流れる電
流から上記容量を充電し−その充電時間により遅延時間
を決定することを特徴とするデイレイ回路により上述の
問題点を解決する。
ＭＩＳ）ランジスタを有したカレントミラー回路と、一
方の上記ＭＩＳトランジスタに接続される定電流源と、
他方の上記ＭＩＳトランジスタに接続される容量とから
なり、上記他方のＭＩＳトランジスタを介して流れる電
流から上記容量を充電し−その充電時間により遅延時間
を決定することを特徴とするデイレイ回路により上述の
問題点を解決する。
容量への充電を行う電流経路となる他方のＭｌＳトラン
ジスタを、定電流源に接続されるＭＩＳトランジスタと
カレントミラー接続させることにより、容量に蓄積され
る電流の値は定電流源により定められることになる。こ
のため、充電時間の制御は、定電流源およびカレントミ
ラー接続される一対のＭＩＳ）ランジスタの電流能力に
より決定され、これらの製造上のばらつきに強いパラメ
ーターによって安定した遅延時間が得られる。また、上
記各パラメーターの設定より遅延時間を制御でき、特に
長い遅延時間を得る時にも十分であり、占有面積の上で
有利となる。
ジスタを、定電流源に接続されるＭＩＳトランジスタと
カレントミラー接続させることにより、容量に蓄積され
る電流の値は定電流源により定められることになる。こ
のため、充電時間の制御は、定電流源およびカレントミ
ラー接続される一対のＭＩＳ）ランジスタの電流能力に
より決定され、これらの製造上のばらつきに強いパラメ
ーターによって安定した遅延時間が得られる。また、上
記各パラメーターの設定より遅延時間を制御でき、特に
長い遅延時間を得る時にも十分であり、占有面積の上で
有利となる。
本発明の好適な実施例を図面を参照しながら説明する。
第１の実施例
本実施例は、第１図に示す回路構成を有している。カレ
ントミラー回路を構成するように一対のＰＭＯ３）ラン
ジスク１１，１２がゲートを共通接続して配されている
。共通接続されたゲートはＰＭＯＳ）ランジスタ１１の
ドレイン側に接続されている。上記一対のＰＭＯＳトラ
ンジスタ１１゜１２の各ソースは、共通接続されてスイ
ッチとして機能するＰＭＯＳ）ランジスタ１３に接続さ
れている。このＰＭＯＳ トランジスタ１３のソースは
、電源電圧Ｖｃｃに接続されている。
ントミラー回路を構成するように一対のＰＭＯ３）ラン
ジスク１１，１２がゲートを共通接続して配されている
。共通接続されたゲートはＰＭＯＳ）ランジスタ１１の
ドレイン側に接続されている。上記一対のＰＭＯＳトラ
ンジスタ１１゜１２の各ソースは、共通接続されてスイ
ッチとして機能するＰＭＯＳ）ランジスタ１３に接続さ
れている。このＰＭＯＳ トランジスタ１３のソースは
、電源電圧Ｖｃｃに接続されている。
上記ＰＭＯＳトランジスタ１１のドレインには、定電流
源としてのＰＭＯＳトランジスタ１４が接続されている
。このＰＭＯＳトランジスタ１４のドレインは接地電圧
ＧＮＤとされ、そのゲートには入力部１７からの入力信
号が供給される。
源としてのＰＭＯＳトランジスタ１４が接続されている
。このＰＭＯＳトランジスタ１４のドレインは接地電圧
ＧＮＤとされ、そのゲートには入力部１７からの入力信
号が供給される。
上記ＰＭＯ３ＩＭＯＳトランジスタレインには、電荷を
蓄積するための容量１６と、その容量１６の充放電を制
御するためのＮＭｏ５トランジスタ１５が接続されてい
る。上記ＮＭＯ３ＩＭＯＳトランジスタートは、上記Ｐ
ＭＯ３トランジスタ１４のゲートと共通に上記入力部１
７に接続されている。上記ＮＭＯ３）ランジスタ１５の
ソースは接地電圧ＧＮＤに接続されている。そして、上
記各１１６の上記ＰＭＯＳトランジスタ１２のドレイン
側と接続する電極側は、さらに出力部１８に接続される
。また、その容量１６の他方の電極側は、接地電圧ＧＮ
Ｄに接続されている。
蓄積するための容量１６と、その容量１６の充放電を制
御するためのＮＭｏ５トランジスタ１５が接続されてい
る。上記ＮＭＯ３ＩＭＯＳトランジスタートは、上記Ｐ
ＭＯ３トランジスタ１４のゲートと共通に上記入力部１
７に接続されている。上記ＮＭＯ３）ランジスタ１５の
ソースは接地電圧ＧＮＤに接続されている。そして、上
記各１１６の上記ＰＭＯＳトランジスタ１２のドレイン
側と接続する電極側は、さらに出力部１８に接続される
。また、その容量１６の他方の電極側は、接地電圧ＧＮ
Ｄに接続されている。
なお、本実施例において、上記ＰＭＯ３）ランジスタ１
３は特に設けなくとも良い。容量１６は、ＭＯＳトラン
ジスタのゲート容量等であっても良い。
３は特に設けなくとも良い。容量１６は、ＭＯＳトラン
ジスタのゲート容量等であっても良い。
このような回路構成を有する本実施例のデイレイ回路は
、次のように動作する。
、次のように動作する。
初めに、入力信号が“Ｈ”レベル（ハイレベル）とされ
る。このとき、ＰＭＯ３トランジスタ１３、ＰＭＯ３ト
ランジスタ１４が共にオフ＋ＲＢである。同時に、ＮＭ
Ｏ３）ランジスタ１５がオン状態であり、上記容量１６
はそのＮＭＯＳトランジスタ１５を介して両端が接地電
圧ＧＮＤとされて、リセット状態にある。従って、当該
デイレイ回路の出力信号は“Ｌ”レベル（ローレベル）
とされる。
る。このとき、ＰＭＯ３トランジスタ１３、ＰＭＯ３ト
ランジスタ１４が共にオフ＋ＲＢである。同時に、ＮＭ
Ｏ３）ランジスタ１５がオン状態であり、上記容量１６
はそのＮＭＯＳトランジスタ１５を介して両端が接地電
圧ＧＮＤとされて、リセット状態にある。従って、当該
デイレイ回路の出力信号は“Ｌ”レベル（ローレベル）
とされる。
次に、入力信号が“Ｈ”レベルから“Ｌ”レベルへ変化
する。すると、ＮＭｏ５トランジスタ１５がオフ状態に
なり、ＰＭＯＳトランジスタ１３゜１４が共にオン状態
になる。ＰＭＯＳ）ランジスタ１３，１４が共にオン状
態になることで、ＰＭＯＳトランジスタ１３，１１．１
４を介して電流■１が流れる。この電流！１は、定電流
源としてのＰＭＯ３トランジスタ１４により決定され、
より具体的にはＰＭＯ３トランジスタ１４のサイズや闇
値電圧Ｖい等により決定される。
する。すると、ＮＭｏ５トランジスタ１５がオフ状態に
なり、ＰＭＯＳトランジスタ１３゜１４が共にオン状態
になる。ＰＭＯＳ）ランジスタ１３，１４が共にオン状
態になることで、ＰＭＯＳトランジスタ１３，１１．１
４を介して電流■１が流れる。この電流！１は、定電流
源としてのＰＭＯ３トランジスタ１４により決定され、
より具体的にはＰＭＯ３トランジスタ１４のサイズや闇
値電圧Ｖい等により決定される。
ＰＭＯＳ）ランジスタ１１を流れる電流■、は、ＰＭＯ
Ｓトランジスタ１１とＰＭＯ３トランジスタ１２がカレ
ントミラー接続されているために、ＰＭＯ３トランジス
タ１２の電流■２の値も決定する。ここで電流■２の値
を式で示すと、Ｉｔ ” ＩＩＸ （Ｑｇ ／Ｑ＋ ）
・・・−・・・・−・・・・・・■（ここで、Ｑ２
はＰＭＯＳ）ランジスタ１２の電流能力、ＱＩはＰＭＯ
Ｓトランジスタ１１の電流能力である。） となる。
Ｓトランジスタ１１とＰＭＯ３トランジスタ１２がカレ
ントミラー接続されているために、ＰＭＯ３トランジス
タ１２の電流■２の値も決定する。ここで電流■２の値
を式で示すと、Ｉｔ ” ＩＩＸ （Ｑｇ ／Ｑ＋ ）
・・・−・・・・−・・・・・・■（ここで、Ｑ２
はＰＭＯＳ）ランジスタ１２の電流能力、ＱＩはＰＭＯ
Ｓトランジスタ１１の電流能力である。） となる。
上記ＰＭＯ３）ランジスタ１２を流れ且つ上記ＰＭＯＳ
トランジスタ１１．１３によりその値が決定される電流
■２は、ＮＭＯ３トランジスタ１５がオフ状態であるた
めに、上記容量１６に流れ込む。この容量１６を充電し
て行く電流Ｉ２は、一定の電流値を示し、一定の充電時
間を得る。
トランジスタ１１．１３によりその値が決定される電流
■２は、ＮＭＯ３トランジスタ１５がオフ状態であるた
めに、上記容量１６に流れ込む。この容量１６を充電し
て行く電流Ｉ２は、一定の電流値を示し、一定の充電時
間を得る。
第２図は、この電流Ｉ２による容量１６の電位上昇すな
わち出力信号の波形Ｐｒを示している。
わち出力信号の波形Ｐｒを示している。
第２図中、波形Ｐｌは、時刻Ｔ、から略直線的に立ち上
がる。そして時刻Ｔｔで例えば次段の闇値電圧Ｖいを越
える。
がる。そして時刻Ｔｔで例えば次段の闇値電圧Ｖいを越
える。
そして、次段の閾値電圧Ｖｔｋを越えたところで、入力
信号に対するデイレイ回路の遅延した出力信号が得られ
る。次段としては、同様なデイレイ回路を複数段設ける
こともでき、波形整形回路を設けるようにすることもで
きる。
信号に対するデイレイ回路の遅延した出力信号が得られ
る。次段としては、同様なデイレイ回路を複数段設ける
こともでき、波形整形回路を設けるようにすることもで
きる。
このような動作を行う本実施例のデイレイ回路において
は、ＰＭＯ３’）ランジスタ１４を定電流源として理想
的に動作させるためには、ＰＭＯＳトランジスタ１１の
電流能力Ｑ、をＰＭＯＳ ）ランジスタ１４の電流能力
Ｑ、よりも十分に大きくすれば良い。また、長い遅延時
間を得るためには、ＰＭＯＳトランジスタ１２を流れる
電流が小さくなれば良いから、ＰＭＯ３）ランジスタ１
１の電流能力Ｑ１をＰＭＯ３）ランジスタ１２の電流能
力Ｑ２よりも十分に大きくすれば良い。そして、これら
の電流能力Ｑ１〜Ｑ３は、それぞれ製造上のパラメータ
ー（例えばチャンネル長、チャンネル幅、不純物濃度等
）により決定されるが、これらパラメーターは製造上変
動しても一様に変動する。従って、電流能力の比に関し
ては製造上のばらつきの影響を受けない。このため、製
造上のばらつきに強いデイレイ回路となる。
は、ＰＭＯ３’）ランジスタ１４を定電流源として理想
的に動作させるためには、ＰＭＯＳトランジスタ１１の
電流能力Ｑ、をＰＭＯＳ ）ランジスタ１４の電流能力
Ｑ、よりも十分に大きくすれば良い。また、長い遅延時
間を得るためには、ＰＭＯＳトランジスタ１２を流れる
電流が小さくなれば良いから、ＰＭＯ３）ランジスタ１
１の電流能力Ｑ１をＰＭＯ３）ランジスタ１２の電流能
力Ｑ２よりも十分に大きくすれば良い。そして、これら
の電流能力Ｑ１〜Ｑ３は、それぞれ製造上のパラメータ
ー（例えばチャンネル長、チャンネル幅、不純物濃度等
）により決定されるが、これらパラメーターは製造上変
動しても一様に変動する。従って、電流能力の比に関し
ては製造上のばらつきの影響を受けない。このため、製
造上のばらつきに強いデイレイ回路となる。
例えば、ＰＭＯ３トランジスタ１４のチャンネル長を長
くすることで、電流１１の変動を抑えることができる。
くすることで、電流１１の変動を抑えることができる。
そしてＰＭＯ３）ランジスタ１１゜１２の関係は一定に
維持されるため、本実施例のデイレイ回路の遅延時間は
チャンネル長のばらつきに影響されないものとなる。
維持されるため、本実施例のデイレイ回路の遅延時間は
チャンネル長のばらつきに影響されないものとなる。
また、本実施例のデイレイ回路では、第２図に示すよう
に、出力信号が略直線的に変化するため、遅延時間の設
定が容易である。すなわち、時刻Ｔ２と時刻Ｔ、の時間
差が、指数関数的なもの（第６図参照）に比較して、誤
差も少なく設定できることになる。従って、安定した遅
延時間を得ることができる。
に、出力信号が略直線的に変化するため、遅延時間の設
定が容易である。すなわち、時刻Ｔ２と時刻Ｔ、の時間
差が、指数関数的なもの（第６図参照）に比較して、誤
差も少なく設定できることになる。従って、安定した遅
延時間を得ることができる。
また、上記容ｆｆ１１６の容量値を太き（することによ
っても、長い遅延時間を得ることができるが、定電流源
に基づく電流値１１を下げたり、上記電流能力Ｑ＋ 、
Ｑｚの比を大きくとることで容易に、長い遅延時間を得
ることができる。このため、容１１６は非常に小さいも
のでも十分であり、その占存面積を小さ（することがで
きる。
っても、長い遅延時間を得ることができるが、定電流源
に基づく電流値１１を下げたり、上記電流能力Ｑ＋ 、
Ｑｚの比を大きくとることで容易に、長い遅延時間を得
ることができる。このため、容１１６は非常に小さいも
のでも十分であり、その占存面積を小さ（することがで
きる。
第２の実施例
本実施例のデイレイ回路は、定電流源をＮＭＯＳトラン
ジスタで構成し、回路のＮＭＯ３）ランジスタ依存度を
高めた例である。
ジスタで構成し、回路のＮＭＯ３）ランジスタ依存度を
高めた例である。
本実施例のデイレイ回路は、第３図に示す構成を有して
いる。そのデイレイ回路は、第１の実施例のデイレイ回
路と同様に、カレントミラー回路を構成するように一対
のＰＭＯＳトランジスタ２１．２２がゲートを共通接続
して配されている。
いる。そのデイレイ回路は、第１の実施例のデイレイ回
路と同様に、カレントミラー回路を構成するように一対
のＰＭＯＳトランジスタ２１．２２がゲートを共通接続
して配されている。
共通接続されたゲートはＰＭＯＳトランジスタ２１のド
レイン側に接続されている。上記一対のＰＭＯ３トラン
ジスタ２１，２２の各ソースは、共通接続されてスイッ
チとして機能するＰＭＯＳトランジスタ２３に接続され
ている。このＰＭＯＳトランジスタ２３のソースは、電
源電圧Ｖｃｃに接続されている。
レイン側に接続されている。上記一対のＰＭＯ３トラン
ジスタ２１，２２の各ソースは、共通接続されてスイッ
チとして機能するＰＭＯＳトランジスタ２３に接続され
ている。このＰＭＯＳトランジスタ２３のソースは、電
源電圧Ｖｃｃに接続されている。
上記ＰＭＯ３）ランジスタ２１のドレインには、定電流
源としてのＮＭｏ５トランジスタ２４が接続されている
。このＮＭＯ３）ランジスタ２４のソースは接地電圧Ｇ
ＮＤとされ、そのゲートには入力部２７からの入力信号
がインバーター回路２９を介して供給される。
源としてのＮＭｏ５トランジスタ２４が接続されている
。このＮＭＯ３）ランジスタ２４のソースは接地電圧Ｇ
ＮＤとされ、そのゲートには入力部２７からの入力信号
がインバーター回路２９を介して供給される。
上記ＰＭＯ３）ランジスタ２２のドレインには、電荷を
蓄積するための容Ｎ２６と、その容量２６の充放電を制
御するためのＮＭＯ３）ランジスタ２５が接続されてい
る。上記ＮＭＯ３）ランジスタ２５のゲートには、上記
入力部２７から入力信号が加わる。上記ＮＭＯＳトラン
ジスタ２５のソースは接地電圧ＧＮＤに接続されている
。そして、上記容量２６の上記ＰＭＯＳトランジスタ２
２のドレイン側と接続する電極側は、さらに出力信号を
送り出す出力部２８に接続されている。また、その容量
２６の他方の電極側は、接地電圧ＧＮＤに接続されてい
る。
蓄積するための容Ｎ２６と、その容量２６の充放電を制
御するためのＮＭＯ３）ランジスタ２５が接続されてい
る。上記ＮＭＯ３）ランジスタ２５のゲートには、上記
入力部２７から入力信号が加わる。上記ＮＭＯＳトラン
ジスタ２５のソースは接地電圧ＧＮＤに接続されている
。そして、上記容量２６の上記ＰＭＯＳトランジスタ２
２のドレイン側と接続する電極側は、さらに出力信号を
送り出す出力部２８に接続されている。また、その容量
２６の他方の電極側は、接地電圧ＧＮＤに接続されてい
る。
なお、本実施例においても、上記ＰＭＯ３）ランジスタ
２３は特に設けなくとも良い。また、容量２６は、ＭＯ
Ｓ）ランジスタのゲート容量等であっても良い。
２３は特に設けなくとも良い。また、容量２６は、ＭＯ
Ｓ）ランジスタのゲート容量等であっても良い。
このような回路構成を有する本実施例のデイレイ回路の
動作については、第１の実施例のデイレイ回路と略同様
であるが、定電流源としてのＭＯＳトランジスタがＮＭ
Ｏ３）ランジスク２４とされている点が異なっている。
動作については、第１の実施例のデイレイ回路と略同様
であるが、定電流源としてのＭＯＳトランジスタがＮＭ
Ｏ３）ランジスク２４とされている点が異なっている。
すなわち、まず、入力信号が“Ｈ”レベルからＬ”レヘ
ルヘ転じた場合には、ＮＭＯ３）ランジスタ２５がオン
からオフ状態へ転じ、容量２６のリセット状態が解除さ
れる。そして、同時にＮＭＯＳ）ランジスタ２４がオフ
からオン状態へ変化する。このＮＭＯ３トランジスタ２
４の電流能力Ｑ３ ′をＰＭＯ３Ｉ−ランジスク２１
の電流能力Ｑ＋’よりも十分に小さくすることで、ＰＭ
ＯＳトランジスタ２１の電流値■１ ′を決定づけるこ
とができる。ここで、カレントミラー接続されるＰＭＯ
Ｓトランジスタ２１とＰＭＯ３）ランジスタ２２の間に
は、上述の第１の実施例における第０式の関係がある。
ルヘ転じた場合には、ＮＭＯ３）ランジスタ２５がオン
からオフ状態へ転じ、容量２６のリセット状態が解除さ
れる。そして、同時にＮＭＯＳ）ランジスタ２４がオフ
からオン状態へ変化する。このＮＭＯ３トランジスタ２
４の電流能力Ｑ３ ′をＰＭＯ３Ｉ−ランジスク２１
の電流能力Ｑ＋’よりも十分に小さくすることで、ＰＭ
ＯＳトランジスタ２１の電流値■１ ′を決定づけるこ
とができる。ここで、カレントミラー接続されるＰＭＯ
Ｓトランジスタ２１とＰＭＯ３）ランジスタ２２の間に
は、上述の第１の実施例における第０式の関係がある。
このため、結局容量２６へ流れ込む電流の量は、上記Ｎ
ＭＯ３）ランジスタ２４によって決定づけられる。一般
に、ＮＭｏ５トランジスタはメモリセル等において多数
形成され、動作のタイミングを定める上での主要な要因
である。従って、定電流源をＮＭＯ３）ランジスタ２４
とすることで、回路のＮＭＯ３）ランジスタ依存度を高
めることができる。例えばＮＭＯ３）ランジスタ素子が
設計値よりも多少高速化するような場合では、その傾向
を当該デイレイ回路に反映させることができる。
ＭＯ３）ランジスタ２４によって決定づけられる。一般
に、ＮＭｏ５トランジスタはメモリセル等において多数
形成され、動作のタイミングを定める上での主要な要因
である。従って、定電流源をＮＭＯ３）ランジスタ２４
とすることで、回路のＮＭＯ３）ランジスタ依存度を高
めることができる。例えばＮＭＯ３）ランジスタ素子が
設計値よりも多少高速化するような場合では、その傾向
を当該デイレイ回路に反映させることができる。
また、本実施例のデイレイ回路においては、第１の実施
例のデイレイ回路と同様に、装造上のパラメーターが仮
に変動しても−様に変動するため、電流能力の比に関し
ては製造上のばらつきの影響を受けない。また、本実施
例のデイレイ回路においても第２図に示すような出力信
号が得られ、その遷移は略直線的であることから、誤差
も少なく安定した遅延時間を得ることができる。
例のデイレイ回路と同様に、装造上のパラメーターが仮
に変動しても−様に変動するため、電流能力の比に関し
ては製造上のばらつきの影響を受けない。また、本実施
例のデイレイ回路においても第２図に示すような出力信
号が得られ、その遷移は略直線的であることから、誤差
も少なく安定した遅延時間を得ることができる。
また、上記容量２６の容量値を大きくすることによって
も、所望の長い遅延時間を得ることができるが、ＮＭＯ
３）ランジスタ２４の定電流源に基づ（電流値Ｉ、′を
下げたり、上記カレントミラー接続される一対のＰＭＯ
３トランジスタ２１゜２２の電流能力の比を大きくとる
ことにより、容易に長い遅延時間を得ることができる。
も、所望の長い遅延時間を得ることができるが、ＮＭＯ
３）ランジスタ２４の定電流源に基づ（電流値Ｉ、′を
下げたり、上記カレントミラー接続される一対のＰＭＯ
３トランジスタ２１゜２２の電流能力の比を大きくとる
ことにより、容易に長い遅延時間を得ることができる。
このため、容量２Ｇの占有面積を十分に小さくすること
ができる。
ができる。
なお、本実施例のデイレイ回路においても、デイレイ回
路を複数個接続する構成としても良いことは勿論である
。
路を複数個接続する構成としても良いことは勿論である
。
また、本発明のデイレイ回路は、上述の実施例に限定さ
れることなく、その要旨を逸脱しない範囲での種々の変
更が可能である。
れることなく、その要旨を逸脱しない範囲での種々の変
更が可能である。
本発明のデイレイ回路は、その遅延時間が容量値、カレ
ントミラー接続される一対のＭＩＳ）ランジスタの電流
能力、定電流源等のパラメーターで決定される。従って
、これらが製造上ばらつ（場合であっても、その傾向が
−様なため、安定した遅延時間を得ることができる。ま
た、出力信号は略直線的な挙動を示すことから、その遅
延時間の変動も少ない。さらに、上記各パラメーターの
設定によっては、長い遅延時間を容易に得ることができ
、換言すれば少ない占有面積で長い遅延時間を容易に得
ることができる。
ントミラー接続される一対のＭＩＳ）ランジスタの電流
能力、定電流源等のパラメーターで決定される。従って
、これらが製造上ばらつ（場合であっても、その傾向が
−様なため、安定した遅延時間を得ることができる。ま
た、出力信号は略直線的な挙動を示すことから、その遅
延時間の変動も少ない。さらに、上記各パラメーターの
設定によっては、長い遅延時間を容易に得ることができ
、換言すれば少ない占有面積で長い遅延時間を容易に得
ることができる。
第１図は本発明のデイレイ回路の一例を示す回路図、第
２図はその出力信号の波形図、第３図は本発明のデイレ
イ回路の他の例を示す回路図、第４図はデイレイ回路の
従来例の一例を示す回路図、第５図は従来例のデイレイ
回路の他の一例を示す回路図、第６図は従来例のデイレ
イ回路の出力信号を示す波形図である。 １１．１２，２１．２２・・・ＰＭＯＳトランジスタ（
カレントミラー回路） １４・・・ＰＭＯＳトランジスタ（定電流源）２４・・
・ＮＭＯ３）ランジスタ（定電流源）１６、：ｚ６・・
・容量 特許出願人 ソニー株式会社 代理人弁理士 小泡 晃（他２名） メく桐４鵠弓のラージ、イ回Ｓンｉ６り一手ワソ第１図 出力４き号−液形 従来停」を出ｎ神愕哨剤台吟 第６図
２図はその出力信号の波形図、第３図は本発明のデイレ
イ回路の他の例を示す回路図、第４図はデイレイ回路の
従来例の一例を示す回路図、第５図は従来例のデイレイ
回路の他の一例を示す回路図、第６図は従来例のデイレ
イ回路の出力信号を示す波形図である。 １１．１２，２１．２２・・・ＰＭＯＳトランジスタ（
カレントミラー回路） １４・・・ＰＭＯＳトランジスタ（定電流源）２４・・
・ＮＭＯ３）ランジスタ（定電流源）１６、：ｚ６・・
・容量 特許出願人 ソニー株式会社 代理人弁理士 小泡 晃（他２名） メく桐４鵠弓のラージ、イ回Ｓンｉ６り一手ワソ第１図 出力４き号−液形 従来停」を出ｎ神愕哨剤台吟 第６図
Claims (1)
- カレントミラー接続される少なくとも一対のＭＩＳト
ランジスタを有したカレントミラー回路と、一方の上記
ＭＩＳトランジスタに接続される定電流源と、他方の上
記ＭＩＳトランジスタに接続される容量とからなり、上
記他方のＭＩＳトランジスタを介して流れる電流から上
記容量を充電し、その充電時間により遅延時間を決定す
ることを特徴とするディレィ回路。
Priority Applications (4)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP62276874A JPH01119114A (ja) | 1987-10-31 | 1987-10-31 | ディレイ回路 |
| DE3889069T DE3889069T2 (de) | 1987-10-31 | 1988-10-28 | Verzögerungsschaltungen für integrierte Schaltungen. |
| EP88310186A EP0315385B1 (en) | 1987-10-31 | 1988-10-28 | Delay circuits for integrated circuits |
| US07/537,868 US5006738A (en) | 1987-10-31 | 1990-06-13 | Delay circuit for integrated circuit |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP62276874A JPH01119114A (ja) | 1987-10-31 | 1987-10-31 | ディレイ回路 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH01119114A true JPH01119114A (ja) | 1989-05-11 |
Family
ID=17575608
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP62276874A Pending JPH01119114A (ja) | 1987-10-31 | 1987-10-31 | ディレイ回路 |
Country Status (4)
| Country | Link |
|---|---|
| US (1) | US5006738A (ja) |
| EP (1) | EP0315385B1 (ja) |
| JP (1) | JPH01119114A (ja) |
| DE (1) | DE3889069T2 (ja) |
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5614858A (en) * | 1993-01-29 | 1997-03-25 | Sgs-Thomson Microelectronics S.R.L. | Time delayed filter monolithically integratable |
| JP2010016584A (ja) * | 2008-07-03 | 2010-01-21 | Nec Electronics Corp | 移相回路 |
| JP2014011677A (ja) * | 2012-06-29 | 2014-01-20 | Seiko Npc Corp | 遅延回路 |
Families Citing this family (20)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH0812986B2 (ja) * | 1989-06-20 | 1996-02-07 | 日本電気株式会社 | 遅延回路 |
| FR2671244B1 (fr) * | 1990-12-27 | 1993-03-05 | Bull Sa | Dispositif de retard reglable. |
| FR2671245B1 (fr) * | 1990-12-27 | 1993-03-05 | Bull Sa | Dispositif de retard reglable. |
| JP3225527B2 (ja) * | 1991-02-22 | 2001-11-05 | ソニー株式会社 | 遅延回路 |
| DE4132517C2 (de) * | 1991-09-30 | 1994-04-21 | Siemens Ag | Analoge Verzögerungsschaltungsanordnung |
| US5369310A (en) * | 1992-06-01 | 1994-11-29 | Hewlett-Packard Corporation | CMOS power-on reset circuit |
| JPH07106869A (ja) * | 1993-09-30 | 1995-04-21 | Nec Corp | 定電流回路 |
| USRE42250E1 (en) | 1994-12-29 | 2011-03-29 | Stmicroelectronics, Inc. | Delay circuit and method |
| US5936451A (en) * | 1994-12-29 | 1999-08-10 | Stmicroeletronics, Inc. | Delay circuit and method |
| US5900771A (en) * | 1996-12-12 | 1999-05-04 | Nat Semiconductor Corp | Capacitive multiplier for timing generation |
| JP3023776B2 (ja) * | 1998-04-28 | 2000-03-21 | セイコーインスツルメンツ株式会社 | 遅延回路 |
| GB9921367D0 (en) * | 1999-09-09 | 1999-11-10 | Sgs Thomson Microelectronics | Level shifter |
| JP2002124858A (ja) * | 2000-08-10 | 2002-04-26 | Nec Corp | 遅延回路および方法 |
| DE10056881A1 (de) * | 2000-11-16 | 2002-05-29 | Infineon Technologies Ag | Integrierter Speicher |
| US6480419B2 (en) * | 2001-02-22 | 2002-11-12 | Samsung Electronics Co., Ltd. | Bit line setup and discharge circuit for programming non-volatile memory |
| KR100521360B1 (ko) * | 2002-04-12 | 2005-10-12 | 삼성전자주식회사 | 전원 전압에 가변되지 않는 지연 회로 및 이를 포함하는반도체 메모리 장치 |
| US7468339B2 (en) * | 2004-12-17 | 2008-12-23 | Fina Technology, Inc. | Diketonate complex-derived catalysts useful for preparing polyolefins |
| US7445827B2 (en) * | 2005-12-02 | 2008-11-04 | Fina Technology, Inc. | Polymer compositions for reduced shrinkage |
| TW201308903A (zh) | 2011-08-11 | 2013-02-16 | Univ Nat Chiao Tung | 延遲元件及數位控制振盪器 |
| TWI547097B (zh) * | 2014-07-24 | 2016-08-21 | 登豐微電子股份有限公司 | 延時電路 |
Family Cites Families (12)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| UST926003I4 (en) * | 1972-08-25 | 1974-09-03 | Polyphase logical circuit employing complementary misfet | |
| JPS5738996B2 (ja) * | 1973-03-20 | 1982-08-18 | ||
| US3895239A (en) * | 1973-12-26 | 1975-07-15 | Motorola Inc | MOS power-on reset circuit |
| DE2553517C3 (de) * | 1975-11-28 | 1978-12-07 | Ibm Deutschland Gmbh, 7000 Stuttgart | Verzögerungsschaltung mit Feldeffekttransistoren |
| US4302691A (en) * | 1979-12-12 | 1981-11-24 | Sprague Electric Company | Integrated delay circuit with PN-junction capacitor |
| EP0031583B1 (en) * | 1979-12-26 | 1988-08-17 | Kabushiki Kaisha Toshiba | A driver circuit for charge coupled device |
| US4499387A (en) * | 1981-12-15 | 1985-02-12 | Tokyo Shibaura Denki Kabushiki Kaisha | Integrated circuit formed on a semiconductor substrate with a variable capacitor circuit |
| JPS61117915A (ja) * | 1984-11-13 | 1986-06-05 | Fujitsu Ltd | 遅延回路 |
| EP0236525B1 (de) * | 1986-03-12 | 1990-12-19 | Deutsche ITT Industries GmbH | Integrierte Isolierschicht-Feldeffekttransistor-Verzögerungsleitung für Digitalsignale |
| US4835489A (en) * | 1987-02-13 | 1989-05-30 | National Semiconductor Corporation | Single-ended, feed-forward gain stage |
| US4752703A (en) * | 1987-04-23 | 1988-06-21 | Industrial Technology Research Institute | Current source polarity switching circuit |
| US4812687A (en) * | 1988-07-13 | 1989-03-14 | International Business Machines Corporation | Dual direction integrating delay circuit |
-
1987
- 1987-10-31 JP JP62276874A patent/JPH01119114A/ja active Pending
-
1988
- 1988-10-28 EP EP88310186A patent/EP0315385B1/en not_active Expired - Lifetime
- 1988-10-28 DE DE3889069T patent/DE3889069T2/de not_active Expired - Fee Related
-
1990
- 1990-06-13 US US07/537,868 patent/US5006738A/en not_active Expired - Lifetime
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5614858A (en) * | 1993-01-29 | 1997-03-25 | Sgs-Thomson Microelectronics S.R.L. | Time delayed filter monolithically integratable |
| JP2010016584A (ja) * | 2008-07-03 | 2010-01-21 | Nec Electronics Corp | 移相回路 |
| JP2014011677A (ja) * | 2012-06-29 | 2014-01-20 | Seiko Npc Corp | 遅延回路 |
Also Published As
| Publication number | Publication date |
|---|---|
| DE3889069T2 (de) | 1994-07-28 |
| EP0315385B1 (en) | 1994-04-13 |
| EP0315385A3 (en) | 1990-03-28 |
| US5006738A (en) | 1991-04-09 |
| DE3889069D1 (de) | 1994-05-19 |
| EP0315385A2 (en) | 1989-05-10 |
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