JPH10241385A - 中間電圧発生回路およびこれを有する半導体集積回路装置 - Google Patents

Abstract

(57)【要約】 【課題】 自身が発生させる中間電圧が所望の値になっ
たことを、自身で検知可能な中間電圧発生回路を提供す
ること。 【解決手段】 中間電圧ＶＯＵＴの値を、設定電圧より
も、さらに低くするトランジスタＮ５５と、中間電圧Ｖ
ＯＵＴの値を設定電圧に向けて低下させる電圧低下動作
を行うとともに、中間電圧ＶＯＵＴの値が設定電圧より
も低くなったとき、その中間電圧ＶＯＵＴの値を設定電
圧に向けて上昇させる電圧上昇動作に切り替える差動増
幅器３１と、差動増幅器３１の動作が、電圧低下動作か
ら電圧上昇動作に切り替わったことを検知して検知信号
／ＳＶＳＷＬＡＴを出力するフリップフロップ４３とを
具備する。

Description

【発明の詳細な説明】

【０００１】

【発明の属する技術分野】この発明は、様々な値の内部
電圧を、回路内部で発生させる中間電圧発生回路を備え
ている半導体集積回路装置、特に不揮発性の半導体記憶
装置に関する。

【０００２】

【従来の技術】従来より、フラッシュメモリでは、様々
な値の内部電圧を必要としている。内部電圧の例を、フ
ラッシュメモリのオートプログラムを参照して説明す
る。図１０（Ａ）は、フラッシュメモリのオートプログ
ラムのフローチャート、図１０（Ｂ）は、オートプログ
ラム中のワード線電圧の状態を示す図である。

【０００３】オートプログラムのシーケンスは、図１０
（Ａ）に示すように、アドレスをセットすることから始
まる。このときのワード線電圧は、同図（Ｂ）に示すよ
うに５Ｖである。アドレスをセットした後、メモリセル
にデータをプログラムする。このとき、ワード線電圧は
１０Ｖにされる。

【０００４】プログラムが終了した後、データを正しく
プログラムできたか否かを調べるプログラムベリファイ
を行う。プログラムベリファイを行うためには、まず、
ベリファイ電圧セットアップを行う。ベリファイ電圧セ
ットアップは、ワード線電圧を１０Ｖから、６．５Ｖに
するモードである。次に、ワード線電圧が６．５Ｖにな
った後、ベリファイ読み出しを行う。ベリファイ読み出
しでは、通常の読み出し時のワード線電圧５Ｖよりも高
い、ワード線電圧６．５Ｖでデータを読み出す。次に、
読み出したデータが、正しいデータであるか否かを判定
する（ベリファイＯＫ）。正しくない場合（“Ｎ
ｏ”）、即ち書き込み量が不足しているときには、メモ
リセルにデータを、再度プログラムし直す。このとき、
ワード線電圧は６．５Ｖから１０Ｖにされ、以下、順
次、上述したのプログラムベリファイを繰り返す。

【０００５】プログラムベリファイの繰り返し回数は、
無限ループとならないように、所定回数定められてい
る。プログラムベリファイは、データが正しくプログラ
ムされる、即ち充分な書き込み量が得られるまで、上記
所定回数の範囲のなかで繰り返される。

【０００６】上記判定（ベリファイＯＫ）において、充
分な書き込み量が得られ、正しいデータが書き込まれた
場合（“ＹＥＳ”）には、リカバリを行う。リカバリ
は、ワード線電圧を６．５Ｖから、５Ｖに戻すモードで
ある。オートプログラムのシーケンスは、ワード線電圧
が５Ｖになって、終了する。

【０００７】このように、フラッシュメモリでは、オー
トプログラムの例に参照されるように、５Ｖ、６．５
Ｖ、および１０Ｖというように、様々な内部電圧が使用
されている。

【０００８】

【発明が解決しようとする課題】上述したオートプログ
ラムに代表されるフラッシュメモリの内部シーケンス
は、チップ内部に設けられたライトステートマシンによ
って制御される。図１１は、ライトステートマシンを備
えたフラッシュメモリの概略的なブロック図である。

【０００９】図１１に示すライトステートマシン１０１
は、中間電圧コントロール信号ＶＭＤ（Ｖ１０ＭＤ、Ｖ
６．５ＭＤ、Ｖ５ＭＤ）を出力し、オートプログラム中
の各モード毎の中間電圧を制御する。図中、信号Ｖ１０
ＭＤ、Ｖ６．５ＭＤ、Ｖ５ＭＤは、それぞれ中間電圧を
“１０Ｖ”、“６．５Ｖ”、“５Ｖ”に設定せよ、とい
う命令信号である。中間電圧発生回路１０３は、中間電
圧コントロール信号ＶＭＤに従って、中間電圧ＶＯＵＴ
を、５Ｖ、６．５Ｖ、および１０Ｖに切り替えて、ロー
デコーダに出力する。

【００１０】従来より、オートプログラム中の各モード
には、それぞれ所定の時間が設定されており、これらの
設定時間は、チップ内部に設けられたタイマー１０５に
よって計測される。タイマー１０５は、各設定時間が経
過したことを知らせるタイマー信号ＴＩＭＥをライトス
テートマシン１０１に出力する。ライトステートマシン
１０１は、タイマー信号ＴＩＭＥを受けることで、次の
モードへ遷移させるタイミングを認識し、各モードに応
じた中間電圧コントロール信号ＶＭＤを出力する。

【００１１】また、従来のオートプログラムでは、ベリ
ファイ電圧セットアップ、およびリカバリにも時間が設
定されており、ライトステートマシン１０１は、タイマ
ー１０５の計測によってベリファイ電圧セットアップ終
了、およびリカバリ終了のタイミングを認識する。これ
らの時間は、充分なマージンをとり、比較的、長めに設
定されることが通常である。その理由を、以下に示す。

【００１２】中間電圧の遷移に要する時間は、“温
度”、“電圧”、“プロセスのゆらぎ”などの要因によ
り、ばらつきがある。また、タイマー１０５自身も上記
の要因によって、その特性がばらつく。

【００１３】もし、設定時間が短すぎ、ワード線電圧が
１０Ｖから、６．５Ｖに充分に低下していない状態で、
“ベリファイ電圧セットアップ”から、“ベリファイ読
み出し”に移行してしまうと、たとえ充分に正しいデー
タが書き込まれていても、“ＮＯ”と判定されてしま
う、という不具合が生ずる。ワード線電圧が高すぎるた
めである。例えばこのような不具合が考慮されて、上記
時間には充分なマージンがとられ、比較的、長めに設定
されるのである。

【００１４】図１２は、タイマー計測に従って制御され
たオートプラグラム時の、代表的な動作波形図である。
図１２には、２回のベリファイで、書き込み“ＯＫ”と
なった例が示されている。

【００１５】図１２に示すように、タイマー計測による
オートプログラムでは、ベリファイ電圧セットアップの
終了、およびリカバリの終了が、所定の設定時間が経過
した後に認識されるために、オートプログラム開始から
終了までに要する時間が、比較的、長めになってしま
う。例えば図１２に示す２回のベリファイで、書き込み
“ＯＫ”となる例を、実際の装置にたとえてみると、１
９μｓもの時間を要する。

【００１６】このように、オートプログラムに代表され
る内部シーケンスを、タイマー計測によって制御する従
来の方式では、内部シーケンスに要する時間が、比較
的、長めになるという事情があった。

【００１７】この発明は上記の事情に鑑みて為されたも
ので、その第１の目的は、オートシーケンスに要する時
間を短縮するために、自身が発生させる中間電圧が所望
の値になったことを、自身で検知できる中間電圧発生回
路を提供することにある。

【００１８】また、その第２の目的は、上記中間電圧発
生回路を備え、オートシーケンスに要する時間を短縮で
きる半導体集積回路装置を提供することにある。また、
その第３の目的は、タイマーにより設定時間を計測しな
くても、電源投入後のセットアップ完了を認識できる半
導体集積回路装置を提供することにある。

【００１９】

【課題を解決するための手段】上記第１の目的を達成す
るために、請求項１に係る発明では、中間電圧コントロ
ール信号に従って中間電圧の値を設定して、前記中間電
圧を発生させる中間電圧発生回路であって、前記中間電
圧の値を、第１の所望の電圧から第２の所望の電圧に向
かって遷移させるとき、前記第２の所望の電圧を超える
ように遷移させ、前記中間電圧の値が、前記第２の所望
の電圧を超えたときに内部の動作を切り替え、この内部
の動作の切り替えをトリガとして、前記中間電圧の値
が、前記第１の所望の電圧から前記第２の所望の電圧に
なったことを検知することを特徴とする。

【００２０】また、請求項２に係る発明では、請求項１
に係る発明において、前記第２の所望の電圧が、前記第
１の所望の電圧よりも低いとき、前記中間電圧の値を、
前記第２の所望の電圧よりも、さらに低くするトランジ
スタと、前記中間電圧の値が、前記第１の所望の電圧と
前記第２の所望の電圧との間にあるとき、前記中間電圧
の値を、前記第２の所望の電圧に向けて低下させる電圧
低下動作を行い、前記中間電圧の値が、前記第２の所望
の電圧よりも低くなったとき、前記電圧低下動作を、前
記中間電圧の値を、前記第２の所望の電圧に向けて上昇
させる電圧上昇動作に切り替える電圧調節手段と、前記
電圧調節手段の動作が、電圧低下動作から電圧上昇動作
に切り替わったことを検知して、検知信号を出力する検
知信号出力手段とを具備することを特徴とする。

【００２１】また、請求項３に係る発明では、請求項１
に係る発明では、前記第２の所望の電圧が、前記第１の
所望の電圧よりも高いとき、前記中間電圧の値を、前記
第２の所望の電圧よりも、さらに高くするトランジスタ
と、前記中間電圧の値が、前記第１の所望の電圧と前記
第２の所望の電圧との間にあるとき、前記中間電圧の値
を、前記第２の所望の電圧に向けて上昇させる電圧上昇
動作を行い、前記中間電圧の値が、前記第２の所望の電
圧よりも高くなったとき、前記電圧上昇動作を、前記中
間電圧の値を、前記第２の所望の電圧に向けて低下させ
る電圧低下動作に切り替える電圧調節手段と、前記電圧
調節手段の動作が、電圧上昇動作から電圧低下動作に切
り替わったことを検知して、検知信号を出力する検知信
号出力手段とを具備することを特徴とする。

【００２２】また、上記第２の目的を達成するために、
請求項４に係る発明では、中間電圧コントロール信号に
従って中間電圧の値を、第１の所望の電圧から第２の所
望の電圧に設定するとき、前記中間電圧の値を、前記第
１の所望の電圧より前記第２の所望の電圧を超えるよう
に遷移させ、前記中間電圧の値が、前記第２の所望の電
圧を超えたときに内部の動作を切り替え、この内部の動
作の切り替えをトリガとして、前記中間電圧の値が、前
記第１の所望の電圧から前記第２の所望の電圧になった
ことを検知し、検知信号を出力する中間電圧発生回路
と、前記中間電圧コントロール信号を出力して前記中間
電圧発生回路を制御するとともに、前記検知信号を受け
ることで、装置の内部モードを、次のモードに遷移させ
るタイミングを認識する状態遷移制御装置とを具備する
ことを特徴とする。

【００２３】また、請求項５に係る発明は、請求項４に
係る発明において、前記状態遷移制御装置は、前記検知
信号と、タイマーからのタイマー出力との少なくともい
ずれか一方により、前記装置の内部モードを、次のモー
ドに遷移させるタイミングを認識することを特徴とす
る。

【００２４】また、請求項６に係る発明は、請求項４に
係る発明において、前記状態遷移制御装置は、前記検知
信号が、タイマーにより計測された時間内に出力されな
かったとき、不良と認識することを特徴とする。

【００２５】また、上記第１、第２の目的を達成するた
めに、請求項７に係る発明では、出力側カレントパスの
一端、および入力側カレントパスの一端それぞれに、昇
圧電位を受ける第１のカレントミラー回路と、前記第１
のカレントミラー回路の出力側カレントパスの他端の電
位を抽出する中間電圧出力線と、抵抗成分を含む中間電
圧設定配線、およびこの中間電圧設定配線と前記中間電
圧出力との間に互いに並列に接続され、ゲートに中間電
圧コントロール信号を受けるトランジスタを含み、前記
中間電圧コントロール信号に従って、前記中間電圧出力
線の中間電圧出力ノードの値を設定する中間電圧値設定
回路と、前記中間電圧設定配線と前記回路内低電位との
間に接続された他の抵抗成分を含み、前記昇圧電位と前
記回路内低電位との電位差を、前記中間電圧設定配線の
抵抗成分と前記他の抵抗成分とにより分圧し、分圧値を
出力する分圧回路と、プラス側の入力に基準電圧を受
け、マイナス側の入力に前記分圧値を受ける第１の差動
増幅器と、プラス側の入力に前記分圧値を受け、マイナ
ス側の入力に前記基準電圧を受ける第２の差動増幅器
と、一端に回路内低電位を受け、他端に前記第１の差動
増幅器の出力を受ける入力側カレントパス、および前記
第１のカレントミラー回路の入力側カレントパスの他端
より電流を前記回路内低電位に引き抜く出力側カレント
パスを有する第２のカレントミラー回路と、一端に回路
内低電位を受け、他端に前記第２の差動増幅器の出力を
受ける入力側カレントパス、および前記第１のカレント
ミラー回路の出力側カレントパスの他端より電流を前記
回路内低電位に引き抜く出力側カレントパスを有する第
３のカレントミラー回路と、前記中間電圧コントロール
信号が、前記中間電圧の値を他の値に遷移させるように
変化したとき、セット信号を出力するセット信号出力回
路と、前記セット信号によりセットされ、中間電圧の値
が他の値に遷移している状態を示す検知信号を出力する
フリップフロップと、前記検知信号と、前記第１の差動
増幅器もしくは前記第２の差動増幅器の出力との論理積
を出力し、前記フリップフロップをリセットするゲート
回路と、前記検知信号により制御され、前記中間電圧出
力ノードと前記昇圧電位もしくは前記回路内低電位との
間に直列に接続されるトランジスタとを具備することを
特徴とする。

【００２６】また、請求項８に係る発明では、請求項７
に係る発明において、前記検知信号を、半導体集積回路
装置の内部の動作状態を遷移させるか否かの判定に使用
することを特徴とする。

【００２７】また、請求項９に係る発明では、請求項８
に係る発明において、半導体集積回路装置の内部の動作
状態を遷移させる状態遷移制御装置を、さらに具備し、
前記状態遷移制御装置は、前記検知信号により、前記内
部の動作状態を遷移させるタイミングを認識することを
特徴とする。

【００２８】また、請求項１０に係る発明では、請求項
８に係る発明において、半導体集積回路装置の内部時間
を計測し、タイマー出力を出力するタイマーを、さらに
具備し、前記状態遷移制御装置は、前記検知信号、ある
いは前記タイマー出力の少なくとも一方により、前記内
部の動作状態を遷移させるタイミングを認識することを
特徴とする。

【００２９】また、請求項１１に係る発明では、請求項
１０に係る発明において、前記内部の動作状態には設定
時間が定められ、前記内部設定時間をタイマーにより計
測し、この計測した時間内で前記検知信号が出力されな
かったとき、回路が不良であると判断されることを特徴
とする。

【００３０】また、上記第３の目的を達成するために、
請求項１２に係る発明では、中間電圧の値を、電源投入
から所望の電圧に向かって遷移させる中間電圧発生回路
であって、前記中間電圧の値を、電源投入から所望の電
圧に向かって遷移させるとき、前記所望の電圧を超える
ように遷移させ、前記中間電圧の値が、前記所望の電圧
を超えたときに内部の動作を切り替え、この内部の動作
の切り替えをトリガとして、前記中間電圧の値が、前記
電源投入から前記所望の電圧になったことを検知し、電
源投入時のセットアップ動作の終了を示す信号を出力す
ることを特徴とする。

【００３１】

【発明の実施の形態】以下、この発明を、実施形態によ
り説明する。図１は、この発明の第１の実施形態に係る
ライトステートマシンを備えたフラッシュメモリの概略
的なブロック図である。

【００３２】図１に示ように、第１の実施形態に係るフ
ラッシュメモリは、ライトステートマシン１、中間電圧
発生回路３、およびタイマー３を有している。ライトス
テートマシン１は、中間電圧発生回路３に、中間電圧コ
ントロール信号ＶＭＤ（Ｖ１０ＭＤ、Ｖ６．５ＭＤ、Ｖ
５ＭＤ）を出力し、オートプログラム中の各モード毎の
中間電圧を制御する。図中、信号Ｖ１０ＭＤ、Ｖ６．５
ＭＤ、Ｖ５ＭＤは、それぞれ中間電圧を“１０Ｖ”、
“６．５Ｖ”、“５Ｖ”に設定せよ、という命令信号で
ある。

【００３３】中間電圧発生回路３は、中間電圧コントロ
ール信号ＶＭＤに従って、昇圧電位ＶＰＰより、中間電
圧ＶＯＵＴを、５Ｖ、６．５Ｖ、および１０Ｖに切り替
えて、ローデコーダに出力する。

【００３４】さらに、中間電圧発生回路３は、自身が発
生する中間電圧ＶＯＵＴの値を、所望の値になったか否
かを自身で検知する。中間電圧ＶＯＵＴが所望の値にな
ったとき、中間電圧発生回路３は、検知信号/SVSWLATを
ライトステートマシン１に出力する。ライトステートマ
シン１は、検知信号/SVSWLATを受けることで、フラッシ
ュメモリの動作状態を、次の動作状態に遷移させる。

【００３５】図２は、中間電圧発生回路３の回路図であ
る。図２に示すように、中間電圧発生回路３は、出力端
子２１Ｏ、入力端子２１Ｉを有した第１のカレントミラ
ー回路２１を有している。第１のカレントミラー回路２
１は、Ｐチャネル型ＭＯＳトランジスタＰ１、Ｐ２を含
む。トランジスタＰ１は、昇圧電位ＶＰＰと、出力端子
２１Ｏとの間に直列に接続されている。トランジスタＰ
２は、昇圧電位ＶＰＰと、入力端子２１Ｉとの間に直列
に接続され、そのゲートは、トランジスタＰ１のゲート
に接続されるととも、入力端子２１Ｉに接続されてい
る。入力端子２１Ｉには、中間電圧発生回路３を活性に
するＰチャネル型ＭＯＳトランジスタ５１が接続されて
いる。トランジスタ５１のゲートには、イネーブル信号
ＥＮＡＨが入力される。イネーブル信号ＥＮＡは、中間
電圧発生回路３の活性／非活性を制御する信号であり、
イネーブル信号ＥＮＡＨは、その“Ｈ”レベルをＶＰＰ
レベルに変換した信号である。

【００３６】出力端２１Ｏは、中間電圧出力線２３に接
続されている。この中間電圧出力配線２３には、中間電
圧コントロール信号ＶＭＤ（Ｖ１０ＭＤ、Ｖ６．５Ｍ
Ｄ、Ｖ５ＭＤ）に従って、中間電圧出力線２３の中間電
圧出力ノードの値を設定する中間電圧値設定回路２５が
接続されている。

【００３７】中間電圧値設定回路２５は、抵抗成分ｒ１
〜ｒｎを含む中間電圧設定配線２７を有している。中間
電圧設定配線２７の各抵抗成分ｒ１〜ｒｎの相互接続点
は、Ｐチャネル型ＭＯＳトランジスタＳ１〜Ｓｎを介し
て、中間電圧出力線２３に接続される。トランジスタＳ
１〜Ｓｎは、中間電圧コントロール信号ＶＭＤ（Ｖ１０
ＭＤ、Ｖ６．５ＭＤ、Ｖ５ＭＤ）により開閉制御され、
中間電圧出力線２３と中間電圧設定配線２７との抵抗分
割比を変化させる。これにより、中間電圧値設定回路２
５は、中間電圧出力線２３の電圧を、所望の中間電圧Ｖ
ＯＵＴに設定する。中間電圧コントロール信号Ｖ１０Ｍ
Ｄ、Ｖ６．５ＭＤ、Ｖ５ＭＤは各々、電圧変換回路５３
を介して、各対応するトランジスタＳ１〜Ｓｎのゲート
に入力される。

【００３８】図３は、電圧変換回路５３の回路図であ
る。図３に示すように、電圧変換回路５３は、反転中間
電圧コントロール信号／Ｖ１０ＭＤ、／Ｖ６．５ＭＤ、
／Ｖ５ＭＤ毎に設けられたレベルシフタ６１を有してい
る。電圧変換回路５３を、中間電圧コントロール信号／
Ｖ１０ＭＤに着目して説明すると、信号／Ｖ１０ＭＤは
Ｎチャネル型ＭＯＳトランジスタＮ３２のゲートに入力
され、その反転信号Ｖ１０ＭＤは、Ｎチャネル型ＭＯＳ
トランジスタＮ３１のゲートに入力される。信号／Ｖ１
０ＭＤが“Ｈ”レベル（なお、信号Ｖ１０ＭＤは“Ｌ”
レベルである）のとき、トランジスタＮ３２が“オン”
し、Ｐチャネル型ＭＯＳトランジスタＰ３１のゲートが
“Ｌ”レベルとなり、中間電圧ＶＯＵＴにレベル変換さ
れた、信号／Ｖ１０ＭＤＨが出力される。これにより、
ソースを中間電圧出力線２３に接続したトランジスタＳ
ｎは、充分に“オフ”される。

【００３９】図２に示す中間電圧値設定回路２５は、こ
のように“Ｈ”レベルを、中間電圧ＶＯＵＴにレベルシ
フトしたコントロール信号／Ｖ１０ＭＤＨ、／Ｖ６．５
ＭＤＨ、／Ｖ５ＭＤＨにより制御される。

【００４０】また、抵抗成分ｒ１は、分圧回路２９に接
続されている。分圧回路２９は、中間電圧設定配線２７
と回路内低電位（実施形態では、接地電位）との間に接
続された他の抵抗成分Ｒを含む。分圧回路２９は、中間
電圧設定配線の抵抗成分ｒ１〜ｒｎと他の抵抗成分Ｒと
により、昇圧電位ＶＰＰと回路内低電位との電位差を分
圧した、分圧値ＶＢを出力する。

【００４１】分圧値ＶＢは、第１の差動増幅器３１のマ
イナス側の入力端子、および第２の差動増幅器３５のプ
ラス側の入力端子に入力される。第１の差動増幅器３１
のプラス側の入力端子、および第２の差動増幅器３５の
マイナス側の入力端子にはそれぞれ、基準電圧ＶＲＥＦ
が入力される。

【００４２】図４（Ａ）は、第１の差動増幅器の回路
図、図４（Ｂ）は、第２の差動増幅器の回路図である。
まず、図４（Ａ）に示すように、第１の差動増幅器３１
は、カレントミラー型差動増幅器である。第１の差動増
幅器３１は、ソースに、Ｐチャネル型ＭＯＳトランジス
タＰ２１を介して、内部電圧ＶＤＤを受けるＰチャネル
型ＭＯＳトランジスタＰ１１、Ｐ１２を有する。トラン
ジスタＰ１１のゲートには、分圧値ＶＢが入力され、ト
ランジスタＰ１２のゲートには、基準電圧ＶＲＥＦが入
力される。トランジスタＰ１１のドレインは、Ｎチャネ
ル型ＭＯＳトランジスタＮ１１に接続され、トランジス
タＰ１２のドレインは、Ｎチャネル型ＭＯＳトランジス
タＮ１２に接続されている。トランジスタＮ１１、Ｎ１
２は、カレントミラー回路を構成する。トランジスタＮ
１１は、出力端子側トランジスタであり、出力電圧ＶＧ
１は、トランジスタＮ１１とＰ１１との相互接続点より
得る。トランジスタＮ１２は、入力側トランジスタであ
る。また、出力端子にドレインを接続したＮチャネル型
ＭＯＳトランジスタＮ２１のゲートには、イネーブル信
号ＥＮＡの反転信号が入力される。また、トランジスタ
Ｐ１１、Ｐ１２のソースに、内部電圧ＶＤＤを供給する
トランジスタＰ２１のゲートには、イネーブル信号ＥＮ
Ａが入力される。これら、トランジスタＮ２１、Ｐ２１
はそれぞれ、差動増幅器３１の活性／非活性を制御する
信号である。

【００４３】また、図４（Ｂ）に示すように、第２の差
動増幅器３５も、第１の差動増幅器３１と同様なカレン
トミラー型差動増幅器である。異なる部分は、トランジ
スタＰ１１のゲートに基準電圧ＶＲＥＦを入力し、トラ
ンジスタＰ１２のゲートに分圧値ＶＢを入力したことで
ある。

【００４４】第１の差動増幅器３１の出力ＶＧ１は、第
２のカレントミラー回路３３の入力端子３３Ｉに入力さ
れる。第２のカレントミラー回路３３は、Ｎチャネル型
ＭＯＳトランジスタＮ１、Ｎ２を含む。トランジスタＮ
１のドレインは、第２のカレントミラー回路３３の出力
端子３３Ｏである。トランジスタＮ１のドレインは、第
１のカレントミラー回路の入力端子２１Ｉに接続され、
そのソースは、回路内低電位（接地電位）に接続され
る。トランジスタＮ２のドレインは、第２のカレントミ
ラー回路３３の出力端子３３Ｉである。トランジスタＮ
２のドレインは、第１の差動増幅器３１の出力ＶＧ１が
供給され、そのソースは回路内低電位（接地電位）に接
続される。出力ＶＧ１は、さらにトランジスタＮ２のゲ
ート、およびトランジスタＮ１のゲートに供給される。

【００４５】また、第２の差動増幅器３５の出力ＶＧ２
は、第３のカレントミラー回路３７の入力端子３７Ｉに
入力される。第３のカレントミラー回路３７は、Ｎチャ
ネル型ＭＯＳトランジスタＮ３、Ｎ４を含む。トランジ
スタＮ３のドレインは、第３のカレントミラー回路３７
の出力端子３７Ｏであり、第１のカレントミラー回路の
出力端子２１Ｏに接続され、そのソースは、回路内低電
位（接地電位）に接続される。トランジスタＮ４のドレ
インは、第３のカレントミラー回路３７の出力端子３７
Ｉであり、第２の差動増幅器３３の出力ＶＧ２が供給さ
れ、そのソースは回路内低電位（接地電位）に接続され
る。出力ＶＧ２は、さらにトランジスタＮ４のゲート、
およびトランジスタＮ３のゲートに供給される。

【００４６】さらに、この発明では、中間電圧コントロ
ール信号Ｖ１０ＭＤ、Ｖ６．５ＭＤ、Ｖ５ＭＤが、中間
電圧ＶＯＵＴの値を、他の値に遷移させるように変化し
たとき、セット信号ＳＳＥＴを出力するセット信号出力
回路４１、このセット信号ＳＳＥＴによりセットされ、
中間電圧ＶＯＵＴの値が他の値に遷移している状態を示
す検知信号／ＳＶＳＷＬＡＴを出力するＲＳフリップフ
ロップ４３、およびこの検知信号／ＳＶＳＷＬＡＴと、
第１の差動増幅器３１、もしくは第２の差動増幅器３５
の出力との論理積を出力する論理積ゲート４５を有して
いる。論理積ゲート４５は、出力ＳＶＳＷを出力する。
この出力ＳＶＳＷは、ＲＳフリップフロップ４３をリセ
ットする。

【００４７】セット信号出力回路４１は、遅延回路４
２、論理積ゲート４４、および論理和ゲート４６とによ
り構成された論理回路である。この第１の実施形態のセ
ット信号出力回路４１は、信号Ｖ１０ＭＤが“Ｈ”レベ
ルから“Ｌ”レベルに、信号Ｖ６．５ＭＤが“Ｌ”レベ
ルから“Ｈ”レベルに遷移したとき、および信号Ｖ６．
５ＭＤが“Ｈ”レベルから“Ｌ”レベルに、信号Ｖ５Ｍ
Ｄが“Ｌ”レベルから“Ｈ”レベルに遷移したときにそ
れぞれ、“Ｈ”パルス信号となる論理を出力する。この
ような論理により、ＲＳフリップフロップ４３をセット
する。

【００４８】また、中間電圧出力線２３にドレインを接
続し、ソースを回路内低電位（接地電位）に接続したＮ
チャネル型ＭＯＳトランジスタＮ５５は、中間電圧出力
線２３に現れる中間電圧ＶＯＵＴを所望の値まで低下さ
せるとき、中間電圧出力線２３のディスチャージを制御
するトランジスタである。トランジスタＮ５５は、検知
信号／ＳＶＳＷＬＡＴにより制御される。また、中間電
圧出力線２３と回路内低電位（接地電位）との間に接続
された容量Ｃは、中間電圧ＶＯＵＴを安定化させるため
の容量である。

【００４９】図５は、中間電圧発生回路３の動作波形図
である。図５には、オートプラグラム時の、代表的な動
作波形が示されている。また、図５では、２回のベリフ
ァイで、書き込み“ＯＫ”となった例を示す。

【００５０】図５を参照して、中間電圧発生回路３が、
プログラムから、ベリファイ電圧セットアップに遷移し
た状態を説明する。図５に示すように、プログラムか
ら、ベリファイ電圧セットアップに遷移するとき、ま
ず、信号Ｖ１０ＭＤが“Ｈ”レベルから“Ｌ”レベル
に、信号Ｖ６．５ＭＤが“Ｌ”レベルから“Ｈ”レベル
となる。これにより、中間電圧設定回路２５は、中間電
圧ＶＯＵＴが１０Ｖから６．５Ｖとなるように、中間電
圧設定配線２７の抵抗成分ｒ（ｒ１〜ｒｎ）をセットす
る。

【００５１】また、信号Ｖ１０ＭＤ、信号Ｖ６．５ＭＤ
の変化を受けて、セット信号出力回路４１は、遅延回路
４２で決定される所定の時間だけ、“Ｈ”レベルとな
る、セット信号ＳＳＥＴを出力する。“Ｈ”レベルのセ
ット信号ＳＳＥＴは、フリップフロップ４３をセットす
る。セットされたフリップフロップ４３は、“Ｈ”レベ
ルの検知信号／ＳＶＳＷＬＡＴを出力する。“Ｈ”レベ
ルの検知信号／ＳＶＳＷＬＡＴは、トランジスタＮ５５
のゲートに入力され、トランジスタＮ５５が“オン”す
る。これにより、中間電圧出力線２３が回路内低電位
（接地電位）に接続され、中間電圧出力線２３の電位、
即ち中間電圧ＶＯＵＴが１０Ｖから低下しだす。中間電
圧出力線２３の電位が１０Ｖから低下することにより、
分圧値ＶＢのレベルが変わり、第１の差動増幅器３１の
出力ＶＧ１のレベルは、所定値から、ほぼ０Ｖに向けて
下降する。第１の差動増幅器３１が中間電圧出力線２３
の電位、即ち中間電圧ＶＯＵＴを下げようとするためで
ある。このとき、第２の差動増幅器３５の出力ＶＧ２の
レベルは、所定値から、ほぼ３Ｖに向けて上昇する。

【００５２】中間電圧ＶＯＵＴの値が６．５Ｖになって
も、トランジスタＮ５５は“オン”しており、なお、中
間電圧ＶＯＵＴを下げようとする。トランジスタＮ５５
が“オン”しているために、中間電圧ＶＯＵＴの値は、
設定電位６．５Ｖを超えて低下するようになる。中間電
圧ＶＯＵＴの値が、設定電位６．５Ｖを超えると、第１
の差動増幅器３１は、反対に中間電圧ＶＯＵＴを６．５
Ｖに上げるように動作する。これにより、出力ＶＧ１の
レベルは、ほぼ０Ｖから、再び所定値に上昇される。こ
のとき、出力ＶＧ２のレベルは、ほぼ３Ｖから所定値に
低下する。出力ＶＧ１の値が上昇したことを受けて、論
理積ゲート４５は、“Ｈ”レベルの信号ＳＶＳＷを出力
する。“Ｈ”レベルの信号ＳＶＳＷは、フリップフロッ
プ４３をリセットする。リセットされたフリップフロッ
プ４３は、検知信号／ＳＶＳＷＬＡＴを“Ｌ”レベルに
戻す。検知信号／ＳＶＳＷＬＡＴが“Ｌ”レベルとなる
ことにより、トランジスタＮ５５が“オフ”し、中間電
圧出力線２３と回路内低電位（接地電位）との接続が断
たれる。これにより、中間電圧出力線２３の電位、即ち
中間電圧ＶＯＵＴは、６．５Ｖに安定する。

【００５３】このように、第１の実施形態に係るフラッ
シュメモリが備える中間電圧発生回路３は、中間電圧Ｖ
ＯＵＴの値が設定電位になったことを検知する／ＳＶＳ
ＷＬＡＴを発生させることができる。この検知信号／Ｓ
ＶＳＷＬＡＴは、中間電圧ＶＯＵＴが設定電位まで遷移
している間、“Ｈ”パルスとなるような信号である。こ
のような検知信号／ＳＶＳＷＬＡＴを、図１に示すライ
トステートマシン１に戻すことにより、ライトステート
マシン１は、“ベリファイ電圧セットアップ”が終了し
たことを認識することができる。

【００５４】なお、“リカバリ”についても、図５に示
すように、検知信号／ＳＶＳＷＬＡＴが、中間電圧ＶＯ
ＵＴが設定電位５Ｖまで遷移している間、“Ｈ”パルス
となるために、“ベリファイ電圧セットアップ”と同
様、“リカバリ”が終了したことを認識することができ
る。

【００５５】したがって、図１に示すタイマー５により
計測していたベリファイ電圧セットアップ時間、および
リカバリ時間をそれぞれ、タイマー５を用いることなく
制御できる。これにより、オートプログラムに代表され
るオートシーケンスに要する時間を、従来に比べて短く
することができる。

【００５６】例えばこの第１の実施形態では、１９μｓ
もの時間を要した従来のオートプログラムが、１４．５
μｓまで短縮される（ただし、２回のベリファイで、書
き込み“ＯＫ”となった場合）。

【００５７】次に、この発明の第２の実施形態に係るフ
ラッシュメモリを説明する。図６は、第２の実施形態に
係るフラッシュメモリが備える中間電圧発生回路３’の
回路図である。図６において、図２と同一部分について
は、同一の参照符号を付し、異なる部分のみ説明する。

【００５８】第１の実施形態に係るフラッシュメモリが
備える中間電圧発生回路３は、中間電圧ＶＯＵＴが、高
いレベルから低いレベルへ遷移していることを検知でき
るものであった。この第２の実施形態に係るフラッシュ
メモリが備える中間電圧発生回路３’は、反対に、中間
電圧ＶＯＵＴが低いレベルから高いレベルへ遷移してい
ることを検知できるようにしたものである。

【００５９】図６に示すように、中間電圧発生回路３’
が、中間電圧発生回路３と大きく異なる部分は、中間電
圧出力線２３に、中間電圧出力線２３のチャージを制御
するためのＰチャネル型ＭＯＳトランジスタＰ５５を接
続したこと、および論理積ゲート４５’が出力ＶＧ２と
検知信号／ＳＶＳＷＬＡＴとの論理積を出力するように
したことである。

【００６０】また、中間電圧設定回路２５’は、中間電
圧ＶＯＵＴを５Ｖよりも低い３．５Ｖに設定するため
に、Ｐチャネル型ＭＯＳトランジスタＳ０と、抵抗ｒ０
とを、さらに備えている。Ｐチャネル型ＭＯＳトランジ
スタＳ０は、中間電圧コントロール信号Ｖ３．５ＭＤに
より開閉制御される。中間電圧コントロール信号Ｖ３．
５ＭＤは、図３に示したようなレベルシフタ６１によ
り、“Ｈ”レベルを中間電圧ＶＯＵＴとした信号／Ｖ
３．５ＭＤＨに変換されて、トランジスタＳ０のゲート
に入力される。

【００６１】セット信号出力回路４１’は、遅延回路４
２、論理積ゲート４４により構成された論理回路であ
る。この第２の実施形態のセット信号出力回路４１’
は、信号Ｖ５ＭＤが“Ｈ”レベルから“Ｌ”レベルに、
信号Ｖ３．５ＭＤが“Ｌ”レベルから“Ｈ”レベルに遷
移したときに、“Ｈ”パルス信号となる論理を出力す
る。このような論理により、ＲＳフリップフロップ４３
をセットする。

【００６２】また、トランジスタＰ５５を制御するた
め、ＲＳフリップフロップ４３から出力される／ＳＶＳ
ＷＬＡＴは、インバータにより反転された後、電圧変換
回路４７に入力される。

【００６３】図７は、電圧変換回路４７の回路図であ
る。図７に示すように、電圧変換回路４７は、レベルシ
フタである。反転検知信号ＳＶＳＷＬＡＴはＮチャネル
型ＭＯＳトランジスタＮ４２のゲートに入力され、その
反転信号／ＳＶＳＷＬＡＴは、Ｎチャネル型ＭＯＳトラ
ンジスタＮ４１のゲートに入力される。反転検知信号Ｓ
ＶＳＷＬＡＴが“Ｈ”レベル（なお、信号／ＳＶＳＷＬ
ＡＴは“Ｌ”レベルである）のとき、トランジスタＮ４
２が“オン”し、Ｐチャネル型ＭＯＳトランジスタＰ４
１のゲートが“Ｌ”レベルとなり、昇圧電圧ＶＰＰにレ
ベル変換された、信号ＳＶＳＷＬＡＴＨが出力される。
これにより、ドレインを中間電圧出力線２３に接続した
トランジスタＰ５５は、充分に“オフ”される。

【００６４】図８は、中間電圧発生回路３’の動作波形
図である。図８を参照して、中間電圧発生回路３’が発
生する中間電圧ＶＯＵＴの値が３．５Ｖから、５Ｖに遷
移した状態を説明する。

【００６５】図８に示すように、中間電圧ＶＯＵＴの値
が３．５Ｖから、５Ｖに遷移させるときには、まず、信
号Ｖ３．５ＭＤが“Ｈ”レベルから“Ｌ”レベルに、信
号Ｖ５ＭＤが“Ｌ”レベルから“Ｈ”レベルとなる。こ
れにより、中間電圧設定回路２５’は、中間電圧ＶＯＵ
Ｔが３．５Ｖから５Ｖとなるように、中間電圧設定配線
２７の抵抗成分ｒ（ｒ０〜ｒｎ）をセットする。

【００６６】また、信号Ｖ３．５ＭＤ、信号Ｖ５ＭＤの
変化を受けて、セット信号出力回路４１’は、遅延回路
４２で決定される所定の時間だけ、“Ｈ”レベルとな
る、セット信号ＳＳＥＴを出力する。“Ｈ”レベルのセ
ット信号ＳＳＥＴは、フリップフロップ４３をセットす
る。セットされたフリップフロップ４３は、“Ｈ”レベ
ルの検知信号／ＳＶＳＷＬＡＴを出力する。“Ｈ”レベ
ルの検知信号／ＳＶＳＷＬＡＴは、反転された後、電圧
変換回路４７を介してトランジスタＰ５５のゲートに入
力される。“Ｌ”レベルの検知信号ＳＶＳＷＬＡＴＨを
受けたトランジスタＰ５５は“オン”する。これによ
り、中間電圧出力線２３が昇圧電位ＶＰＰに接続され、
中間電圧出力線２３の電位、即ち中間電圧ＶＯＵＴが
３．５Ｖから上昇しだす。中間電圧出力線２３の電位が
３．５Ｖから低下することにより、分圧値ＶＢのレベル
が変わり、第２の差動増幅器３５の出力ＶＧ２のレベル
は、所定値から、ほぼ０Ｖに向けて下降する。第２の差
動増幅器３５が中間電圧出力線２３の電位、即ち中間電
圧ＶＯＵＴを上げようとするためである。このとき、第
１の差動増幅器３５の出力ＶＧ２のレベルは、所定値か
ら、ほぼ３Ｖに向けて上昇する。

【００６７】中間電圧ＶＯＵＴの値が５Ｖになっても、
トランジスタＰ５５は“オン”しており、なお、中間電
圧ＶＯＵＴを上げようとする。トランジスタＰ５５が
“オン”しているために、中間電圧ＶＯＵＴの値は、設
定電位５Ｖを超えて上昇するようになる。中間電圧ＶＯ
ＵＴの値が、設定電位５Ｖを超えると、第２の差動増幅
器３５は、反対に中間電圧ＶＯＵＴを５Ｖに下げるよう
に動作する。これにより、出力ＶＧ２のレベルは、ほぼ
０Ｖから、再び所定値に上昇される。このとき、出力Ｖ
Ｇ１のレベルは、ほぼ３Ｖから所定値に低下する。出力
ＶＧ２の値が上昇したことを受けて、論理積ゲート４
５’は、“Ｈ”レベルの信号ＳＶＳＷを出力する。
“Ｈ”レベルの信号ＳＶＳＷは、フリップフロップ４３
をリセットする。リセットされたフリップフロップ４３
は、検知信号／ＳＶＳＷＬＡＴを“Ｌ”レベルに戻す。
検知信号／ＳＶＳＷＬＡＴが“Ｌ”レベルとなることに
より、反転された後、昇圧電位ＶＰＰにレベル変換され
ている検知信号ＳＶＳＷＬＡＴＨは、“Ｈ”レベルとな
り、トランジスタＰ５５を“オフ”させる。そして、中
間電圧出力線２３と昇圧電位ＶＰＰとの接続が断たれ、
中間電圧出力線２３の電位、即ち中間電圧ＶＯＵＴは、
５Ｖに安定する。

【００６８】このように、第２の実施形態に係るフラッ
シュメモリが備える中間電圧発生回路３’は、中間電圧
発生回路３と同様に、第１の中間電圧ＶＯＵＴの値が設
定電位になったことを検知する／ＳＶＳＷＬＡＴを発生
させることができる。この検知信号／ＳＶＳＷＬＡＴ
は、中間電圧ＶＯＵＴが設定電位まで遷移している間、
“Ｈ”パルスとなるような信号である。このような検知
信号／ＳＶＳＷＬＡＴを、図１に示すライトステートマ
シン１に戻すことにより、ライトステートマシン１は、
“中間電圧ＶＯＵＴの設定電圧への上昇”が終了したこ
とを認識することができる。

【００６９】なお、中間電圧ＶＯＵＴを３．５Ｖから５
Ｖへ上昇させる具体的なシーケンスは、例えばイレーズ
ベリファイレベル３．５Ｖから、５Ｖにリカバリする場
合にみることができる。

【００７０】次に、この発明の第３の実施形態を説明す
る。第１、第２の実施形態において、もし、検知信号／
ＳＶＳＷＬＡＴが正常に発生されなかった場合、ライト
ステートマシン１は、装置の動作を、次の動作に遷移さ
せることができない。検知信号／ＳＶＳＷＬＡＴが正常
に発生されない場合の具体的な例は、例えば酸化膜破
壊、リーク、もしくはショートなどにより、装置が不良
になっている場合である。この場合には、中間電圧ＶＯ
ＵＴが、所望の値にならず、したがって、正常な検知信
号／ＳＶＳＷＬＡＴは発生せず、ライトステートマシン
１は、無限ループに入った状態である。

【００７１】そこで、ライトステートマシン１が無限ル
ープに入ることを抑制するために、図１に示すタイマー
５を利用する。つまり、ベリファイ電圧セットアップ、
リカバリなどに、従来と同じよう時間を設定し、タイマ
ー５による計測と、検知信号／ＳＶＳＷＬＡＴとを併用
して、ライトステートマシン１を制御する。ライトステ
ートマシン１は、検知信号／ＳＶＳＷＬＡＴ、およびタ
イマー５の経過時間を知らせるタイマー信号ＴＩＭＥの
いずれかが入力されたとき、装置の動作を、次の状態に
遷移させる。

【００７２】このようにライトステートマシン１を、中
間電圧発生回路３，３’からの検知信号／ＳＶＳＷＬＡ
Ｔ、およびタイマー５からのタイマー信号ＴＩＭＥの双
方を使用して、制御することにより、ライトステートマ
シン１が無限ループに入ることを抑制することができ
る。

【００７３】次に、この発明の第４の実施形態を説明す
る。第４の実施形態に係る装置は、第３の実施形態に係
る装置と同様に、中間電圧発生回路３，３’を、タイマ
ー５と併用する例である。

【００７４】第４の実施形態は、図１に示すタイマー信
号ＴＩＭＥが出力されているにも関わらず、検知信号／
ＳＶＳＷＬＡＴが出力されないとき、ライトステートマ
シン１が、その動作を不良と判断し、装置の動作を停止
させることである。

【００７５】このようにタイマー信号ＴＩＭＥが出力さ
れているにも関わらず、検知信号／ＳＶＳＷＬＡＴが出
力されないとき、ライトステートマシン１が、動作を停
止させることにより、不良なまま、次の動作に遷移する
ことを抑制できる。

【００７６】次に、この発明の第５の実施形態を説明す
る。図９は、この発明の第５の実施形態に係るフラッシ
ュメモリの主要部を示すブロック図である。

【００７７】この第５の実施形態は、電源投入時に、内
部で昇圧を始め、その昇圧された電位が所望の電圧にな
ったことを検知して、検知信号を出力し、その検知信号
で、電源投入時のセットアップ動作が終了したことを認
識するものである。

【００７８】図９に示すように、電源が投入されると、
パワーオンリセット信号ＰＯＮＲＳＴがレファレンス電
圧発生回路２０１、リングオシレータ２０３、フリップ
フロップ１４３に入力される。

【００７９】レファレンス電圧発生回路２０１は、信号
ＰＯＮＲＳＴを受けて、基準電圧ＶＲＥＦを発生させ
る。リングオシレータ２０３は、信号ＰＯＮＲＳＴを受
けて、発振信号φＰを発振する。発振信号φＰは、チャ
ージポンプ回路２０５を駆動する駆動パルスである。チ
ャージポンプ回路２０５は、発振信号φＰを受けて、電
源電圧ＶＤＤ（例えば３Ｖ）を、昇圧内部電圧ＶＤＤＲ
（例えば５Ｖ）に昇圧する。昇圧内部電位ＶＤＤＲは、
図示せぬ他の回路に、電源電圧として供給される。

【００８０】フリップフロップ１４３は、信号ＰＯＮＲ
ＳＴを受けてセットされる。セットされたフリップフロ
ップ１４３は、検知信号／ＳＶＤＤＲＬＡＴを出力す
る。検知信号／ＳＶＤＤＲＬＡＴを反転させ、かつその
“Ｈ”レベルをＶＰＰレベルに変換した信号ＳＶＤＤＲ
ＬＡＴＨは、Ｐチャネル型ＭＯＳトランジスタＰ１５５
のゲートに入力される。トランジスタＰ１５５は、それ
がオンしているとき、昇圧電位ＶＤＤＲのノードに、昇
圧電位ＶＰＰを供給する。昇圧電位ＶＰＰは、昇圧電位
ＶＤＤＲよりも高い電位である。

【００８１】また、昇圧内部電位ＶＤＤＲが、所望の値
になったか否かを検知するために、昇圧内部電位ＶＤＤ
Ｒと回路内低電位（接地電位）とを分圧する分圧回路１
２５が設けられている。分圧回路１２５は、昇圧内部電
位ＶＤＤＲと回路内低電位（接地電位）との間に直列に
接続された抵抗成分ｒとＲとを含み、これの相互接続点
から、分圧値ＶＢを出力する。

【００８２】差動増幅器１３５のマイナス側の入力端子
には、基準電圧ＶＲＥＦが入力され、プラス側の入力端
子には、分圧値ＶＢが入力される。そして、差動増幅器
１３５は、昇圧内部電位ＶＤＤＲが、設定された昇圧内
部電位の値を超えたとき、充分に所望の値になったと検
知する検知信号ＳＶＤＤＲを出力する。

【００８３】また、検知信号ＳＶＤＤＲは、論理積ゲー
ト回路１４５の第１の入力に入力される。この論理積ゲ
ート回路１４５の第２の入力には、検知信号／ＳＶＤＤ
ＲＬＡＴが入力されている。論理積ゲート回路１４５
は、昇圧内部電位ＶＤＤＲが、充分に所望の値になった
と検知する信号ＳＶＤＤＲと、検知信号／ＳＶＤＤＲＬ
ＡＴとの論理積を出力して、フリップフロップ１４３を
リセットする。

【００８４】このように第５の実施形態では、パワーオ
ンリセット信号によりセットされ、信号ＳＶＤＤＲによ
りリセットされるフリップフロップ１４３を有すること
により、第１〜第４の実施形態と同様に、昇圧内部電位
ＶＤＤＲが、所望の値になったことを検知する検知信号
／ＳＶＤＤＲＬＡＴを出力できる。この検知信号／ＳＶ
ＤＤＲＬＡＴを、図示せぬ他の内部回路に出力すること
により、検知信号／ＳＶＤＤＲＬＡＴを受けた他の内部
回路は、例えばタイマーにより設定時間を計測しなくて
も、電源投入後のセットアップ動作が終了したことを認
識できる。

【００８５】

【発明の効果】以上、説明したように、この発明によれ
ば、自身が発生させる中間電圧が所望の値になったこと
を、自身で検知可能な中間電圧発生回路と、この中間電
圧発生回路を備えてオートシーケンスに要する時間を短
縮できる半導体集積回路装置と、タイマーにより設定時
間を計測しなくても、電源投入後のセットアップ完了を
認識できる半導体集積回路装置とを提供できる。

【図面の簡単な説明】

【図１】図１はこの発明の第１の実施の形態に係るフラ
ッシュメモリのブロック図。

【図２】図２はこの発明の第１の実施の形態に係る中間
電圧発生回路３の回路図。

【図３】図３は電圧変換回路５３の回路図。

【図４】図４（Ａ）は第１の差動増幅器３１の回路図、
図４（Ｂ）は第２の差動増幅器３５の回路図。

【図５】図５は中間電圧発生回路３の動作波形図。

【図６】図６はこの発明の第２の実施の形態に係る中間
電圧発生回路３’の回路図。

【図７】図７は電圧変換回路４７の回路図。

【図８】図８は中間電圧発生回路３’の動作波形図。

【図９】図９はこの発明の第５の実施形態に係るフラッ
シュメモリの主要部を示すブロック図。

【図１０】図１０（Ａ）はフラッシュメモリのオートプ
ログラムのフローチャート、図１０（Ｂ）はオートプロ
グラム中のワード線電圧の状態を示す図。

【図１１】図１１は従来のフラッシュメモリの概略的な
ブロック図。

【図１２】図１２は従来の中間電圧発生回路の動作波形
図。

【符号の説明】

１…ライトステートマシン、 ３，３’…中間電圧発生回路、 ５…タイマー、 ２１…第１のカレントミラー回路、 ２３…中間電圧出力線、 ２５，２５’…中間電圧設定回路、 ２７…中間電圧設定配線、 ２９，１２９…分圧回路、 ３１，１３１…第１の差動増幅器、 ３３…第２のカレントミラー回路、 ３５…第２の差動増幅器、 ３７…第３のカレントミラー回路、 ４１，４１’…セット信号出力回路、 ４３，１４３…フリップフロップ、 ４５，４５’，１４５…論理積ゲート回路、 ４７…電圧変換回路、 ５１…Ｐチャネル型ＭＯＳトランジスタ、 ５３，５３’…電圧変換回路、 Ｎ５５…Ｎチャネル型ＭＯＳトランジスタ、 Ｐ５５…Ｐチャネル型ＭＯＳトランジスタ、 ２０１…レファレンス電圧発生回路、 ２０３…リングオシレータ、 ２０５…チャージポンプ回路。

Claims (12)

【特許請求の範囲】
1. 【請求項１】 中間電圧コントロール信号に従って中間
   電圧の値を設定して、前記中間電圧を発生させる中間電
   圧発生回路であって、 前記中間電圧の値を、第１の所望の電圧から第２の所望
   の電圧に向かって遷移させるとき、前記第２の所望の電
   圧を超えるように遷移させ、前記中間電圧の値が、前記
   第２の所望の電圧を超えたときに内部の動作を切り替
   え、この内部の動作の切り替えをトリガとして、前記中
   間電圧の値が、前記第１の所望の電圧から前記第２の所
   望の電圧になったことを検知することを特徴とする中間
   電圧発生回路。
2. 【請求項２】 前記第２の所望の電圧が、前記第１の所
   望の電圧よりも低いとき、 前記中間電圧の値を、前記第２の所望の電圧よりも、さ
   らに低くするトランジスタと、 前記中間電圧の値が、前記第１の所望の電圧と前記第２
   の所望の電圧との間にあるとき、前記中間電圧の値を、
   前記第２の所望の電圧に向けて低下させる電圧低下動作
   を行い、 前記中間電圧の値が、前記第２の所望の電圧よりも低く
   なったとき、前記電圧低下動作を、前記中間電圧の値
   を、前記第２の所望の電圧に向けて上昇させる電圧上昇
   動作に切り替える電圧調節手段と、 前記電圧調節手段の動作が、電圧低下動作から電圧上昇
   動作に切り替わったことを検知して、検知信号を出力す
   る検知信号出力手段とを具備することを特徴とする請求
   項１に記載の中間電圧発生回路。
3. 【請求項３】 前記第２の所望の電圧が、前記第１の所
   望の電圧よりも高いとき、 前記中間電圧の値を、前記第２の所望の電圧よりも、さ
   らに高くするトランジスタと、 前記中間電圧の値が、前記第１の所望の電圧と前記第２
   の所望の電圧との間にあるとき、前記中間電圧の値を、
   前記第２の所望の電圧に向けて上昇させる電圧上昇動作
   を行い、 前記中間電圧の値が、前記第２の所望の電圧よりも高く
   なったとき、前記電圧上昇動作を、前記中間電圧の値
   を、前記第２の所望の電圧に向けて低下させる電圧低下
   動作に切り替える電圧調節手段と、 前記電圧調節手段の動作が、電圧上昇動作から電圧低下
   動作に切り替わったことを検知して、検知信号を出力す
   る検知信号出力手段とを具備することを特徴とする請求
   項１に記載の中間電圧発生回路。
4. 【請求項４】 中間電圧コントロール信号に従って中間
   電圧の値を、第１の所望の電圧から第２の所望の電圧に
   設定するとき、前記中間電圧の値を、前記第１の所望の
   電圧より前記第２の所望の電圧を超えるように遷移さ
   せ、前記中間電圧の値が、前記第２の所望の電圧を超え
   たときに内部の動作を切り替え、この内部の動作の切り
   替えをトリガとして、前記中間電圧の値が、前記第１の
   所望の電圧から前記第２の所望の電圧になったことを検
   知し、検知信号を出力する中間電圧発生回路と、 前記中間電圧コントロール信号を出力して前記中間電圧
   発生回路を制御するとともに、前記検知信号を受けるこ
   とで、装置の内部モードを、次のモードに遷移させるタ
   イミングを認識する状態遷移制御装置とを具備すること
   を特徴とする半導体集積回路装置。
5. 【請求項５】 前記状態遷移制御装置は、前記検知信号
   と、タイマーからのタイマー出力との少なくともいずれ
   か一方により、前記装置の内部モードを、次のモードに
   遷移させるタイミングを認識することを特徴とする請求
   項４に記載の半導体集積回路装置。
6. 【請求項６】 前記状態遷移制御装置は、前記検知信号
   が、タイマーにより計測された時間内に出力されなかっ
   たとき、不良と認識することを特徴とする請求項４に記
   載の半導体集積回路装置。
7. 【請求項７】 出力側カレントパスの一端、および入力
   側カレントパスの一端それぞれに、昇圧電位を受ける第
   １のカレントミラー回路と、 前記第１のカレントミラー回路の出力側カレントパスの
   他端の電位を抽出する中間電圧出力線と、 抵抗成分を含む中間電圧設定配線、およびこの中間電圧
   設定配線と前記中間電圧出力との間に互いに並列に接続
   され、ゲートに中間電圧コントロール信号を受けるトラ
   ンジスタを含み、前記中間電圧コントロール信号に従っ
   て、前記中間電圧出力線の中間電圧出力ノードの値を設
   定する中間電圧値設定回路と、 前記中間電圧設定配線と前記回路内低電位との間に接続
   された他の抵抗成分を含み、前記昇圧電位と前記回路内
   低電位との電位差を、前記中間電圧設定配線の抵抗成分
   と前記他の抵抗成分とにより分圧し、分圧値を出力する
   分圧回路と、 プラス側の入力に基準電圧を受け、マイナス側の入力に
   前記分圧値を受ける第１の差動増幅器と、 プラス側の入力に前記分圧値を受け、マイナス側の入力
   に前記基準電圧を受ける第２の差動増幅器と、 一端に回路内低電位を受け、他端に前記第１の差動増幅
   器の出力を受ける入力側カレントパス、および前記第１
   のカレントミラー回路の入力側カレントパスの他端より
   電流を前記回路内低電位に引き抜く出力側カレントパス
   を有する第２のカレントミラー回路と、 一端に回路内低電位を受け、他端に前記第２の差動増幅
   器の出力を受ける入力側カレントパス、および前記第１
   のカレントミラー回路の出力側カレントパスの他端より
   電流を前記回路内低電位に引き抜く出力側カレントパス
   を有する第３のカレントミラー回路と、 前記中間電圧コントロール信号が、前記中間電圧の値を
   他の値に遷移させるように変化したとき、セット信号を
   出力するセット信号出力回路と、 前記セット信号によりセットされ、中間電圧の値が他の
   値に遷移している状態を示す検知信号を出力するフリッ
   プフロップと、 前記検知信号と、前記第１の差動増幅器もしくは前記第
   ２の差動増幅器の出力との論理積を出力し、前記フリッ
   プフロップをリセットするゲート回路と、 前記検知信号により制御され、前記中間電圧出力ノード
   と前記昇圧電位もしくは前記回路内低電位との間に直列
   に接続されるトランジスタとを具備することを特徴とす
   る半導体集積回路装置。
8. 【請求項８】 前記検知信号を、半導体集積回路装置の
   内部の動作状態を遷移させるか否かの判定に使用するこ
   とを特徴とする請求項７に記載の半導体集積回路装置。
9. 【請求項９】 半導体集積回路装置の内部の動作状態を
   遷移させる状態遷移制御装置を、さらに具備し、 前記状態遷移制御装置は、前記検知信号により、前記内
   部の動作状態を遷移させるタイミングを認識することを
   特徴とする請求項８に記載の半導体集積回路装置。
10. 【請求項１０】 半導体集積回路装置の内部時間を計測
    し、タイマー出力を出力するタイマーを、さらに具備
    し、 前記状態遷移制御装置は、前記検知信号、あるいは前記
    タイマー出力の少なくとも一方により、前記内部の動作
    状態を遷移させるタイミングを認識することを特徴とす
    る請求項８に記載の半導体集積回路装置。
11. 【請求項１１】 前記内部の動作状態には設定時間が定
    められ、 前記内部設定時間をタイマーにより計測し、この計測し
    た時間内で前記検知信号が出力されなかったとき、回路
    が不良であると判断されることを特徴とする請求項１０
    に記載の半導体集積回路装置。
12. 【請求項１２】 中間電圧の値を、電源投入から所望の
    電圧に向かって遷移させる中間電圧発生回路であって、 前記中間電圧の値を、電源投入から所望の電圧に向かっ
    て遷移させるとき、前記所望の電圧を超えるように遷移
    させ、前記中間電圧の値が、前記所望の電圧を超えたと
    きに内部の動作を切り替え、この内部の動作の切り替え
    をトリガとして、前記中間電圧の値が、前記電源投入か
    ら前記所望の電圧になったことを検知し、電源投入時の
    セットアップ動作の終了を示す信号を出力することを特
    徴とする中間電圧発生回路。