KR19980071728A - 중간 전압 발생 회로 및 이것을 갖는 반도체 집적 회로 장치 - Google Patents

Abstract

본 발명은 자신이 발생시키는 중간 전압이 소망의 값이 된 것을 자신이 검출가능한 중간 전압 발생 회로를 제공하는 것이다. 중간 전압 VOUT의 값을 설정 전압보다도 더욱 낮게하는 트랜지스터 N55, 중간 전압 VOUT의 값을 설정 전압에 맞게 저하시키는 전압 저하 동작을 행함과 동시에 중간 전압 VOUT의 값이 설정 전압 보다도 낮게 되었을 때에 그 중간 전압 VOUT의 값을 설정 전압에 맞게 상승시키는 전압 상승 동작으로 변환시키는 차동 증폭기(31), 차동 증폭기(31)의 동작이 전압 저하 동작으로부터 전압 상승 동작으로 변환된 것을 검지하여 검지 신호 /SVSWLAT를 출력하는 플립 플롭(43)을 구비한다.

Description

중간 전압 발생 회로 및 이것을 갖는 반도체 집적 회로 장치

본 발명은 여러가지 값의 내부 전압을 회로내부에서 발생시키는 중간 전압 발생 회로를 구비하고 있는 반도체 집적 회로 장치, 특히 불 휘발성의 반도체 기억 장치에 관한 것이다.

종래, 플러쉬 메모리에서는 여러 가지 값의 내부 전압을 필요로 하고 있다. 내부 전압의 예를 플러쉬 메모리의 오토 프로그램을 참조하여 설명한다.

도 10a는 플러쉬 메모리의 오토 프로그램의 플로우 차트이고, 도 10b는 오토 프로그램중의 워드선 전압의 상태를 나타내는 도면이다.

오토 프로그램의 시퀀스는 도 10a에 도시한 바와 같이, 어드레스를 세트하는 일부터 시작된다. 이 때의 워드선 전압은 도 10b에 도시한 바와 같이 5V이다. 어드레스를 세트한 후에 메모리 셀에 데이타를 프로그램한다. 이 때 워드선 전압은 10V로 된다.

프로그램이 종료된 후에 데이타를 올바르게 프로그램했는지를 조사하는 프로그램 검증을 행한다.

프로그램 검증을 행하기 위해서는 먼저, 검증 전압 세트 업을 행한다. 검증 전압 세트 업은 워드선 전압을 10V로부터 6.5V로 하는 모드이다. 이어서, 워드선 전압이 6.5V로 된 후에 검증 판독을 행한다. 검증 판독에서는 통상의 판독시의 워드선 전압 5V보다도 높은 워드선 전압 6.5V로 데이타를 판독한다. 이어서, 판독된 데이타가 올바른 데이타인지의 여부를 판정한다(검증 OK). 올바르지 않은 경우(NO), 즉 기록양이 부족한 때에는 메모리 셀에 데이타를 다시한번 다시 프로그램한다. 이 때에 워드선 전압은 6.5V로부터 10V로 되고, 이하 순차적으로 상술한 프로그램의 검증을 반복한다.

프로그램의 검증의 반복 회수는 무한 루프가 되지 않도록 소정의 회수가 정해져 있다. 프로그램 검증은 데이타가 올바르게 프로그램된다. 즉 충분한 기록양이 얻어질 때까지 상기 소정의 회수의 범위내에서 반복된다.

상기 판정(검증 OK)에 있어서, 충분한 기록량이 얻어지고, 올바른 데이타가 기록된 경우(YES)에는 복귀를 행한다. 복귀는 워드선 전압을 6.5V로부터, 5V로 되돌리는 모드이다. 오토 프로그램의 시퀀스는 워드선 전압이 5V로 되어 종료한다.

이와 같이, 플러쉬 메모리에서는 오토 프로그램의 예로 참조되는 바와 같이, 5V, 6.5V, 및 10V와 같이, 여러 가지의 내부 전압이 사용된다.

상술한 오토 프로그램에 대표되는 플러쉬 메모리의 내부 시퀀스는 칩 내부에 설치된 기록 상태 머신에 의해서 제어된다.

도 11은 기록 상태 머신을 구비한 플러쉬 메모리의 개략적인 블럭도이다.

도 11에 도시한 기록 상태 머신(10)은 중간 전압 콘트롤 신호 VMD(V10MD, V6.5MD, V5MD)를 출력하고, 오토 프로그램중의 각 모드 마다의 중간 전압을 제어한다. 도면중, 신호 V10MD, V6.5 MD, V5MD는 각각 중간 전압을 10V, 6.5V, 5V로 설정하라고 하는 명령 신호이다. 중간 전압 발생 회로(103)는 중간 전압 콘트롤 신호VMD에 따라서, 중간 전압VOUT를 5V, 6.5V, 및 10V로 변환시켜 로 디코더에 출력한다.

종래, 오토 프로그램 중의 각 모드에는 각각의 소정의 시간이 설정되어 있고, 이들의 설정 시간은 칩 내부에 설치된 타이머(105)에 의해서 측정된다. 타이머(105)는 각 설정시간이 경과한 것을 알려주는 타이머 신호 TIME 을 기록 상태 머신(101)로 출력한다. 기록 상태 머신(101)은 타이머 신호 TIME을 수신함으로써, 다음 모드로 천이시키는 타이밍을 인식하고, 각 모드에 따른 중간 전압 콘트롤 신호 VMD를 출력한다.

또, 종래의 오토 프로그램에서는 검증 전압 세트업, 및 복귀에도 시간이 설정되어 있고, 기록 상태 머신(101)은 타이머(105)의 계측에 의해서, 검증 전압 세트업 종료, 및 복귀 종료의 타이밍을 인식한다. 이들의 시간은 충분한 마진을 취하고, 비교적 길게 설정되는 것이 통상이다. 그 이유는 다음과 같다.

중간 전압의 천이에 요하는 시간은 온도, 전압, 프로세스의 변동 등의 요인에 의해서, 변동이 있다. 또, 타이머(105) 자신도 상기의 요인에 의해서, 그 특성이 변한다.

만일 설정 시간이 너무 짧으면, 워드선 전압이 10V에서, 6.5V로 충분히 저하하지 않은 상태에서 검증 전압 세트 업에서, 검증 판독으로 이행해 버리면, 예를 들면, 충분히 올바른 데이타가 기록되어 있어도, NO로 판정되는 문제가 발생된다. 워드선 전압이 너무 높기 때문이다. 예를 들면, 이러한 문제가 고려되어, 상기 시간에는 충분한 마진이 취해지고, 비교적 길게 설정되는 것이다.

도 12는 타이머 계측에 따라서, 제어된 오토 프로그램시의 대표적인 동작 파형도이다. 도 12에는 2회의 검증으로 기록 OK된 예가 도시되어 있다.

도 12에 도시한 바와 같이, 타이머 계측에 의한 오토 프로그램에서는 검증 전압 세트 업의 종료, 및 복귀의 종료가 소정의 설정시간이 경과한 후에 인식됨으로 오포 프로그램의 개시에서 종료에 이르는 시간이 비교적 길어진다. 예를 들면, 도 12에 도시한 2회의 검증으로 기록 OK로 되는 예를 실제의 장치에 예를 들어 보면, 19㎲나 시간을 요한다.

이와 같이, 오토 프로그램에 대표되는 내부 시퀀스를 타이머 계측에 의해서 제어하는 종래의 방식에서는 내부 시퀀스에 요하는 시간이 비교적 길게되는 사정이 있었다.

본 발명은 상기의 사정에 의해서 이루어진 것이며, 본 발명의 제 1의 목적은 오토 시퀀스에 요하는 시간을 단축하기 위해서 자신이 발생시키는 중간 전압이 소망의 값으로 된 때에 자신이 검출할 수 있는 중간 전압 발생 회로를 제공하는데 있다.

또, 본 발명의 제 2의 목적은 상기 중간 전압 발생 회로를 구비하고, 오토 시퀀스에 요하는 시간을 단축할 수 있는 반도체 집적 회로 장치를 제공하는데 있다.

또, 본 발명의 제 3의 목적은 타이머에 의해서 설정 시간을 계측하지 않고도 전원 투입후의 세트업 완료를 인식할 수 있는 반도체 집적 회로 장치를 제공하는데 있다.

상기 제 1의 목적을 달성하기 위해서, 청구항 1에 따른 발명에서는,

중간 전압 콘트롤 신호에 따라서 중간 전압의 값을 설정하여 상기 중간 전압을 발생시키는 중간 전압 발생 회로에 있어서,

상기 중간 전압의 값을 제 1의 소망의 전압으로부터 제 2의 소망의 전압으로 천이시킬 때 상기 제 2의 소망의 전압을 초과하도록 천이시키고, 상기 중간 전압의 값이 상기 제 2의 소망의 전압을 초과한 때에 내부의 동작을 전환하여 이 내부의 동작의 전환을 트리거로 하여 상기 중간 전압의 값이 상기 제 1의 소망의 전압으로부터 상기 제 2의 소망의 전압이 된 것을 검지하는 것을 특징으로 한다.

또, 청구항 2에 따른 발명에서는, 청구항 1에 따른 발명에서, 상기 제 2의 소망의 전압이 상기 제 1의 소망의 전압보다도 낮을 때, 상기 중간 전압의 값을 상기 제 2의 소망의 전압보다도 더 낮게 하는 트랜지스터, 상기 중간 전압의 값이 상기 제 1의 소망의 전압과 상기 제 2의 소망의 전압과의 사이에 있을 때, 상기 중간 전압의 값을 상기 제 2의 소망의 전압으로 저하시키는 전압 저하 동작을 행하고, 상기 중간 전압의 값이 상기 제 2의 소망의 전압보다도 낮게 되었을 때, 상기 전압 저하 동작을 상기 중간 전압의 값을 상기 제 2의 소망의 전압으로 상승시키는 전압 상승 동작으로 전환하는 전압 조절 수단, 및 상기 전압 조절 수단의 동작이 전압 저하 동작으로부터 전압 상승 동작으로 전환된 것을 검지하여 검지 신호를 출력하는 검지 신호 출력 수단을 구비하는 것을 특징으로 한다.

또, 청구항 3에 따른 발명에서는, 청구항 1에 따른 발명에서, 상기 제 2의 소망의 전압이 상기 제 1의 소망의 전압보다도 높을 때, 상기 중간 전압의 값을 상기 제 2의 소망의 전압보다도 더 높게 하는 트랜지스터, 상기 중간 전압의 값이 상기 제 1의 소망의 전압과 상기 제 2의 소망의 전압과의 사이에 있을 때, 상기 중간 전압의 값을 상기 제 2의 소망의 전압으로 상승시키는 전압 상승 동작을 행하고, 상기 중간 전압의 값이 상기 제 2의 소망의 전압보다도 높게 되었을 때, 상기 전압 상승 동작을 상기 중간 전압의 값을 상기 제 2의 소망의 전압으로 저하시키는 전압 저하 동작으로 전환하는 전압 조절 수단, 및 상기 전압 조절 수단의 동작이 전압 상승 동작으로부터 전압 저하 동작으로 전환된 것을 검지하여 검지 신호를 출력하는 검지 신호 출력 수단을 구비하는 것을 특징으로 한다.

또, 상기 제 2의 목적을 달성하기 위해서, 청구항 4에 따른 발명에서는, 중간 전압 콘트롤 신호에 따라서 중간 전압의 값을 제 1의 소망의 전압으로부터 제 2의 소망의 전압으로 설정할 때 상기 중간 전압의 값을 상기 제 1의 소망의 전압보다 상기 제 2의 소망의 전압을 초과하도록 천이시켜 상기 중간 전압의 값이 상기 제 2의 소망의 전압을 초과했을 때에 내부의 동작을 전환하여 이 내부의 동작의 전환을 트리거로 하여 상기 중간 전압의 값이 상기 제 1의 소망의 전압으로부터 상기 제 2의 소망의 전압으로 된 것을 검지하여 검지 신호를 출력하는 중간 전압 발생 회로, 및 상기 중간 전압 콘트롤 신호를 출력하여 상기 중간 전압 발생 회로를 제어함과 동시에 상기 검지 신호를 수신함으로써, 장치의 내부 모드를 다음의 모드로 천이시키는 타이밍을 인식하는 상태 천이 제어 장치를 구비하는 것을 특징으로 한다.

또, 청구항 5에 따른 발명은 청구항 4에 따른 발명에서, 상기 상태 천이 제어 장치는 상기 검지 신호와 타이머로부터의 타이머 출력의 적어도 어느 한 쪽에 의해서 상기 장치의 내부 모드를 다음의 모드로 천이시키는 타이밍을 인식하는 것을 특징으로 한다.

또, 청구항 6에 따른 발명은 청구항 4에 따른 발명에서, 상기 상태 천이 제어 장치는 상기 검지 신호가 타이머에 의해서 계측된 시간내에 출력되지 않았을 때에 불량으로 인식하는 것을 특징으로 한다.

또, 상기 제 1 및 제 2의 목적을 달성하기 위해서, 청구항 7에 따른 발명에서는, 출력측 커런트 패스의 일단, 및 입력측 커런트 패스의 일단 각각에 승압 전위를 수신하는 제 1의 커런트 미러 회로, 상기 제 1의 커런트 미러 회로의 출력측 커런트 패스의 타단의 전위를 추출하는 중간 전압 출력선, 저항 성분을 포함하는 중간 전압 설정 배선, 및 이 중간 전압 설정 배선과 상기 중간 전압 출력과의 사이에 상호 병렬로 접속되고, 게이트에 중간 전압 콘트롤 신호를 수신하는 트랜지스터를 포함하고, 상기 중간 전압 콘트롤 신호에 따라 상기 중간 전압 출력선의 중간 전압 출력 노드의 값을 설정하는 중간 전압값 설정 회로, 상기 중간 전압 설정 배선과 회로내 저 전위와의 사이에 접속된 다른 저항 성분을 포함하고, 상기 승압 전위와 상기 회로내 저 전위와의 전위차를 상기 중간 전압 설정 배선의 저항 성분과 상기 다른 저항 성분에 의해서 분압하고, 분압값을 출력하는 분압 회로, 플러스측의 입력으로 기준 전압을 수신하고, 마이너스측의 입력으로 상기 분압값을 수신하는 제 1의 차동 증폭기, 플러스측의 입력으로 상기 분압값을 수신하고, 마이너스측의 입력으로 상기 기준 전압을 수신하는 제 2의 차동 증폭기, 일단으로 회로내 저 전위를 수신하고, 타단으로 상기 제 1의 차동 증폭기의 출력을 수신하는 입력측 커런트 패스, 및 상기 제 1의 커런트 미러 회로의 입력측 커런트 패스의 타단에서 전류를 상기 회로내 저 전위로 인출하는 출력측 커런트 패스를 갖는 제 2의 커런트 미러 회로, 일단으로 회로내 저 전위를 수신하고, 타단으로 상기 제 2의 차동 증폭기의 출력을 수신하는 입력측 커런트 패스, 및 상기 제 1의 커런트 미러 회로의 출력측 커런트 패스의 타단에서 전류를 상기 회로내 저 전위로 인출하는 출력측 커런트 패스를 갖는 제 3의 커런트 미러 회로, 상기 중간 전압 콘트롤 신호가 상기 중간 전압의 값을 다른 값으로 천이시키도록 변화시켰을 때에 세트 신호를 출력하는 세트 신호 출력 회로, 상기 세트 신호에 의해서 세트되고, 중간 전압의 값이 다른 값으로 천이하고 있는 상태를 나타내는 검지 신호를 출력하는 플립 플롭, 상기 검지 신호와 상기 제 1의 차동 증폭기 혹은 제 2의 차동 증폭기의 출력과의 논리적을 출력하고, 상기 플립 플롭을 리세트하는 게이트 회로, 및 상기 검지 신호에 의해서 제어되고, 상기 중간 전압 출력 노드와 상기 승압 전위 혹은 상기 회로내 저 전위와의 사이에 직렬로 접속된 트랜지스터를 구비하는 것을 특징으로 한다.

또, 청구항 8에 따른 발명에서는, 청구항 7에 따른 발명에서, 상기 검지 신호를 반도체 집적 회로 장치의 내부의 동작 상태를 천이시키는지의 여부의 판정에 사용하는 것을 특징으로 한다.

또, 청구항 9에 따른 발명에서는, 청구항 8에 따른 발명에서, 반도체 집적 회로 장치의 내부의 동작 상태를 천이시키는 상태 천이 장치를 더 구비하며, 상기 상태 천이 제어 장치는 상기 검지 신호에 의해서 상기 내부의 동작 상태를 천이시키는 타이밍을 인식하는 것을 특징으로 한다.

또, 청구항 10에 따른 발명에서는 청구항 8에 따른 발명에서, 반도체 집적 회로 장치의 내부 시간을 계측하고, 타이머 출력을 출력하는 타이머를 더 구비하며, 상기 상태 천이 제어 장치는 상기 검지 신호, 혹은 상기 타이머의 출력의 적어도 어느 한 쪽에 의해서, 상기 내부의 동작 상태를 천이시키는 타이밍을 인식하는 것을 특징으로 한다.

또, 청구항 11에 따른 발명에서는 청구항 10에 따른 발명에서, 상기 내부의 동작 상태에는 설정 시간이 정해지며, 상기 내부 설정 시간을 타이머에 의해서 계측하고, 이 계측된 시간내에서 상기 검지 신호가 출력되지 않았던 때, 회로가 불량인 것으로 판단하는 것을 특징으로 한다.

또, 상기한 제 3의 목적을 달성하기 위해서, 청구항 12에 따른 발명에서는, 중간 전압의 값을 전원 투입으로부터 소망의 값으로 천이시키는 중간 전압 발생 회로에 있어서, 상기 중간 전압의 값을 전원 투입으로부터 소망의 전압으로 천이시킬 때에, 상기 소망의 전압을 초과하도록 천이시키고, 상기 중간 전압의 값이 상기 소망의 전압을 초과했을 때에 내부의 동작을 전환하여, 이 내부의 동작의 전환을 트리거로 하여 상기 중간 전압의 값이 상기 전원 투입으로부터 상기 소망의 전압으로 된것을 검지하여 전원 투입시의 세트업의 동작의 종료를 나타내는 신호를 출력하는 것을 특징으로 한다.

도 1은 본 발명의 제 1의 실시 형태에 따른 플러쉬 메모리의 블럭도.

도 2는 본 발명의 제 1의 실시 형태에 따른 중간 전압 발생 회로(3)의 회로도.

도 3은 전압 변환 회로(53)의 회로도.

도 4에서, 도 4a는 제 1의 차동 증폭 회로(31)의 회로도이고, 도 4b는 제 2의 차동 증폭기(35)의 회로도.

도 5는 중간 전압 발생 회로(3)의 동작 파형도.

도 6은 본 발명의 제 2의 실시 형태에 따른 중간 전압 발생 회로(3')의 회로도.

도 7은 전압 변환 회로(47)의 회로도.

도 8은 중간 전압 발생 회로(3')의 동작 파형도.

도 9는 본 발명의 제 5실시 형태에 관한 플러쉬 메모리의 주요부를 나타내는 블럭도.

도 10에서, 도 10a는 플러쉬 메모리의 오토 프로그램의 플로우 차트이며, 도 10b는 오토 프로그램중의 워드선의 전압의 상태를 나타내는 도면.

도 11은 종래의 플러쉬 메모리의 개략적인 블럭도.

도 12는 종래의 중간 전압 발생 회로의 동작 파형도.

도면의 주요 부분에 대한 부호의 설명

1 : 기록 상태 머신

3, 3' : 중간 전압 발생 회로

5 : 타이머

21 : 제 1커런트 미러 회로

23 : 중간 전압 출력선

25, 25' : 중간 전압 설정 회로

27 : 중간 전압 설정 배선

29, 129' : 분압 회로

31, 131 : 제 1차동 증폭기

33 : 제 2커런트 미러 회로

35 : 제 2차동 증폭기

37 : 제 3커런트 미러 회로

41, 41' : 세트 신호 출력 회로

43, 143 : 플립 플롭

45, 45', 145 : 논리적 게이트 회로

47 : 전압 변환 회로

51 : P 채널형 MOS트랜지스터

53, 53' : 전압 변환 회로

N55 : N 채널형 MOS트랜지스터

P55 : P 채널형 MOS트랜지스터

201 : 기준 전압 발생 회로

203 : 링 발진기

205 : 차지 펌프 회로

이하, 본 발명을 실시 형태를 통해서 설명한다.

도 1은 본 발명의 제 1의 실시 형태에 따른 기록 상태 머신을 구비한 플러쉬 메모리의 개략적인 블럭도이다.

도 1에 도시한 바와 같이, 제 1의 실시 형태에 관한 플러쉬 메모리는 기록 상태 머신(1), 중간 전압 발생 회로(3), 및 타이머(5)를 갖고 있다. 기록 상태 머신(1)은 중간 전압 발생 회로(3)로 중간 전압 콘트롤 신호 VMD(V10MD, V6.5MD, V5MD)를 출력하고, 오토 프로그램 중의 각 모드 마다의 중간 전압을 제어한다. 도면 중에서, 신호 V10MD, V6,5MD, V5MD는 각각 중간 전압을 10V, 6.5V, 5V로 설정하라는 명령 신호이다.

중간 전압 발생 회로(3)는 중간 전압 콘트롤 신호 VMD에 따라서, 승압 전위 VPP로부터 중간 전압 VOUT를 5V, 6.5V, 및 10V로 변환하여 로 디코드로 출력한다.

게다가, 중간 전압 발생 회로(3)는 자신이 발생하는 중간 전압 VOUT의 값을 소망의 값이 되었는지의 여부를 자신이 검출한다. 중간 전압 VOUT가 소망의 값이 된 때에 중간 전압 발생 회로(3)는 검지 신호 /SVSWLAT를 기록 상태 머신(1)에 출력한다. 기록 상태 머신(1)은 검지 신호 /SVSWLAT를 수신함으로써, 플러쉬 메모리의 동작 상태를 다음의 동작 상태로 천이시킨다.

도 2는 중간 전압 발생 회로(3)의 회로도이다.

도 2에 도시한 바와 같이, 중간 전압 발생 회로(3)는 출력 단자(210), 입력 단자(211)을 가진 제 1의 커런트 미러 회로(21)를 갖고 있다. 제 1의 커런트 미러 회로(21)는 P 채널형 MOS트랜지스터(P1, P2)를 포함한다. 트랜지스터 P1은 승압 전압 VPP와, 출력 단자(210)와의 사이에 직렬로 접속되어 있다. 트랜지스터 P2는 승압 전압 VPP와 입력 단자(211)과의 사이에 직렬로 접속되며 그의 게이트는 트랜지스터 P1의 게이트에 접속됨과 동시에, 입력단자(211)에 접속되어 있다. 입력 단자(211)에는 중간 전압 발생 회로(3)을 활성화하는 P 채널형 MOS트랜지스터(51)가 접속되어 있다. 트랜지스터(51)의 게이트에는 인에이블 신호 ENA가 입력된다. 인에이블 신호 ENAH는 중간 전압 발생 회로(3)의 활성/비활성을 제어하는 신호이며, 인에이블 신호 ENAH는 그의 H 레벨을 VPP레벨로 변환한 신호이다.

출력단(210)은 중간 전압 출력선(23)에 접속되어 있다. 이 중간 전압 출력 배선(23)에는 중간 전압 콘트롤 신호 VMD(V10MD, V6.5MD, V5MD)에 따라서, 중간 전압 출력선(23)의 중간 전압 출력 노드의 값을 설정하는 중간 전압 설정 회로(25)가 접속되어 있다.

중간 전압값 설정 회로(25)는 저항 성분 r1-rn을 포함하는 중간 전압 설정 배선(27)을 갖고 있다. 중간 전압 설정 배선(27)의 각 저항 성분 r1-rn의 상호 접속점은 P 채널형 MOS트랜지스터S1-Sn을 개재하여 중간 전압 출력선(23)에 접속된다. 트랜지스터 S1-Sn은 중간 전압 콘트롤 신호 VMD(V10MD, V6.5MD, V5MD)에 의해서 개폐 제어되며, 중간 전압 출력선(23)과 중간 전압 설정 배선(27)과의 저항 분할비를 변경시킨다. 이것에 의해서, 중간 전압값 설정 회로(25)는 중간 전압 출력선(23)의 전압을 소망의 중간 전압 VOUT로 설정한다. 중간 전압 콘트롤 신호V10MD, V6.5MD, V5MD는 각각 전압 변환 회로(53)를 개재하여 각 대응하는 트랜지스터 S1-Sn의 게이트에 입력된다.

도 3은 전압 변환 회로(53)의 회로도이다.

도 3에 도시한 바와 같이, 전압 변환 회로(53)는 반전 중간 전압 콘트롤 신호 /V10MD, /V6.5MD, /V5MD마다 설치된 레벨 시프터(61)를 갖고 있다. 전압 변환 회로(53)을 중간 전압 콘트롤 신호 /V10MD에 착목하여 설명하면, 신호 /V10MD는 N 채널형 MOS트랜지스터N 32의 게이트에 입력되고, 그의 반전 신호 V10MD는 N채널형 MOS트랜지스터 N32의 게이트에 입력된다. 신호 /V10MD가 H레벨(한편 신호 V10MD는 L레벨이다)일 때에 트랜지스터 N32가 온하고, P 채널형 MOS트랜지스터P31의 게이트가 L레벨로 되어, 중간 전압 VOUT로 레벨 변환된 신호 /V10MDH가 출력된다. 이것에 의해서, 소스를 중간 전압 출력선(23)에 접속한 트랜지스터 Sn은 충분히 오프된다.

도 2에 도시한 중간 전압값 설정회로(25)는 이와 같이 H레벨을 중간 전압 VOUT로 레벨 시프트된 콘트롤 신호 /V10MDH, /V6.5MDH, /V5MDH에 의해서 제어된다.

또, 저항 성분 r1은 분압 회로(29)에 접속되어 있다. 분압 회로(29)는 중간 전압 설정 회로(27)와 회로내 저 전위(실시형태에서는 접지 전위)와의 사이에 접속된 다른 저항 성분R을 포함한다. 분압 저항(29)은 중간 전압 설정 배선의 저항 성분 r1-rn과 다른 저항 성분 R에 의해서, 승압 전위 VPP와 회로내 저 전위와의 전위차를 분압한 분압값 VB를 출력한다.

분압값 VB는 제 1의 차동 증폭기(31)의 마이너스측의 입력 단자, 및 제 2의 차동 증폭기(35)의 플러스측의 입력 단자에 입력된다. 제 1의 차동 증폭기(31)의 플러스측의 입력 단자, 및 제 2의 차동 증폭기(35)의 마이너스측의 입력 단자에는 각각 기준 전압 VREF가 입력된다.

도 4a는 제 1의 차동 증폭기의 회로도이며, 도 4b는 제 2의 차동 증폭기의 회로도이다.

먼저, 도 4a에 도시한 바와 같이, 제 1 의 차동 증폭기(31)는 커런트 미러형 차동 증폭기이다. 제 1의 차동 증폭기(31)는 소스에 P 채널형 MOS트랜지스터 P21를 개재하여 내부 전압 VDD를 수신하는 P 채널형 MOS트랜지스터P11, P12를 갖는다. 트랜지스터 P11의 게이트에는 분압값 VB가 입력되고, 트랜지스터 P12의 게이트에는 기준 전압 VREF가 입력된다. 트랜지스터 P11의 드레인은 N 채널형 MOS트랜지스터 N11에 접속되고, 트랜지스터 P12의 드레인에는 N 채널형 MOS트랜지스터 N12에 접속되어 있다. 트랜지스터 N11, N12는 커런트 회로를 구성한다. 트랜지스터 N11는 출력 단자측 트랜지스터이고, 출력 전압 VG1은 트랜지스터 N11과 P11과의 상호 접속점에서 얻는다. 트랜지스터 N12는 입력측 트랜지스터이다. 또, 출력 단자에 드레인을 접속한 N 채널형 MOS트랜지스터 N21의 게이트에는 인에이블 신호 ENA의 반전 신호가 입력된다. 또, 트랜지스터 P11, P12의 소스에 내부 전압 VDD를 공급하는 트랜지스터 P21의 게이트에는 인에이블 신호 ENA가 입력된다. 이들 트랜지스터 N21, P21은 각각 차동 증폭기(31)의 활성/비 활성을 제어하는 신호이다.

또, 도 4b에 도시한 바와 같이, 제 2의 차동 증폭기(35)도 제 1의 차동 증폭기(31)와 동일한 커런트 미러형 차동 증폭기이다. 다른 부분은 트랜지스터 P11의 게이트에 기준 전압 VREF를 입력하고, 트랜지스터 P12의 게이트에 분압값 VB를 입력한 것이다.

제 1의 차동 증폭기(31)의 출력 VG1은 제 2의 커런트 미러 회로(33)의 입력 단자(331)에 입력된다. 제 2의 커런트 미러 회로(33)는 N 채널형 MOS트랜지스터N1, N2를 포함한다. 트랜지스터 N1의 드레인은 제 2의 커런트 미러 회로(33)의 출력 단자(330)이다. 트랜지스터 N1의 드레인은 제 1의 커런트 미러 회로의 입력 단자(211)에 접속되고, 그의 소스는 회로내 저 전위(접지 전위)에 접속된다. 트랜지스터 N2의 드레인은 제 2의 커런트 미러 회로(33)의 출력 단자(331)이다. 트랜지스터 N2의 드레인은 제 1의 차동 증폭기(31)의 출력 VG1이 공급되고, 그의 소스는 회로내 저 전위(접지 전위)에 접속된다. 출력 VG1은 트랜지스터 N2의 게이트, 및 트랜지스터 N1의 게이트에 공급된다.

또, 제 2의 차동증폭기(35)의 출력 VG2는 제 3의 커런트 미러 회로(37)의 입력 단자(371)로 입력된다. 제 3의 커런트 미러 회로(37)은 N 채널형 MOS트랜지스터 N3, N4를 포함한다. 트랜지스터 N3의 드레인은 제 3의 커런트 미러 회로(37)의 출력 단자(370)이고, 제 1의 커런트 미러 회로의 출력 단자(210)에 접속되며, 그의 소스는 회로내 저 전위(접지 전위)에 접속된다. 트랜지스터 N4의 드레인은 제 3의 커런트 미러 회로(37)의 출력 단자(371)이며, 제 2의 차동 증폭기(33)의 출력 VG2가 공급되고, 그의 소스는 회로내 저 전위(접지 전위)에 접속된다. 출력 VG2는 트랜지스터 N4의 게이트, 및 트랜지스터 N3의 게이트에 공급된다.

게다가, 본원 발명에서는 중간 전압 콘트롤 신호 V10MD, V6.5MD, V5MD가 중간 전압 VOUT의 값을 다른 값으로 천이시키도록 변화했을 때에 세트 신호 SSET를 출력하는 세트 신호 출력 회로(41), 이 세트 신호 SSET에 의해서 세트되고, 중간 전압 VOUT의 값이 다른 값으로 천이된 상태를 나타내는 검지 신호 /SVSWLAT를 출력하는 RS 플립 플롭(43), 및 이 검지 신호 /SVSWLAT, 제 1의 차동 증폭기(31), 혹은 제 2의 차동 증폭기(35)의 출력과의 논리적을 출력하는 논리적 게이트(45)를 갖고 있다. 논리적 게이트(45)는 출력 SVSW를 출력한다. 이 출력 SVSW는 RS 플립 플롭(43)을 세트한다.

세트 신호 출력 회로(41)는 지연 회로(42), 논리적 게이트(44), 및 논리합 게트(46)으로 구성된 논리 회로이다. 이 제 1의 실시 형태의 세트 신호 출력 회로(41)는 신호 V10MD가 H레벨로부터 L레벨로, 신호 V6,5MD가 L레벨로부터 H레벨로 천이된 때, 및 신호 V6.5MD가 H레벨로부터 L레벨로, 신호 V5MD가 L레벨로부터 H레벨로 천이된 때에 각각 H 펄스 신호가 되는 논리를 출력한다. 이러한 논리에 의해서, RS 플립 플롭(43)을 세트한다.

또, 중간 전압 출력선(23)에 드레인을 접속하고, 소스를 회로내 저 전위(접지 전위)에 접속한 N 채널형 MOS트랜지스터 N55는 중간 전압 출력선(23)에 나타나는 중간 전압 VOUT를 소망의 값까지 저하시킬때 중간 전압 출력선(23)의 디스차지를 제어하는 트랜지스터이다. 트랜지스터 N55는 검지 신호 /SVSWLAT에 의해서 제어된다. 또, 중간 전압 출력선(23)과 회로내 저 전위(접지 전위)와의 사이에 접속된 용량C는 중간 전압 VOUT를 안정시키기 위한 용량이다.

도 5는 중간 전압 발생 회로(3)의 동작 파형도이다. 도 5에는 오토 프로그램시의 대표적인 동작 파형이 도시되어 있다. 또, 도 5에서는 2회의 검증으로 기록OK된 예를 나타낸다.

도 5를 참조하여 중간 전압 발생 회로(3)가 프로그램으로부터 검증 전압 세트업으로 천이한 상태를 설명한다.

도 5에 도시한 바와 같이, 프로그램으로부터 검증 전압 세트업으로 천이할 때에 먼저, 신호 V10MD가 H레벨로부터 L레벨로, 신호 V6,5MD가 L레벨로부터 H레벨로 된다. 이것에 의해서 중간 전압 설정 회로(25)는 중간 전압 VOUT가 10V에서 6.5V로 되도록 중간 전압 설정 배선(27)의 저항 성분 r(r1-rn)을 세트한다.

또, 신호 V10MD, 신호 V6.5MD의 변화를 받아서, 세트 신호 출력 회로(41)는 지연 회로(42)로 결정되는 소정의 시간만큼 H레벨이 되는 세트 신호 SSET를 출력한다. H 레벨의 세트 신호 SSET는 플립 플롭(43)을 세트한다. 세트된 플립 플롭(43)은 H레벨의 검지 신호 /SVSWLAT를 출력한다. H레벨의 검지 신호 / SVSWLAT는 트랜지스터 N55의 게이트로 입력되고, 트랜지스터 N55가 온 한다. 이것에 의해서, 중간 전압 출력선(23)이 회로내 저 전위(접지 전위)에 접속되고, 중간 전압 출력선(23)의 전위, 즉 중간 전압 VOUT가 10V에서 저하하기 시작한다. 중간 전압 출력선(23)의 전위가 10V에서 저하함으로써, 분압값 VB의 레벨이 변하고, 제 1의 차동 증폭기(31)의 출력 VG1의 레벨은 소정값으로부터 거의 제로(0)로 하강한다. 제 1의 차동 증폭기(31)가 중간 전압 출력선(23)의 전위, 즉 중간 전압 VOUT를 내리려고 하기 때문이다. 이 때에 제 2의 차동 증폭기(35)의 출력 VG2의 레벨은 소정값으로부터 거의 3V로 상승한다.

중간 전압 VOUT의 값이 6.5V로 되어도, 트랜지스터 N55는 온하고 있고, 또한 중간 전압 VOUT를 내리려고 한다. 트랜지스터 N55가 온하고 있으므로, 중간 전압 VOUT의 값은 설정 전위 6.5V를 초과해 저하하게 된다. 중간 전압 VOUT의 값이 설정 전위 6.5V를 초과하면, 제 1의 차동 증폭기(31)는 반대로 중간 전압 VOUT를 6.5V로 올리려고 동작한다. 이것에 의해서, 출력 VG1의 레벨은 거의 제로(0)에서 다시 소정의 값으로 상승된다. 이 때에 출력 VG2의 레벨은 거의 3V에서 소정값으로 저하한다. 출력 VG1의 값이 상승한 것을 받아서 논리적 게이트(45)는 H레벨의 신호 SVSW를 출력한다. H레벨의 신호 SVSW는 플립 플롭(43)을 리세트한다. 리세트된 플립 플롭(43)은 검지 신호/SVSWLAT를 L레벨로 되돌린다. 검지 신호 /SVSWLAT가 L레벨로 됨으로써, 트랜지스터 N55가 오프하고, 중간 전압 출력선(23)과 회로내 저 전위(접지 전위)와의 접속이 단절된다. 이것에 의해서, 중간 전압 출력선(23)의 전위, 즉 중간 전압 VOUT는 6.5V로 안정된다.

이와 같이, 제 1의 실시 형태에 따른 플러쉬 메모리가 구비하는 중간 전압 발생 회로(3)는 중간 전압 VOUT의 값이 설정 전위로 된 것을 검지하는 /SVSWLAT를 발생시킬 수 있다. 이 검지 신호 /SVSWLAT는 중간 전압 VOUT가 설정 전위까지 천이하고 있는 동안, H펄스가 되는 신호이다. 이와 같은 검지 신호 /SVSWLAT를 도 1에 도시한 기록 상태 머신(1)으로 되돌림으로써, 기록 상태 머신(1)은 검증 전압 세트업이 종료된 것을 인식할 수 있다.

또한, 복귀에 대해서도, 도 5에 도시한 바와 같이, 검지 신호 /SVSWLAT가 중간 전압 VOUT가 설정 전위5V까지 천이되어 있는 동안 H 펄스가 되므로 검증 전압 세트업과 동일하게 복귀가 종료한 것을 식별할 수 있다.

따라서, 도 1에 도시한 타이머(5)에 의해서 계측하고 있던 검증 전압 세트업 시간, 및 복귀 시간을 각각 타이머(5)를 이용하는 일없이 제어할 수 있다. 이것에 의해서, 오토 프로그램에 대표되는 오토 시퀀스에 요하는 시간을 종래에 비하여 짧게 할 수 있다.

예를 들면, 본 발명의 제 1의 실시 형태에서는 19㎲나 시간을 요했던 종래의 오토 프로그램이 14.5㎲까지 단축된다(단, 2회의 검증으로 기록 OK가 된 경우)

이어서, 본 발명의 제 2의 실시 형태에 관한 플러쉬 메모리를 설명한다.

도 6은 제 2의 실시 형태에 관한 플러쉬 메모리가 구비하는 중간 전압 발생 회로(3)의 회로도이다. 도 6에서 도 2와 동일한 부분에 대해서는 동일한 참조부호를 병기하고, 다른 부분만을 설명한다.

제 1실시 형태에 관한 플러쉬 메모리가 구비하는 중간 전압 발생 회로(3)는 중간 전압 VOUT가 고레벨로부터 저 레벨로 천이하고 있는 것을 검지할 수 있었다. 본 발명의 제 2실시 형태에 관한 플러쉬 메모리가 구비하는 중간 전압 발생 회로(3)는 반대로 중간 전압 VOUT가 저 레벨로부터 고 레벨로 천이하고 있는 것을 검출할 수 있도록 한 것이다.

도 6에 도시한 바와 같이, 중간 전압 발생 회로(3')가, 중간 전압 발생 회로(3)과 크게 다른 부분은 중간 전압 출력선(23)에 중간 전압 출력선(23)의 차지를 제어하기 위한 P 채널형 MOS트랜지스터 P55를 접속한 것과, 논리적 게이트(45')가 출력 VG2와 검지 신호 /SVSWLAT와의 논리적을 출력하도록 한 것이다.

또, 중간 전압 설정 회로(25')는 중간 전압 VOUT을 5V보다도 낮은 3.5V로 설정하기 위해서 P 채널형 MOS트랜지스터 SO, 저항 r0를 더 구비하고 있다. P 채널형 MOS트랜지스터 S0는 중간 전압 콘트롤 신호 V3.5MD로 개폐 제어된다. 중간 전압 콘트롤 신호 V3.5MD는 도 3에 도시한 바와 같은 레벨 시프터(61)에 의해서, H레벨을 중간 전압 VOUT로 한 신호 /V3.5MDH로 변환되어 트랜지스터 S0의 게이트로 입력된다.

세트 신호 출력 회로(41')는 지연 회로(42), 논리적 게이트(44)로 구성된 논리 회로이다. 이 제 2의 실시 형태의 세트 신호 출력 회로(41')는 신호 V5MD가 H레벨로부터 L레벨로, 신호V3.5MD가 L레벨로부터 H레벨로 천이 했을 때에, H펄스 신호가 되는 논리를 출력한다. 이러한 논리에 의해서 RS 플립 플롭(43)을 세트한다.

또, 트랜지스터 P55를 제어하기 위해, RS 플립 플롭(43)으로부터 출력되는 /SVSWLAT는 인버터에 의해서 반전된 후에 전압 변환 회로(47)로 입력된다.

도 7은 전압 변환 회로(47)의 회로도이다.

도 7에 도시한 바와 같이, 전압 변환 회로(47)는 레벨 시프터이다. 반전 검지 신호 SVSWLAT는 N 채널형 MOS 트랜지스터 N42의 게이트로 입력되고, 그의 반전 신호 /SVSWLAT는 N채널형MOS트랜지스터N41의 게이트로 입력된다. 반전 검지 신호 SVSWLAT가 H레벨(한편, 신호 /SVSWLAT는 L레벨이다)일때, 트랜지스터 N42가 온하고, P 채널형 MOS트랜지스터 P41의 게이트가 L레벨이 되어, 승압 전압 VPP로 레벨 변환된 신호 SVSWLATH가 출력된다. 이것에 의해서, 드레인을 중간 전압 출력선(23)에 접속한 트랜지스터 P55는 충분히 오프된다.

도 8은 중간 전압 발생 회로(3')의 동작 파형도이다.

도 8을 참조하여, 중간 전압 발생 회로(3')가 발생하는 중간 전압 VOUT의 값이 3.5V에서 5V로 천이한 상태를 설명한다.

도 8에 도시한 바와 같이, 중간 전압 VOUT값이 3.5V에서 5V로 천이시킬 때에는 먼저, 신호 V3.5MD가 H레벨에서 L레벨로 신호 V5MD가 L레벨에서 H레벨로 된다. 이로써, 중간 전압 발생 회로(25')는 중간 전압 VOUT가 3.5V에서 5V로 되도록 중간 전압 설정 배선(27)의 저항 성분 r(r0-rn)을 세트한다.

또, 신호 V3.5MD, 신호 V5MD의 변화를 받아서, 세트 신호 출력 회로(41')는 지연 회로(42)에 의해서 결정되는 소정의 시간 만큼 H레벨이 된다. 세트 신호SSET를 출력한다. H레벨의 세트 신호 SSET는 플립 플롭(43)을 세트한다. 세트된 플립 플롭(43)은 H레벨의 검지 신호 /SVSWLAT를 출력한다. H레벨의 검지 신호 /SVSWLAT는 반전된 후에 전압 변환 회로(47)를 개재하여 트랜지스터 P55의 게이트로 인가된다. L레벨의 검지 신호 SVSWLATH를 받은 트랜지스터 P55는 온한다. 이로써, 중간 전압 출력선(23)이 승압 전위 VPP에 접속되고, 중간 전압 출력선(23)의 전위, 즉 중간 전압 VOUT가 3.5V에서 상승하기 시작한다. 중간 전압 출력선(23)의 전위가 3.5V에서 저하함으로써, 분압값 VB의 레벨이 변하고, 제 2의 차동 증폭기(35)의 출력 VG2의 레벨은 소정의 값으로부터 거의 제로(0)로 하강한다. 제 2의 차동 증폭기(35)가 중간 전압 출력선(23)의 전위, 즉 중간 전압 VOUT를 올리려고 하기 때문이다. 이 때, 제 1의 차동 증폭기(35)의 출력 VG2의 레벨은 소정의 값에서, 거의 제로(0)로 상승한다.

중간 전압 VOUT의 값이 5V가 되어도, 트랜지스터 P55는 온하고 있고, 또한, 중간 전압 VOUT를 올리려고 한다. 트랜지스터 P55가 온 하고 있으므로, 중간 전압 VOUT의 값은 설정 전위5V를 초과하여 상승하게 된다. 중간 전압 VOUT의 값이 설정 전위5V를 초과하면, 제 2의 차동 증폭기(35)는 반대로 중간 전압 VOUT를 5V로 내리도록 동작한다. 이것에 의해서, 출력 VG2의 레벨은 거의 제로(0)에서 다시 소정의 값으로 상승한다. 이때에 출력 VG1의 레벨은 거의 3V에서 소정의 값으로 저하한다. 출력 VG2의 값이 상승한 것을 받아서, 논리적 게이트(45')는 H레벨의 신호 SVSW를 출력한다. H레벨의 신호 SVSW는 플립 플롭(43)을 리세트한다. 리세트된 플립 플롭(43)은 검지 신호 /SVSWLAT를 L레벨로 되돌린다. 검지 신호 /SVSWLAT가 L레벨로 되는 것에 의해서 반전된 후에 승압 전압 VPP로 레벨 변환되어 있는 검지 신호 SVSWLATH는 H레벨로 되어 트랜지스터 P55를 오프시킨다. 그리고, 중간 전압 출력선(23)과 승압 전위 VPP와의 접속이 단절되고, 중간 전압 출력선(23)의 전위, 즉 중간 전압 VOUT는 5V로 안정하다.

이와 같이, 제 2의 실시 형태에 관한 플러쉬 메모리가 구비하는 중간 전압 발생 회로(3')는 중간 전압 발생 회로(3)과 동일하게, 제 1의 중간 전압 VOUT의 값이 설정 전극으로 된것을 검지하는 /SVSWLAT를 발생시킬 수 있다. 이 검출 신호 /SVSWLAT는 중간 전압 VOUT가 설정 전위까지 천이하고 있는 동안, H펄스가 되는 신호이다. 이와 같은 검지 신호 /SVSWLAT를 도 1에 도시한 기록 상태 머신(1)로 되돌리므로써, 기록 상태 머신(1)은 중간 전압VOUT의 설정 전압으로의 상승이 종료한 것을 인식할 수 있다.

또한, 중간 전압VOUT을 3.5V에서 5V로 상승시키는 구체적인 시퀀스는 예를 들면, 소거 검증 레벨 3.5V에서, 5V로 복귀시키는 경우에 볼수가 있다.

이어서, 본 발명의 제 3실시 형태에 대하여 설명한다.

제 1, 제 2의 실시 형태에 있어서, 만일, 검지 신호 /SVSWLAT가 정상적으로 발생되지 않았던 경우에 기록 상태 머신(1)은 장치의 동작을 다음의 동작으로 천이시킬 수 없다. 검지 신호 /SVSWLAT가 정상적으로 발생되지 않았던 경우의 구체적인 예는 예를 들면, 산화막 파괴, 리크, 혹은 쇼트 등에 의해서, 장치가 불량으로 되어 있는 경우이다. 이 경우에는 중간 전압 VOUT이 소망의 값이 되지 않아서, 정상적인 검지 신호 /SVSWLAT는 발생되지 않고, 기록 상태 머신(1)은 무한 루프로 들어간 상태이다.

그래서, 기록 상태 머신(1)이 무한 루프로 들어가는 것을 제어하기 위해서, 도 1에 도시하는 타이머(5)를 이용한다. 요컨대, 검증 전압 세트업, 복귀 등에 종래와 동일하게 시간을 설정하고, 타이머(5)에 의한 계측, 검지 신호 /SVSWLAT를 병용하여 기록 상태 머신(1)을 제어한다. 기록 상태 머신(1)은 검지 신호 /SVSWLAT, 및 타이머(5)의 경과 시간을 알려주는 타이머 신호 TIME의 어느하나가 입력된 때에 장치의 동작을 다음의 상태로 천이시킨다.

이와 같이, 기록 상태 머신(1)을 중간 전압 발생 회로(3, 3') 으로부터의 검지 신호 /SVSWLAT, 및 타이머(5)로부터의 타이머 신호 TIME의 쌍방을 사용해서 제어함으로써 기록 상태 머신(1)이 무한 루프로 들어가는 것을 제어할 수 있다.

이어서, 본 발명의 제 4의 실시 형태에 대하여 설명한다.

제 4의 실시 형태에 관한 장치는 제 3의 실시 형태에 관한 장치와 동일하게 중간 전압 발생 회로(3, 3')을 타이머(5)와 병용하는 예이다.

제 4의 실시 형태는 도 1에 도시하는 신호 TIME이 출력되고 있는 것에 관계없이 검지 신호 /SVSWLAT가 출력되지 않을 때 기록 상태 머신(1)이 그의 동작을 불량으로 판단하여 장치의 동작을 정지시키는 것이다.

이와 같이 타이머 신호 TIME가 출력되고 있는 것에 관계없이 검지 신호 /SVSWLAT가 출력되지 않을 때 기록 상태 머신(1)이 동작을 정지시킴에 의해서, 불량인 채로 다음의 동작으로 천이하는 것을 제어할 수 있다.

이어서, 본 발명의 제 5의 실시 형태에 대하여 설명한다.

도 9는 본 발명의 제 5실시 형태에 관한 플러쉬 메모리의 주요부를 나타내는 블럭도이다.

본 발명의 제 5실시 형태는 전원 투입시에 내부에서 승압을 개시하고, 그의 승압된 전위가 소망의 전압으로 된 것을 검지하여 검지 신호를 출력하고, 그의 검지 신호로 전원 투입시의 세트업 동작이 종료된 것을 인식하는 것이다.

도 9에 도시한 바와 같이, 전원이 투입되면, 파워 온 리세트 신호 PONRST가 기준 전압 발생 회로(201), 링 발진기(203), 플립 플롭(143)에 입력된다.

기준 전압 발생 회로(201)는 신호 PONRST를 받아서, 기준 전압 VREF를 발생시킨다.

링 발진기(203)는 신호 PONRST를 받아서, 발진 신호φP를 발진한다. 발진 신호φP는 차지 펌프 회로(205)를 구동하는 구동 펄스이다. 차지 펌프 회로(205)는 진폭 신호φP를 받아서 전원 전압 VDD(예를 들면, 3V)를 승압 내부 전압 VDDR(예를 들면 5V)로 승압한다. 승압 내부 전위 VDDR은 도시 생략한 다른 회로로 전원 전압으로서 공급된다.

플립 플롭(143)은 신호 PONRST를 받아서 세트된다. 세트된 플립 플롭(143)은 검지 신호 /SVDDRLAT를 출력한다. 검지 신호 /SVDDRLAT를 반전시키고 또한 그의 H레벨을 VPP레벨로 변환된 신호 SVDDRLATH는 P 채널형 MOS 트랜지스터 P155의 게이트에 입력된다. 트랜지스터 P155는 온하고 있을 때에 승압 전위 VDDR의 노드에 승압 전위 VPP를 공급한다. 승압 전위 VPP는 승압 전위 VDDR보다도 높은 전위이다.

또, 승압 내부 전위 VDDR이 소정의 값으로 되었는지의 여부를 검지하기 위해서 승압 내부 전위 VDDR과 회로내 저 전위(접지 전위)를 분압하는 분압 회로(125)가 설치되어 있다. 분압 회로(125)는 승압 내부 전위 VDDR과 회로내 저전위(접지 전위)와의 사이에 직렬로 접속된 저항 성분 r과R을 포함하고, 이것의 상호 접속점으로부터 분압값 VB를 출력한다.

차동 증폭기(135)의 마이너스측의 입력 단자에는 기준 전압 VREF가 입력되며, 플러스 측의 입력 단자에는 분압값 VB가 입력된다. 그리고, 차동 증폭기(135)는 승압 내부 전위 VDDR이 설정된 승압 내부 전위의 값을 초과했을 때, 충분히 소망의 값으로 된 것으로 검지하는 검지 신호 SVDDR을 출력한다.

또, 검지 신호 SVDDR은 논리적 게이트 회로(145)의 제 1의 입력에 입력된다. 이 논리적 게이트 회로(145)의 제 2의 입력에는 검지 신호 /SVDDRLAT가 입력되고 있다. 논리적 게이트 회로(145)는 승압 내부 전위 VDDR이 충분히 소망의 값으로 된 것으로 검지하는 신호 SVDDR과 검지 신호 /SVDDRLAT와의 논리적을 출력하여 플립 플롭(143)을 리세트한다.

이와 같이 제 5의 실시 형태에서는 파워온 리세트 신호에 의해서 세트되고, 신호 SVDDR에 의해서 리세트되는 플립 플롭(143)을 갖는 것에 의해서, 제 1 내지 제 4의 실시 형태와 동일하게 승압 내부 전위 VDDR이 소망의 값으로 된 것을 검지하는 검지 신호 /SVDDRLAT를 출력할 수 있다. 이 검지 신호 /SVDDRLAT를 도시 생략한 다른 내부 회로로 출력함으로써 검지 신호 /SVDDRLAT를 받는 다른 내부 회로는 예를 들면 타이머에 의해서 설정 시간을 계측하지 않아도 전원 투입후의 세트업 동작이 종료된 것을 인식할 수 있다.

이상 설명한 바와 같이, 본 발명에 의하면, 자신이 발생시킨 중간 전압이 소망의 값이 된 것을 자신이 검출가능한 중간 전압 발생 회로와, 이 중간 전압 발생 회로를 구비하여, 오토 시퀀스에 요하는 시간을 단축할 수 있는 반도체 집적 회로 장치와, 타이머에 의해 설정 시간을 계측하지 않아도, 전원 투입 후의 세트업의 완료를 인식할 수 있는 반도체 집적 회로 장치를 제공할 수 있다.

Claims (12)

1. 중간 전압 콘트롤 신호에 따라서 중간 전압의 값을 설정하여 상기 중간 전압을 발생시키는 중간 전압 발생 회로에 있어서, 상기 중간 전압의 값을 제 1의 소망의 전압으로부터 제 2의 소망의 전압으로 천이시킬 때 상기 제 2의 소망의 전압을 초과하도록 천이시키고, 상기 중간 전압의 값이 상기 제 2의 소망의 전압을 초과한 때에 내부의 동작을 전환하여 이 내부의 동작의 전환을 트리거로 하여 상기 중간 전압의 값이 상기 제 1의 소망의 전압으로부터 상기 제 2의 소망의 전압이 된 것을 검지하는 것을 특징으로 하는 중간 전압 발생 회로.
2. 제 1항에 있어서, 상기 제 2의 소망의 전압이 상기 제 1의 소망의 전압보다도 낮을 때, 상기 중간 전압의 값을 상기 제 2의 소망의 전압보다도 더 낮게 하는 트랜지스터,

   상기 중간 전압의 값이 상기 제 1의 소망의 전압과 상기 제 2의 소망의 전압과의 사이에 있을 때, 상기 중간 전압의 값을 상기 제 2의 소망의 전압으로 저하시키는 전압 저하 동작을 행하고, 상기 중간 전압의 값이 상기 제 2의 소망의 전압보다도 낮게 되었을 때, 상기 전압 저하 동작을 상기 중간 전압의 값을 상기 제 2의 소망의 전압으로 상승시키는 전압 상승 동작으로 전환하는 전압 조절 수단, 및 상기 전압 조절 수단의 동작이 전압 저하 동작으로부터 전압 상승 동작으로 전환된 것을 검지하여 검지 신호를 출력하는 검지 신호 출력 수단을 구비하는 것을 특징으로 하는 중간 전압 발생 회로.
3. 제 1항에 있어서, 상기 제 2의 소망의 전압이 상기 제 1의 소망의 전압보다도 높을 때, 상기 중간 전압의 값을 상기 제 2의 소망의 전압보다도 더 높게 하는 트랜지스터, 상기 중간 전압의 값이 상기 제 1의 소망의 전압과 상기 제 2의 소망의 전압과의 사이에 있을 때, 상기 중간 전압의 값을 상기 제 2의 소망의 전압으로 상승시키는 전압 상승 동작을 행하고, 상기 중간 전압의 값이 상기 제 2의 소망의 전압보다도 높게 되었을 때, 상기 전압 상승 동작을 상기 중간 전압의 값을 상기 제 2의 소망의 전압으로 저하시키는 전압 저하 동작으로 전환하는 전압 조절 수단, 및 상기 전압 조절 수단의 동작이 전압 상승 동작으로부터 전압 저하 동작으로 전환된 것을 검지하여 검지 신호를 출력하는 검지 신호 출력 수단을 구비하는 것을 특징으로 하는 중간 전압 발생 회로.
4. 중간 전압 콘트롤 신호에 따라서 중간 전압의 값을 제 1의 소망의 전압으로부터 제 2의 소망의 전압으로 설정할 때 상기 중간 전압의 값을 상기 제 1의 소망의 전압보다 상기 제 2의 소망의 전압을 초과하도록 천이시켜 상기 중간 전압의 값이 상기 제 2의 소망의 전압을 초과했을 때에 내부의 동작을 전환하여 이 내부의 동작의 전환을 트리거로 하여 상기 중간 전압의 값이 상기 제 1의 소망의 전압으로부터 상기 제 2의 소망의 전압으로 된 것을 검지하여 검지 신호를 출력하는 중간 전압 발생 회로, 및 상기 중간 전압 콘트롤 신호를 출력하여 상기 중간 전압 발생 회로를 제어함과 동시에 상기 검지 신호를 수신함으로써, 장치의 내부 모드를 다음의 모드로 천이시키는 타이밍을 인식하는 상태 천이 제어 장치를 구비하는 것을 특징으로 하는 반도체 집적 회로 장치.
5. 제 4항에 있어서, 상기 상태 천이 제어 장치는 상기 검지 신호와 타이머로부터의 타이머 출력의 적어도 어느 한 쪽에 의해서 상기 장치의 내부 모드를 다음의 모드로 천이시키는 타이밍을 인식하는 것을 특징으로 하는 반도체 집적 회로 장치.
6. 제 4항에 있어서, 상기 상태 천이 제어 장치는 상기 검지 신호가 타이머에 의해서 계측된 시간내에 출력되지 않았을 때에 불량으로 인식하는 것을 특징으로 하는 반도체 집적 회로 장치.
7. 출력측 커런트 패스의 일단, 및 입력측 커런트 패스의 일단 각각에 승압 전위를 수신하는 제 1의 커런트 미러 회로,

   상기 제 1의 커런트 미러 회로의 출력측 커런트 패스의 타단의 전위를 추출하는 중간 전압 출력선, 저항 성분을 포함하는 중간 전압 설정 배선, 및 이 중간 전압 설정 배선과 상기 중간 전압 출력과의 사이에 상호 병렬로 접속되고, 게이트에 중간 전압 콘트롤 신호를 수신하는 트랜지스터를 포함하고, 상기 중간 전압 콘트롤 신호에 따라 상기 중간 전압 출력선의 중간 전압 출력 노드의 값을 설정하는 중간 전압값 설정 회로, 상기 중간 전압 설정 배선과 상기 회로내 저 전위와의 사이에 접속된 다른 저항 성분을 포함하고, 상기 승압 전위와 상기 회로내 저 전위와의 전위차를 상기 중간 전압 설정 배선의 저항 성분과 상기 다른 저항 성분에 의해서 분압하고, 분압값을 출력하는 분압 회로, 플러스측의 입력으로 기준 전압을 수신하고, 마이너스측의 입력으로 상기 분압값을 수신하는 제 1의 차동 증폭기, 플러스측의 입력으로 상기 분압값을 수신하고, 마이너스측의 입력으로 상기 기준 전압을 수신하는 제 2의 차동 증폭기, 일단으로 회로내 저 전위를 수신하고, 타단으로 상기 제 1의 차동 증폭기의 출력을 수신하는 입력측 커런트 패스, 및 상기 제 1의 커런트 미러 회로의 입력측 커런트 패스의 타단에서 전류를 상기 회로내 저 전위로 인출하는 출력측 커런트 패스를 갖는 제 2의 커런트 미러 회로, 일단으로 회로내 저 전위를 수신하고, 타단으로 상기 제 2의 차동 증폭기의 출력을 수신하는 입력측 커런트 패스, 및 상기 제 1의 커런트 미러 회로의 출력측 커런트 패스의 타단에서 전류를 상기 회로내 저 전위로 인출하는 출력측 커런트 패스를 갖는 제 3의 커런트 미러 회로, 상기 중간 전압 콘트롤 신호가 상기 중간 전압의 값을 다른 값으로 천이시키도록 변화시켰을 때에 세트 신호를 출력하는 세트 신호 출력 회로, 상기 세트 신호에 의해서 세트되고, 중간 전압의 값이 다른 값으로 천이하고 있는 상태를 나타내는 검지 신호를 출력하는 플립 플롭, 상기 검지 신호와 상기 제 1의 차동 증폭기 혹은 제 2의 차동 증폭기의 출력과의 논리적을 출력하고, 상기 플립 플롭을 리세트하는 게이트 회로, 및 상기 검지 신호에 의해서 제어되고, 상기 중간 전압 출력 노드와 상기 승압 전위 혹은 상기 회로내 저 전위와의 사이에 직렬로 접속된 트랜지스터를 구비하는 것을 특징으로 하는 반도체 집적 회로 장치.
8. 제 7항에 있어서, 상기 검지 신호를 반도체 집적 회로 장치의 내부의 동작 상태를 천이시키는지의 여부의 판정에 사용하는 것을 특징으로 하는 반도체 집적 회로 장치.
9. 제 8항에 있어서, 반도체 집적 회로 장치의 내부의 동작 상태를 천이시키는 상태 천이 장치를 더 구비하며, 상기 상태 천이 제어 장치는 상기 검지 신호에 의해서 상기 내부의 동작 상태를 천이시키는 타이밍을 인식하는 것을 특징으로 하는 반도체 집적 회로 장치.
10. 제 8항에 있어서, 반도체 집적 회로 장치의 내부 시간을 계측하고, 타이머 출력을 출력하는 타이머를 더 구비하며, 상기 상태 천이 제어 장치는 상기 검지 신호, 혹은 상기 타이머의 출력의 적어도 어느 한 쪽에 의해서, 상기 내부의 동작 상태를 천이시키는 타이밍을 인식하는 것을 특징으로 하는 반도체 집적 회로 장치.
11. 제 10항에 있어서, 상기 내부의 동작 상태에는 설정 시간이 정해지며, 상기 내부 설정 시간을 타이머에 의해서 계측하고, 이 계측된 시간내에서 상기 검지 신호가 출력되지 않았던 때, 회로가 불량인 것으로 판단하는 것을 특징으로 하는 반도체 집적 회로 장치.
12. 중간 전압의 값을 전원 투입으로부터 소망의 값으로 천이시키는 중간 전압 발생 회로에 있어서, 상기 중간 전압의 값을 전원 투입으로부터 소망의 전압으로 천이시킬 때에, 상기 소망의 전압을 초과하도록 천이시키고, 상기 중간 전압의 값이 상기 소망의 전압을 초과했을 때에 내부의 동작을 전환하여, 이 내부의 동작의 전환을 트리거로 하여 상기 중간 전압의 값이 상기 전원 투입으로부터 상기 소망의 전압으로 된 것을 검지하여 전원 투입시의 세트업의 동작의 종료를 나타내는 신호를 출력하는 것을 특징으로 하는 중간 전압 발생 회로.