JP2003123495A - 半導体記憶装置の昇圧電圧生成回路および昇圧電圧生成方法ならびに半導体記憶装置 - Google Patents
半導体記憶装置の昇圧電圧生成回路および昇圧電圧生成方法ならびに半導体記憶装置Info
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- JP2003123495A JP2003123495A JP2001319315A JP2001319315A JP2003123495A JP 2003123495 A JP2003123495 A JP 2003123495A JP 2001319315 A JP2001319315 A JP 2001319315A JP 2001319315 A JP2001319315 A JP 2001319315A JP 2003123495 A JP2003123495 A JP 2003123495A
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Abstract
(57)【要約】
【課題】 昇圧電圧に対する素子のダメージを低減する
こと。 【解決手段】 カウンタ３６は、チャージポンプ回路１
７が昇圧動作を開始するとクロック信号ＳCKのカウント
を開始し、昇圧電圧Ｖppが目標電圧Ｖａに達するとカウ
ントを停止する。レジスタ３８には、クロック信号ＳCK
の周波数が基準周波数に等しい場合にカウンタ３６がカ
ウントする標準クロック数Ｎｂが格納されている。クロ
ック数設定回路４３は、クロック数Ｎａと標準クロック
数Ｎｂとの差分クロック数Ｎｃに基づいて、書き込み時
間Ｔｗに相当するクロック数Ｎｄを決定する。カウンタ
３７は、データ書き込み時にクロック数Ｎｄだけクロッ
ク信号ＳCKをカウントし、その間昇圧許可信号ＳｃをＨ
としてチャージポンプ回路１７に昇圧動作をさせる。
こと。 【解決手段】 カウンタ３６は、チャージポンプ回路１
７が昇圧動作を開始するとクロック信号ＳCKのカウント
を開始し、昇圧電圧Ｖppが目標電圧Ｖａに達するとカウ
ントを停止する。レジスタ３８には、クロック信号ＳCK
の周波数が基準周波数に等しい場合にカウンタ３６がカ
ウントする標準クロック数Ｎｂが格納されている。クロ
ック数設定回路４３は、クロック数Ｎａと標準クロック
数Ｎｂとの差分クロック数Ｎｃに基づいて、書き込み時
間Ｔｗに相当するクロック数Ｎｄを決定する。カウンタ
３７は、データ書き込み時にクロック数Ｎｄだけクロッ
ク信号ＳCKをカウントし、その間昇圧許可信号ＳｃをＨ
としてチャージポンプ回路１７に昇圧動作をさせる。
Description
【０００１】
【発明の属する技術分野】本発明は、メモリセルにデー
タを書き込む時またはメモリセルに書き込まれたデータ
を消去する時に所定時間幅の昇圧電圧を生成する半導体
記憶装置の昇圧電圧生成回路および昇圧電圧生成方法な
らびにその昇圧電圧生成回路を用いた半導体記憶装置に
関する。
タを書き込む時またはメモリセルに書き込まれたデータ
を消去する時に所定時間幅の昇圧電圧を生成する半導体
記憶装置の昇圧電圧生成回路および昇圧電圧生成方法な
らびにその昇圧電圧生成回路を用いた半導体記憶装置に
関する。
【０００２】
【発明が解決しようとする課題】例えばＥＥＰＲＯＭに
データを書き込む時またはデータを消去する時に、選択
されたメモリトランジスタのフローティングゲートから
電子を引き抜きまたは電子を注入するために、ある一定
時間（書き込み時間）以上の間、当該メモリトランジス
タに対し高電圧を印加する必要がある。この高電圧は、
メモリセルを構成するトランジスタのみならず、レベル
シフト回路やスイッチ回路などの周辺回路を構成するト
ランジスタなどにも印加され、これらのトランジスタに
ダメージ（例えば酸化膜の絶縁耐力の低下）を与える。
このため、これらの回路に対する高電圧の印加時間を必
要最小限とすることが好ましい。そこで、ＥＥＰＲＯＭ
に内蔵された昇圧回路例えばチャージポンプ回路は、デ
ータの書き込み時および消去時に、上記書き込み時間だ
け高電圧に相当する昇圧電圧を生成し出力するようにな
っている。
データを書き込む時またはデータを消去する時に、選択
されたメモリトランジスタのフローティングゲートから
電子を引き抜きまたは電子を注入するために、ある一定
時間（書き込み時間）以上の間、当該メモリトランジス
タに対し高電圧を印加する必要がある。この高電圧は、
メモリセルを構成するトランジスタのみならず、レベル
シフト回路やスイッチ回路などの周辺回路を構成するト
ランジスタなどにも印加され、これらのトランジスタに
ダメージ（例えば酸化膜の絶縁耐力の低下）を与える。
このため、これらの回路に対する高電圧の印加時間を必
要最小限とすることが好ましい。そこで、ＥＥＰＲＯＭ
に内蔵された昇圧回路例えばチャージポンプ回路は、デ
ータの書き込み時および消去時に、上記書き込み時間だ
け高電圧に相当する昇圧電圧を生成し出力するようにな
っている。
【０００３】ＥＥＰＲＯＭは、クロック信号を出力する
発振回路例えばＩＣ化に適したＣＲ発振回路を備えてい
る。チャージポンプ回路は、データ書き込み命令または
データ消去命令に応じて上記クロック信号を用いて昇圧
動作を開始し、カウンタがクロック信号を一定の昇圧ク
ロック数だけカウントした時点で昇圧動作を終了するよ
うになっている。つまり、チャージポンプ回路が昇圧電
圧を生成し出力している出力時間は、ＣＲ発振回路の周
波数（クロック周波数）と上記昇圧クロック数とにより
決まる。
発振回路例えばＩＣ化に適したＣＲ発振回路を備えてい
る。チャージポンプ回路は、データ書き込み命令または
データ消去命令に応じて上記クロック信号を用いて昇圧
動作を開始し、カウンタがクロック信号を一定の昇圧ク
ロック数だけカウントした時点で昇圧動作を終了するよ
うになっている。つまり、チャージポンプ回路が昇圧電
圧を生成し出力している出力時間は、ＣＲ発振回路の周
波数（クロック周波数）と上記昇圧クロック数とにより
決まる。
【０００４】しかし、ＣＲ発振回路は温度や電源電圧の
変動によるクロック周波数の変動が大きく、特に車載電
子機器など温度変化範囲の広いものに用いられる場合、
クロック周波数は±３０％も変動する場合がある。これ
により、昇圧電圧の出力時間もクロック周波数と同じ割
合で変動する。図７は、チャージポンプ回路が出力する
昇圧電圧の電圧波形を示している。昇圧電圧の出力時間
は、クロック周波数が高い場合に短くなり、クロック周
波数が低い場合に長くなる。
変動によるクロック周波数の変動が大きく、特に車載電
子機器など温度変化範囲の広いものに用いられる場合、
クロック周波数は±３０％も変動する場合がある。これ
により、昇圧電圧の出力時間もクロック周波数と同じ割
合で変動する。図７は、チャージポンプ回路が出力する
昇圧電圧の電圧波形を示している。昇圧電圧の出力時間
は、クロック周波数が高い場合に短くなり、クロック周
波数が低い場合に長くなる。
【０００５】従って、従来の昇圧電圧生成回路では、温
度や電源電圧が変化しても昇圧電圧の出力時間が不足し
ないように、変動が見込まれる最も高いクロック周波数
に対して必要な書き込み時間が確保されるように昇圧ク
ロック数が決められていた。その結果、クロック周波数
が低くなるほど昇圧電圧の出力時間が必要以上に長くな
りトランジスタへのダメージが増加するため、ＥＥＰＲ
ＯＭのデータ書き換え回数を増やすことが難しかった。
度や電源電圧が変化しても昇圧電圧の出力時間が不足し
ないように、変動が見込まれる最も高いクロック周波数
に対して必要な書き込み時間が確保されるように昇圧ク
ロック数が決められていた。その結果、クロック周波数
が低くなるほど昇圧電圧の出力時間が必要以上に長くな
りトランジスタへのダメージが増加するため、ＥＥＰＲ
ＯＭのデータ書き換え回数を増やすことが難しかった。
【０００６】本発明は上記事情に鑑みてなされたもの
で、その目的は、昇圧電圧に対する素子のダメージを低
減可能な半導体記憶装置の昇圧電圧生成回路および昇圧
電圧生成方法ならびにその昇圧電圧生成回路を用いた半
導体記憶装置を提供することにある。
で、その目的は、昇圧電圧に対する素子のダメージを低
減可能な半導体記憶装置の昇圧電圧生成回路および昇圧
電圧生成方法ならびにその昇圧電圧生成回路を用いた半
導体記憶装置を提供することにある。
【０００７】
【課題を解決するための手段】請求項１および６に記載
した手段によれば、メモリセルにデータを書き込む時ま
たはメモリセルに書き込まれたデータを消去する時、昇
圧回路は発振回路から出力されるクロック信号を用いて
昇圧動作を開始する。この場合、発振回路の発振周波数
つまりクロック周波数は、温度や電源電圧などにより変
動する場合がある。一般に、昇圧回路が昇圧を開始した
時の昇圧電圧の立上り特性はクロック周波数により変化
し、クロック周波数が異なれば所定の電圧だけ昇圧する
のに必要なクロック信号のクロック数が異なる。これ
は、昇圧回路の昇圧効率がクロック周波数により変化す
るためである。
した手段によれば、メモリセルにデータを書き込む時ま
たはメモリセルに書き込まれたデータを消去する時、昇
圧回路は発振回路から出力されるクロック信号を用いて
昇圧動作を開始する。この場合、発振回路の発振周波数
つまりクロック周波数は、温度や電源電圧などにより変
動する場合がある。一般に、昇圧回路が昇圧を開始した
時の昇圧電圧の立上り特性はクロック周波数により変化
し、クロック周波数が異なれば所定の電圧だけ昇圧する
のに必要なクロック信号のクロック数が異なる。これ
は、昇圧回路の昇圧効率がクロック周波数により変化す
るためである。
【０００８】そこで、昇圧制御回路は、昇圧回路が出力
する昇圧電圧が第１の基準電圧から第２の基準電圧に達
するのに要したクロック信号のクロック数を計測する。
また、昇圧回路が基準周波数を持つ基準クロック信号を
用いて昇圧動作を行った場合に、昇圧電圧が第１の基準
電圧から第２の基準電圧に達するのに要する標準クロッ
ク数が予め明らかにされている。
する昇圧電圧が第１の基準電圧から第２の基準電圧に達
するのに要したクロック信号のクロック数を計測する。
また、昇圧回路が基準周波数を持つ基準クロック信号を
用いて昇圧動作を行った場合に、昇圧電圧が第１の基準
電圧から第２の基準電圧に達するのに要する標準クロッ
ク数が予め明らかにされている。
【０００９】昇圧制御回路は、これら計測したクロック
数と標準クロック数とに基づいてクロック周波数の基準
周波数に対するずれを把握でき、データの書き込みまた
は消去に必要な所定時間に相当するクロック信号のクロ
ック数つまり昇圧クロック数を決定する。そして、クロ
ック信号が昇圧クロック数だけ発振回路から昇圧回路に
与えられるように、発振回路と昇圧回路との間に設けら
れた開閉回路を開閉制御する。
数と標準クロック数とに基づいてクロック周波数の基準
周波数に対するずれを把握でき、データの書き込みまた
は消去に必要な所定時間に相当するクロック信号のクロ
ック数つまり昇圧クロック数を決定する。そして、クロ
ック信号が昇圧クロック数だけ発振回路から昇圧回路に
与えられるように、発振回路と昇圧回路との間に設けら
れた開閉回路を開閉制御する。
【００１０】これにより、クロック周波数の変動にかか
わらず、昇圧回路はデータの書き込みまたは消去に必要
な所定時間だけ昇圧電圧を出力することができる。その
結果、データの書き込み時または消去時に、半導体記憶
装置を構成する各素子に対する昇圧電圧の印加によるダ
メージを最小限に抑えることができ、データの書き換え
可能回数を増やすことができる。
わらず、昇圧回路はデータの書き込みまたは消去に必要
な所定時間だけ昇圧電圧を出力することができる。その
結果、データの書き込み時または消去時に、半導体記憶
装置を構成する各素子に対する昇圧電圧の印加によるダ
メージを最小限に抑えることができ、データの書き換え
可能回数を増やすことができる。
【００１１】請求項２に記載した手段によれば、電圧レ
ベル検出回路は、昇圧電圧が第１、第２の基準電圧に達
するとそれぞれ第１、第２の到達信号を出力する。計数
回路は、第１の到達信号によりクロック信号のクロック
数の計数を開始し、第２の到達信号により計数を終了す
る。クロック数決定回路は、この計数されたクロック数
と標準クロック数との差分に応じて昇圧クロック数を決
定し、ゲート制御回路は、データの書き込み時または消
去時にクロック信号を昇圧クロック数だけ計数し、その
計数している期間だけ開閉回路を開状態に制御する。
ベル検出回路は、昇圧電圧が第１、第２の基準電圧に達
するとそれぞれ第１、第２の到達信号を出力する。計数
回路は、第１の到達信号によりクロック信号のクロック
数の計数を開始し、第２の到達信号により計数を終了す
る。クロック数決定回路は、この計数されたクロック数
と標準クロック数との差分に応じて昇圧クロック数を決
定し、ゲート制御回路は、データの書き込み時または消
去時にクロック信号を昇圧クロック数だけ計数し、その
計数している期間だけ開閉回路を開状態に制御する。
【００１２】請求項３に記載した手段によれば、請求項
２に記載した手段とほぼ同様の作用、効果が得られる。
ただし、第１の基準電圧は、昇圧回路が昇圧動作を停止
している時の定常出力電圧つまり昇圧開始時の電圧（例
えば０Ｖ）に設定されているため、電圧レベル検出回路
による第１の到達信号の出力が不要となり、計数回路
は、昇圧動作の開始時から到達信号が出力されるまでの
間のクロック信号のクロック数を計数する。これによ
り、請求項２に記載した手段に比べ電圧レベル検出回路
の構成を簡単化できる。
２に記載した手段とほぼ同様の作用、効果が得られる。
ただし、第１の基準電圧は、昇圧回路が昇圧動作を停止
している時の定常出力電圧つまり昇圧開始時の電圧（例
えば０Ｖ）に設定されているため、電圧レベル検出回路
による第１の到達信号の出力が不要となり、計数回路
は、昇圧動作の開始時から到達信号が出力されるまでの
間のクロック信号のクロック数を計数する。これによ
り、請求項２に記載した手段に比べ電圧レベル検出回路
の構成を簡単化できる。
【００１３】請求項４に記載した手段によれば、昇圧回
路はチャージポンプ回路であるためＩＣ化が容易とな
る。また、構成段数を増やすだけで比較的簡単な回路構
成で所望する高電圧を生成することができる。
路はチャージポンプ回路であるためＩＣ化が容易とな
る。また、構成段数を増やすだけで比較的簡単な回路構
成で所望する高電圧を生成することができる。
【００１４】請求項５に記載した手段によれば、発振回
路はＣＲ発振回路であるためＩＣ化した場合の回路面積
を小さくできる。ＣＲ発振回路は温度や電源電圧の変化
により発振周波数が変動し易いが、本発明によればデー
タの書き込みまたは消去に必要な所定時間だけ昇圧電圧
を出力することができる。
路はＣＲ発振回路であるためＩＣ化した場合の回路面積
を小さくできる。ＣＲ発振回路は温度や電源電圧の変化
により発振周波数が変動し易いが、本発明によればデー
タの書き込みまたは消去に必要な所定時間だけ昇圧電圧
を出力することができる。
【００１５】請求項７に記載した手段によれば、データ
の書き込み時または消去時にのみ、昇圧電圧生成回路で
生成された昇圧電圧が、ワード線駆動回路、ビット線駆
動回路および選択されたメモリセルに印加される。この
昇圧電圧の印加時間は、温度や電源電圧の変化にかかわ
らず、書き込みまたは消去に必要な所定時間に等しくな
るように制御されているので、ワード線駆動回路、ビッ
ト線駆動回路およびメモリセルに対するダメージを最小
限に抑えることができ、データの書き換え可能回数を増
やすことができる。
の書き込み時または消去時にのみ、昇圧電圧生成回路で
生成された昇圧電圧が、ワード線駆動回路、ビット線駆
動回路および選択されたメモリセルに印加される。この
昇圧電圧の印加時間は、温度や電源電圧の変化にかかわ
らず、書き込みまたは消去に必要な所定時間に等しくな
るように制御されているので、ワード線駆動回路、ビッ
ト線駆動回路およびメモリセルに対するダメージを最小
限に抑えることができ、データの書き換え可能回数を増
やすことができる。
【００１６】
【発明の実施の形態】以下、本発明の昇圧電圧生成回路
を電気的書き換え可能な不揮発性半導体記憶装置である
ＥＥＰＲＯＭに適用した一実施形態について図１ないし
図６を参照しながら説明する。まず、ＥＥＰＲＯＭの概
略的な電気的構成について図４および図５を用いて説明
する。ＥＥＰＲＯＭ１の全体構成を示す図４において、
メモリセルアレイ２は、複数のメモリセル３がマトリク
ス状に配列された構成となっている。各メモリセル３
は、フローティングゲートを有するメモリトランジスタ
Ｑ１と選択トランジスタＱ２とから構成されている。行
方向に並ぶ各選択トランジスタＱ２のゲートは、共通の
ワード線ＷＬ０（またはＷＬ１、…）に接続されてお
り、列方向に並ぶ各選択トランジスタＱ２のドレイン
は、共通のビット線ＢＬ０（またはＢＬ１、…）に接続
されている。
を電気的書き換え可能な不揮発性半導体記憶装置である
ＥＥＰＲＯＭに適用した一実施形態について図１ないし
図６を参照しながら説明する。まず、ＥＥＰＲＯＭの概
略的な電気的構成について図４および図５を用いて説明
する。ＥＥＰＲＯＭ１の全体構成を示す図４において、
メモリセルアレイ２は、複数のメモリセル３がマトリク
ス状に配列された構成となっている。各メモリセル３
は、フローティングゲートを有するメモリトランジスタ
Ｑ１と選択トランジスタＱ２とから構成されている。行
方向に並ぶ各選択トランジスタＱ２のゲートは、共通の
ワード線ＷＬ０（またはＷＬ１、…）に接続されてお
り、列方向に並ぶ各選択トランジスタＱ２のドレイン
は、共通のビット線ＢＬ０（またはＢＬ１、…）に接続
されている。
【００１７】行方向に並ぶメモリトランジスタＱ１のゲ
ート（コントロールゲート）は、各行ごとに共通に設け
られたトランジスタＱ３のソースに接続されており、こ
のトランジスタＱ３のゲートは、各ワード線ＷＬ０（ま
たはＷＬ１、…）に接続されている。各メモリトランジ
スタＱ１のソースは共通に接続されており、その共通の
ソースはトランジスタＱ５を介してグランド線４に接続
されている。
ート（コントロールゲート）は、各行ごとに共通に設け
られたトランジスタＱ３のソースに接続されており、こ
のトランジスタＱ３のゲートは、各ワード線ＷＬ０（ま
たはＷＬ１、…）に接続されている。各メモリトランジ
スタＱ１のソースは共通に接続されており、その共通の
ソースはトランジスタＱ５を介してグランド線４に接続
されている。
【００１８】センスアンプ５は、ビット線の本数に等し
い数の電流センスアンプ（図示せず）を備えており、デ
ータ読み出し時において当該ビット数のデータを出力す
るようになっている。センスアンプ５とメモリセルアレ
イ２との間のビット線ＢＬ０、ＢＬ１、…には、それぞ
れカラムセレクタ６を構成するトランジスタＱ４、Ｑ
４、…が接続されている。
い数の電流センスアンプ（図示せず）を備えており、デ
ータ読み出し時において当該ビット数のデータを出力す
るようになっている。センスアンプ５とメモリセルアレ
イ２との間のビット線ＢＬ０、ＢＬ１、…には、それぞ
れカラムセレクタ６を構成するトランジスタＱ４、Ｑ
４、…が接続されている。
【００１９】データの書き込み時、消去時および読み出
し時において、ロウデコーダ７（行デコーダに相当）お
よびカラムデコーダ８（列デコーダに相当）には、それ
ぞれ図示しないアドレスバッファからロウアドレスおよ
びカラムアドレスが与えられるようになっている。ロウ
デコーダ７は、ロウデコード信号ＲＤ０、ＲＤ１、…を
出力し、ワード線駆動回路９は、ワード線ＷＬ０（また
はＷＬ１、…）に対しロウデコード信号ＲＤ０（または
ＲＤ１、…）に応じた電圧を出力するようになってい
る。
し時において、ロウデコーダ７（行デコーダに相当）お
よびカラムデコーダ８（列デコーダに相当）には、それ
ぞれ図示しないアドレスバッファからロウアドレスおよ
びカラムアドレスが与えられるようになっている。ロウ
デコーダ７は、ロウデコード信号ＲＤ０、ＲＤ１、…を
出力し、ワード線駆動回路９は、ワード線ＷＬ０（また
はＷＬ１、…）に対しロウデコード信号ＲＤ０（または
ＲＤ１、…）に応じた電圧を出力するようになってい
る。
【００２０】カラムデコーダ８は、カラムデコード信号
ＣＤ０、ＣＤ１、…を出力し、ビット線駆動回路１０
は、ビット線ＢＬ０（またはＢＬ１、…）およびトラン
ジスタＱ４のゲートに対しカラムデコード信号ＣＤ０
（またはＣＤ１、…）に応じた電圧を出力するようにな
っている。また、カラムデコーダ８は、コントロールゲ
ート駆動信号ＣＧを出力するようになっており、コント
ロールゲート駆動回路１１は、トランジスタＱ３のドレ
インに対しコントロールゲート駆動信号ＣＧに応じた電
圧を出力するようになっている。
ＣＤ０、ＣＤ１、…を出力し、ビット線駆動回路１０
は、ビット線ＢＬ０（またはＢＬ１、…）およびトラン
ジスタＱ４のゲートに対しカラムデコード信号ＣＤ０
（またはＣＤ１、…）に応じた電圧を出力するようにな
っている。また、カラムデコーダ８は、コントロールゲ
ート駆動信号ＣＧを出力するようになっており、コント
ロールゲート駆動回路１１は、トランジスタＱ３のドレ
インに対しコントロールゲート駆動信号ＣＧに応じた電
圧を出力するようになっている。
【００２１】ＥＥＰＲＯＭ１は、メモリセル３にデータ
を書き込む時および書き込まれたデータを消去する時に
高電圧（書き込み電圧）が必要となる。図５は、ワード
線駆動回路９のうちこの高電圧を出力するためのレベル
シフト回路１２の電気的構成を示している。
を書き込む時および書き込まれたデータを消去する時に
高電圧（書き込み電圧）が必要となる。図５は、ワード
線駆動回路９のうちこの高電圧を出力するためのレベル
シフト回路１２の電気的構成を示している。
【００２２】この図５において、電源線１３には、デー
タ書き込み時およびデータ消去時に、後述する昇圧電圧
生成回路１４（図１参照）から書き込み電圧である昇圧
電圧Ｖppが供給されるようになっている。電源線１３と
グランド線４との間には、トランジスタＱ６とＱ７およ
びトランジスタＱ８とＱ９がそれぞれ直列に接続されて
おり、トランジスタＱ６、Ｑ８のゲートは、それぞれト
ランジスタＱ９、Ｑ７のドレインに接続されている。ト
ランジスタＱ７のゲートには、ロウデコード信号ＲＤ０
（またはＲＤ１、…）が与えられ、トランジスタＱ９の
ゲートには、インバータ１４によりロウデコード信号Ｒ
Ｄ０（またはＲＤ１、…）を反転した信号が与えられる
ようになっている。
タ書き込み時およびデータ消去時に、後述する昇圧電圧
生成回路１４（図１参照）から書き込み電圧である昇圧
電圧Ｖppが供給されるようになっている。電源線１３と
グランド線４との間には、トランジスタＱ６とＱ７およ
びトランジスタＱ８とＱ９がそれぞれ直列に接続されて
おり、トランジスタＱ６、Ｑ８のゲートは、それぞれト
ランジスタＱ９、Ｑ７のドレインに接続されている。ト
ランジスタＱ７のゲートには、ロウデコード信号ＲＤ０
（またはＲＤ１、…）が与えられ、トランジスタＱ９の
ゲートには、インバータ１４によりロウデコード信号Ｒ
Ｄ０（またはＲＤ１、…）を反転した信号が与えられる
ようになっている。
【００２３】このレベルシフト回路１２は、電源線１３
に昇圧電圧Ｖppが供給された状態で、ロウデコード信号
ＲＤ０（ＲＤ１、…）がＨレベルの時に昇圧電圧Ｖppを
出力し、ロウデコード信号ＲＤ０（ＲＤ１、…）がＬレ
ベルの時に０Ｖを出力する。ビット線駆動回路１０およ
びコントロールゲート駆動回路１１も同様の構成となっ
ている。
に昇圧電圧Ｖppが供給された状態で、ロウデコード信号
ＲＤ０（ＲＤ１、…）がＨレベルの時に昇圧電圧Ｖppを
出力し、ロウデコード信号ＲＤ０（ＲＤ１、…）がＬレ
ベルの時に０Ｖを出力する。ビット線駆動回路１０およ
びコントロールゲート駆動回路１１も同様の構成となっ
ている。
【００２４】続いて、昇圧電圧Ｖppを生成する昇圧電圧
生成回路について図１ないし図３を用いて説明する。図
１は、昇圧電圧生成回路の全体的な電気的構成を示すブ
ロック図である。昇圧電圧生成回路１４は、ＣＲ発振回
路１６（発振回路に相当）、このＣＲ発振回路１６が出
力するクロック信号ＳCKを用いて昇圧電圧Ｖppを生成す
るチャージポンプ回路１７（昇圧回路に相当）、ＣＲ発
振回路１６とチャージポンプ回路１７との間に設けられ
たゲート回路１８（開閉回路に相当）、このゲート回路
１８を開閉制御して昇圧電圧Ｖppの出力時間を制御する
昇圧制御回路１９から構成されている。
生成回路について図１ないし図３を用いて説明する。図
１は、昇圧電圧生成回路の全体的な電気的構成を示すブ
ロック図である。昇圧電圧生成回路１４は、ＣＲ発振回
路１６（発振回路に相当）、このＣＲ発振回路１６が出
力するクロック信号ＳCKを用いて昇圧電圧Ｖppを生成す
るチャージポンプ回路１７（昇圧回路に相当）、ＣＲ発
振回路１６とチャージポンプ回路１７との間に設けられ
たゲート回路１８（開閉回路に相当）、このゲート回路
１８を開閉制御して昇圧電圧Ｖppの出力時間を制御する
昇圧制御回路１９から構成されている。
【００２５】ＣＲ発振回路１６は、図２に示す電気的構
成を備えており、ＩＣ化した場合に回路面積を比較的小
さくできる。電圧Ｖdd（例えば５Ｖ）を供給する電源線
２０とグランド線４との間には基準電圧を生成するため
の抵抗Ｒ１、Ｒ２，Ｒ３が直列接続されており、その分
圧点２１、２２はそれぞれアナログスイッチ２３、２４
を介してコンパレータ２５の非反転入力端子に接続され
ている。コンパレータ２５の出力端子は、シュミットト
リガインバータ２６とインバータ２７、２８とを介して
ＣＲ発振回路の出力端子２９に接続されており、インバ
ータ２７の出力端子は、抵抗Ｒ４を介してコンパレータ
２５の反転入力端子に接続されている。反転入力端子と
グランド線４の間にはコンデンサＣ１が接続されてい
る。上記アナログスイッチ２３、２４は、出力端子２９
から出力されるクロック信号ＳCKがＬレベルの期間それ
ぞれオン、オフに制御され、クロック信号ＳCKがＨレベ
ルの期間それぞれオフ、オンに制御されるようになって
いる。
成を備えており、ＩＣ化した場合に回路面積を比較的小
さくできる。電圧Ｖdd（例えば５Ｖ）を供給する電源線
２０とグランド線４との間には基準電圧を生成するため
の抵抗Ｒ１、Ｒ２，Ｒ３が直列接続されており、その分
圧点２１、２２はそれぞれアナログスイッチ２３、２４
を介してコンパレータ２５の非反転入力端子に接続され
ている。コンパレータ２５の出力端子は、シュミットト
リガインバータ２６とインバータ２７、２８とを介して
ＣＲ発振回路の出力端子２９に接続されており、インバ
ータ２７の出力端子は、抵抗Ｒ４を介してコンパレータ
２５の反転入力端子に接続されている。反転入力端子と
グランド線４の間にはコンデンサＣ１が接続されてい
る。上記アナログスイッチ２３、２４は、出力端子２９
から出力されるクロック信号ＳCKがＬレベルの期間それ
ぞれオン、オフに制御され、クロック信号ＳCKがＨレベ
ルの期間それぞれオフ、オンに制御されるようになって
いる。
【００２６】クロック信号ＳCKは３入力ＡＮＤゲートか
らなるゲート回路１８を介してチャージポンプ回路１７
に与えられるようになっている。そのチャージポンプ回
路１７は、図３に示す電気的構成を備えている。すなわ
ち、電源線２０と出力端子３０との間には、昇圧電圧Ｖ
ppを生成するのに必要となる多数のトランジスタＱ１０
１、Ｑ１０２、…、Ｑ１０ｍが縦続に接続されている。
各トランジスタＱ１０１、Ｑ１０２、…、Ｑ１０ｍはド
レインとゲートが接続されており、ダイオードと同様に
一方向通電素子として動作するようになっている。信号
線３２には入力端子３１からクロック信号ＳCKが与えら
れ、信号線３３にはインバータ３４によりクロック信号
ＳCKを反転した信号が与えられるようになっている。
らなるゲート回路１８を介してチャージポンプ回路１７
に与えられるようになっている。そのチャージポンプ回
路１７は、図３に示す電気的構成を備えている。すなわ
ち、電源線２０と出力端子３０との間には、昇圧電圧Ｖ
ppを生成するのに必要となる多数のトランジスタＱ１０
１、Ｑ１０２、…、Ｑ１０ｍが縦続に接続されている。
各トランジスタＱ１０１、Ｑ１０２、…、Ｑ１０ｍはド
レインとゲートが接続されており、ダイオードと同様に
一方向通電素子として動作するようになっている。信号
線３２には入力端子３１からクロック信号ＳCKが与えら
れ、信号線３３にはインバータ３４によりクロック信号
ＳCKを反転した信号が与えられるようになっている。
【００２７】トランジスタＱ１０１、Ｑ１０３、…の各
ソースと信号線３２との間にはコンデンサＣ１０１、Ｃ
１０３、…が接続され、トランジスタＱ１０２、Ｑ１０
４、…の各ソースと信号線３３との間にはコンデンサＣ
１０２、Ｃ１０４、…が接続されている。なお、出力端
子３０とグランド線４との間に接続されたコンデンサＣ
１０ｍは平滑用である。
ソースと信号線３２との間にはコンデンサＣ１０１、Ｃ
１０３、…が接続され、トランジスタＱ１０２、Ｑ１０
４、…の各ソースと信号線３３との間にはコンデンサＣ
１０２、Ｃ１０４、…が接続されている。なお、出力端
子３０とグランド線４との間に接続されたコンデンサＣ
１０ｍは平滑用である。
【００２８】さて、図１に示す昇圧制御回路１９は、電
圧検出回路３５（電圧レベル検出回路に相当）、カウン
タ３６（計数回路に相当）、カウンタ３７（開閉制御回
路に相当）、レジスタ３８、クロック数決定回路３９か
ら構成されている。このうち電圧検出回路３５は、昇圧
電圧生成回路１４の出力端子４０とグランド線４との間
に直列接続された分圧用の抵抗Ｒ５、Ｒ６と、分圧電圧
Ｖｑと基準電圧Ｖｒとを比較するコンパレータ４１とか
ら構成されている。コンパレータ４１から出力される検
出信号Ｓａ（到達信号に相当）は、ゲート回路１８とカ
ウンタ３６に与えられている。この電圧検出回路３５
は、昇圧電圧Ｖppを目標電圧Ｖａに定電圧制御するた
め、および昇圧動作開始時に昇圧電圧Ｖppが基準電圧
（本実施形態では目標電圧Ｖａに等しい）に達したこと
を検出するために設けられている。
圧検出回路３５（電圧レベル検出回路に相当）、カウン
タ３６（計数回路に相当）、カウンタ３７（開閉制御回
路に相当）、レジスタ３８、クロック数決定回路３９か
ら構成されている。このうち電圧検出回路３５は、昇圧
電圧生成回路１４の出力端子４０とグランド線４との間
に直列接続された分圧用の抵抗Ｒ５、Ｒ６と、分圧電圧
Ｖｑと基準電圧Ｖｒとを比較するコンパレータ４１とか
ら構成されている。コンパレータ４１から出力される検
出信号Ｓａ（到達信号に相当）は、ゲート回路１８とカ
ウンタ３６に与えられている。この電圧検出回路３５
は、昇圧電圧Ｖppを目標電圧Ｖａに定電圧制御するた
め、および昇圧動作開始時に昇圧電圧Ｖppが基準電圧
（本実施形態では目標電圧Ｖａに等しい）に達したこと
を検出するために設けられている。
【００２９】カウンタ３６は、データ書き込み時または
データ消去時のアドレスデコード信号Ｓｂ（上述したロ
ウデコード信号ＲＤ０、ＲＤ１、…およびカラムデコー
ド信号ＣＤ０、ＣＤ１、…）に同期してクロック信号Ｓ
CKのカウントを開始し、検出信号ＳａがＨレベルからＬ
レベルに変化した時点でカウントを停止するようになっ
ている。また、レジスタ３８には、クロック信号ＳCKの
周波数が基準周波数に等しい場合にカウンタ３６がカウ
ントするクロック数の標準値すなわち標準クロック数Ｎ
ｂが格納されている。
データ消去時のアドレスデコード信号Ｓｂ（上述したロ
ウデコード信号ＲＤ０、ＲＤ１、…およびカラムデコー
ド信号ＣＤ０、ＣＤ１、…）に同期してクロック信号Ｓ
CKのカウントを開始し、検出信号ＳａがＨレベルからＬ
レベルに変化した時点でカウントを停止するようになっ
ている。また、レジスタ３８には、クロック信号ＳCKの
周波数が基準周波数に等しい場合にカウンタ３６がカウ
ントするクロック数の標準値すなわち標準クロック数Ｎ
ｂが格納されている。
【００３０】クロック数決定回路３９は、減算回路４２
とクロック数設定回路４３とから構成されている。減算
回路４２は、カウンタ３６によりカウントされたクロッ
ク数Ｎａからレジスタ３８に格納された標準クロック数
Ｎｂを減算して差分クロック数Ｎｃを求めるものであ
る。クロック数設定回路４３は、差分クロック数Ｎｃに
基づいてデータ書き込み時間またはデータ消去時間（以
下、書き込み時間Ｔｗと称す）に相当するクロック信号
ＳCKのクロック数Ｎｄを決定し、このクロック数Ｎｄを
アドレスデコード信号Ｓｂに同期してカウンタ３７に設
定するようになっている。
とクロック数設定回路４３とから構成されている。減算
回路４２は、カウンタ３６によりカウントされたクロッ
ク数Ｎａからレジスタ３８に格納された標準クロック数
Ｎｂを減算して差分クロック数Ｎｃを求めるものであ
る。クロック数設定回路４３は、差分クロック数Ｎｃに
基づいてデータ書き込み時間またはデータ消去時間（以
下、書き込み時間Ｔｗと称す）に相当するクロック信号
ＳCKのクロック数Ｎｄを決定し、このクロック数Ｎｄを
アドレスデコード信号Ｓｂに同期してカウンタ３７に設
定するようになっている。
【００３１】カウンタ３７は、ゲート回路１８に対し昇
圧許可信号Ｓｃを出力している。カウンタ３７は、クロ
ック数Ｎｄが設定されると昇圧許可信号ＳｃをＨレベル
にしてクロック信号ＳCKのカウントを開始し、クロック
数Ｎｄをカウントし終えた時点で昇圧許可信号ＳｃをＬ
レベルに戻すようになっている。
圧許可信号Ｓｃを出力している。カウンタ３７は、クロ
ック数Ｎｄが設定されると昇圧許可信号ＳｃをＨレベル
にしてクロック信号ＳCKのカウントを開始し、クロック
数Ｎｄをカウントし終えた時点で昇圧許可信号ＳｃをＬ
レベルに戻すようになっている。
【００３２】次に、本実施形態の作用について図６も参
照しながら説明する。ＥＥＰＲＯＭ１において、データ
書き込み時にはメモリトランジスタＱ１のフローティン
グゲートから電子を引き抜くため、データ消去時にはフ
ローティングゲートに電子を注入するため、昇圧電圧Ｖ
pp（例えば１５Ｖ）が必要となる。
照しながら説明する。ＥＥＰＲＯＭ１において、データ
書き込み時にはメモリトランジスタＱ１のフローティン
グゲートから電子を引き抜くため、データ消去時にはフ
ローティングゲートに電子を注入するため、昇圧電圧Ｖ
pp（例えば１５Ｖ）が必要となる。
【００３３】例えば、ワード線ＷＬ０とビット線ＢＬ０
により選択されるメモリセル３にデータを書き込む場
合、書き込み時間Ｔｗの間、ワード線駆動回路９および
ビット線駆動回路１０はそれぞれワード線ＷＬ０および
ビット線ＢＬ０に昇圧電圧Ｖppを出力する。この時、コ
ントロールゲート駆動回路１１はトランジスタＱ３に対
し０Ｖを出力し、トランジスタＱ４、Ｑ５はオフとされ
る。
により選択されるメモリセル３にデータを書き込む場
合、書き込み時間Ｔｗの間、ワード線駆動回路９および
ビット線駆動回路１０はそれぞれワード線ＷＬ０および
ビット線ＢＬ０に昇圧電圧Ｖppを出力する。この時、コ
ントロールゲート駆動回路１１はトランジスタＱ３に対
し０Ｖを出力し、トランジスタＱ４、Ｑ５はオフとされ
る。
【００３４】また、書き込まれたデータを消去する場
合、書き込み時間Ｔｗの間、ワード線駆動回路９はワー
ド線ＷＬ０に昇圧電圧Ｖppを出力し、ビット線駆動回路
１０はビット線ＢＬ０に０Ｖを出力する。この時、コン
トロールゲート駆動回路１１はトランジスタＱ３に対し
昇圧電圧Ｖppを出力し、トランジスタＱ４はオフ、トラ
ンジスタＱ５はオンとされる。
合、書き込み時間Ｔｗの間、ワード線駆動回路９はワー
ド線ＷＬ０に昇圧電圧Ｖppを出力し、ビット線駆動回路
１０はビット線ＢＬ０に０Ｖを出力する。この時、コン
トロールゲート駆動回路１１はトランジスタＱ３に対し
昇圧電圧Ｖppを出力し、トランジスタＱ４はオフ、トラ
ンジスタＱ５はオンとされる。
【００３５】このように、昇圧電圧Ｖppはメモリセル
３、ワード線駆動回路９、ビット線駆動回路１０、コン
トロールゲート駆動回路１１などに印加されるため、こ
れらを構成するトランジスタＱ１〜Ｑ９には高耐圧のも
のが用いられる。そして、これらトランジスタＱ１〜Ｑ
９へのダメージ（酸化膜の絶縁耐力の低下等）を低減す
るため、本実施形態の昇圧電圧生成回路１４は書き込み
時間Ｔｗの間だけ昇圧電圧Ｖppを出力する。以下、昇圧
電圧生成回路１４の動作を説明する。
３、ワード線駆動回路９、ビット線駆動回路１０、コン
トロールゲート駆動回路１１などに印加されるため、こ
れらを構成するトランジスタＱ１〜Ｑ９には高耐圧のも
のが用いられる。そして、これらトランジスタＱ１〜Ｑ
９へのダメージ（酸化膜の絶縁耐力の低下等）を低減す
るため、本実施形態の昇圧電圧生成回路１４は書き込み
時間Ｔｗの間だけ昇圧電圧Ｖppを出力する。以下、昇圧
電圧生成回路１４の動作を説明する。
【００３６】ＣＲ発振回路１６は、電源電圧Ｖddが与え
られている間発振し続け、クロック信号ＳCKを出力す
る。発振動作は、アナログスイッチ２３、２４がクロッ
ク信号ＳCKのレベル（ＨまたはＬ）に応じて基準電圧を
選択し、コンパレータ２５が抵抗Ｒ４によって充放電さ
れるコンデンサＣ１の電圧と上記基準電圧とを比較して
クロック信号ＳCKのレベルを反転させることにより行わ
れる。発振周波数（クロック周波数）は、抵抗Ｒ４の抵
抗値、コンデンサＣ１の容量値、抵抗Ｒ１〜Ｒ３により
生成される基準電圧値により決まるが、温度や電源電圧
Ｖddにより変動し易い特性を持っている。
られている間発振し続け、クロック信号ＳCKを出力す
る。発振動作は、アナログスイッチ２３、２４がクロッ
ク信号ＳCKのレベル（ＨまたはＬ）に応じて基準電圧を
選択し、コンパレータ２５が抵抗Ｒ４によって充放電さ
れるコンデンサＣ１の電圧と上記基準電圧とを比較して
クロック信号ＳCKのレベルを反転させることにより行わ
れる。発振周波数（クロック周波数）は、抵抗Ｒ４の抵
抗値、コンデンサＣ１の容量値、抵抗Ｒ１〜Ｒ３により
生成される基準電圧値により決まるが、温度や電源電圧
Ｖddにより変動し易い特性を持っている。
【００３７】ＥＥＰＲＯＭ１がデータの書き込みまたは
データの消去を行っていない時、カウンタ３７はＬレベ
ルの昇圧許可信号Ｓｃを出力し、チャージポンプ回路１
７は昇圧動作を停止している。これに対し、ＥＥＰＲＯ
Ｍ１に書き込み命令または消去命令が入力され、ロウデ
コーダ７およびカラムデコーダ８からアドレスデコード
信号Ｓｂが出力されると、クロック数設定回路４３は前
回の書き込み時（または消去時）に設定されたクロック
数Ｎｄをカウンタ３７に設定する。これによりカウンタ
３７は昇圧許可信号ＳｃをＨレベルにしてクロック信号
ＳCKのカウントを開始し、チャージポンプ回路１７は昇
圧動作を開始する。
データの消去を行っていない時、カウンタ３７はＬレベ
ルの昇圧許可信号Ｓｃを出力し、チャージポンプ回路１
７は昇圧動作を停止している。これに対し、ＥＥＰＲＯ
Ｍ１に書き込み命令または消去命令が入力され、ロウデ
コーダ７およびカラムデコーダ８からアドレスデコード
信号Ｓｂが出力されると、クロック数設定回路４３は前
回の書き込み時（または消去時）に設定されたクロック
数Ｎｄをカウンタ３７に設定する。これによりカウンタ
３７は昇圧許可信号ＳｃをＨレベルにしてクロック信号
ＳCKのカウントを開始し、チャージポンプ回路１７は昇
圧動作を開始する。
【００３８】この昇圧動作において、昇圧電圧Ｖppが目
標電圧Ｖａ（＝Ｖｒ×（Ｒ５＋Ｒ６）／Ｒ６）よりも高
くなると検出信号ＳａがＬレベルとなり、ＣＲ発振回路
１６からチャージポンプ回路１７へのクロック信号ＳCK
の供給が一時的に停止する。これにより、昇圧電圧Ｖpp
は、予め決められた目標電圧Ｖａに等しくなるように制
御される。やがて、カウンタ３７はクロック数Ｎｄのカ
ウントを終了すると昇圧許可信号ＳｃをＬレベルに戻
し、チャージポンプ回路１７は昇圧動作を停止する。昇
圧制御回路１９は、クロック周波数に応じたクロック数
Ｎｄを決定することによって、常に昇圧動作時間が書き
込み時間Ｔｗに等しくなるように制御している。
標電圧Ｖａ（＝Ｖｒ×（Ｒ５＋Ｒ６）／Ｒ６）よりも高
くなると検出信号ＳａがＬレベルとなり、ＣＲ発振回路
１６からチャージポンプ回路１７へのクロック信号ＳCK
の供給が一時的に停止する。これにより、昇圧電圧Ｖpp
は、予め決められた目標電圧Ｖａに等しくなるように制
御される。やがて、カウンタ３７はクロック数Ｎｄのカ
ウントを終了すると昇圧許可信号ＳｃをＬレベルに戻
し、チャージポンプ回路１７は昇圧動作を停止する。昇
圧制御回路１９は、クロック周波数に応じたクロック数
Ｎｄを決定することによって、常に昇圧動作時間が書き
込み時間Ｔｗに等しくなるように制御している。
【００３９】図６（ａ）は、チャージポンプ回路１７が
出力する昇圧電圧Ｖppの波形図で、図６（ｂ）は、この
昇圧電圧Ｖppの立ち上がり部分を時間軸について拡大し
て示したものである。この図６（ｂ）に示すように、昇
圧電圧Ｖppの立ち上がり波形はクロック周波数によって
異なる。すなわち、クロック周波数が高いと立ち上がり
時間が短く、しかも昇圧電圧Ｖppが０Ｖから目標電圧Ｖ
ａに達するまでに要するクロック数が少なくなる。逆
に、クロック周波数が低いと立ち上がり時間が長く、昇
圧電圧Ｖppが０Ｖから目標電圧Ｖａに達するまでに要す
るクロック数が多くなる。
出力する昇圧電圧Ｖppの波形図で、図６（ｂ）は、この
昇圧電圧Ｖppの立ち上がり部分を時間軸について拡大し
て示したものである。この図６（ｂ）に示すように、昇
圧電圧Ｖppの立ち上がり波形はクロック周波数によって
異なる。すなわち、クロック周波数が高いと立ち上がり
時間が短く、しかも昇圧電圧Ｖppが０Ｖから目標電圧Ｖ
ａに達するまでに要するクロック数が少なくなる。逆
に、クロック周波数が低いと立ち上がり時間が長く、昇
圧電圧Ｖppが０Ｖから目標電圧Ｖａに達するまでに要す
るクロック数が多くなる。
【００４０】このようにクロック周波数に応じて立ち上
がり時間およびクロック数に差が生じるのは、チャージ
ポンプ回路１７を構成するトランジスタＱ１０１、Ｑ１
０２、…、Ｑ１０ｍやコンデンサＣ１０１、Ｃ１０２、
…、Ｃ１０ｍのリーク電流、出力端子３０からの出力電
流などにより、クロック周波数が高いほどチャージポン
プ回路１７の昇圧効率が高くなるためである。
がり時間およびクロック数に差が生じるのは、チャージ
ポンプ回路１７を構成するトランジスタＱ１０１、Ｑ１
０２、…、Ｑ１０ｍやコンデンサＣ１０１、Ｃ１０２、
…、Ｃ１０ｍのリーク電流、出力端子３０からの出力電
流などにより、クロック周波数が高いほどチャージポン
プ回路１７の昇圧効率が高くなるためである。
【００４１】カウンタ３６は、チャージポンプ回路１７
が昇圧動作を開始するとクロック信号ＳCKのカウントを
開始し、昇圧電圧Ｖppが目標電圧Ｖａに達して検出信号
ＳａがＨレベルからＬレベルに変化した時点でカウント
を停止する。本実施形態において、第１、第２の基準電
圧はそれぞれ０Ｖ、目標電圧Ｖａである。レジスタ３８
には、図６（ｂ）に示す基準周波数の場合の標準クロッ
ク数Ｎｂが格納されており、カウンタ３６によりカウン
トされたクロック数Ｎａと標準クロック数Ｎｂとの差分
クロック数Ｎｃは、クロック周波数と基準周波数との差
分周波数に応じた値となる。そこで、クロック数設定回
路４３は、以下の、、に従ってカウンタ３７に設
定するクロック数Ｎｄを決定する。
が昇圧動作を開始するとクロック信号ＳCKのカウントを
開始し、昇圧電圧Ｖppが目標電圧Ｖａに達して検出信号
ＳａがＨレベルからＬレベルに変化した時点でカウント
を停止する。本実施形態において、第１、第２の基準電
圧はそれぞれ０Ｖ、目標電圧Ｖａである。レジスタ３８
には、図６（ｂ）に示す基準周波数の場合の標準クロッ
ク数Ｎｂが格納されており、カウンタ３６によりカウン
トされたクロック数Ｎａと標準クロック数Ｎｂとの差分
クロック数Ｎｃは、クロック周波数と基準周波数との差
分周波数に応じた値となる。そこで、クロック数設定回
路４３は、以下の、、に従ってカウンタ３７に設
定するクロック数Ｎｄを決定する。
【００４２】
クロック数Ｎａ＝標準クロック数Ｎｂ の場合
クロック周波数が基準周波数に等しいため、クロック数
Ｎｄを標準クロック数Ｎｂとする。 クロック数Ｎａ＜標準クロック数Ｎｂ の場合 クロック周波数が基準周波数よりも高いため、標準クロ
ック数Ｎｂに差分クロック数Ｎｃに応じたクロック数を
加算した値をクロック数Ｎｄとする。 クロック数Ｎａ＞標準クロック数Ｎｂ の場合 クロック周波数が基準周波数よりも低いため、標準クロ
ック数Ｎｂから差分クロック数Ｎｃに応じたクロック数
を減算した値をクロック数Ｎｄとする。
Ｎｄを標準クロック数Ｎｂとする。 クロック数Ｎａ＜標準クロック数Ｎｂ の場合 クロック周波数が基準周波数よりも高いため、標準クロ
ック数Ｎｂに差分クロック数Ｎｃに応じたクロック数を
加算した値をクロック数Ｎｄとする。 クロック数Ｎａ＞標準クロック数Ｎｂ の場合 クロック周波数が基準周波数よりも低いため、標準クロ
ック数Ｎｂから差分クロック数Ｎｃに応じたクロック数
を減算した値をクロック数Ｎｄとする。
【００４３】その結果、クロック周波数が高い場合には
クロック数Ｎｄが増加し、クロック周波数が低い場合に
はクロック数Ｎｄが減少し、カウンタ３７がクロック信
号ＳCKをクロック数Ｎｄだけカウントする時間は、クロ
ック周波数にかかわらず常に書き込み時間Ｔｗに等しく
なる。なお、ここで設定したクロック数Ｎｄは、次回の
書き込み時（または消去時）の昇圧動作に用いられると
したが、現在の昇圧動作に用いても良い。
クロック数Ｎｄが増加し、クロック周波数が低い場合に
はクロック数Ｎｄが減少し、カウンタ３７がクロック信
号ＳCKをクロック数Ｎｄだけカウントする時間は、クロ
ック周波数にかかわらず常に書き込み時間Ｔｗに等しく
なる。なお、ここで設定したクロック数Ｎｄは、次回の
書き込み時（または消去時）の昇圧動作に用いられると
したが、現在の昇圧動作に用いても良い。
【００４４】以上説明したように、本実施形態のＥＥＰ
ＲＯＭ１に設けられた昇圧電圧生成回路１４は、ＣＲ発
振回路１６の発振周波数（クロック周波数）の変動にか
かわらず、データの書き込み時および消去時にアドレス
デコード信号Ｓｂに同期して書き込み時間Ｔｗに等しい
時間幅の昇圧電圧Ｖppを出力することができる。つま
り、メモリセル３、ワード線駆動回路９、ビット線駆動
回路１０、コントロールゲート駆動回路１１には、デー
タの書き込み時または消去時にのみ、書き込み動作また
は消去動作に必要となる一定の書き込み時間Ｔｗだけ昇
圧電圧Ｖppが印加される。これにより、ＥＥＰＲＯＭ１
を構成する各トランジスタＱ１〜Ｑ９に対する昇圧電圧
Ｖppの印加によるダメージを最小限に抑えることがで
き、ＥＥＰＲＯＭ１についてデータの書き換え可能回数
を増やすことができる。
ＲＯＭ１に設けられた昇圧電圧生成回路１４は、ＣＲ発
振回路１６の発振周波数（クロック周波数）の変動にか
かわらず、データの書き込み時および消去時にアドレス
デコード信号Ｓｂに同期して書き込み時間Ｔｗに等しい
時間幅の昇圧電圧Ｖppを出力することができる。つま
り、メモリセル３、ワード線駆動回路９、ビット線駆動
回路１０、コントロールゲート駆動回路１１には、デー
タの書き込み時または消去時にのみ、書き込み動作また
は消去動作に必要となる一定の書き込み時間Ｔｗだけ昇
圧電圧Ｖppが印加される。これにより、ＥＥＰＲＯＭ１
を構成する各トランジスタＱ１〜Ｑ９に対する昇圧電圧
Ｖppの印加によるダメージを最小限に抑えることがで
き、ＥＥＰＲＯＭ１についてデータの書き換え可能回数
を増やすことができる。
【００４５】この昇圧制御では、昇圧電圧Ｖppの立ち上
がりに要するクロック数がクロック周波数により異なる
というチャージポンプ回路１７の昇圧特性を利用してい
るため、別に高精度の発振回路を持つ必要がなく、従来
のＥＥＰＲＯＭに対して適用し易い。
がりに要するクロック数がクロック周波数により異なる
というチャージポンプ回路１７の昇圧特性を利用してい
るため、別に高精度の発振回路を持つ必要がなく、従来
のＥＥＰＲＯＭに対して適用し易い。
【００４６】昇圧制御回路１９は、昇圧電圧Ｖppの立ち
上がりに要するクロック数に基づいて、ゲート回路１８
を開閉制御するカウンタ３７に設定するクロック数Ｎｄ
を決める。この立ち上がりに要するクロック数の検出に
おいて、本発明でいう第１の基準電圧を、チャージポン
プ回路１７の昇圧停止時の定常的な電圧である０Ｖとし
たので、その０Ｖを検出するための回路構成が不要とな
る。また、本発明でいう第２の基準電圧を目標電圧Ｖａ
としたので、昇圧電圧Ｖppを定電圧制御するために設け
られた電圧検出回路３５からの検出信号Ｓａをそのまま
用いることができ、別途検出回路を設ける必要がなくな
る。
上がりに要するクロック数に基づいて、ゲート回路１８
を開閉制御するカウンタ３７に設定するクロック数Ｎｄ
を決める。この立ち上がりに要するクロック数の検出に
おいて、本発明でいう第１の基準電圧を、チャージポン
プ回路１７の昇圧停止時の定常的な電圧である０Ｖとし
たので、その０Ｖを検出するための回路構成が不要とな
る。また、本発明でいう第２の基準電圧を目標電圧Ｖａ
としたので、昇圧電圧Ｖppを定電圧制御するために設け
られた電圧検出回路３５からの検出信号Ｓａをそのまま
用いることができ、別途検出回路を設ける必要がなくな
る。
【００４７】なお、本発明は上記し且つ図面に示す実施
形態に限定されるものではなく、例えば以下のように変
形または拡張が可能である。昇圧電圧生成回路１４は、
フラッシュメモリ、ＥＰＲＯＭなどの半導体記憶装置に
対しても同様にして適用できる。本発明でいう第１、第
２の基準電圧はそれぞれ０Ｖ、目標電圧Ｖａに限られ
ず、互いに電圧値の異なる２つの基準電圧であれば良
い。この場合、クロック周波数によるチャージポンプ回
路１７の昇圧特性を違いを精度良く検出するには、第１
の基準電圧と第２の基準電圧の電圧差を大きくすること
が望ましい。カウンタ３７は、チャージポンプ回路１７
の昇圧動作開始から昇圧動作停止までの期間をカウント
したが、昇圧電圧Ｖppが目標電圧Ｖａに到達した後チャ
ージポンプ回路１７が昇圧動作を停止までの期間をカウ
ントするようにしても良い。クロック信号ＳCKの発振回
路はＣＲ発振回路１６に限られない。また、昇圧回路は
チャージポンプ回路１７に限られず、他のスイッチング
電源回路であっても良い。
形態に限定されるものではなく、例えば以下のように変
形または拡張が可能である。昇圧電圧生成回路１４は、
フラッシュメモリ、ＥＰＲＯＭなどの半導体記憶装置に
対しても同様にして適用できる。本発明でいう第１、第
２の基準電圧はそれぞれ０Ｖ、目標電圧Ｖａに限られ
ず、互いに電圧値の異なる２つの基準電圧であれば良
い。この場合、クロック周波数によるチャージポンプ回
路１７の昇圧特性を違いを精度良く検出するには、第１
の基準電圧と第２の基準電圧の電圧差を大きくすること
が望ましい。カウンタ３７は、チャージポンプ回路１７
の昇圧動作開始から昇圧動作停止までの期間をカウント
したが、昇圧電圧Ｖppが目標電圧Ｖａに到達した後チャ
ージポンプ回路１７が昇圧動作を停止までの期間をカウ
ントするようにしても良い。クロック信号ＳCKの発振回
路はＣＲ発振回路１６に限られない。また、昇圧回路は
チャージポンプ回路１７に限られず、他のスイッチング
電源回路であっても良い。
【図１】本発明の一実施形態である昇圧電圧生成回路の
全体的な電気的構成を示すブロック図
全体的な電気的構成を示すブロック図
【図２】ＣＲ発振回路の電気的構成図
【図３】チャージポンプ回路の電気的構成図
【図４】ＥＥＰＲＯＭの全体的な電気的構成図
【図５】レベルシフト回路の電気的構成図
【図６】チャージポンプ回路が出力する昇圧電圧の波形
図
図
【図７】従来技術を示す図６相当図
１はＥＥＰＲＯＭ（半導体記憶装置）、２はメモリセル
アレイ、３はメモリセル、７はロウデコーダ（行デコー
ダ）、８はカラムデコーダ（列デコーダ）、１４は昇圧
電圧生成回路、１６はＣＲ発振回路（発振回路）、１７
はチャージポンプ回路（昇圧回路）、１８はゲート回路
（開閉回路）、１９は昇圧制御回路、３５は電圧検出回
路（電圧レベル検出回路）、３６はカウンタ（計数回
路）、３７はカウンタ（開閉制御回路）、３９はクロッ
ク数決定回路である。
アレイ、３はメモリセル、７はロウデコーダ（行デコー
ダ）、８はカラムデコーダ（列デコーダ）、１４は昇圧
電圧生成回路、１６はＣＲ発振回路（発振回路）、１７
はチャージポンプ回路（昇圧回路）、１８はゲート回路
（開閉回路）、１９は昇圧制御回路、３５は電圧検出回
路（電圧レベル検出回路）、３６はカウンタ（計数回
路）、３７はカウンタ（開閉制御回路）、３９はクロッ
ク数決定回路である。
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(51)Int.Cl.7 識別記号 ＦＩ テーマコート゛(参考）
Ｇ１１Ｃ 17/00 ６３３Ｅ
６３４Ｆ
Claims (7)
- 【請求項１】 メモリセルにデータを書き込む時または
メモリセルに書き込まれたデータを消去する時に書き込
みまたは消去に必要な所定時間幅の昇圧電圧を生成する
半導体記憶装置の昇圧電圧生成回路において、 クロック信号を出力する発振回路と、 この発振回路から出力されるクロック信号を用いて昇圧
電圧を生成する昇圧回路と、 前記発振回路から前記昇圧回路に至るクロック信号の伝
送経路に設けられた開閉回路と、 前記昇圧回路が昇圧動作を開始した後その昇圧電圧が第
１の基準電圧から第２の基準電圧に達するのに要した前
記クロック信号のクロック数を計測し、その計測したク
ロック数と、基準周波数を持つ基準クロック信号を用い
て昇圧した場合に昇圧電圧が前記第１の基準電圧から前
記第２の基準電圧に達するのに要する標準クロック数と
に基づいて、前記所定時間に相当する前記クロック信号
の昇圧クロック数を決定し、データの書き込み時または
消去時に前記クロック信号が前記昇圧クロック数だけ前
記開閉回路を通過するように前記開閉回路を開閉制御す
る昇圧制御回路とを備えていることを特徴とする半導体
記憶装置の昇圧電圧生成回路。 - 【請求項２】 前記昇圧制御回路は、 前記昇圧電圧が前記第１の基準電圧および前記第２の基
準電圧に達した時にそれぞれ第１の到達信号および第２
の到達信号を出力する電圧レベル検出回路と、 前記電圧レベル検出回路が前記第１の到達信号を出力し
た時から前記第２の到達信号を出力した時までの間の前
記クロック信号のクロック数を計数する計数回路と、 この計数回路で計数されたクロック数と前記標準クロッ
ク数との差分に応じて前記昇圧クロック数を決定するク
ロック数決定回路と、 前記データの書き込み時または消去時に前記クロック信
号を前記昇圧クロック数だけ計数し、その計数期間前記
開閉回路を開状態に制御する開閉制御回路とから構成さ
れていることを特徴とする請求項１記載の半導体記憶装
置の昇圧電圧生成回路。 - 【請求項３】 前記第１の基準電圧は、前記昇圧回路が
昇圧動作を停止している時の定常出力電圧に設定され、 前記昇圧制御回路は、 前記昇圧電圧が前記第２の基準電圧に達した時に到達信
号を出力する電圧レベル検出回路と、 前記昇圧回路が昇圧動作を開始してから前記到達信号が
出力されるまでの間の前記クロック信号のクロック数を
計数する計数回路と、 この計数回路で計数されたクロック数と前記標準クロッ
ク数との差分に応じて前記昇圧クロック数を決定するク
ロック数決定回路と、 前記データの書き込み時または消去時に前記クロック信
号を前記昇圧クロック数だけ計数し、その計数期間前記
開閉回路を開状態に制御する開閉制御回路とから構成さ
れていることを特徴とする請求項１記載の半導体記憶装
置の昇圧電圧生成回路。 - 【請求項４】 前記昇圧回路はチャージポンプ回路であ
ることを特徴とする請求項１ないし３の何れかに記載の
半導体記憶装置の昇圧電圧生成回路。 - 【請求項５】 前記発振回路はＣＲ発振回路であること
を特徴とする請求項１ないし４の何れかに記載の半導体
記憶装置の昇圧電圧生成回路。 - 【請求項６】 メモリセルにデータを書き込む時または
メモリセルに書き込まれたデータを消去する時に、昇圧
回路が発振回路から出力されるクロック信号を用いて昇
圧電圧の生成を開始した後その昇圧電圧が第１の基準電
圧から第２の基準電圧に達するのに要した前記クロック
信号のクロック数を計測し、 この計測したクロック数と、基準周波数を持つ基準クロ
ック信号を用いて昇圧した場合に昇圧電圧が前記第１の
基準電圧から前記第２の基準電圧に達するのに要する標
準クロック数とに基づいて、前記データの書き込みまた
は消去に必要な昇圧電圧の生成時間に相当する前記クロ
ック信号の昇圧クロック数を決定し、前記データの書き
込み時または消去時に、前記クロック信号が前記昇圧ク
ロック数だけ前記発振回路から前記昇圧回路に与えられ
るように制御することを特徴とする半導体記憶装置の昇
圧電圧生成方法。 - 【請求項７】 請求項１ないし５の何れかに記載の昇圧
電圧生成回路と、 複数のメモリセルがマトリクス状に配置されたメモリセ
ルアレイと、 行アドレス信号により行デコード信号を出力する行デコ
ーダと、 列アドレス信号により列デコード信号を出力する列デコ
ーダと、 データの書き込み時または消去時に前記昇圧電圧生成回
路により生成された昇圧電圧を前記行デコード信号に対
応したワード線に出力するワード線駆動回路と、 データの書き込み時または消去時に前記昇圧電圧生成回
路により生成された昇圧電圧を前記列デコード信号に対
応したビット線に出力するビット線駆動回路とを備えて
いることを特徴とする半導体記憶装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2001319315A JP3931615B2 (ja) | 2001-10-17 | 2001-10-17 | 半導体記憶装置の昇圧電圧生成回路および昇圧電圧生成方法ならびに半導体記憶装置 |
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| Application Number | Priority Date | Filing Date | Title |
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| JP2001319315A JP3931615B2 (ja) | 2001-10-17 | 2001-10-17 | 半導体記憶装置の昇圧電圧生成回路および昇圧電圧生成方法ならびに半導体記憶装置 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JP2003123495A true JP2003123495A (ja) | 2003-04-25 |
| JP3931615B2 JP3931615B2 (ja) | 2007-06-20 |
Family
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| Application Number | Title | Priority Date | Filing Date |
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| JP2001319315A Expired - Lifetime JP3931615B2 (ja) | 2001-10-17 | 2001-10-17 | 半導体記憶装置の昇圧電圧生成回路および昇圧電圧生成方法ならびに半導体記憶装置 |
Country Status (1)
| Country | Link |
|---|---|
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| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
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| US7106012B2 (en) | 2004-05-21 | 2006-09-12 | Denso Corporation | Electronic control unit, electric power-assisted steering device and transmission ratio-variable steering unit |
| JP2007129810A (ja) * | 2005-11-02 | 2007-05-24 | Toshiba Corp | 電源回路 |
| JP2008035610A (ja) * | 2006-07-28 | 2008-02-14 | Oki Electric Ind Co Ltd | 昇圧回路 |
| US7443758B2 (en) | 2005-06-16 | 2008-10-28 | Samsung Electronics Co., Ltd. | Circuit and method of generating high voltage for programming operation of flash memory device |
| US7671572B2 (en) | 2006-04-07 | 2010-03-02 | Samsung Electronics Co. Ltd. | Voltage boost circuit and voltage boosting method using voltage boost clock signal with varying frequency |
| JP2010129135A (ja) * | 2008-11-28 | 2010-06-10 | Renesas Technology Corp | 半導体装置 |
| JP2017216813A (ja) * | 2016-05-31 | 2017-12-07 | 浜松ホトニクス株式会社 | チャージポンプ回路用の駆動回路、及びチャージポンプ回路 |
| CN109712664A (zh) * | 2017-10-26 | 2019-05-03 | 三星电子株式会社 | 包括用于检测字线缺陷的电路的存储装置及其操作方法 |
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| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR102386242B1 (ko) | 2017-11-14 | 2022-04-12 | 삼성전자주식회사 | 전원 전압 변동에 독립적인 워드 라인 불량 검출 회로를 포함하는 메모리 장치 및 그 구동 방법 |
-
2001
- 2001-10-17 JP JP2001319315A patent/JP3931615B2/ja not_active Expired - Lifetime
Cited By (12)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US7082062B2 (en) | 2004-02-13 | 2006-07-25 | Denso Corporation | Voltage output control apparatus and method |
| US7106012B2 (en) | 2004-05-21 | 2006-09-12 | Denso Corporation | Electronic control unit, electric power-assisted steering device and transmission ratio-variable steering unit |
| DE102005023456B4 (de) | 2004-05-21 | 2019-04-25 | Denso Corporation | Elektronische Steuereinheit, elektrisch unterstützte Lenkvorrichtung und Lenkeinheit mit variablem Übersetzungsverhältnis |
| US7443758B2 (en) | 2005-06-16 | 2008-10-28 | Samsung Electronics Co., Ltd. | Circuit and method of generating high voltage for programming operation of flash memory device |
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| JP4728777B2 (ja) * | 2005-11-02 | 2011-07-20 | 株式会社東芝 | 電源回路 |
| US7671572B2 (en) | 2006-04-07 | 2010-03-02 | Samsung Electronics Co. Ltd. | Voltage boost circuit and voltage boosting method using voltage boost clock signal with varying frequency |
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| JP2010129135A (ja) * | 2008-11-28 | 2010-06-10 | Renesas Technology Corp | 半導体装置 |
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| CN109712664A (zh) * | 2017-10-26 | 2019-05-03 | 三星电子株式会社 | 包括用于检测字线缺陷的电路的存储装置及其操作方法 |
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