JP2017216813A - チャージポンプ回路用の駆動回路、及びチャージポンプ回路 - Google Patents

Abstract

【課題】出力電圧の大きさ及び時間波形の変更が容易なチャージポンプ回路用の駆動回路、及びチャージポンプ回路を提供する。【解決手段】チャージポンプ回路１Ａは、複数のコンデンサ及び複数のスイッチの組み合わせを有し、入力電圧を上昇させて出力する昇圧部４０と、クロック信号ＣＬを生成するクロック部１０と、クロック信号ＣＬに従ってアドレスＡＤを変更するアドレスカウンタ部２０と、複数のスイッチをそれぞれ制御するための複数の二値信号をアドレス毎に予め記憶しており、アドレスカウンタ部２０から提供されるアドレスＡＤに従って複数の二値信号を出力するメモリ部３０と、を備える。そして、各二値信号に対応する制御信号Ｓ１〜Ｓ４が各スイッチの制御端子に入力される。【選択図】図１

Description

本発明は、チャージポンプ回路用の駆動回路、及びチャージポンプ回路に関するものである。

特許文献１には、チャージポンプ型の昇圧回路に関する技術が記載されている。図１１は、この昇圧回路の内部ブロックを示す図である。この昇圧回路１００では、複数のチャージポンプユニット１０２が直列に多段接続されている。クロック供給回路１１０は、リングオシレータ（クロック生成回路）１１２により生成される多相のクロックＲＣＫ１〜ＲＣＫＪをデコーダ１１３においてデコードすることにより、クロックＣＫ１１、ＣＫ１２、ＣＫ２１、ＣＫ２２、・・・、ＣＫＮ１、ＣＫＮ２を生成し、クロックＣＫ１１、ＣＫ１２を初段のチャージポンプユニット１０２に提供し、クロックＣＫ２１、ＣＫ２２を第二段のチャージポンプユニット１０２に提供し、以降同様にして各クロックを第三段以降のチャージポンプユニット１０２に提供する。デコーダ１１３は論理回路によって構成され、これらのデコードパターンは、予め定められた各チャージポンプユニット１０２の駆動パターンに応じて決定される。

図１２は、各クロックの時間波形の例を示す。同図では、チャージポンプユニット１０２の段数が５段である場合の例を示している。即ちデコーダ１１３は、リングオシレータ１１２からの１１相のクロックＲＣＫ１〜ＲＣＫ１１をデコードして、クロックＣＫ１１、ＣＫ１２、ＣＫ２１、ＣＫ２２・・・・ＣＫ５１、ＣＫ５２を生成し、各チャージポンプユニット１０２に提供する。

特開２００８−０２２６１０号公報

近年、例えば計測センサなどの種々の装置において小型化が進められている。そして、装置内部に駆動用電源を備えるものもあり、装置によっては、磁界ノイズを発生せず磁界の影響も受けない小型の電源が望まれる場合がある。その点、磁性部品を備える電源では、磁性部品に電流が流れることによって磁束が発生し、この磁束は簡単には除去できない。これに対し、チャージポンプ回路は、複数のコンデンサ及び複数のスイッチの組み合わせにより構成され、複数のスイッチの切り替えのみによって所望の電源電圧を発生し得るので、上記の要求に応えることができる。しかしながら、従来のチャージポンプ回路では、複数のスイッチの切り替え制御が論理回路等のハードウエアのみによって行われる。従って、出力電圧の大きさ及び時間波形の変更が容易ではなく、例えば出力電圧の大きさ若しくは時間波形がそれぞれ異なる多種類の電源を少量ずつ生産するような用途には不向きであった。

なお、図１１に示された昇圧回路１００においても、論理回路等のハードウエアの固定化前であれば、リングオシレータ１１２の駆動周波数の変更、或いはクロックＣＫ１１、ＣＫ１２、ＣＫ２１、ＣＫ２２、・・・、ＣＫＮ１、ＣＫＮ２のパターン（位相）の変更によって、出力電圧の大きさ及び時間波形を変更することは可能である。しかしながら、変更後における出力電圧の大きさ及び時間波形は一つに限定されるとともに、ハードウエアの固定化後における出力電圧の大きさ若しくは時間波形の変更は極めて難しい。

本発明は、このような問題点に鑑みてなされたものであって、出力電圧の大きさ及び時間波形の変更が容易なチャージポンプ回路用の駆動回路、及びチャージポンプ回路を提供することを目的とする。

上述した課題を解決するために、本発明によるチャージポンプ回路用の駆動回路は、複数のコンデンサ及び複数のスイッチの組み合わせによって電圧を上昇させるチャージポンプ回路を駆動する回路であって、クロック信号を生成するクロック部と、クロック信号に従ってアドレスを変更するアドレスカウンタ部と、少なくとも一つのスイッチを制御するための二値信号をアドレス毎に予め記憶しており、アドレスカウンタ部から提供されるアドレスに従って二値信号を出力するメモリ部と、を備える。

また、本発明によるチャージポンプ回路は、複数のコンデンサ及び複数のスイッチの組み合わせを有し、入力電圧を上昇させて出力する昇圧部と、クロック信号を生成するクロック部と、クロック信号に従ってアドレスを変更するアドレスカウンタ部と、少なくとも一つのスイッチを制御するための二値信号をアドレス毎に予め記憶しており、アドレスカウンタ部から提供されるアドレスに従って二値信号を出力するメモリ部と、を備え、二値信号に対応する制御信号が当該スイッチの制御端子に入力される。

上記のチャージポンプ回路用の駆動回路及びチャージポンプ回路では、チャージポンプ回路の複数のスイッチのうち少なくとも一つを制御する二値信号がメモリ部に予め記憶されている。クロック部からクロック信号が出力されると、アドレスカウンタ部は、クロック信号に応じて、アドレスの値を例えば１ずつ更新する。メモリ部は、そのアドレスに対応する記憶領域から、二値信号を出力する。このような構成によれば、メモリ部に記憶させる二値信号のパターンを書き換えるだけで、出力電圧の大きさ及び時間波形を容易に変更できる。従って、例えば出力電圧の大きさ若しくは時間波形がそれぞれ異なる多種類の電源を少量ずつ生産するような用途に好適な電源を提供できる。

また、メモリ部は、複数のスイッチをそれぞれ制御するための複数の二値信号をアドレス毎に予め記憶しており、アドレスカウンタ部から提供されるアドレスに従って複数の二値信号を出力してもよい。この場合、チャージポンプ回路の複数のスイッチを制御する複数の二値信号がメモリ部に予め記憶される。アドレスカウンタ部がアドレスの値を例えば１ずつ更新すると、メモリ部は、そのアドレスに対応する記憶領域から、複数の二値信号を出力する。このような構成によれば、メモリ部に記憶させる複数の二値信号のパターンを書き換えるだけで、出力電圧の大きさ及び時間波形を容易に変更できる。

本発明によるチャージポンプ回路用の駆動回路、及びチャージポンプ回路によれば、出力電圧の大きさ及び時間波形の変更を容易にできる。

本発明の一実施形態に係るチャージポンプ回路の構成を示すブロック図である。 昇圧部を構成する昇圧回路の一例を示す回路図である。 （ａ）（ｂ）クロック部から出力されるクロック信号の波形と、メモリの各アドレスの４ビットに記憶されている二値信号とを示す。 チャージポンプ回路によって実現可能な３つの動作モード（昇圧モード、降圧モード、三角波モード）を順に設定した場合の出力電圧の時間変化を示すグラフである。 メモリ部にデータを書き込む手段としてのマイコンと、メモリ部との接続を概念的に示す図である。 第１変形例に係るチャージポンプ回路の構成を示すブロック図である。 第２変形例に係る昇圧部の構成を示す回路図である。 第２変形例の第５段の単位回路部に関わるチャージポンプ回路の具体的な構成例を示す図である。 図８に示された電圧レベル変換部の機能を概念的に示す図である。 従来のチャージポンプ回路の構成を示すブロック図である。 特許文献に記載された昇圧回路の内部ブロックを示す図である。 特許文献に記載された昇圧回路の各クロックの時間波形の例を示す。

以下、添付図面を参照しながら本発明によるチャージポンプ回路用の駆動回路、及びチャージポンプ回路の実施の形態を詳細に説明する。なお、図面の説明において同一の要素には同一の符号を付し、重複する説明を省略する。

図１は、本発明の一実施形態に係るチャージポンプ回路１Ａの構成を示すブロック図である。図１に示されるように、このチャージポンプ回路１Ａは、クロック部１０、アドレスカウンタ部２０、メモリ部３０、電圧レベル変換部７１〜７４、及び昇圧部４０を備えている。これらのうち、クロック部１０、アドレスカウンタ部２０、メモリ部３０、及び電圧レベル変換部７１〜７４は、昇圧部４０を駆動するための駆動回路２Ａを構成する。

昇圧部４０は、複数のコンデンサ及び複数のスイッチの組み合わせを有し、入力電圧を上昇させて出力する。ここで、図２は、昇圧部４０を構成する昇圧回路の一例を示す回路図である。この昇圧回路４２は、基本電源５１と、単位回路部５２とを備える。なお、図２は単位回路部５２が一つのみ（単段）の場合を示しているが、必要とされる出力電圧の大きさに応じて、単位回路部５２が複数段にわたって直列に接続されてもよい。

単位回路部５２は、二つのコンデンサ５３，５４及びＭＯＳ型の複数の（図２では４つの場合を例示）トランジスタ（スイッチ）５５〜５８の組み合わせによって入力電圧Ｖｉｎの２倍の大きさの出力電圧Ｖｏｕｔを生成する、チャージポンプ回路を含む。トランジスタ５５〜５８は、ＦＥＴであってもよく、バイポーラトランジスタであってもよい。以下の説明では、トランジスタ５５〜５８をＦＥＴとして説明する。また、以下の説明において、ソース及びドレイン（若しくはエミッタ及びコレクタ）を電流端子と表現し、ゲート（若しくはベース）を制御端子と表現する。なお、図２に示されるダイオード５５ａ〜５８ａは、それぞれトランジスタ５５〜５８の寄生ダイオードである。

トランジスタ５６の一方の電流端子は、基本電源５１に電気的に接続される。但し、単位回路部５２が複数段にわたって設けられる場合、第２段以降の単位回路部５２のトランジスタ５６の一方の電流端子は、前段の単位回路部５２からの出力を受ける。トランジスタ５６の他方の電流端子は、コンデンサ５３の一方の電極と、トランジスタ５５の一方の電流端子とに電気的に接続される。トランジスタ５５の他方の電流端子は、コンデンサ５４の一方の電極に電気的に接続される。コンデンサ５３の他方の電極は、トランジスタ５７とトランジスタ５８との間のノードＮ１に電気的に接続される。コンデンサ５４の他方の電極は基準電位線（ＧＮＤ線）に電気的に接続される。トランジスタ５７の一方の電流端子は、基本電源５１及びトランジスタ５６の一方の電流端子に電気的に接続される。トランジスタ５７の他方の電流端子は、ノードＮ１を介して、コンデンサ５３の他方の電極と、トランジスタ５８の一方の電流端子とに電気的に接続される。トランジスタ５８の他方の電流端子は、基準電位線（ＧＮＤ線）に電気的に接続される。

トランジスタ５５〜５８の各制御端子は、図１に示された電圧レベル変換部７１〜７４に電気的に接続され、電圧レベル変換部７１〜７４からの制御信号をそれぞれ受ける。すなわち、トランジスタ５５の制御端子には電圧レベル変換部７１から制御信号Ｓ１が入力され、トランジスタ５６の制御端子には電圧レベル変換部７２から制御信号Ｓ２が入力され、トランジスタ５７の制御端子には電圧レベル変換部７３から制御信号Ｓ３が入力され、トランジスタ５８の制御端子には電圧レベル変換部７４から制御信号Ｓ４が入力される。制御信号Ｓ１〜Ｓ４は、各トランジスタ５５〜５８の接続状態及び非接続状態をそれぞれ規定する二値（ハイレベル及びローレベル）の信号である。

再び図１を参照する。クロック部１０は、クロック信号ＣＬを生成する。アドレスカウンタ部２０は、メモリ部３０へアドレスＡＤを出力する。アドレスカウンタ部２０は、クロック部１０からクロック信号ＣＬを受け、クロック信号ＣＬに従って、出力するアドレスＡＤを周期的に、例えば１ずつ変更（カウントアップ）する。メモリ部３０は、トランジスタ５５〜５８（図２を参照）をそれぞれ制御するための複数（本実施形態では４つ）の二値信号をアドレス毎に予め記憶しており、アドレスカウンタ部２０から提供されるアドレスＡＤに従って、これらの二値信号を出力する。電圧レベル変換部７１〜７４は、これらの二値信号（メモリ部３０からの出力電圧は通常０〜３Ｖ）に基づいて、トランジスタ５５〜５８の駆動に適した大きさの振幅及びオフセットを有する電圧信号である制御信号Ｓ１〜Ｓ４を生成し、昇圧部４０へ出力する。

ここで、図３（ａ）及び図３（ｂ）を参照しながら、チャージポンプ回路１Ａの動作の例について説明する。図３（ａ）及び図３（ｂ）には、クロック部１０から出力されるクロック信号ＣＬの波形と、メモリ部３０の各アドレスの４ビットに記憶されている二値信号とが示されている。なお、各ビットはそれぞれ制御信号Ｓ１〜Ｓ４に対応し、網掛けが施されたビットはトランジスタの接続状態に相当し、網掛けが施されていないビットはトランジスタの非接続状態に相当する。

＜第１の動作モード（昇圧モード）＞
図３（ａ）に示されるように、この動作モードにおけるメモリ部３０のアドレス（０００１）〜（０００４）では、制御信号Ｓ２及びＳ４に相当するビットがトランジスタの接続状態と規定し、制御信号Ｓ１及びＳ３に相当するビットがトランジスタの非接続状態を規定する。そして、アドレス（０００６）〜（０００９）では、制御信号Ｓ１及びＳ３に相当するビットがトランジスタの接続状態を規定し、制御信号Ｓ２及びＳ４に相当するビットがトランジスタの非接続状態を規定する。なお、アドレス（０００５）及び（００１０）では、スイッチ遷移中における短絡を防ぐ為に、制御信号Ｓ１〜Ｓ４に相当するビットの全てがトランジスタの非接続状態を規定する。（００１１）以降のアドレスでは、上記のアドレス（０００１）〜（００１０）のパターンが繰り返される。

図１、図２及び図３（ａ）を参照しながら第１の動作モードを説明する。まず、アドレスカウンタ部２０がアドレス（０００１）〜（０００４）をメモリ部３０に順次指示する。メモリ部３０は、アドレス（０００１）〜（０００４）に記憶された各ビットの二値信号を順次出力する。そして、電圧レベル変換部７１〜７４は、これらの二値信号に応じた制御信号Ｓ１〜Ｓ４を出力する。これにより、当該期間においてはトランジスタ５６，５８は接続状態となり、トランジスタ５５，５７は非接続状態となる。従って、コンデンサ５３に基本電源５１の電圧Ｖｉｎが印加され、電荷が蓄積される。

次に、アドレスカウンタ部２０がアドレス（０００５）をメモリ部３０に指示する。メモリ部３０は、アドレス（０００５）に記憶された各ビットの二値信号を出力する。電圧レベル変換部７１〜７４は、これらの二値信号に応じた制御信号Ｓ１〜Ｓ４を出力する。これにより、トランジスタ５５〜５８は一旦全て非接続状態となる。このとき、コンデンサ５３は電荷が蓄積された状態であり、その両端電圧はＶｉｎと略等しい。

続いて、アドレスカウンタ部２０がアドレス（０００６）〜（０００９）をメモリ部３０に順次指示する。メモリ部３０は、アドレス（０００６）〜（０００９）に記憶された各ビットの二値信号を順次出力する。電圧レベル変換部７１〜７４は、これらの二値信号に応じた制御信号Ｓ１〜Ｓ４を出力する。これにより、当該期間においてはトランジスタ５５，５７は接続状態となり、トランジスタ５６，５８は非接続状態となる。従って、コンデンサ５３のＧＮＤ側の電極電位がＶｉｎまで持ち上げられる。一方、反対側の電極に蓄積された電荷の一部はトランジスタ５５を介してコンデンサ５４に移動するので、コンデンサ５４の両端間電圧は、電位Ｖｉｎに対して移動した電荷の分だけ高くなる。

その後、アドレスカウンタ部２０がアドレス（００１０）をメモリ部３０に指示すると、メモリ部３０は、アドレス（００１０）に記憶された各ビットの二値信号を出力する。電圧レベル変換部７１〜７４は、これらの二値信号に応じた制御信号Ｓ１〜Ｓ４を出力する。これにより、トランジスタ５５〜５８は一旦全て非接続状態となる。

上記の動作が繰り返されることにより、コンデンサ５４の両端間電圧は、次第に入力電圧Ｖｉｎの２倍に近づく。このコンデンサ５４の両端間電圧が、出力電圧Ｖｏｕｔとして昇圧部４０から出力される。

＜第２の動作モード（降圧モード）＞
図３（ｂ）に示されるように、この動作モードにおけるメモリ部３０のアドレス（０００１）〜（０００４）では、制御信号Ｓ１及びＳ４に相当するビットがトランジスタの接続状態を規定し、制御信号Ｓ２及びＳ３に相当するビットがトランジスタの非接続状態を規定する。そして、アドレス（０００６）〜（０００９）では、制御信号Ｓ２及びＳ４に相当するビットがトランジスタの接続状態を規定し、制御信号Ｓ１及びＳ３に相当するビットがトランジスタの非接続状態を規定する。なお、アドレス（０００５）及び（００１０）では、スイッチ遷移中における短絡を防ぐ為に、制御信号Ｓ１〜Ｓ４に相当するビットの全てがトランジスタの非接続状態を規定する。（００１１）以降のアドレスでは、上記のアドレス（０００１）〜（００１０）のパターンが繰り返される。

図１、図２及び図３（ｂ）を参照しながら第２の動作モードを説明する。まず、アドレスカウンタ部２０がアドレス（０００１）〜（０００４）をメモリ部３０に順次指示する。メモリ部３０は、アドレス（０００１）〜（０００４）に記憶された各ビットの二値信号を順次出力する。そして、電圧レベル変換部７１〜７４は、これらの二値信号に応じた制御信号Ｓ１〜Ｓ４を出力する。これにより、当該期間においてはトランジスタ５５，５８は接続状態となり、トランジスタ５６，５７は非接続状態となる。従って、コンデンサ５４に蓄積された電荷の一部が、トランジスタ５５を介してコンデンサ５３へ移動する。

次に、アドレスカウンタ部２０がアドレス（０００５）をメモリ部３０に指示する。メモリ部３０は、アドレス（０００５）に記憶された各ビットの二値信号を出力する。電圧レベル変換部７１〜７４は、これらの二値信号に応じた制御信号Ｓ１〜Ｓ４を出力する。これにより、トランジスタ５５〜５８は一旦全て非接続状態となる。

続いて、アドレスカウンタ部２０がアドレス（０００６）〜（０００９）をメモリ部３０に順次指示する。メモリ部３０は、アドレス（０００６）〜（０００９）に記憶された各ビットの二値信号を順次出力する。電圧レベル変換部７１〜７４は、これらの二値信号に応じた制御信号Ｓ１〜Ｓ４を出力する。これにより、当該期間においてはトランジスタ５６，５８は接続状態となり、トランジスタ５５，５７は非接続状態となる。従って、コンデンサ５３の両端間電圧が入力電圧Ｖｉｎと略等しくなり、コンデンサ５３の余剰電荷は基本電源５１に戻される。

その後、アドレスカウンタ部２０がアドレス（００１０）をメモリ部３０に指示すると、メモリ部３０は、アドレス（００１０）に記憶された各ビットの二値信号を出力する。電圧レベル変換部７１〜７４は、これらの二値信号に応じた制御信号Ｓ１〜Ｓ４を出力する。これにより、トランジスタ５５〜５８は一旦全て非接続状態となる。

上記の動作が繰り返されることにより、コンデンサ５４の両端間電圧は、次第に２×ＶｉｎからＶｉｎに近づく。このコンデンサ５４の両端間電圧が、出力電圧Ｖｏｕｔとして昇圧部４０から出力される。

図４は、本実施形態のチャージポンプ回路１Ａによって実現可能な３つの動作モード（昇圧モード、降圧モード、三角波モード）を順に設定した場合の出力電圧の時間変化を示すグラフであって、縦軸は電圧（単位：Ｖ）を示し、横軸は時間（単位：秒）を示す。この例では、３つの動作モードがそれぞれメモリ部３０の異なる空間に記憶されており、アドレスＡＤに適宜オフセットを与えることによって所望のモードを実現することができる。

図４に示されるように、まず昇圧モードでは、出力電圧Ｖｏｕｔが、入力電圧Ｖｉｎ（本例では５Ｖ）の２倍に漸近する。次に、降圧モードに切り替わると、出力電圧Ｖｏｕｔは、入力電圧Ｖｉｎの２倍から入力電圧Ｖｉｎに次第に近づく。そして、三角波モード（すなわち昇圧モードと降圧モードとが短い周期で交互に切り替わるモード）に切り替わると、出力電圧Ｖｏｕｔは、電圧Ｖｉｎと２×Ｖｉｎとの間で周期的に上下する。なお、このグラフは出力電圧Ｖｏｕｔの大きさ及び時間波形の一例であって、メモリ部３０に記憶されるビットパターンによって出力電圧Ｖｏｕｔの様々な大きさ及び時間波形を実現できる。

図５は、メモリ部３０にデータを書き込む手段としてのマイコン５０とメモリ部３０との接続を概念的に示す図である。なお、図５は、昇圧部４０が２段の単位回路部５２を有する場合を例示している。このマイコン５０は、シリアル通信手段を介してメモリ部３０と接続されており、メモリ部３０に記憶されるべきビットパターン（各アドレスの各ビットの二値信号）を、メモリ部３０へ送信する。メモリ部３０のビットパターンは、このようなマイコン５０によって随時、任意のパターンに書き換えられる。なお、マイコン５０は、図１に示されたクロック部１０（またはクロック部１０及びアドレスカウンタ部２０）を兼ねてもよい。その場合、クロック信号ＣＬ（またはアドレスＡＤ）がマイコン５０からメモリ部３０に送られる。

以上に説明した、本実施形態のチャージポンプ回路１Ａ及び駆動回路２Ａによって得られる効果について説明する。図１０は、従来のチャージポンプ回路の構成を示すブロック図である。同図に示されるように、従来のチャージポンプ回路は、クロック部１０から出力されるクロック信号ＣＬを受けて二値信号を生成する、分周器若しくはデジタル論理回路等を含む制御回路部６０を備えている。このような制御回路部６０としては、例えばＡＳＩＣ（Application Specific Integrated Circuit）等の半導体集積回路素子が用いられるが、制御信号Ｓ１〜Ｓ４の出力パターンを変更するためには回路構成の再設計が必要となる。従って、出力電圧の大きさ及び時間波形の変更が容易ではない。これに対し、本実施形態のチャージポンプ回路１Ａ及び駆動回路２Ａによれば、メモリ部３０に記憶させる複数の二値信号のビットパターンを回路内で書き換えるだけで、出力電圧Ｖｏｕｔの大きさ及び時間波形を容易に変更できる。従って、例えば出力電圧Ｖｏｕｔの大きさ若しくは時間波形がそれぞれ異なる多種類の電源を少量ずつ生産するような用途に好適な電源を提供できる。

また、チャージポンプ回路は、スイッチ動作のみで所望の出力電圧Ｖｏｕｔを発生するので、メモリ部３０といったデジタル回路との親和性が高く、且つ、インダクタを使用しないので磁界ノイズを嫌うデバイスの駆動に極めて有利である。チャージポンプ回路が有するこれらの利点を生かした本実施形態のチャージポンプ回路１Ａ及び駆動回路２Ａによれば、巨額の投資を必要とするＬＳＩ開発のリスクを大幅に低減でき、且つ、単一のハードウエア構成を用いて多くの製品に対応可能な電源を実現することが可能となる。

また、本実施形態によれば、従来のチャージポンプ回路と比較して、ハードウエアの構成を極めて簡潔に構成できる。更に、動作モードの詳細はメモリ部３０の内部に保持されているので、秘密の保持が容易である。更に、昇圧部４０の全ての動作をソフトウエアに依存するので、下記のような高度な制御も可能となる。
・電圧供給対象における負荷を監視し、高負荷、低負荷、及びアイドル状態のいずれであるかを判断する。そして、アイドル状態での負荷切断、及び再接続を行う。
・例えば電圧発生時のハンチングの防止といった、電源起動シーケンスの制御を行う。
・昇圧部とそれを駆動する為の駆動（バイアス）部とに分離された電源において、各段の駆動周波数を独立に制御する。
・負荷の特性を学習し、立ち上げ速度を早める為に帰還制御の遮断と接続とを動的に行う。
・このチャージポンプ回路１Ａが搭載される機器の必要に応じて、機器の動作時（例えばセンサの計測時）にスイッチングを停止してスイッチングノイズを低減するか、或いはクロック信号ＣＬの周波数を低下させてスイッチングノイズを低減する。
・スイッチドキャパシタによる分圧抵抗を実現する。
・トランジスタを用いた擬似高抵抗を実現する。

なお、本実施形態では制御信号Ｓ１〜Ｓ４についての２種類の組み合わせを交互に繰り返すビットパターン（図３（ａ）、図３（ｂ）を参照）を例示したが、より多種類の組み合わせを用いて更に複雑な時間波形を実現してもよい。また、メモリ部３０のメモリ空間を複数に分割し、各空間毎に異なるビットパターンを記憶させ、必要に応じて所望のビットパターンを読み出す構成としてもよい。

また、メモリ部３０に記憶されるビットパターンによっては、或るトランジスタを恒久的に接続状態若しくは非接続状態とする場合も有り得る。このような状態は、ソフトウエア的にはＮＯＰ（No operation）を意味する。昇圧部４０において、基準電位（ＧＮＤ電位、半導体ではサブストレート電位）から浮いた電位間のスイッチング動作として恒久的な接続状態若しくは非接続状態を実現するためには、コンデンサに蓄積された電荷が保持されないブートストラップ方式の昇圧回路ではなく、本実施形態のようなチャージポンプ方式の回路構成が好ましい。

（第１変形例）
図６は、上記実施形態の第１変形例に係るチャージポンプ回路１Ｂの構成を示すブロック図である。本変形例と上記実施形態との相違点は、駆動回路の構成である。本変形例の駆動回路２Ｂは、クロック部、アドレスカウンタ部、及びメモリ部を各制御信号毎に有している。具体的には、クロック部１１〜１４が、単一のクロック部１５からの共通のクロック信号ＣＬ０を分周することにより、クロック信号ＣＬ１〜ＣＬ４を生成する。これらのクロック信号ＣＬ１〜ＣＬ４の周期は、互いに同じであってもよく、異なっていてもよい。アドレスカウンタ部２１〜２４は、クロック部１１〜１４からクロック信号ＣＬ１〜ＣＬ４をそれぞれ受け、これらのクロック信号に従って、出力するアドレスＡＤ１〜ＡＤ４を周期的に、例えば１ずつ変更（カウントアップ）する。メモリ部３１〜３４は、トランジスタ５５〜５８（図２を参照）をそれぞれ制御するための二値信号をアドレス毎に予め記憶しており、アドレスカウンタ部２１〜２４からそれぞれ提供されるアドレスＡＤ１〜ＡＤ４に従って、二値信号を出力する。電圧レベル変換部７１〜７４は、これらの二値信号に基づいて、トランジスタ５５〜５８の駆動に適した大きさの電圧信号である制御信号Ｓ１〜Ｓ４を生成し、昇圧部４０へ出力する。

本変形例のように、制御信号Ｓ１〜Ｓ４はそれぞれ別個のメモリ部３１〜３４からの二値信号に基づいて生成されてもよい。このような場合であっても、上記実施形態の効果を好適に奏することができる。

（第２変形例）
図７は、上記実施形態の第２変形例に係る昇圧部４１の構成を示す回路図である。この昇圧部４１は、図２に示された単位回路部５２を６個備えており、それらの単位回路部５２は互いに直列に接続されている。そして、初段の単位回路部５２は基本電源５１の電圧Ｖｉｎを２倍に昇圧し、第２段の単位回路部５２は初段の単位回路部５２からの出力電圧を２倍に昇圧し、以降、各単位回路部５２が前段の単位回路部５２からの出力電圧を２倍に昇圧する。これにより、最終的な出力電圧Ｖｏｕｔの大きさは、ほぼ６４×Ｖｉｎとなる。

このような構成を備える昇圧部４１に対し、駆動回路２Ａは、各単位回路部５２の各トランジスタ５５〜５８に制御信号Ｓ１〜Ｓ４を提供する。このとき、各単位回路部５２からの出力電圧の大きさに応じて、各トランジスタ５５〜５８への制御信号の電圧レベルを変える必要がある。例えば第５段の単位回路部５２は、前段の単位回路部５２から４８Ｖを入力し、これを２倍に増幅して、後段の単位回路部５２へ９６Ｖを出力する。図８は、第５段の単位回路部５２に関わるチャージポンプ回路１Ａの具体的な構成例を示す図である。

図８に示されるように、メモリ部３０は、例えばＧＮＤ電位（０Ｖ）と３Ｖとの間で変化するディジタル信号を出力する。電圧レベル変換部７１は、メモリ部３０からのディジタル信号を、４８Ｖと１０８Ｖとの間で変化する制御信号Ｓ１に変換し、ＦＥＴ５５の制御端子に提供する。すなわち、コンデンサ５３の両端電圧が４８Ｖであるときにトランジスタ５５を非接続状態にする必要があるので、制御信号Ｓ１のローレベルの大きさは４８Ｖとされる。また、コンデンサ５３の両端電圧が９６Ｖであるときにトランジスタ５５を接続状態にする必要があり、接続状態にするにはゲート−ソース間の電圧差が１２Ｖ必要であるため、制御信号Ｓ１のハイレベルの大きさは１０８Ｖとされる。

同様の考え方に基づき、電圧レベル変換部７２は、メモリ部３０からのディジタル信号を、４８Ｖと６０Ｖとの間で変化する制御信号Ｓ２に変換し、ＦＥＴ５６の制御端子に提供する。電圧レベル変換部７３は、メモリ部３０からのディジタル信号を、０Ｖと６０Ｖとの間で変化する制御信号Ｓ３に変換し、ＦＥＴ５７の制御端子に提供する。電圧レベル変換部７４は、メモリ部３０からのディジタル信号を、０Ｖと１２Ｖとの間で変化する制御信号Ｓ４に変換し、ＦＥＴ５８の制御端子に提供する。

図９は、図８に示された電圧レベル変換部７２の機能を概念的に示す図である。この電圧レベル変換部７２は、ＧＮＤレベルと３Ｖとの間で変動するメモリ部３０からのディジタル信号Ｄ２と、４８Ｖの直流電圧ＶＡと、６０Ｖの直流電圧ＶＢとを入力する。そして、電圧レベル変換部７２は、直流電圧ＶＡ，ＶＢを電源としてディジタル信号Ｄ２を４８Ｖと６０Ｖとの間で変化する制御信号Ｓ２に変換し、この制御信号Ｓ２をＦＥＴ５６の制御端子に提供する。なお、他の電圧レベル変換部７１，７３，７４についても、直流電圧ＶＡ，ＶＢの大きさが各電圧レベル変換部で異なる点を除いて同様の機能を有する。

本発明によるチャージポンプ回路用の駆動回路、及びチャージポンプ回路は、上述した実施形態に限られるものではなく、他に様々な変形が可能である。例えば、上述した実施形態ではチャージポンプ型の昇圧部として一つの構成（図２を参照）を例示したが、本発明の昇圧部はこれに限らず、他の様々なチャージポンプ型昇圧回路を適用できる。また、上述した実施形態では複数のトランジスタ５５〜５８を制御するための複数の二値信号をメモリ部３０が記憶しているが、メモリ部３０は、複数のトランジスタ５５〜５８のうち少なくとも一つのトランジスタを制御するための二値信号を記憶してもよい。

１Ａ…チャージポンプ回路、２Ａ…駆動回路、１０…クロック部、２０…アドレスカウンタ部、３０…メモリ部、４０…昇圧部、４２…昇圧回路、５０…マイコン、５１…基本電源、５２…単位回路部、５３，５４…コンデンサ、５５〜５８…トランジスタ、６０…制御回路部、ＡＤ…アドレス、ＣＬ…クロック信号、Ｓ１〜Ｓ４…制御信号、Ｖｉｎ…入力電圧、Ｖｏｕｔ…出力電圧。

Claims (4)

1. 複数のコンデンサ及び複数のスイッチの組み合わせによって電圧を上昇させるチャージポンプ回路を駆動する回路であって、
   クロック信号を生成するクロック部と、
   前記クロック信号に従ってアドレスを変更するアドレスカウンタ部と、
   少なくとも一つの前記スイッチを制御するための二値信号をアドレス毎に予め記憶しており、前記アドレスカウンタ部から提供されるアドレスに従って前記二値信号を出力するメモリ部と、を備える、チャージポンプ回路用の駆動回路。
2. 前記メモリ部は、前記複数のスイッチをそれぞれ制御するための複数の前記二値信号をアドレス毎に予め記憶しており、前記アドレスカウンタ部から提供されるアドレスに従って前記複数の二値信号を出力する、請求項１に記載のチャージポンプ回路用の駆動回路。
3. 複数のコンデンサ及び複数のスイッチの組み合わせを有し、入力電圧を上昇させて出力する昇圧部と、
   クロック信号を生成するクロック部と、
   前記クロック信号に従ってアドレスを変更するアドレスカウンタ部と、
   少なくとも一つの前記スイッチを制御するための二値信号をアドレス毎に予め記憶しており、前記アドレスカウンタ部から提供されるアドレスに従って前記二値信号を出力するメモリ部と、を備え、
   前記二値信号に対応する制御信号が当該スイッチの制御端子に入力される、チャージポンプ回路。
4. 前記メモリ部は、前記複数のスイッチをそれぞれ制御するための複数の前記二値信号をアドレス毎に予め記憶しており、前記アドレスカウンタ部から提供されるアドレスに従って前記複数の二値信号を出力する、請求項３に記載のチャージポンプ回路。

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