JP2008035610A

JP2008035610A - 昇圧回路

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Publication number: JP2008035610A
Application number: JP2006205678A
Authority: JP
Inventors: Koichi Miyazaki; 浩一宮崎; Katsuaki Matsui; 克晃松井
Original assignee: Oki Electric Industry Co Ltd
Current assignee: Oki Electric Industry Co Ltd
Priority date: 2006-07-28
Filing date: 2006-07-28
Publication date: 2008-02-14
Anticipated expiration: 2026-07-28
Also published as: US7560977B2; CN101114524B; JP4805748B2; CN101114524A; KR20080011042A; KR101310862B1; US20080024199A1

Abstract

【課題】効率的に消費電流の低減が可能な昇圧回路を提供する。
【解決手段】複数のポンプ回路１１２，１１４，１１６を直列に接続し、ポンプ制御回路１０７から出力されるポンプ制御信号ＣＬＫＡ，ＣＬＫＢにより各ポンプ回路１１２，１１４，１１６にてそれぞれのポンプ回路に入力される信号の電圧を昇圧することにより必要な昇圧電圧ＶＷＬを発生する昇圧回路で、昇圧回路の動作を指示する信号ＳＡＥＮＤやＭＰＭＰＥＮＮに応じて、ポンプ活性化信号ＰＭＰＥＮＮを発生する活性化制御回路１０４を有し、ポンプ制御回路１０７はポンプ活性化信号ＰＭＰＥＮＮの電圧に応じてポンプ制御信号ＣＬＫＡ，ＣＬＫＢの出力制御がされる。
【選択図】図１

Description

本発明は昇圧回路に関し、特に、不揮発性半導体記憶装置のワード線に供給される昇圧電圧を発生する昇圧回路に関する。

電気的に書き込み／消去が可能な不揮発性半導体記憶装置（ＥＥＰＲＯＭ）はメモリセルとしてフローティングゲート型のトランジスタを用いている。このため、メモリセルからのデータの読み出し時等においては、メモリセルへのアクセスのために、メモリセルに接続されたワード線へ電源電圧より高い高電圧を供給することが必要となる。この高電圧を発生する回路として昇圧回路がある。昇圧回路としては例えば、以下の文献に開示するものがある。

特開２００５−３３９６５８号公報上記文献はチャージポンプ回路で、電荷転送回路を構成する複数のトランジスタ間にそれぞれキャパシタの一端を接続し、クロック発生回路にて発生した第１クロックを奇数番目に配置されたキャパシタの他端へ供給し、第１クロックと逆相の第２クロックを偶数番目に配置されたキャパシタの他端へ供給するようにしたものである。このようにすることで、順次昇圧を行い所望の昇圧電圧を得るものとしている。

近年において、不揮発性半導体記憶装置は様々な電子機器に用いられており、例えば、バッテリで動作する携帯機器に適用される場合には、不揮発性半導体記憶装置における消費電力を低減することも求められている。しかしながら、従来の昇圧回路、特に、不揮発性半導体記憶装置に用いられている昇圧回路では昇圧回路における消費電流を低減する充分な機能を有していなかった。また、メモリセルの閾値Ｖｔｃにはバラツキがあり、そのバラツキ範囲をＶｔｃｘ≧Ｖｔｃ≧Ｖｔｃｎ（Ｖｔｃｘ：メモリセル閾値の最大値、Ｖｔｃｎ：メモリセル閾値の最小値）とした場合、読み出し時のワード線の電圧はメモリセル閾値最大値Ｖｔｃｘ以上である電位Ｖｄｄ+Ｖｔｎに設定する必要がある。しかしながら、上記電位Ｖｄｄ+Ｖｔｎでメモリセル閾値の最小値Ｖｔｃであるメモリセルデータを読み出す場合、過剰な電位Ｖｄｄ+Ｖｔｎ―Ｖｔｃｎが発生する。この過剰な電位を発生させるための昇圧回路の消費電流が大きく特に問題となる。

本発明では消費電流の低減を実現する昇圧回路を提供することを目的とする。

本発明は、複数のポンプ回路を直列に接続し、ポンプ制御回路から出力されるポンプ制御信号により各ポンプ回路にてそれぞれのポンプ回路に入力される信号の電圧を昇圧することにより必要な昇圧電圧を発生する昇圧回路において、昇圧回路の動作を指示する信号に応じて、ポンプ活性化信号を発生する活性化制御回路を有し、ポンプ制御回路は前記ポンプ活性化信号の電圧レベルに応じてポンプ制御信号の出力制御がされるものとしている。

また、昇圧回路の動作を指示する信号は、昇圧回路の動作を許可する許可信号とセンスアンプの動作を指示する信号であり、活性化制御回路は、許可信号とセンスアンプの動作を指示する信号とのそれぞれの電圧レベルの組合せに応じてポンプ活性化信号の発生が制御されるものとする工夫をしたものである。

さらに、活性化制御回路の構成を、昇圧回路の動作を指示する信号に基づいて第１のクロック信号と第１のクロック信号とは相補的な第２のクロック信号とをポンプ活性化信号として出力し、第１のクロック信号を前記複数のポンプ回路のうち奇数番目に配置されたポンプ回路へ供給し、第２のクロック信号を偶数番目に配置されたポンプ回路へ供給するものとしたり、昇圧回路の動作を指示する信号に基づいて、電圧レベルが第１の電圧レベルから第２の電圧レベルへの遷移が順次遅延して生じる第１〜第Ｎ（Ｎは２以上の整数）のポンプ活性化信号を発生し、複数のポンプ回路は第１〜第Ｎのポンプ回路を直列して構成し、第Ｔ（Ｔは１以上Ｎ以下の整数）のポンプ活性化信号を第Ｔのポンプ回路へ供給するものとする等の工夫を施したものである。

本発明の昇圧回路によれば、昇圧回路の動作を指示する信号に応じてポンプ活性化信号を発生し、このポンプ活性化信号によりポンプ制御信号の出力を制御するようにすることで昇圧回路の動作を制御し、消費電流を低減することができる。

さらに、昇圧回路の動作を指示する信号を昇圧回路の動作を許可する許可信号とセンスアンプの動作を指示する信号として、センスアンプの動作に応じて昇圧回路の動作を制御できるようにしたので、効率的に昇圧動作を行うことができ、消費電流を低減することができる。

また、活性化制御回路にて昇圧回路の動作を指示する信号に基づいて第１と第２のクロック信号を生成し、この２つのクロック信号によりポンプ回路を動作させるようにしているので、昇圧回路の動作時に応じて必要なクロック信号を発生させるようにしているので、クロック信号を発生するための回路構成での消費電流も極力低減させることができる。

また、活性化制御回路にて昇圧回路の動作を指示する信号に基づいて順次遅延した電圧レベルの遷移が生じる第１〜第Ｎのポンプ活性化信号を発生し、第Ｔのポンプ活性化信号を第Ｔのポンプ回路へ供給するようにしているので、昇圧する各ポンプ回路での昇圧動作を制限することができるので、昇圧回路の動作時の消費電流も極力低減することができる。

さらに、所望のポンプ活性化信号の電圧レベルを第１の電圧レベルに固定する停止制御回路を設けたので、昇圧すべき電圧レベルに応じて複数のポンプ回路のいくつかの動作を抑制することができるので、メモリセルへのリードディスターブを抑制することや昇圧回路における消費電流を低減することができる。

以下、図面を用いて、本発明の昇圧回路について説明する。実施例においては、不揮発性半導体記憶装置に用いられる昇圧回路を例として説明する。

図１は本発明の実施例１の昇圧回路の回路図である。図１中の（ａ）は昇圧回路の全体図、（ｂ）はポンプ制御回路の回路図、（ｃ）はポンプ回路の回路図、（ｄ）はクランプ回路の回路図ある。

図１において、ワード線へ供給する昇圧された電圧ＶＷＬを発生する昇圧回路１００は、ポンプ活性化許可信号ＭＰＭＰＥＮＮとメモリセルからのデータの読み出し等に用いられるセンスアンプの動作制御に用いられるセンスアンプ停止信号ＳＡＥＮＤとを入力とし、これら２つの入力信号の電圧レベルの論理に応じた電圧レベルを有するポンプ活性化信号としての出力信号ＰＭＰＥＮＮを出力とする、活性化制御回路としての２入力ＯＲゲート１０４を有する。この２入力ＯＲゲート１０４に入力される２つの信号それぞれが昇圧回路の動作を指示する信号である。

また、昇圧回路１００は、出力信号ＰＭＰＥＮＮを入力とし、この出力信号ＰＭＰＥＮＮの電圧レベルに基づいてポンプ制御信号としての信号ＣＬＫＡと信号ＣＣＬＫＢとを出力するポンプ制御回路１０７と、信号ＰＭＰＥＮＮを入力とし、信号ＰＭＰＥＮＮの電圧レベルを反転した信号ＰＭＰＥＮを出力するインバータ１０９とを有する。なお、この実施例においては、信号ＣＬＫＡと信号ＣＬＫＢは相補的な電圧レベルを有するクロック信号である。

また、昇圧回路１００は、信号ＰＭＰＥＮＮを負活性化入力、信号ＰＭＰＥＮを正活性化入力、クロック信号ＣＬＫＡをクロック入力、信号ＰＳ０をポンプ入力としてそれぞれ入力され、信号ＰＳ１をポンプ出力とするポンプ回路１１２と、信号ＰＭＰＥＮＮを負活性化入力、信号ＰＭＰＥＮを正活性化入力、信号ＣＬＫＢをクロック入力、信号ＰＳ１をポンプ入力としてそれぞれ入力され、信号ＰＳ２をポンプ出力とするポンプ回路１１４と、信号ＰＭＰＥＮＮを負活性化入力、信号ＰＭＰＥＮを正活性化入力、信号ＣＬＫＡをクロック入力、信号ＰＳ２をポンプ入力としてそれぞれ入力され、読み出しのためのワード線へ供給する昇圧電圧ＶＷＬをポンプ出力とするポンプ回路１１６とを有する。この実施例では、３つのポンプ回路を直列に接続して構成されたものを例として用いている。

さらに、昇圧回路１００は、信号ＰＭＰＥＮＮを負活性化入力、信号ＰＭＰＥＮを正活性化入力としてそれぞれ入力され、昇圧電圧ＶＷＬが出力されるポンプ回路１１６の出力端子ＰＯＵＴと接続されたクランプ回路１１７を有する。

ポンプ制御回路１０７は、図１（ｂ）に示されるように、信号ＰＭＰＥＮＮと帰還された信号とを入力とする２入力ＮＯＲゲートと、複数個のバッファとインバータとで構成されている。バッファとインバータとは交互に直列接続され、初段のバッファに２入力ＮＯＲゲートの出力信号が入力され、最終段に位置するインバータの入力へ入力される信号が信号ＣＬＫＡとして出力され、最終段に位置するインバータの出力信号が信号ＣＬＫＢとして出力される。ポンプ制御回路１０７は、入力される信号ＰＭＰＥＮＮが電源電圧（この実施例では電源電圧Ｖｄｄ）の時には信号ＣＬＫＡを基準電圧（この実施例では基準電圧Ｖｓｓ）に固定し、信号ＣＬＫＢを電源電圧Ｖｄｄに固定する。また、ポンプ制御回路１０７は、入力される信号ＰＭＰＥＮＮが基準電圧Ｖｓｓの時には相補的な２つのクロック信号としての信号ＣＬＫＡとＣＬＫＢを出力する。

ポンプ回路１１２は、図１（ｃ）に示されるように、入力端子ＰＩＮに一端が接続され、信号ＣＬＫＡが与えられるポンプ入力としての端子ＰＣＫに他端が接続された容量素子と、信号ＰＭＰＥＮが供給される正活性化入力の端子ＰＥＮと入力端子ＰＩＮとの間に接続され、ゲート電極が端子ＰＥＮと接続されたＮチャネルトランジスタと、ゲート電極に負活性化入力端子ＰＥＮＮからの信号ＰＭＰＥＮＮが与えられ、端子ＰＥＮと入力端子ＰＩＮとの間に接続されたＮチャネルトランジスタと、入力端子ＰＩＮと出力端子ＰＯＵＴとの間に接続されたダイオード素子とで構成されている。ポンプ回路１１２は、昇圧回路１００が非活性化されている時には、信号ＰＭＰＥＮＮの電圧レベルに基づいて入力端子ＰＩＮを基準電圧Ｖｓｓに固定し、昇圧回路が活性化されている時には、信号ＰＩＮに信号ＰＭＰＥＮが有する電圧に応じた電圧が与えられるとともに、信号ＣＬＫＡのクロック動作に基づいて容量素子の充放電により端子ＰＩＮの電圧を昇圧し、昇圧した電圧を出力としてダイオード素子を介して出力する。なお、実施例においてはＮチャネルトランジスタの閾値はＶｔｎとする。

ポンプ回路１１４，１１６の回路構成はポンプ回路１１２と同様であるため説明を省略する。奇数段目（実施例においては３段目）に位置するポンプ回路１１６は各端子ＰＥＮ，ＰＥＮＮ，ＰＣＫに入力される信号がポンプ回路１１２と同じであるため、昇圧回路が活性化されて昇圧動作を行う際には、ポンプ回路１１６はポンプ回路１１２と同様な動作を行い、偶数段目（実施例においては２段目）に位置するポンプ回路１１４は端子ＰＥＮ，ＰＥＮＮに入力される信号がポンプ回路１１２と同じで、端子ＰＣＫにはポンプ回路１１２の端子ＰＣＫに入力される信号ＣＬＫＡと相補的な信号ＣＬＫＢが入力されるため、ポンプ回路１１２と逆のタイミングで昇圧動作を行う。

クランプ回路１１７は、図１（ｄ）に示されるように、入力端子ＣＩＮがポンプ回路１１６の出力端子ＰＯＵＴに接続され、正活性化入力である端子ＣＥＮと入力端子ＣＩＮとの間に接続されゲート電極が端子ＣＥＮに接続されたＮチャネルトランジスタと、端子ＣＥＮと入力端子ＣＩＮとの間に接続されゲート電極が入力端子ＣＩＮに接続されたＮチャネルトランジスタと、端子ＣＥＮと入力端子ＣＩＮとの間に接続されゲート電極が負活性化入力である端子ＣＥＮＮに接続されたＮチャネルトランジスタと、で構成されている。

クランプ回路１１７は、昇圧回路が非活性化されている時には、信号ＰＭＰＥＮＮの電圧レベルに基づいて入力端子ＰＩＮを基準電圧Ｖｓｓに固定し、昇圧回路が活性化されている時には、昇圧電圧ＶＷＬを所望の電圧レベルの昇圧電圧に固定するように働く。

図１の昇圧回路１００の動作を示す信号波形図を図２と図３に示す。これら図面を参照して昇圧回路１００の動作について以下に説明する。

不揮発性半導体記憶装置のスタンバイ時において、ポンプ活性化許可信号ＭＰＭＰＮＮは電源電圧Ｖｄｄであり、センスアンプ停止信号ＳＡＥＮＤは基準電圧Ｖｓｓであり、昇圧回路１００は非活性化状態になる。

非活性化状態において、信号ＰＭＰＥＮＮは電源電圧Ｖｄｄになり、信号ＰＭＰＥＮは基準電圧Ｖｓｓになり、ポンプ制御回路１０７は信号ＣＬＫＡに基準電圧Ｖｓｓを、信号ＣＬＫＢに電源電圧Ｖｄｄを出力する。この時、ポンプ回路１１２は信号ＰＳ０を基準電圧Ｖｓｓに固定し、ポンプ回路１１４は信号ＰＳ１を基準電圧Ｖｓｓに固定し、ポンプ回路１１６は信号ＰＳ２を基準電圧Ｖｓｓに固定する。クランプ回路１１７は読み出し用にワード線へ供給すべき電圧ＶＷＬを基準電圧Ｖｓｓに固定する。

不揮発性半導体記憶装置の読み出し動作が開始されると、ポンプ活性化許可信号ＭＰＭＰＥＮＮが基準電圧Ｖｓｓに遷移し、昇圧回路１００は活性化状態になる。ポンプ活性化許可信号ＭＰＭＰＥＮＮの遷移により、信号ＰＭＰＥＮＮは基準電圧ＶＳＳになり、信号ＰＭＰＥＮは電源電圧Ｖｄｄになる。

信号ＰＭＰＥＮＮの遷移によりポンプ制御回路１０７は活性化状態になり、信号ＣＬＫＡにクロック信号を出力し、信号ＣＬＫＢに信号ＣＬＫＡと逆相のクロック信号を出力する。

信号ＰＭＰＥＮＮと信号ＰＭＰＥＮの遷移によりポンプ回路１１２，１１４，１１６は活性化状態となる。

ポンプ回路１１２，１１４，１１６は、クロック入力の基準電圧Ｖｓｓから電源電圧Ｖｄｄへの遷移より発生するカップリングによりポンプ入力の電位Ｖｉｎを電位Ｖｉｎ＋αＶｄｄ（α:昇圧効率）まで上昇させる。ポンプ回路１１２，１１４，１１６のポンプ入力とポンプ出力間に接続されたダイオード素子はポンプ入力とポンプ出力間の電位差がＶｄ（Ｖｄ:ダイオードの閾値）以上の場合オンになり、ポンプ入力とポンプ出力間にダイオード電流が流れる。ダイオード電流によりポンプ入力とポンプ出力に接続された容量素子間で電荷移動が発生し、ポンプ入力は電位Ｖｉｎ＋αＶｄｄから電位Ｖｉｎ＋αＶｄｄ−ΔＶｍ（ΔＶｍ:電荷移動による電圧低下分）に低下し、ポンプ出力は電位Ｖｉｎ＋αＶｄｄ−ΔＶｍ−Ｖｄ（Ｖｄ:ダイオードの閾値）となる。

ポンプ回路１１２，１１４，１１６の昇圧動作の時間経過とともにポンプ入力とポンプ出力間の電荷移動量が減少、電荷移動による電圧低下分ΔＶｍが減少することにより、ポンプ入力とポンプ出力の電位は段階的に上昇する。ポンプ入力とポンプ出力間の電荷移動が無くなった安定状態ではポンプ入力は電位Ｖｉｎ＋αＶｄｄで、ポンプ出力は電位Ｖｉｎ＋αＶｄｄ−Ｖｄで安定する。

信号ＰＳ０はポンプ回路１１２の昇圧動作により初期電位Ｖｄｄ−Ｖｔｎから段階的に上昇し、電位（１＋α）Ｖｄｄ−Ｖｔｎで安定する。

信号ＰＳ１はポンプ回路１１２からの電荷供給とポンプ回路１１４の昇圧動作により初期電位Ｖｄｄ−Ｖｔから段階的に上昇し、電位（１＋２α）Ｖｉｎ＋αＶｄｄ−Ｖｄで安定する。

信号ＰＳ２はポンプ回路１１４からの電荷供給と前記ポンプ回路１１６の昇圧動作により初期電位Ｖｄｄ−Ｖｔｎから段階的に上昇し、電位（１＋３α）Ｖｄｄ−Ｖｔｎ−２Ｖｄで安定する。

読み出し用にワード線へ供給されるべき電圧ＶＷＬはポンプ回路１１６からの電荷供給により初期電位Ｖｄｄ−Ｖｔｎから段階的に上昇し、クランプ回路１１７により電位Ｖｄｄ＋Ｖｔｎに固定される。

ここで、図２はメモリセル閾値の最大値Ｖｔｃｘであるメモリセルデータを読み出す際の動作波形である。メモリセル閾値の最大値Ｖｔｃｘは電圧ＶＷＬの昇圧段階の電位Ｖｗｐ１以上であり、電圧ＶＷＬが電位Ｖｗｐ１以上に上昇した時点でメモリセルデータの読み出しを開始し、メモリセルデータの読み出しが終了した時点でセンスアンプ停止信号ＳＡＥＮＤは電源電圧Ｖｄｄに遷移する。

センスアンプ停止信号ＳＡＥＮＤの遷移により、信号ＰＭＰＥＮＮは電源電圧Ｖｄｄに、信号ＰＭＰＥＮは基準電圧Ｖｓｓになり、昇圧回路１００は非活性化状態に戻る。
図３はメモリセル閾値の最小値Ｖｔｃｎであるメモリセルデータを読み出す際の動作波形である。メモリセル閾値の最小値Ｖｔｃｎは電圧ＶＷＬの昇圧段階の電位Ｖｗｐ０以上であり、電圧ＶＷＬが電位Ｖｗｐ０以上に上昇した時点でメモリセルデータの読み出しを開始し、メモリセルデータの読み出しが終了した時点でセンスアンプ停止信号ＳＡＥＮＤは電源電圧Ｖｄｄに遷移する。

センスアンプ停止信号ＳＡＥＮＤの遷移により、信号ＰＭＰＥＮＮは電源電圧Ｖｄｄに、信号ＰＭＰＥＮは基準電圧Ｖｓｓになり、昇圧回路１００は、電圧ＶＷＬの電位Ｖｗｐ１から電位Ｖｄｄ＋Ｖｔｎへの昇圧動作前に非活性化状態に戻る。

以上のように実施例1の昇圧回路によれば、読み出し用にワード線へ供給すべき電圧ＶＷＬを段階的に昇圧させ、メモリセル閾値に適した電圧ＶＷＬを発生し、メモリセルからのデータの読み出しが終了したことに応じてセンスアンプ停止信号ＳＡＥＮＤで昇圧回路１００の昇圧動作を停止させることにより、昇圧回路１００の消費電流を削減することが可能になる。

図４は本発明における実施例２の昇圧回路の回路図である。図４中の（ａ）は昇圧回路の全体図、（ｂ）はポンプ制御回路の回路図、（ｃ）はポンプ回路の回路図、（ｄ）はクランプ回路の回路図ある。

実施例２の昇圧回路２００は、ポンプ活性化許可信号ＭＰＭＰＥＮＮとメモリセルからのデータの読み出し等に用いられるセンスアンプの動作制御に用いられるセンスアンプ停止信号ＳＡＥＮＤとを入力とし、これら２つの入力信号の電圧レベルの論理に応じた電圧を有するポンプ活性化信号としての出力信号ＰＭＰＥＮＮを出力とする、活性化制御回路としての２入力ＯＲゲート２０４を有する。この２入力ＯＲゲート２０４に入力される２つの信号それぞれが昇圧回路の動作を指示する信号である。

また、昇圧回路２００は、出力信号ＰＭＰＥＮＮを入力とし、この出力信号ＰＭＰＥＮＮの電圧に基づいてポンプ制御信号としての信号ＤＬＹＡ，ＤＬＹＢ，ＤＬＹＣ，ＤＬＹＤを出力するポンプ制御回路２０９と、信号ＰＭＰＥＮＮを入力とし、信号ＰＭＰＥＮＮの電圧レベルを反転した信号ＰＭＰＥＮを出力するインバータ２１１とを有する。

また、昇圧回路２００は、信号ＰＭＰＥＮＮを負活性化入力、信号ＰＭＰＥＮを正活性化入力、信号ＤＬＹＡをクロック入力、信号ＰＳ０をポンプ入力としてそれぞれ入力され、信号ＰＳ１をポンプ出力とするポンプ回路２１４と、信号ＰＭＰＥＮＮを負活性化入力、信号ＰＭＰＥＮを正活性化入力、信号ＤＬＹＢをクロック入力、信号ＰＳ１をポンプ入力としてそれぞれ入力され、信号ＰＳ２をポンプ出力とするポンプ回路２１６と、信号ＰＭＰＥＮＮを負活性化入力、信号ＰＭＰＥＮを正活性化入力、信号ＤＬＹＣをクロック入力、信号ＰＳ２をポンプ入力としてそれぞれ入力され、読み出しのためのワード線へ供給する昇圧電圧ＶＷＬをポンプ出力とするポンプ回路２１８とを有する。この実施例では、３つのポンプ回路を直列に接続して構成されたものを例として用いている。

さらに、昇圧回路２００は、ポンプ制御回路２０９の信号ＤＬＹＤを出力する端子ＤＤと電圧ＶＷＬが出力される端子との間に接続された容量素子ＰＣと、信号ＰＳ０が正極に与えられ電圧ＶＷＬが出力される端子が負極と接続されたダイオード素子Ｄ０と、信号ＰＳ１が正極に与えられ電圧ＶＷＬが出力される端子が負極と接続されたダイオード素子Ｄ１とを有する。

さらに、昇圧回路２００は、信号ＰＭＰＥＮＮを負活性化入力、信号ＰＭＰＥＮを正活性化入力としてそれぞれ入力され、昇圧電圧ＶＷＬが出力される端子であるポンプ回路２１８の出力端子ＰＯＵＴと接続されたクランプ回路２２０を有する。

図４（ｃ）、図４（ｄ）に示されるように、ポンプ回路２１４，２１６，２１８の回路構成は実施例１におけるポンプ回路と同様であり、クランプ回路２２０の回路構成は実施例１におけるクランプ回路と同様である。

ポンプ制御回路２０９は、図４（ｂ）に示されるように、信号ＰＭＰＥＮＮが入力される端子ＥＮＮに入力が接続されたインバータと、インバータの出力信号が入力され、インバータの出力信号とは反転した電圧レベルの信号を遅延して出力する第１の遅延回路と、第１の遅延回路の出力信号と端子ＥＮＮからの信号とが入力され、信号ＤＬＹＡを出力する第１のＮＯＲゲートと、信号ＤＬＹＡが入力され、信号ＤＬＹＡとは反転した電圧レベルの信号を遅延して出力する第２の遅延回路と、第２の遅延回路の出力信号と端子ＥＮＮからの信号とが入力され、信号ＤＬＹＢを出力する第２のＮＯＲゲートと、信号ＤＬＹＢが入力され、信号ＤＬＹＢとは反転した電圧レベルの信号を遅延して出力する第３の遅延回路と、第３の遅延回路の出力信号と端子ＥＮＮからの信号とが入力され、信号ＤＬＹＣを出力する第３のＮＯＲゲートと、信号ＤＬＹＣが入力され、信号ＤＬＹＣとは反転した電圧レベルの信号を遅延して出力する第４の遅延回路と、第４の遅延回路の出力信号と端子ＥＮＮからの信号とが入力され、信号ＤＬＹＤを出力する第４のＮＯＲゲートと、を有する。ポンプ制御回路２０９は、入力される信号ＰＭＰＥＮＮが電源電圧Ｖｄｄの時には信号ＤＬＹＡ，ＤＬＹＢ，ＤＬＹＣ，ＤＬＹＤを基準電圧Ｖｓｓに固定する。また、ポンプ制御回路２０９は、入力される信号ＰＭＰＥＮＮが基準電圧Ｖｓｓの時には、基準電圧Ｖｓｓから電源電圧Ｖｄｄへ遷移するタイミングを順次遅延させて信号ＤＬＹＡ，ＤＬＹＢ，ＤＬＹＣ，ＤＬＹＤを出力する。

図５は、実施例２の昇圧回路２００の動作を示す信号波形図である。図５を参照して、実施例２の昇圧回路２００の動作について以下に説明する。
不揮発性半導体記憶装置のスタンバイ時において、ポンプ活性化許可信号ＭＰＭＰＥＮＮは電源電圧Ｖｄｄであり、センスアンプ停止信号ＳＡＥＮＤは基準電圧Ｖｓｓであり、昇圧回路２００は非活性化状態になる。

非活性化状態において、信号ＰＭＰＥＮＮは電源電圧Ｖｄｄになり、信号ＰＭＰＥＮは基準電圧Ｖｓｓになる。

ポンプ制御回路２０９は信号ＤＬＹＡに基準電圧Ｖｓｓを、信号ＤＬＹＢに基準電圧Ｖｓｓを、信号ＤＬＹＣに基準電圧Ｖｓｓを、信号ＤＬＹＤに基準電圧Ｖｓｓを出力する。
ポンプ回路２１４は信号ＰＳ０を基準電圧Ｖｓｓに固定し、ポンプ回路２１６は信号ＰＳ１を基準電圧Ｖｓｓに固定し、ポンプ回路２１８は信号ＰＳ２を基準電圧Ｖｓｓに固定し、クランプ回路２２０は電圧ＶＷＬを基準電圧Ｖｓｓに固定する。

不揮発性半導体記憶装置の読み出し動作が開始されると、ポンプ活性化許可信号ＭＰＭＥＮＮが電源電圧Ｖｄｄから基準電圧Ｖｓｓに遷移し、昇圧回路２００は活性化状態になる。ポンプ活性化許可信号ＭＰＭＥＮＮの遷移により、信号ＰＭＰＥＮＮは基準電圧Ｖｓｓになり、信号ＰＭＰＥＮは電源電圧Ｖｄｄになる。

活性化信号ＰＭＰＥＮＮが基準電圧Ｖｓｓに遷移するとポンプ回路２１４は初期状態になり、信号ＰＳ０を電位Ｖｄｄ−Ｖｔｎに充電し、ポンプ回路２１６は初期状態になり信号ＰＳ１を電位Ｖｄｄ−Ｖｔｎに充電し、ポンプ回路２１８は初期状態になり信号ＰＳ２を電位Ｖｄｄ−Ｖｔｎに充電し、クランプ回路２２０は初期状態になり、電圧ＶＷＬを電位Ｖｄｄ−Ｖｔｎに充電する。

信号ＰＭＰＥＮＮが基準電圧Ｖｓｓに遷移してから時間ｔ０経過後、ポンプ制御回路２０９は信号ＤＬＹＡの電圧を基準電圧Ｖｓｓから電源電圧Ｖｄｄに遷移する。

ポンプ回路２１４は信号ＤＬＹＡの基準電圧Ｖｓｓから電源電圧Ｖｄｄへの遷移により発生するカップリングにより信号ＰＳ０を電位Ｖｄｄ−Ｖｔｎから電位Ｖｄｄ−Ｖｔｎ＋βＶｄｄ（β:昇圧効率）まで上昇させる。信号ＰＳ０が入力される入力端子ＰＩＮと信号ＰＳ１を出力する出力端子ＰＯＵＴとの間に接続されたポンプ回路２１４のダイオード素子は、信号ＰＳ０と信号ＰＳ１との電位差がＶｄ以上あるためオンになり、信号ＰＳ０と信号ＰＳ１との間にダイオード電流が流れる。信号ＰＳ０が入力される入力端子ＰＩＮと電圧ＶＷＬが出力される端子との間に接続されたダイオード素子Ｄ０は信号ＰＳ０と電圧ＶＷＬとの電位差がＶｄ以上あるためオンになり、信号ＰＳ０と電圧ＶＷＬ間にダイオード電流が流れる。ポンプ回路２１４のダイオード素子とダイオード素子Ｄ０とのダイオード電流により信号ＰＳ０が入力される入力端子ＰＩＮに接続された容量素子から信号ＰＳ１と電圧ＶＷＬを出力する端子に接続された容量素子への電荷移動が発生する。この結果、信号ＰＳ０は電位Ｖｄｄ−Ｖｔｎ＋βＶｄｄから電位Ｖｄｄ−Ｖｔｎ＋βＶｄｄ−ΔＶｍ（ΔVＶｍ：電荷移動による電圧低下分）に低下し、信号ＰＳ１と電圧ＶＷＬは電位Ｖｗｐ０−Ｖｄ(Ｖｗｐ０＝Ｖｄｄ−Ｖｔｎ＋βＶｄｄ−ΔＶｍ)となる。

信号ＤＬＹＡが電源電圧Ｖｄｄに遷移してから時間ｔ１経過後、ポンプ制御回路２０９は信号ＤＬＹＢの電圧を基準電圧Ｖｓｓから電源電圧Ｖｄｄに遷移する。

ポンプ回路２１６は信号ＤＬＹＢの基準電圧Ｖｓｓから電源電圧Ｖｄｄへの遷移により発生するカップリングにより信号ＰＳ１を電位Ｖｗｐ０−Ｖｄから電位Ｖｗｐ０−Ｖｄ＋βＶｄまで上昇させる。信号ＰＳ１が入力される入力端子ＰＩＮと信号ＰＳ２を出力する出力端子ＰＯＵＴとの間に接続されたポンプ回路２１６のダイオード素子は、信号ＰＳ１と信号ＰＳ２との電位差がＶｄ以上あるためオンになり、信号ＰＳ１と信号ＰＳ２との間にダイオード電流が流れる。信号ＰＳ１が入力される入力端子ＰＩＮと電圧ＶＷＬを出力する端子との間に接続された前記ダイオード素子Ｄ１は信号ＰＳ１と電圧ＶＷＬとの電位差がＶｄ以上あるためオンになり、信号ＰＳ１と電圧ＶＷＬとの間にダイオード電流が流れる。ポンプ回路２１６のダイオード素子とダイオード素子Ｄ１とのダイオード電流により信号ＰＳ１が入力される端子ＰＩＮに接続された容量素子から信号ＰＳ２と電圧ＶＷＬに接続された容量素子への電荷移動が発生し、信号ＰＳ１は電位Ｖｗｐ０−Ｖｄ＋βＶｄから電位Ｖｗｐ０−Ｖｄ＋βＶｄ−ΔＶｍに低下し、信号ＰＳ２と電圧ＶＷＬは電位Ｖｗｐ１−Ｖｄ（Ｖｗｐ１＝Ｖｗｐ０−Ｖｄ＋βＶｄｄ−ΔＶｍ）となる。

信号ＤＬＹＢが電源電圧Ｖｄｄに遷移してから時間ｔ２経過後、ポンプ制御回路２０９は信号ＤＬＹＣの電圧を基準電圧Ｖｓｓから電源電圧Ｖｄｄに遷移する。

ポンプ回路２１８は信号ＤＬＹＣの基準電圧Ｖｓｓから電源電圧Ｖｄｄへの遷移により発生するカップリングにより信号ＰＳ２を電位VＶｗｐ１−Ｖｄから電位Ｖｗｐ１−Ｖｄ＋βＶｄまで上昇させる。信号ＰＳ２が入力される入力端子ＰＩＮと電圧ＶＷＬが出力される端子との間に接続されたポンプ回路２１８のダイオード素子は信号ＰＳ２と電圧ＶＷＬとの電位差がＶｄ以上あるためオンになり、信号ＰＳ２と電圧ＶＷＬとの間にダイオード電流が流れる。ポンプ回路２１８のダイオード素子のダイオード電流により信号ＰＳ２に接続された容量素子から電圧ＶＷＬに接続された容量素子への電荷移動が発生し、信号ＰＳ２は電位Ｖｗｐ１−Ｖｄ＋βＶｄから電位Ｖｗｐ１−Ｖｄ＋βＶｄ−ΔＶｍに低下し、電圧ＶＷＬは電位Ｖｗｐ２−Ｖｄ（Ｖｗｐ２＝Ｖｗｐ１−Ｖｄ＋βＶｄｄ−ΔＶｍ）となる。

信号ＤＬＹＣが電源電圧Ｖｄｄに遷移してから時間ｔ３経過後、ポンプ制御回路２０９は信号ＤＬＹＤの電圧を基準電圧Ｖｓｓから電源電圧Ｖｄｄに遷移する。

信号ＤＬＹＤと接続された容量素子は信号ＤＬＹＤの基準電圧Ｖｓｓから電源電圧Ｖｄｄへの遷移により発生するカップリングにより電圧ＶＷＬを電位Ｖｗｐ２−Ｖｄから電位Ｖｗｐ２−Ｖｄ＋βＶｄｄまで上昇し、クランプ回路２２０により電位Ｖｄｄ＋Ｖｔｎに固定される。

電圧ＶＷＬは、ポンプ回路２１４からの電荷供給により初期電位Ｖｄｄ−Ｖｔｎから電位Ｖｗｐ０−Ｖｄへと昇圧され、ポンプ回路２１６からの電荷供給により電位Ｖｗｐ０−Ｖｄから電位VＶｗｐ１−Ｖｄへと昇圧され、ポンプ回路２１８からの電荷供給により電位Ｖｗｐ１−Ｖｄから電位Ｖｗｐ２−Ｖｄへと昇圧され、段階的に昇圧された結果、最終的にクランプ回路２２０により電位Ｖｄｄ＋Ｖｔｎに固定される。

この昇圧された電圧ＶＷＬを用いて実施例１同様に、メモリセルデータの読み出しが行われ、メモリセルデータの読み出しが終了した時点でセンスアンプ停止信号ＳＡＥＮＤは電源電圧Ｖｄｄに遷移する。

センスアンプ停止信号ＳＡＥＮＤの遷移により、信号ＰＭＰＥＮＮは電源電圧Ｖｄｄに、信号ＰＭＰＥＮは基準電圧Ｖｓｓになり、昇圧回路２００は非活性化状態に戻る。

以上に示した実施例２の昇圧回路では、実施例１と同様に電圧ＶＷＬを段階的に昇圧させることが可能になり、メモリセル閾値に適した電圧ＶＷＬをセンスアンプ停止信号ＳＡＥＮＤで選択させ、昇圧回路２００の昇圧動作を停止させることにより、昇圧回路２００の消費電流を削減することが可能になる。また、実施例２では、ポンプ制御回路２０９から、ポンプ活性化信号として、遷移タイミングが異なる信号ＤＬＹＡ〜ＤＬＹＤを順次出力するものとして、これら信号に基づき各ポンプ回路を動作するようにしているので、ポンプ活性化信号の電圧の遷移数を抑えるとともに各ポンプ回路でのポンプ動作の抑えるようにしているので、さらなる消費電流の低減ができる。

図６は本発明の実施例３の昇圧回路の回路図である。図６中の（ａ）は昇圧回路の全体図、（ｂ）はポンプ制御回路の回路図、（ｃ）はポンプ回路の回路図、（ｄ）はクランプ回路の回路図ある。実施例３における図６（ａ）の昇圧回路の構成は図４（ａ）の昇圧回路と同様であり、図６（ｃ）のポンプ回路の構成は図４（ｃ）のポンプ回路と同様であり、図６（ｄ）のクランプ回路の構成は図４（ｄ）のクランプ回路と同様である。

実施例３のポンプ制御回路３０９では、図６（ｂ）に示すように、実施例２のポンプ制御回路２０９に対して、停止信号ＳＫＩＰＮと信号ＤＬＹＣとを入力とし、出力が第４の遅延回路の入力へと接続された停止制御回路としてのＡＮＤゲートが追加されている。ポンプ制御回路３０９のそれ以外の構成は実施例２のポンプ制御回路と同様である。
図７は、実施例３の昇圧回路３００の動作を説明する信号波形図である。図７を参照して、昇圧回路３００の動作について説明する。

活性化信号ＭＰＭＰＥＮＮが電源電圧Ｖｄｄである時、昇圧回路３００は非活性化状態であり、実施例２で示した非活性化状態と同じ動作を行うため、ここでは説明を割愛する。

停止信号ＳＫＩＰＮが電源電圧Ｖｄｄである時、昇圧回路３００の活性化動作は実施例２の活性化動作と同じ動作を行うため、ここでは説明を割愛する。

停止信号ＳＫＩＰＮが基準電圧Ｖｓｓである時、ポンプ制御回路３０９は出力である信号ＤＬＹＤは基準電圧Ｖｓｓに固定される。この時の昇圧回路３００の活性化動作は、実施例２の場合とは異なり容量素子２１９による電圧ＶＷＬの昇圧が実行されず、電圧ＶＷＬは電位Ｖｗｐ２−Ｖｄで昇圧動作が終了することになる。

実施例３の昇圧回路は、設計時に想定した電源電圧より高い電源電圧Ｖｄｄを用いて動作させたい要求がある時に特に有効となる。つまり、昇圧回路においては、使用する電源電圧Ｖｄｄを考慮し、昇圧に使用する遅延した信号ＤＬＹＡ〜ＤＬＹＤの遷移タイミングとセンスアンプ停止信号ＳＡＥＮＤの遷移タイミングを調整し、発生させるべき電圧ＶＷＬの電圧レベルが決定されている。このため、例えば、低い電源電圧（例えば、１．８Ｖ）で信号ＤＬＹＡ〜ＤＬＹＤの遷移タイミングとセンスアンプ停止信号ＳＡＥＮＤの遷移タイミングが調整された昇圧回路に対して、高い電源電圧（１．８Ｖよりも高い電圧、例えば、３．３Ｖ）で使用したい場合に信号ＤＬＹＡ〜ＤＬＹＤの遷移タイミングとセンスアンプ停止信号ＳＡＥＮＤの遷移タイミングがかならずしも低い電源電圧の時と同じであるとは限らない。具体的には、高い電源電圧を用いた場合に、信号ＤＬＹＣが基準電圧Ｖｓｓから電源電圧Ｖｄｄに遷移したことに基づいて昇圧させた電圧ＶＷＬが読出しに最適な電圧レベルに達し、この電圧ＶＷＬで読み出しが適正に行われたとしてもセンスアンプ停止信号ＳＡＥＮＤの遷移が次の信号ＤＬＹＤの遷移よりも遅くなってしまえば次の昇圧動作が開始されることとなる。実施例３の昇圧回路では、停止信号ＳＫＩＰＮを読み出しの終了に応じたセンスアンプ停止信号ＳＡＥＮＤと別に発生させるようにすることができ、高い電源電圧を使用する要求があっても、上記のような不要な昇圧動作を確実に抑制することができる。

このように、実施例３では停止信号ＳＫＩＰＮを基準電圧Ｖｓｓにすることにより、信号ＤＬＹＤによる容量素子２１９の昇圧動作を停止させ、電圧ＶＷＬを電位Ｖｄｄ−Ｖｔｎから電位Ｖｗｐ２−Ｖｄに低下させるようにするとができる。このため、電源電圧Ｖｄｄとして高い電源電圧（例えば３．３Ｖ）を用いて不揮発性半導体記憶装置の読み出し動作を行うような場合に昇圧回路により発生される電圧ＶＷＬが必要以上に上昇し、電圧ＶＷＬによるメモリセルへのリードディスターブによりメモリセルデータ保持特性に影響が生じてしまうといったことをも抑制することができる。よって、実施例３の昇圧回路とし、電源電圧Ｖｄｄに応じて停止信号ＳＫＩＰＮの基準電圧Ｖｓｓあるいは電源電圧Ｖｄｄとすることにより、不要な昇圧動作を抑制し、電圧ＶＷＬによるメモリセルへのリードディスターブを抑制することが可能になる。
＜変形例＞

以上の通り、本発明の昇圧回路について説明をしたが、各昇圧回路は上記で説明した実施例の構成に限定されるものではない。

例えば、各実施例の容量素子やダイオード素子の構成も本発明の動作を実現可能なものであれば適用可能であり、本発明を制限するものではない。

各実施例で示したポンプ回路の数は、本実施例で説明した数に制限するものではなく、これに伴ない、実施例１で示したポンプ制御回路の出力である信号の本数はや実施例２で示したポンプ制御回路の出力である信号の本数も実施例のものに制限されるものではない。

また、実施例３で示した停止信号の生成手段は、予め使用される電源電圧Ｖｄｄの大きさがわかっている場合にはそれに応じて固定された電圧を供給するようにしてもよいし、予め使用される電源電圧Ｖｄｄの大きさがわからない場合には、昇圧回路が搭載された装置に供給された電源電圧Ｖｄｄの大きさを検出し、その検出結果に応じた電圧の停止信号を生成するようにしてもよい。

さらに、実施例３では、１段の昇圧動作を停止させる1本の停止信号を配置したが、昇圧動作を停止させる停止信号を複数本配置し、複数段の昇圧動作を停止させるようにしてもよいし１本の停止信号で複数段の昇圧動作を停止させるようにしてもよい。
また、本発明の昇圧回路は、昇圧回路を搭載する回路へ適用することは妨げないが、上述したように、不揮発性半導体記憶装置の読み出し時におけるワード線の昇圧に用いられることで特に好適である。

本発明の実施例１の昇圧回路を説明する回路図である。図１の昇圧回路の動作を説明する信号波形図である。図１の昇圧回路の動作を説明する信号波形図である。本発明の実施例２の昇圧回路を説明する回路図である。図４の昇圧回路の動作を説明する信号波形図である。本発明の実施例３の昇圧回路を説明する回路図である。図６の昇圧回路の動作を説明する回路図である。

符号の説明

１００，２００，３００昇圧回路
１０７，２０９，３０９ポンプ制御回路
１１２，１１４，１１６、２１４，２１６，２１８ポンプ回路
１１７，２２０クランプ回路

Claims

複数のポンプ回路を直列に接続し、ポンプ制御回路から出力されるポンプ制御信号により各ポンプ回路にてそれぞれのポンプ回路に入力される信号の電圧を昇圧することにより必要な昇圧電圧を発生する昇圧回路において、
前記昇圧回路の動作を指示する信号に応じて、ポンプ活性化信号を発生する活性化制御回路を有し、
前記ポンプ制御回路は前記ポンプ活性化信号の電圧レベルに応じて前記ポンプ制御信号の出力制御がされることを特徴とする昇圧回路。
前記昇圧回路の動作を指示する信号は、昇圧回路の動作を許可するポンプ活性化許可信号とセンスアンプの動作を指示する信号であり、前記活性化制御回路は、該許可信号と該センスアンプの動作を指示する信号とのそれぞれの電圧レベルの組合せに応じてポンプ活性化信号の発生が制御されることを特徴とする請求項１記載の昇圧回路。
前記活性化制御回路は、前記昇圧回路の動作を指示する信号に基づいて第１のクロック信号と該第１のクロック信号とは相補的な第２のクロック信号とを前記ポンプ活性化信号として出力し、前記第１のクロック信号を前記複数のポンプ回路のうち奇数番目に配置されたポンプ回路へ供給し、前記第２のクロック信号を偶数番目に配置されたポンプ回路へ供給することを特徴とする請求項１または請求項２記載の昇圧回路。
前記活性化制御回路は、前記昇圧回路の動作を指示する信号に基づいて、前記ポンプ活性化信号として、電圧レベルが第１の電圧レベルから第２の電圧レベルへの遷移が順次遅延して生じる第１〜第Ｎ（Ｎは２以上の整数）のポンプ活性化信号を発生し、前記複数のポンプ回路は第１〜第Ｎのポンプ回路を直列して構成し、第Ｔ（Ｔは１以上Ｎ以下の整数）のポンプ活性化信号を第Ｔのポンプ回路へ供給することを特徴とする請求項１または請求項２記載の昇圧回路。
前記活性化制御回路は停止信号に応じて前記第１〜第Ｎのポンプ活性化信号のうち所望のポンプ活性化信号の電圧レベルを第１の電圧レベルに固定する停止制御回路を有することを特徴とする請求項４記載の昇圧回路。