KR20010003414A - 부트스트랩 회로 - Google Patents

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Abstract

본 발명은 ATD 신호의 상승 엣지시 생성되는 클럭신호에 따라 구동되어 프리챠지 전압을 공급하는 제 1 프리챠지 회로와, 칩 인에이블신호에 따라 구동되어 프리챠지 전압을 공급하는 제 2 프리챠지 회로와, 상기 ATD 신호의 상승 엣지시 생성되는 또 다른 클럭신호에 의해 고전압을 래치하며 제어전압을 출력하는 고전압 래치회로와, 상기 제 1 및 제 2 프리챠지 회로간에 접속되며 상기 고전압 래치회로의 출력 전압에 따라 구동되는 패스트랜지스터와, 상기 제 1 및 제 2 프리챠지 회로의 출력노드의 전위를 위상이 반대인 각각의 클럭신에 의해 부트스트래핑 하기 위한 제 1 및 제 2 캐패시터와, 상기 제 2 프리챠지 회로의 출력노드에 접속되며 상기 ATD 신호의 하강 엣지시 상기 제 2 프리챠지 회로의 출력노드의 챠지 손실을 보상하기 위한 로칼 펌프를 포함하여 구성된 부트스트랩 회로를 제공한다.

Description

부트스트랩 회로{Bootstrap circuit}
본 발명은 부트스트랩 회로(Bootstrap circuit)에 관한 것으로, 특히 저전압(2V 이하의 전압)으로 동작하는 플래쉬 메모리에서 읽기(Read) 동작시 필요로하는 고전압(2Vcc)을 챠지 손실 없이 빠른 시간 내에 얻을 수 있는 부트스트랩 회로에 관한 것이다.
일반적으로, 저전압(2V 이하의 전압)으로 동작하는 플래쉬 메모리에 있어서, 메모리 셀을 읽기 위해 2Vcc 보다 높은 전압을 인가한다. 2Vcc 보다 높은 전압을 생성하기 위해서는 펌핑(Pumping)방식을 사용하거나 더블 부팅(Double booting) 방법을 사용하게 된다. 더블 부팅 방법은 펌핑 방법에 비해 원하는 전위를 빠른 시간내에 얻을 수 있어 더블 부팅 방법을 주로 사용하게 된다. 더블 부팅 방법은 ATD 신호(어드레스 천이 검출 신호)를 사용하는데, ATD 신호의 상승 엣지(Rising edge)보다는 하강 엣지(Falling edge)에서 동작시키게 된다. 그 이유로는 ATD 신호의 상승 엣지(Rising edge)로 동작시킬 경우에는 다음의 상황에서 문제점이 발생되기 때문이다.
다른 디바이스(Device)와 같이 사용할 때 출력 인에이블신호(OEb)에 따라 어떤 디바이스를 선택하는가를 선택할 경우, 즉 플래쉬 메모리와 다른 디바이스의 칩 인에이블신호(CEb)가 인에이블되어 있고, 출력 인에이블신호(OEb)로만 선택하는 경우 다른 디바이스를 동작시키기 위해 어드레스(Address)등을 인가하는 경우, 사용하지 않는 플래쉬 메모리의 ATD 회로는 동작하게 되고 부트스트랩 회로가 동작하여 높은 전위를 생성하게 된다. 상기와 같은 경우는 두가지 경우로 분리하여 볼 수 있다.
첫째, 어드레스가 ATD 펄스 폭보다 작은 타이밍(Timing)으로 인가될 경우(플래쉬 메모리와 매우 빠른 속도의 디바이스를 함께 사용하는 경우), ATD 신호는 다른 디바이스를 읽기 위한 어드레스가 계속 들어오는 동안 계속 하이(High) 상태를 유지하게 된다. 따라서, 플래쉬 메모리는 처음 들어온 어드레스에 의해 ATD 신호가 로우(Low)에서 하이 상태로 되어 부트스트랩 회로를 동작시키게 된다. 이때, ATD 신호는 계속 하이 상태를 유지하게 되므로 올라간 전위는 자연적인 누설 전류에 의해 그 전위가 내려가게 된다. 이때 플래쉬 메모리를 읽기 위해 출력인에이블신호(OEb)를 인가하는 경우 플래쉬 메모리 셀의 워드라인에는 읽기 동작 전압에 적정하지 않은 전위가 인가되어 틀린 데이터가 외부로 출력된다.
둘째, 어드레스가 ATD 펄스 폭 보다 큰 타이밍으로 인가될 경우, ATD 펄스는 플래쉬 메모리에서 원하는 것 보다 짧은 주기로 만들어 지게 된다. 이 경우 부트스트랩 회로에 필요한 어느 일정시간의 리커버리 시간(Recover time)을 확보하지 못하는 경우가 생기며, 이로 인해 부트스트랩 회로에서 셀의 데이터를 읽기에 부적당한 전위를 생성하게 된다.
이를 해결하기 위해 ATD 신호의 하강 엣지에서 부트스트랩 회로를 동작시키게 된다. 그러나, ATD 회로는 어드레스 패드(Address pad)로부터 ATD 회로까지의 지연(Delay)과 그 회로 자체의 마진(Margin)을 위해, 그리고 피지컬(Physical) 한 레이 아웃(Layout)의 구성에 의해 어드레스로부터 ATD 신호의 하강 엣지까지는 약 20㎱가 걸리고 그 시간 이후에 부트스트랩 회로를 동작시키게 된다. 그러므로, 워드라인에 인가되는 전위는 매우 느리게 생성되고, 이로 인해 플래쉬 메모리의 읽기 동작시간이 지연되는 단점이 있다.
따라서, 본 발명은 저전압으로 동작하는 플래쉬 메모리의 읽기 동작시 ATD 신호의 상승 엣지에서 1차로 부트스트래핑 동작을 수행하고 ATD 신호의 하강 엣지에서 2차로 부트스트래핑 동작을 수행함과 동시에 로칼 펌프를 구동함으로써, 상기한 단점을 해결할 수 있는 부트스트랩 회로를 제공하는 데 그 목적이 있다.
상술한 목적을 달성하기 위한 본 발명에 따른 부트스트랩 회로는 ATD 신호의 상승 엣지시 생성되는 클럭신호에 따라 구동되어 프리챠지 전압을 공급하는 제 1 프리챠지 회로와, 칩 인에이블신호에 따라 구동되어 프리챠지 전압을 공급하는 제 2 프리챠지 회로와, 상기 ATD 신호의 상승 엣지시 생성되는 또 다른 클럭신호에 의해 고전압을 래치하며 제어전압을 출력하는 고전압 래치회로와, 상기 제 1 및 제 2 프리챠지 회로간에 접속되며 상기 고전압 래치회로의 출력 전압에 따라 구동되는 패스트랜지스터와, 상기 제 1 및 제 2 프리챠지 회로의 출력노드의 전위를 위상이 반대인 각각의 클럭신에 의해 부트스트래핑 하기 위한 제 1 및 제 2 캐패시터와, 상기 제 2 프리챠지 회로의 출력노드에 접속되며 상기 ATD 신호의 하강 엣지시 상기 제 2 프리챠지 회로의 출력노드의 챠지 손실을 보상하기 위한 로칼 펌프를 포함하여 구성된 것을 특징으로 한다.
종래의 기술에서는 ATD 신호의 하강 엣지 신호를 받아 인밸리드 어드레스(Invalid address)에 의한 문제점을 해결하였다. 이는 ATD 펄스 폭 만큼 부팅(Booting)되는 전압이 늦게 올라가게 된다. 이러한 문제점을 해결하기 위하여 본 발명에서는 ATD 신호의 상승 엣지시 출력노드를 1차로 부트스트래핑 하고, ATD 신호의 하강 엣지시 출력노드를 2차로 더블 부스트래핑 함과 동시에 출력노드에 접속된 로칼 펌프를 구동시킴으로써 챠지 손실(Charge loss)을 방지하였다. 이 경우 인밸리드한 어드레스가 계속 인가될 경우 ATD 펄스 폭은 그만큼 길어지게 되고 부팅된 출력노드는 누설(Leakage)전류 성분으로 인한 챠지 손실이 생기며, 따라서 부팅된 출력노드의 전위가 떨어져서 실제 우리가 원하는 읽기(Read) 어드레스가 들어오지 못하게 된다. 즉 ATD 신호의 하강 엣지시 원하는 워드라인으로 부팅된 전압을 인가하고자 할 경우에 원하는 전압을 공급할 수 없게 된다. 이러한 문제점을 해결하기 위해 본 발명은 로칼 펌프를 출력노드에 결합하여 동작시킴으로써, 누설 전류 성분으로 인한 챠지 손실을 보상하여 원하는 워드라인 전압을 얻을 수 있게 된다.
도 1은 본 발명에 따른 부트스트랩 회로도.
도 2는 본 발명에 따른 부트스트랩 회로를 설명하기 위해 도시한 입출력 파형도.
도 3은 도 2의 로칼 펌프의 상세 회로도.
도 4는 로칼 펌프의 입출력 파형도.
<도면의 주요 부분에 대한 부호의 설명>
11: 제 1 프리챠지 회로 12: 제 2 프리챠지 회로
13: 고전압 래치 회로 14: 로칼 펌프
이하, 첨부된 도면을 참조하여 본 발명을 상세히 설명하기로 한다.
도 1은 본 발명에 따른 부트스트랩 회로도로서, 제 1 프리챠지 회로(11)는 ATD 신호의 상승 엣지시 생성되는 제 1 클럭신호(CLK1)가 반전된 제 4 클럭신호(CLK1b)에 의해 구동되어 프리챠지 전압을 출력하게 된다. 제 2 프리챠지 회로(12)는 칩 인에이블신호(CEb)에 의해 구동되어 프리챠지 전압을 출력하게 된다. 고전압 래치회로(13)는 상기 ATD 신호의 상승 엣지시 생성되는 제 3 클럭신호(CLK)에 따라 제어전압(SW)을 출력하게 된다. 또한, 패스트랜지스터(P0)는 상기 제 1 및 제 2 프리챠지 회로(11 및 12)간에 접속되며, 상기 고전압 래치회로(13)의 출력 전압(SW)에 의해 구동된다. 그리고, 제 1 및 제 2 캐패시터(C1 및 C2)는 ATD 신호의 상승 엣지시 생성되는 제 1 및 제 2 클럭신호(CLK1 및 CLK2)에 따라 상기 제 1 및 제 2 프리챠지 회로(11 및 12)의 출력노드(K1 및 K2)의 전위를 부트스트래핑 시키게 된다. 또한, 로칼 펌프(14)는 상기 제 2 프리챠지 회로(12)의 출력인 제 2 노드(K2)에는 접속되며, 상기 ATD 신호의 하강 엣지시 상기 제 2 노드(K2)의 챠지 손실을 보상하게 된다.
상술한 바와 같이 구성된 본 발명의 부트스트랩 회로의 동작을 도 2를 참조하여 설명하면 다음과 같다. 어드레스(Address) 천이시 ATD 신호가 상승하게 되어 제 1 클럭신호(CLK1)는 하이 상태, 제 2 및 제 3 클럭신호(CLK2 및 CLK3)는 로우 상태로 될 때(도 2의 t1시간), 먼저, 상기 제 3 클럭신호(CLK3)를 입력으로 하는 고전압 래치 회로(13)의 출력(SW)은 로우 상태로 된다. 이때, 상기 고전압 래치 회로(13)의 출력(SW)을 입력으로 하는 패스트랜지스터(P0)는 턴온(Turn on)된다. 그러므로, 상기 제 1 클럭신호(CLK1)가 인가되어 제 1 및 제 2 노드(K1 및 K2)의 전위를 상승시켜주게 된다. 그리고 상기 제 1 프리챠지 회로(11)는 상기 제 1 클럭신호(CLK1)의 반대 위상인 제 4 클럭신호(CLK1b)에 의해 동작하게 된다. 그러므로, 제 1 노드(K1)의 전위는 Vcc 전압으로 프리챠지 된다. 또한, 제 2 프리챠지 회로(12)는 칩인에이블신호(CEb)가 하이 상태일 때 인에이블 되어 상기 제 2 노드(K2)를 프리챠지 시키게 된다. 따라서, 칩(Chip)이 선택되지 않은 경우 상기 제 2 노드(K2)는 상기 제 2 프리챠지 회로(12)에 의해 Vcc 전압으로 프리챠지 된다. 그리고, 어느 일정 시간 후에 즉, 제 1 노드(K1)와 제 2 노드(K2)의 전위가 같게되는 시간(도 2의 t2시간)에 제 3 클럭신호(CLK3)를 하이상태로 인가하고, 고전압 래치 방식을 이용한 스위치(Switch)를 이용하여 상기 고전압 래치 회로(13)의 출력(SW) 전압을 상기 제 2 노드(K2)로 피드백(Feedback)시키게 된다. 이때 상기 제 1 노드(K1)와 제 2 노드(K2)간에 접속된 패스트랜지스터(P0)가 턴오프(Turn off)된다. 그러므로, 제 2 클럭신호(CLK2)가 인에이블 될 때, 상기 제 2 노드(K2)에서 상기 제 1 노드(K1)로의 챠지 역류를 방지하게 된다.
상기 제 1 클럭신호(CLK1)는 ATD 신호의 상승 엣지에서 인가되며(하이 상태로 되어 캐패시터(C1)를 부팅 함) 일정한 시간이 경과한 후 상기 고전압 래치 회로(13)의 출력(SW) 전압이 상기 2 노드(K2)의 전위로 되어 패스트랜지스터(P0)가 턴오프 된다. 이때, 제 1 노드(K1)의 전위가 로우 상태로 되어 상기 제 1 프리챠지 회로(11)가 구동된다.
이후 ATD 신호의 하강 엣지시 제 2 클럭신호(CLK2)를 인에이블시켜 제 2 캐패시터(C2)를 통해 제 2 노드(K2)의 전위를 2차로 부팅시켜 원하는 전위를 만들고, 이를 워드라인에 인가함으로써, 셀의 데이터를 읽을 수 있게 된다. 이때, 상승된 제 2 노드(K2)의 전위는 상기 패스트랜지스터(P0)가 턴오프되어 있으므로, 상기 제 1 노드(K1)에는 아무런 영향을 주지 않게 된다.
한편, 인벨리드 어드레스가 계속 들어와 ATD 신호가 계속 하이상태를 유지하는 경우, 상기 제 1 클럭신호(CLK1)는 인에이블된 상태가 되어 상기 제 1 및 제 2 노드(K1 및 K2)의 전위를 상승시키게 된다. 이후, 상기 제 3 클럭신호(CLK3)에 의해 상기 고전압 래치 회로(13)의 출력(SW) 전위는 상기 제 2 노드(K2)의 전위로 되어 상기 제 1 노드(K1)와 상기 제 2 노드(K2)를 단절시키게 된다. 그러나, 상기 제 2 노드(K2)의 전위는 상기 제 1 클럭신호(CLK1)에 의해 상승된 전위를 유지하게 된다. 그러나, 앞에서 언급한 자연 상태에서 생기는 누설전류(Leakage current)로 인해 상기 제 2 노드(K2)의 전위는 점차 하강하게 되고, ATD 신호가 하강 함으로써 상기 제 2 클럭신호(CLK2)가 인가되는 시점에는 그 전위가 낮아지게 되며, 상기 제 2 클럭신호(CLK2)에 의해 상승된 전위는 셀의 전위를 읽기에는 부적합 전위로 낮아지게 된다.
자연상태에서 누설전류는 매우 작으므로(pA order), 매우 오랜시간이 지나야만 가시적인 전위의 하강을 일으키게 되는데 이를 보상시켜 주는 작은 로칼 펌프를 구동시켜 그 챠지 손실분을 보상함으로써 제 2 노드(K2)의 챠지 손실을 막아주게 된다. 여기서 로칼 펌프는 포지티브 챠지펌프(PQP) 회로에서 그 구성인자중 하나인 캐패시터의 크기를 작게한 것을 의미하며, 이는 앞에서 언급한 누설전류만 보상시킬 수 있는 크기이면 된다.
전력소모를 극소화 시키기 위해 ATD 신호가 하이 상태를 유지하는 시간이 100ns 이상시(즉, 정상적인 경우에는 동작하지 않게) 이를 디텍션(Detection)하는 회로로 상기 로칼 펌프를 구동시킨다. 따라서, 전형적인(Typical) 상태일 경우에는 로칼 펌프가 동작하지 않으므로 전력소모를 줄일 수 있게 된다.
예를 들어, 인벨리드 어드레스가 어느 주기를 가지고 들어오게 되는 경우, ATD 신호로는 짧은 주기의 펄스 신호가 계속 들어오게 된다. 이 경우, ATD 신호의 상승 엣지에서 상기 제 1 클럭신호(CLK1)는 인에이블되어 상기 제 1 및 제 2 노드(K1 및 K2)의 전위를 상승시키게 된다. 이후 상기 고전압 래치 회로(13)의 출력(SW) 전압이 상기 2 노드(K2)의 전위로 되어 패스트랜지스터(P0)가 턴오프 된다. 이후, 상기 제 1 클럭신호(CLK1)는 다시 로우 상태로 되어 상기 제 1 노드(K1)의 전위가 로우 상태로 되고, 이때 상기 제 1 프리챠지 회로(11)가 구동되어 상기 제 1 노드(K1)의 전위를 Vcc 레벨까지 프리챠지하게 된다. 그 후, 상기 ATD 신호의 하강 엣지시 제 2 클럭신호를 인에이블시켜 상기 제 2 노드(K2)의 전위를 재차 상승시키게 된다. 그러나 인벨리드 어드레스에 의해 Vcc 전압으로 매우 빠른시간에 챠지(Charging)되고 난 후 상기 제 1 클럭신호(CLK1)는 인에이블되고, 앞에서 설명한 방식으로 안정된 제 2 노드(K2)의 전압(Out)을 얻을 수 있게 된다.
즉, 제 1 클럭신호(CLK1)가 인가되는 시점에서 제 1 노드(K1)의 전위가 Vcc 전위를 갖게 되면, 본 발명의 부트스트랩 회로는 적정한 전위를 생성하게 되고, 어느 경우에서나 이 조건만 만족시키면 원하는 전위를 생성할 수 있게 된다.
도 2는 본 발명에 따른 부트스트랩 회로를 설명하기 위해 도시한 입출력 파형도로서, 제 1 클럭신호(CLK1)는 ATD 신호를 지연(t0에서 t1시간)시켜 생성하고, 제 2 클럭신호(CLK2)는 ATD 신호의 반대 위상이며, ATD 신호의 하강 엣지시보다 약간 지연(t2에서 t3시간)되어 상승된다. 또한, 제 3 클럭신호(CLK3)는 ATD 신호의 반대 위상(t0에서 t2시간)을 갖는다.
도 3은 도 2의 로칼 펌프의 상세회로도로서, 인에이블신호(EN)를 입력으로하는 클럭 발생 회로(15)는 제 1 및 제 2 펌핑신호(PUMP1 및 PUMP2)를 도 4에 나타낸 바와 같이 위상이 반대인 펄스신호로 발생하게 된다. 이때, 상기 제 1 및 제 2 펌핑신호(PUMP1 및 PUMP2)를 각각 입력으로 하는 제 1 내지 제 3 펌핑 스테이지(16 내지 18)를 통해 출력노드인 제 2 노드(K2)로 고전압이 출력된다.
상술한 바와 같이 본 발명에 의하면 저전압으로 동작하는 플래쉬 메모리의 읽기 동작시 ATD 신호의 상승 엣지에서 1차로 부트스트래핑 동작을 수행하고 ATD 신호의 하강 엣지에서 2차로 부트스트래핑 동작을 수행함과 동시에 로칼 펌프를 구동함으로써, 읽기 마진과 속도를 개선할 수 있는 탁월한 효과가 있다.

Claims (2)

  1. 저전위 전원전압을 사용하는 플래쉬 메모리의 읽기 동작시 로우 디코더의 출력에 따라 선택된 워드라인으로 고전압을 공급하는 부트스트랩 회로에 있어서,
    ATD 신호의 상승 엣지시 생성되는 클럭신호에 따라 구동되어 프리챠지 전압을 공급하는 제 1 프리챠지 회로와,
    칩 인에이블신호에 따라 구동되어 프리챠지 전압을 공급하는 제 2 프리챠지 회로와,
    상기 ATD 신호의 상승 엣지시 생성되는 또 다른 클럭신호에 의해 고전압을 래치하며 제어전압을 출력하는 고전압 래치회로와,
    상기 제 1 및 제 2 프리챠지 회로간에 접속되며 상기 고전압 래치회로의 출력 전압에 따라 구동되는 패스트랜지스터와,
    상기 제 1 및 제 2 프리챠지 회로의 출력노드의 전위를 위상이 반대인 각각의 클럭신에 의해 부트스트래핑 하기 위한 제 1 및 제 2 캐패시터와,
    상기 제 2 프리챠지 회로의 출력노드에 접속되며 상기 ATD 신호의 하강 엣지시 상기 제 2 프리챠지 회로의 출력노드의 챠지 손실을 보상하기 위한 로칼 펌프를 포함하여 구성된 것을 특징으로 하는 워드라인 부트스트랩 회로.
  2. 제 1 항에 있어서,
    상기 챠지 손실을 보상하기 위해 상기 로칼 펌프를 상기 ATD 신호의 지연시간 동안만 구동되도록 한 것을 특징으로 하는 부트스트랩 회로.
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