KR100776761B1 - 반도체 메모리의 프리차지 전압 생성 장치 - Google Patents

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Abstract

본 발명의 일 실시예에 따른 반도체 메모리의 프리차지 전압 생성 장치는, 리드 명령 신호 및 리드 종료 신호에 응답하여 구동 신호를 출력하되, 상기 구동 신호는 리드 동작이 시작 할 때부터 상기 리드 동작의 종료 후 소정 시간까지의 활성화 구간을 가지는 구동 신호를 출력하는 구동 신호 생성 수단 및 상기 구동 신호에 응답하여 프리차지 전압을 생성하여 출력하되, 외부 전압을 상기 프리차지 전압으로 인가하는 전압 공급부를 포함하는 전압 생성 수단을 포함한다.
리드 명령 신호, 리드 종료 신호, 구동 신호

Description

반도체 메모리의 프리차지 전압 생성 장치{Apparatus for Generating Precharge Voltage of Semiconductor Memory}
도 1은 일반적인 데이터 입출력 라인의 전위를 나타내는 타이밍도,
도 2는 본 발명의 일 실시예에 따른 반도체 메모리의 프리차지 전압 생성 장치를 나타내는 블록도,
도 3은 도 2에 도시된 구동 신호 생성부를 나타내는 회로도,
도 4는 도 3에 도시된 구동 신호 생성부의 동작을 나타내는 타이밍도,
도 5는 도 2에 도시된 전압 생성부를 나타내는 회로도이다.
<도면의 주요 부분에 대한 부호 설명>
100 : 구동 신호 생성부 200 : 전압 생성부
본 발명은 반도체 메모리의 프리차지 전압 생성 장치에 관한 것으로, 리드(read) 동작 후의 프리차지(precharge) 동작 시, 많은 프리차지 전압(VBLP)을 소모할 때 상기 프리차지 전압(VBLP)을 효율적으로 구동시켜 데이터 입출력 라인의 레벨을 안정적으로 유지할 수 있는 반도체 메모리의 프리차지 전압 생성 장치에 관 한 것이다.
이하, 일반적인 반도체 메모리의 프리차지 전압 생성 장치를 설명하면 다음과 같다.
디램(DRAM, Dynamic Random Access Memory)의 데이터 입출력 라인(LIO Line, 또는 LIO, LIOb)은 입력 또는 출력되는 데이터의 값에 따라 전위가 달라진다. 디램(DRAM)에 데이터를 읽거나 쓰는 작업이 끝나면 모든 데이터 입출력 라인(LIO Line)은 특정한 전압 레벨을 유지하게 되는데, 이러한 과정을 데이터 입출력 라인(LIO Line)의 프리차지(precharge)라고 한다. 상기 데이터 입출력 라인(LIO Line)을 프리차지(precharge) 시키는 전압으로 코어 전압(VCORE) 또는 프리차지 전압(VBLP)을 사용한다. 일반적으로 프리차지 전압(VBLP)의 전위는 코어 전압(VCORE)의 절반 값을 가진다. 디램(DRAM)에서 데이터를 쓸 경우에는 데이터에 따라 상기 데이터 입출력 라인(LIO Line)의 전위가 코어 전압(VCORE) 레벨에서 접지 전압(VSS) 레벨까지 벌어지게 된다. 반면에 데이터를 읽을 때는 프리차지 전압에 따라 데이터 입출력 라인(LIO Line)이 가지는 전위가 틀려 진다.
리드 동작 시 상기 데이터 입출력 라인(LIO Line)을 코어 전압(VCORE)으로 프리차지(precharge) 할 경우, 하이 레벨의 데이터는 상기 코어 전압(VCORE)의 레벨을 그대로 가지고, 로우 레벨의 데이터는 상기 코어 전압(VCORE) - 0.2V 정도의 값을 가진다. 상기 데이터 입출력 라인(LIO Line)을 상기 프리차지 전압(VBLP)으로 프리차지(precharge) 할 경우에는 상기 데이터 입출력 라인(LIO Line)이 상기 프리차지 전압(VBLP)보다 0.1V ~ 0.2V정도 작거나 큰 값을 가지게 된다.
도 1은 일반적인 데이터 입출력 라인의 전위를 나타내는 타이밍도이다.
도 1은 상기 프리차지 전압(VBLP)으로 상기 데이터 입출력 라인(LIO Line)을 프리차지 해주는 경우에 리드(read), 라이트(write) 및 프리차지(precharge) 시에 상기 데이터 입출력 라인(LIO Line)의 전위를 나타내고 있다.
도 1에 도시된 바와 같이, 라이트(write) 동작 시에는 상기 데이터 입출력 라인(LIO Line)이 상기 코어 전압(VCORE)과 접지 전압(VSS)으로 풀 스윙(full swing)을 하기 때문에 프리차지(precharge) 동작 시 상기 코어 전압(VCORE)에서 상기 프리차지 전압(VBLP)으로 전류가 들어오고, 상기 프리차지 전압(VBLP)에서 상기 접지 전압(VSS)으로는 전류가 나가면서 상기 프리차지 전압(VBLP)의 소모량이 거의 없다.
리드(read) 동작 시에는 상기 데이터 입출력 라인(LIO Line)이 입출력 센스 앰프(Input/Output Sense Amplifier)에 구비되는 엔모스(NMOS) 트랜지스터 및 피모스(PMOS) 트랜지스터의 성능 차이로 인하여 하이 레벨은 상기 프리차지 전압(VBLP) + 0.1V 정도, 로우 레벨은 상기 프리차지 전압(VBLP) - 0.2V 정도로 떨어지게 된다. 따라서 프리차지 동작 시 상기 프리차지 전압(VBLP)으로 들어오는 전류의 양이 상기 프리차지 전압(VBLP)에서 빠져 나가는 전류의 양보다 적어진다.
일반적인 반도체 메모리의 프리차지 전압 생성 장치는 상기 프리차지 전압(VBLP)을 생성하고 있다가 프리차지 신호에 응답하여 상기 프리차지 전압(VBLP)을 상기 데이터 입출력 라인(LIO Line)에 인가함으로서 상기 데이터 입출력 라인(LIO Line)을 프리차지 시킨다. 라이트 동작 시에는 상기 프리차지 전압(VBLP)의 소모량이 거의 없지만, 리드 동작 시에는 상기 프리차지 전압(VBLP)의 소모량이 크게 증가하게 되어 상기 프리차지 전압(VBLP)의 레벨이 낮아지게 되어 효율성이 떨어지는 문제점이 있다.
본 발명은 상술한 문제점을 해결하기 위하여 안출된 것으로, 메모리 장치에서 리드 동작 후 프리차지(precharge) 할 경우, 종래의 프리차지 전압 생성 수단으로부터 상기 데이터 입출력 라인(LIO Line)에 인가되는 프리차지 전압의 소모량을 보상하기 위하여, 종래에 인가되는 상기 프리차지 전압 외에 추가로 상기 프리차지 전압(VBLP)을 생성하여 인가함으로써 상기 프리차지 전압(VBLP)을 효율적으로 구동 시키는 반도체 메모리의 프리차지 전압 생성 장치를 제공하는데 그 기술적 과제가 있다.
상술한 기술적 과제를 달성하기 위한 본 발명의 일 실시예에 따른 반도체 메모리의 프리차지 전압 생성 장치는, 리드 명령 신호 및 리드 종료 신호에 응답하여 구동 신호를 출력하되, 상기 구동 신호는 리드 동작이 시작 할 때부터 상기 리드 동작의 종료 후 소정 시간까지의 활성화 구간을 가지는 구동 신호를 출력하는 구동 신호 생성 수단 및 상기 구동 신호에 응답하여 프리차지 전압을 생성하여 출력하되, 외부 전압을 상기 프리차지 전압으로 인가하는 전압 공급부를 포함하는 전압 생성 수단을 포함한다.
또한, 본 발명의 다른 실시예에 따른 반도체 메모리의 프리차지 전압 생성 장치는, 제 1 프리차지 전압을 공급하는 제 1 프리차지 전압 생성 회로; 및 리드 동작이 종료된 후 소정 시간 동안 활성화 되어 제 2 프리차지 전압을 공급하는 제 2 프리차지 전압 생성 회로;를 포함한다.
이하에서는 첨부된 도면을 참조하여 본 발명의 바람직한 실시예를 보다 상세히 설명하기로 한다.
본 발명에 따른 반도체 메모리의 프리차지 전압 생성 장치는 제 1 프리차지 전압 생성 장치 및 제 2 프리차지 전압 생성 장치를 포함한다.
상기 제 1 프리차지 전압 생성 장치는 반도체 메모리의 프리차지 동작시 제 1 프리차지 전압을 생성하여 공급하며, 상기 제 2 프리차지 전압 생성 장치는 리드 동작이 종료된 후 소정 시간 동안 활성화 되어 제 2 프리차지 전압을 공급한다.
상기 제 1 프리차지 전압 생성 장치는 공지의 프리차지 전압 생성 장치이므로 상기 제 1 프리 차지 전압 생성 장치에 대한 상세 설명은 생략하며, 이하에서는 상기 제 2 프리차지 전압 생성 장치를 위주로 설명하기로 한다.
또한, 설명의 편의상 상기 제 2 프리차지 전압 생성 장치를 프리차지 전압 생성 장치로 명명하여 설명하기로 한다.
도 2는 본 발명의 일 실시예에 따른 반도체 메모리의 프리차지 전압 생성 장치를 나타내는 블록도이다.
본 발명의 일 실시예에 따른 반도체 메모리의 프리차지 전압 생성 장치는 파워업 신호(PWRUP), 리드 명령 신호(RD_CMD) 및 리드 종료 신호(RD_END)에 응답하여, 구동 신호(RD_VBLPEN)를 출력하는 구동 신호 생성부(100); 및 상기 구동 신호(RD_VBLPEN)에 응답하여 활성화되어 프리차지 전압(VBLP)을 생성하여 출력하는 전압 생성부(200);를 포함한다.
상기 파워업 신호(PWRUP)는 칩 동작 초기에 로우 레벨을 가지고 그 이후에는 하이 레벨을 가지는 신호이다.
상기 리드 명령 신호(RD_CMD)는 메모리의 리드 동작시 출력되는 하이 레벨 펄스 형태의 신호이다.
상기 리드 종료 신호(RD_END)는 상기 리드 명령 신호(RD_CMD)가 입력되지 않은 상태에서 소정 시간 이상이 지날 경우 출력되는 로우 레벨 펄스 형태의 신호이다.
도 3은 도 2에 도시된 구동 신호 생성부를 나타내는 회로도이다.
상기 구동 신호 생성부(100)는 상기 파워업 신호(PWRUP)에 응답하여 제 1 노드(node_A)의 리드 구간 감지 신호(RD_DET)에 외부 전압(VDD)을 인가하여 하이 레벨로 초기화 시키는 스위칭부(110); 상기 리드 명령 신호(RD_CMD) 및 상기 리드 종료 신호(RD_END)에 응답하여 상기 리드 구간 감지 신호(RD_DET)를 출력하는 신호 입력부(130); 상기 리드 구간 감지 신호(RD_DET)를 래치하여 출력하는 래치부(150); 및 상기 래치부(150)의 출력 신호에 응답하여 상기 구동 신호(RD_VBLPEN)를 생성하는 펄스 생성부(170);를 포함한다.
상기 스위칭부(110)는 게이트 단이 상기 파워업 신호(PWRUP)를 입력받고 소스 단이 상기 외부 전압(VDD)을 인가받고 드레인 단이 상기 제 1 노드(node_A)에 연결되는 제 1 피모스 트랜지스터(P1)로 구성된다.
상기 신호 입력부(130)는 게이트 단에 상기 리드 종료 신호(RD_END)를 입력받고 소스 단이 상기 외부 전압(VDD)을 인가받는 제 2 피모스 트랜지스터(P2); 게 이트 단이 상기 리드 명령 신호(RD_CMD)를 입력받고 소스 단이 상기 제 2 피모스 트랜지스터(P2)의 드레인 단과 연결되고 드레인 단이 상기 제 1 노드(node_A)에 연결되는 제 3 피모스 트랜지스터(P3); 및 게이트 단이 상기 리드 명령 신호(RD_CMD)를 입력받고 드레인 단이 상기 제 1 노드(node_A)에 연결되고 소스 단이 접지 전압(VSS)을 인가받는 제 1 엔모스 트랜지스터(N1)로 구성된다.
상기 래치부(150)는 상기 리드 구간 감지 신호(RD_DET)를 반전시켜 출력하는 제 1 반전 수단(IV1) 및 상기 제 1 반전 수단(IV1)의 출력 신호를 반전시켜 상기 제 1 노드(node_A)로 피드백(feedback)시키는 제 2 반전 수단(IV2)으로 구성된다.
상기 펄스 발생부(170)는 상기 래치부(150)의 출력 신호를 입력받는 제 3 반전 수단(IV3); 상기 제 3 반전 수단(IV3)의 출력 신호를 소정 시간(TD) 지연시키는 지연부(171); 및 상기 제 3 반전 수단(IV3)의 출력 신호 및 상기 지연부(171)의 출력 신호를 입력으로 하여 상기 구동 신호(RD_VBLPEN)를 출력하는 낸드 게이트(ND1)로 구성된다.
상기 지연부(171)는 복수개의 반전 수단(IV4 ~ IV7)으로 구성된다.
도 4는 도 3에 도시된 구동 신호 생성부(100)의 동작을 나타내는 타이밍도이고, 도 3 및 도 4를 참조하여 상기 구동 신호 생성부(100)의 동작을 설명하면 다음과 같다.
상기 파워업 신호(PWRUP)가 로우 레벨로 천이 할 때 상기 스위칭부(110)의 상기 제 1 피모스 트랜지스터(P1)는 턴-온(turn-on) 되어 상기 제 1 노드(node_A)를 하이 레벨로 초기화 시킨다.
이후, 상기 신호 입력부(130)는 상기 리드 명령 신호(RD_CMD)가 하이 레벨로 활성화되는 타이밍, 즉, 상기 리드 명령 신호(RD_CMD)의 라이징 에지(rising edge)에 상기 제 1 엔모스 트랜지스터(N1)를 턴-온(turn-on) 시켜 상기 제 1 노드(node_A)에 상기 접지 전압(VSS)을 인가함으로써 상기 리드 구간 감지 신호(RD_DET)를 로우 레벨로 반전 시킨다.
상기 래치부(150)에 의해 상기 리드 구간 감지 신호(RD_DET)는 로우 레벨을 유지하고, 상기 리드 종료 신호(RD_END)가 로우 레벨로 활성화되는 타이밍에 상기 제 2 피모스 트랜지스터(P2) 및 상기 제 3 피모스 트랜지스터(P3)가 턴-온(turn-on) 되면서 상기 리드 구간 감지 신호(RD_DET)는 하이 레벨로 천이 한다.
상기 리드 구간 감지 신호(RD_DET)에 응답하여, 상기 펄스 신호 발생부(170)는 상기 리드 구간 감지 신호(RD_DET) 및 상기 지연부(171)에 의해 소정 시간(TD) 지연된 상기 리드 구간 감지 신호(RD_DET)를 상기 낸드 게이트(ND1)에서 논리 조합하여 상기 구동 신호(RD_VBLPEN)를 출력한다.
즉, 상기 구동 신호(RD_VBLPEN)는 리드(READ) 동작이 시작할 때 활성화 되고, 상기 리드(READ) 동작이 끝나고 나서 소정 시간(TD) 동안 활성화 상태를 유지한 후 비활성화 된다.
도 5는 도 2에 도시된 전압 생성부를 나타내는 회로도이다.
도 5에 도시된 바와 같이, 상기 전압 생성부(200)는 상기 구동 신호(RD_VBLPEN)에 응답하여 상기 전압 생성부(200)의 동작을 제어하는 제어부(210); 상기 제어부(210)에 의해 활성화되고 기준 전압(VREF) 및 피드백 된 상기 프리차지 전압(VBLP)에 응답하여 상기 비교 신호(DET_SIG)를 출력하는 비교부(230); 상기 비교 신호(DET_SIG)에 응답하여 상기 외부 전압(VDD)을 상기 프리차지 전압(VBLP)에 인가하는 전압 공급부(250); 및 상기 비교 신호(DET_SIG)를 하이 레벨로 초기화 시키는 초기화부(270);를 포함한다.
상기 제어부(210)는 게이트 단이 상기 구동 신호(RD_VBLPEN)를 입력받고 소스 단이 상기 접지 전압(VSS)을 인가받는 제 2 엔모스 트랜지스터(N2)로 구성된다.
상기 비교부(230)는 소스 단이 상기 외부 전압(VDD)을 인가받고 드레인 단이 제 2 노드(node_B)에 연결되는 제 4 피모스 트랜지스터(P4); 소스 단이 상기 외부 전압(VDD)을 인가받고 드레인 단이 제 3 노드(node_C)에 연결되고 게이트 단이 상기 제 4 피모스 트랜지스터(P4)의 게이트 단 및 상기 제 3 노드(node_C)에 연결되는 제 5 피모스 트랜지스터(P5); 게이트 단이 상기 기준 전압(VREF)을 입력받고 소스 단이 상기 제 2 엔모스 트랜지스터(N2)의 드레인 단에 연결되는 제 3 엔모스 트랜지스터(N3); 게이트 단이 상기 기준 전압(VREF)을 입력받고 드레인 단이 상기 제 2 노드(node_B)에 연결되고 소스 단이 상기 제 3 엔모스 트랜지스터(N3)의 드레인 단과 연결되는 제 4 엔모스 트랜지스터(N4); 및 게이트 단이 상기 프리차지 전압(VBLP)을 입력받고 드레인 단이 상기 제 3 노드(node_C)에 연결되고 소스 단이 상기 제 3 엔모스 트랜지스터(N3)의 드레인 단과 연결되는 제 5 엔모스 트랜지스터(N5);를 포함한다.
상기 전압 공급부(250)는 게이트 단이 상기 비교 신호(DET_SIG)를 입력받고 소스 단이 상기 외부 전압(VDD)을 인가받고 드레인 단이 상기 접지 전압(VSS)을 인 가받는 제 6 피모스 트랜지스터(P6)를 포함하며, 상기 제 6 피모스 트랜지스터(P6)의 드레인 단이 상기 제 5 엔모스 트랜지스터(N5)의 게이트 단에 연결되며, 또한 상기 프리차지 전압(VBLP)을 출력한다.
상기 초기화부(270)는 게이트 단이 상기 구동 신호(RD_VBLPEN)를 입력받고 소스 단이 상기 외부 전압(VDD)을 인가받고 드레인 단이 상기 제 6 피모스 트랜지스터(P6)의 게이트 단과 연결되는 제 7 피모스 트랜지스터(P7)를 포함한다.
본 발명에서는 게이트 단이 상기 기준 전압(VREF)을 인가받아 항상 턴-온(turn-on) 되는 상기 제 3 엔모스 트랜지스터(N3)를 구비하여 실시하였지만, 상기 제 3 엔모스 트랜지스터(N3)를 구비하지 않고, 상기 제 4 엔모스 트랜지스터(N4)의 소스 단 및 상기 제 5 엔모스 트랜지스터(N5)의 소스 단을 상기 제 2 엔모스 트랜지스터(N2)의 드레인 단에 연결하여 실시하는 것도 가능하다.
또한, 본 발명에 따른 상기 전압 생성부(200)는 상기 기준 전압(VREF)으로 1/2코어 전압(VCORE/2)을 사용하고, 상기 1/2코어 전압(VCORE/2) 레벨을 타겟 레벨(target level)로 하여 상기 프리차지 전압(VBLP) 레벨을 생성한다. 즉, 상기 프리차지 전압(VBLP)의 레벨은 상기 1/2 코어 전압(VCORE/2) 레벨이 되고, 상기 기준 전압(VREF)으로 사용되는 전압 레벨과 생성하고자 하는 상기 프리차지 전압(VBLP)의 타겟 레벨(target level)에 따라 상기 전압 생성부(200)의 구성은 바뀔 수 있으므로, 본 발명에 따른 상기 전압 생성부(200)는 상기 실시예에 한정하지 않음을 밝혀둔다.
이하에서는 첨부된 도면을 참조하여 본 발명의 일 실시예에 따른 반도체 메 모리의 프리차지 전압 생성 장치의 동작을 설명하기로 한다.
본 발명의 일 실시예에 따른 반도체 메모리의 프리차지 전압 생성 장치는 상기 구동 신호 생성부(100)에서 상기 파워업 신호(PWRUP), 상기 리드 명령 신호(RD_CMD) 및 상기 리드 종료 신호(RD_END)에 응답하여 리드 동작 및 리드 동작이 끝나고 난 후 소정 시간(TD) 동안 활성화되는 상기 구동 신호(RD_VBLPEN)를 출력하고, 상기 전압 생성부(200)에서 상기 구동 신호(RD_VBLPEN)에 응답하여 상기 프리차지 전압(VBLP)을 생성한다.
보다 상세히 설명하면, 본 발명에 따른 반도체 메모리의 프리차지 전압 생성 장치는 상기 파워업 신호(PWRUP)에 의해 상기 제 1 노드(node_A)의 리드 구간 감지 신호(RD_DET)를 하이 레벨로 초기화 시키고, 상기 리드 명령 신호(RD_CMD)의 라이징 에지(rising edge)에 상기 제 1 엔모스 트랜지스터(N1)를 턴-온(turn-on) 시켜 상기 리드 구간 감지 신호(RD_DET)를 로우 레벨로 반전 시킨다.
이후, 상기 리드 명령 신호(RD_CMD) 및 상기 리드 종료 신호(RD_END)에 응답하여, 상기 제 2 피모스 트랜지스터(P2) 및 상기 제 3 피모스 트랜지스터(P3)를 턴-온(turn-on) 시켜 상기 리드 구간 감지 신호(RD_DET)를 하이 레벨로 반전 시킨다.
상기 지연부(171)의 출력 신호 및 상기 리드 구간 감지 신호(RD_DET)를 상기 낸드 게이트(ND1)에서 논리 조합하여 상기 구동 신호(RD_VBLPEN)를 출력한다.
즉, 상기 구동 신호(RD_VBLPEN)는 리드(READ) 동작이 시작할 때 활성화 되고, 상기 리드(READ) 동작이 끝나고 나서 소정 시간(TD) 동안 활성화 상태를 유지한 후 비활성화 된다.
상기 구동 신호(RD_VBLPEN)에 응답하여 상기 전압 생성부(200)는 활성화 되어 상기 프리차지 전압(VBLP)을 생성한다.
상기 구동 신호(RD_VBLPEN)가 비활성화 상태에서, 상기 제 7 피모스 트랜지스터(P7)가 턴-온(turn-on) 되어 상기 비교 신호(DET_SIG)를 하이 레벨로 초기화 시킨다.
상기 구동 신호(RD_VBLPEN)가 하이 레벨로 활성화되면, 상기 제 2 엔모스 트랜지스터(N2)가 턴-온(turn-on) 되어 상기 전압 생성부(200)를 활성화 시키고, 상기 비교부(230)는 상기 기준 전압(VREF) 및 상기 프리차지 전압(VBLP)의 레벨을 비교하여 상기 비교 신호(DET_SIG)를 출력한다.
상기 기준 전압(VREF)의 레벨이 상기 프리차지 전압(VBLP)의 레벨 보다 높다면, 상기 제 2 노드(node_B)에서 로우 레벨의 상기 비교 신호(DET_SIG)를 출력하고, 상기 비교 신호(DET_SIG)에 응답하여 상기 제 6 피모스 트랜지스터(P6)가 턴-온(turn-on) 되어 상기 프리차지 전압(VBLP)에 상기 외부 전압(VDD)을 인가함으로써 상기 프리차지 전압(VBLP)의 레벨을 높이게 되고, 상기 프리차지 전압(VBLP)은 상기 제 5 엔모스 트랜지스터(N5)로 피드백 된다.
이후, 상기 프리차지 전압(VBLP)의 레벨이 상기 기준 전압(VREF)의 레벨 보다 높아지면 상기 제 2 노드(node_B)에서 하이 레벨의 상기 비교 신호(DET_SIG)를 출력하고, 상기 비교 신호(DET_SIG)에 응답하여 상기 제 6 피모스 트랜지스터(P6)는 턴-오프(turn-off) 되어 상기 외부 전압(VDD)이 상기 프리차지 전압(VBLP)으로 인가되는 것이 차단된다.
상기 설명한 바와 같이 본 발명에 따른 반도체 메모리의 프리차지 전압 생성 장치는 종래에 프리차지 전압 생성 수단으로부터 상기 데이터 입출력 라인(LIO Line)을 프리차지 시키기 위해 생성되는 상기 프리차지 전압(VBLP)이 상기 리드 동작이 종료된 후 상기 데이터 입출력 라인(LIO Line)을 프리차지 시키는 타이밍에 많은 전류를 소모하는 것을 보상하기 위하여, 상기 리드 동작 및 상기 리드 동작 후 소정 시간(TD) 동안에 본 발명에 따른 프리차지 전압 생성 장치에서 상기 프리차지 전압(VBLP)을 생성하여, 상기 리드 동작이 종료되는 시점에, 종래의 프리차지 전압 생성 수단에서 생성된 상기 프리차지 전압(VBLP)뿐만 아니라, 본 발명에 따른 프리차지 전압 생성 장치에서 생성된 상기 프리차지 전압(VBLP)을 추가로 공급함으로써, 상기 데이터 입출력 라인(LIO Line)이 안정적으로 또한 빠른 속도로 상기 프리차지 전압(VBLP) 레벨로 프리차지 되게 함으로써 반도체 메모리의 성능이 저하되는 것을 개선할 수 있다.
이와 같이, 본 발명이 속하는 기술분야의 당업자는 본 발명이 그 기술적 사상이나 필수적 특징을 변경하지 않고서 다른 구체적인 형태로 실시될 수 있다는 것을 이해할 수 있을 것이다. 그러므로 이상에서 기술한 실시예들은 모든 면에서 예시적인 것이며 한정적인 것이 아닌 것으로서 이해해야만 한다. 본 발명의 범위는 상기 상세한 설명보다는 후술하는 특허청구범위에 의하여 나타내어지며, 특허청구범위의 의미 및 범위 그리고 그 등가개념으로부터 도출되는 모든 변경 또는 변형된 형태가 본 발명의 범위에 포함되는 것으로 해석되어야 한다.
본 발명에 따른 반도체 메모리의 프리차지 전압 생성 장치는 리드 동작 후 프리차지 동작시 많은 전류를 필요로 하는 데이터 입출력 라인에 라이트 동작 후 프리차지 동작 시 사용되는 전류보다 많은 전류를 공급함으로써 프리차지 전압이 낮아지는 것을 방지하여 반도체 메모리가 안정적으로 동작하는 효과를 수반한다.

Claims (31)

  1. 리드 명령 신호 및 리드 종료 신호에 응답하여 구동 신호를 출력하되, 상기 구동 신호는 리드 동작이 시작 할 때부터 상기 리드 동작의 종료 후 소정 시간까지의 활성화 구간을 가지는 구동 신호를 출력하는 구동 신호 생성 수단; 및
    상기 구동 신호에 응답하여 프리차지 전압을 생성하여 출력하되, 외부 전압을 상기 프리차지 전압으로 인가하는 전압 공급부를 포함하는 전압 생성 수단;
    을 포함하는 것을 특징으로 하는 반도체 메모리의 프리차지 전압 생성 장치.
  2. 제 1 항에 있어서,
    상기 구동 신호 생성 수단은,
    파워업 신호에 응답하여 제 1 노드에 외부 전압을 인가하여 초기화 시키는 스위칭부;
    상기 리드 명령 신호 및 상기 리드 종료 신호에 응답하여 상기 제 1 노드에 리드 구간 감지 신호를 출력하는 신호 입력부;
    상기 리드 구간 감지 신호를 래치하여 출력하는 래치부; 및
    상기 래치부의 출력 신호에 응답하여 상기 구동 신호를 생성하는 펄스 생성부;
    를 포함하는 것을 특징으로 하는 반도체 메모리의 프리차지 전압 생성 장치.
  3. 제 1 항에 있어서,
    상기 전압 생성 수단은,
    상기 구동 신호에 응답하여 활성화 되어, 기준 전압 및 피드백 된 상기 프리차지 전압의 비교 결과에 응답하는 전류 변화량에 따른 비교 신호를 출력하고, 상기 비교 신호에 응답하여 상기 프리차지 전압의 레벨을 조절하는 것을 특징으로 하는 반도체 메모리의 프리차지 전압 생성 장치.
  4. 제 3 항에 있어서,
    상기 전압 생성 수단은,
    상기 구동 신호에 응답하여 상기 전압 생성 수단의 동작을 제어하는 제어부;
    상기 제어부에 의해 활성화되어 상기 기준 전압 및 피드백 된 상기 프리차지 전압에 응답하여 상기 비교 신호를 출력하는 비교부;
    상기 비교 신호에 응답하여 외부 전압을 상기 프리차지 전압에 인가하는 상기 전압 공급부; 및
    상기 비교 신호를 초기화 시키는 초기화부;
    를 포함하는 것을 특징으로 하는 반도체 메모리의 프리차지 전압 생성 장치.
  5. 제 2 항에 있어서,
    상기 스위칭부는,
    상기 파워업 신호에 응답하여 상기 외부 전압을 상기 제 1 노드에 인가하는 스위칭 소자를 포함하는 것을 특징으로 하는 반도체 메모리의 프리차지 전압 생성 장치.
  6. 제 5 항에 있어서,
    상기 스위칭 소자는,
    게이트 단이 상기 파워업 신호를 입력받고 소스 단이 상기 외부 전압을 인가받고 드레인 단이 상기 제 1 노드에 연결되는 피모스 트랜지스터임을 특징으로 하는 반도체 메모리의 프리차지 전압 생성 장치.
  7. 제 2 항에 있어서,
    상기 신호 입력부는,
    상기 리드 명령 신호에 응답하여 활성화 되고, 상기 리드 종료 신호에 응답하여 비활성화 되는 상기 리드 구간 감지 신호를 출력하는 것을 특징으로 하는 반도체 메모리의 프리차지 전압 생성 장치.
  8. 제 7 항에 있어서,
    상기 신호 입력부는,
    게이트 단에 상기 리드 종료 신호를 입력받고 소스 단이 상기 외부 전압을 인가받는 제 1 피모스 트랜지스터;
    게이트 단이 상기 리드 명령 신호를 입력받고 소스 단이 상기 제 1 피모스 트랜지스터의 드레인 단과 연결되고 드레인 단이 상기 제 1 노드에 연결되는 제 2 피모스 트랜지스터; 및
    게이트 단이 상기 리드 명령 신호를 입력받고 드레인 단이 상기 제 1 노드에 연결되고 소스 단이 접지 전압을 인가받는 엔모스 트랜지스터를 포함하는 것을 특징으로 하는 반도체 메모리의 프리차지 전압 생성 장치.
  9. 제 2 항에 있어서,
    상기 래치부는,
    상기 리드 구간 감지 신호를 반전시켜 출력하는 제 1 반전 수단 및 상기 제 1 반전 수단의 출력 신호를 반전시켜 상기 제 1 노드로 피드백시키는 제 2 반전 수단을 포함하는 것을 특징으로 하는 반도체 메모리의 프리차지 전압 생성 장치.
  10. 제 2 항에 있어서,
    상기 펄스 발생부는,
    상기 리드 구간 감지 신호를 상기 소정 시간 지연시키는 지연부; 및
    상기 리드 구간 감지 신호와 상기 지연부의 출력 신호를 입력받아 상기 구동 신호를 출력하는 논리 소자;
    를 포함하는 것을 특징으로 하는 반도체 메모리의 프리차지 전압 생성 장치.
  11. 제 10 항에 있어서,
    상기 지연부는 복수개의 반전 수단을 구비하는 것을 특징으로 하는 반도체 메모리의 프리차지 전압 생성 장치.
  12. 제 11 항에 있어서,
    상기 논리 소자는 낸드 게이트임을 특징으로 하는 반도체 메모리의 프리차지 전압 생성 장치.
  13. 제 4 항에 있어서,
    상기 제어부는,
    상기 구동 신호에 응답하여 접지 전압을 상기 비교부에 인가하는 스위칭 소자를 포함하는 것을 특징으로 하는 반도체 메모리의 프리차지 전압 생성 장치.
  14. 제 4 항에 있어서,
    상기 제어부는,
    게이트 단이 상기 구동 신호를 입력받고 드레인 단이 상기 비교부와 연결되며 소스 단이 접지 전압을 인가받는 제 1 엔모스 트랜지스터를 포함하는 것을 특징으로 하는 반도체 메모리의 프리차지 전압 생성 장치.
  15. 제 14 항에 있어서,
    상기 비교부는,
    소스 단이 상기 외부 전압을 인가받고 드레인 단이 제 1 노드에 연결되는 제 1 피모스 트랜지스터;
    소스 단이 상기 외부 전압을 인가받고 드레인 단이 제 2 노드에 연결되고 게이트 단이 상기 제 1 피모스 트랜지스터의 게이트 단 및 상기 제 2 노드에 연결되는 제 2 피모스 트랜지스터;
    게이트 단이 상기 기준 전압을 입력받고 드레인 단이 상기 제 1 노드에 연결되며 소스 단이 상기 제 1 엔모스 트랜지스터의 드레인 단에 연결되는 제 2 엔모스 트랜지스터; 및
    게이트 단이 상기 프리차지 전압을 입력받고 드레인 단이 상기 제 2 노드에 연결되며 소스 단이 상기 제 1 엔모스 트랜지스터의 드레인 단과 연결되는 제 3 엔모스 트랜지스터;
    를 포함하는 것을 특징으로 하는 반도체 메모리의 프리차지 전압 생성 장치.
  16. 제 15 항에 있어서,
    상기 전압 공급부는,
    게이트 단이 상기 제 1 노드에 연결되고 소스 단이 상기 외부 전압을 인가받으며 드레인 단이 상기 접지 전압을 인가받는 제 3 피모스 트랜지스터를 포함하는 것을 특징으로 하는 반도체 메모리의 프리차지 전압 생성 장치.
  17. 제 16 항에 있어서,
    상기 전압 공급부는,
    상기 제 3 피모스 트랜지스터의 드레인 단이 상기 프리차지 전압을 출력하고, 상기 제 3 피모스 트랜지스터의 드레인 단이 상기 제 3 엔모스 트랜지스터의 게이트 단에 연결되는 것을 특징으로 하는 반도체 메모리의 프리차지 전압 생성 장치.
  18. 제 17 항에 있어서,
    상기 초기화부는,
    게이트 단이 상기 구동 신호를 입력받고 소스 단이 상기 외부 전압을 인가받으며 드레인 단이 상기 제 3 피모스 트랜지스터의 게이트 단과 연결되는 제 4 피모스 트랜지스터를 포함하는 것을 특징으로 하는 반도체 메모리의 프리차지 전압 생성 장치.
  19. 제 1 프리차지 전압을 공급하는 제 1 프리차지 전압 생성 회로; 및
    리드 동작이 종료된 후 소정 시간 동안 활성화 되어 제 2 프리차지 전압을 공급하는 제 2 프리차지 전압 생성 회로;
    를 포함하는 것을 특징으로 하는 반도체 메모리의 프리차지 전압 생성 장치.
  20. 제 19 항에 있어서,
    상기 제 2 프리차지 전압 생성 회로는,
    상기 리드 동작이 시작 할 때부터 상기 리드 동작의 종료 후 소정 시간까지 의 활성화 구간을 가지는 구동 신호를 출력하는 구동 신호 생성 수단; 및
    상기 구동 신호에 응답하여 상기 제 2 프리차지 전압을 생성하여 출력하는 전압 생성 수단;
    을 포함하는 것을 특징으로 하는 반도체 메모리의 프리차지 전압 생성 장치.
  21. 제 20 항에 있어서,
    상기 구동 신호 생성 수단은,
    파워업 신호에 응답하여 제 1 노드에 외부 전압을 인가하여 초기화 시키는 스위칭부;
    리드 명령 신호 및 리드 종료 신호에 응답하여 상기 제 1 노드에 리드 구간 감지 신호를 출력하는 신호 입력부;
    상기 리드 구간 감지 신호를 래치하여 출력하는 래치부; 및
    상기 래치부의 출력 신호에 응답하여 상기 구동 신호를 생성하는 펄스 생성부;
    를 포함하는 것을 특징으로 하는 반도체 메모리의 프리차지 전압 생성 장치.
  22. 제 20 항에 있어서,
    상기 전압 생성 수단은,
    상기 구동 신호에 응답하여 활성화 되어, 기준 전압 및 피드백 된 상기 제 2 프리차지 전압의 비교 결과에 응답하는 전류 변화량에 따른 비교 신호를 출력하고, 상기 비교 신호에 응답하여 상기 제 2 프리차지 전압의 레벨을 조절하는 것을 특징으로 하는 반도체 메모리의 프리차지 전압 생성 장치.
  23. 제 22 항에 있어서,
    상기 전압 생성 수단은,
    상기 구동 신호에 응답하여 상기 전압 생성 수단의 동작을 제어하는 제어부;
    상기 제어부에 의해 활성화되어 상기 기준 전압 및 피드백 된 상기 제 2 프리차지 전압에 응답하여 상기 비교 신호를 출력하는 비교부;
    상기 비교 신호에 응답하여 외부 전압을 상기 제 2 프리차지 전압에 인가하는 전압 공급부; 및
    상기 비교 신호를 초기화 시키는 초기화부;
    를 포함하는 것을 특징으로 하는 반도체 메모리의 프리차지 전압 생성 장치.
  24. 제 21 항에 있어서,
    상기 스위칭부는,
    상기 파워업 신호에 응답하여 상기 외부 전압을 상기 제 1 노드에 인가하는 스위칭 소자를 포함하는 것을 특징으로 하는 반도체 메모리의 프리차지 전압 생성 장치.
  25. 제 24 항에 있어서,
    상기 스위칭 소자는,
    게이트 단이 상기 파워업 신호를 입력받고 소스 단이 상기 외부 전압을 인가받고 드레인 단이 상기 제 1 노드에 연결되는 피모스 트랜지스터임을 특징으로 하는 반도체 메모리의 프리차지 전압 생성 장치.
  26. 제 21 항에 있어서,
    상기 신호 입력부는,
    상기 리드 명령 신호에 응답하여 활성화 되고, 상기 리드 종료 신호에 응답하여 비활성화 되는 상기 리드 구간 감지 신호를 출력하는 것을 특징으로 하는 반도체 메모리의 프리차지 전압 생성 장치.
  27. 제 26 항에 있어서,
    상기 신호 입력부는,
    게이트 단에 상기 리드 종료 신호를 입력받고 소스 단이 상기 외부 전압을 인가받는 제 1 피모스 트랜지스터;
    게이트 단이 상기 리드 명령 신호를 입력받고 소스 단이 상기 제 1 피모스 트랜지스터의 드레인 단과 연결되고 드레인 단이 상기 제 1 노드에 연결되는 제 2 피모스 트랜지스터; 및
    게이트 단이 상기 리드 명령 신호를 입력받고 드레인 단이 상기 제 1 노드에 연결되고 소스 단이 접지 전압을 인가받는 엔모스 트랜지스터를 포함하는 것을 특 징으로 하는 반도체 메모리의 프리차지 전압 생성 장치.
  28. 제 21 항에 있어서,
    상기 래치부는,
    상기 리드 구간 감지 신호를 반전시켜 출력하는 제 1 반전 수단 및 상기 제 1 반전 수단의 출력 신호를 반전시켜 상기 제 1 노드로 피드백시키는 제 2 반전 수단을 포함하는 것을 특징으로 하는 반도체 메모리의 프리차지 전압 생성 장치.
  29. 제 21 항에 있어서,
    상기 펄스 발생부는,
    상기 리드 구간 감지 신호를 상기 소정 시간 지연시키는 지연부; 및
    상기 리드 구간 감지 신호와 상기 지연부의 출력 신호를 입력받아 상기 구동 신호를 출력하는 논리 소자;
    를 포함하는 것을 특징으로 하는 반도체 메모리의 프리차지 전압 생성 장치.
  30. 제 29 항에 있어서,
    상기 지연부는 복수개의 반전 수단을 구비하는 것을 특징으로 하는 반도체 메모리의 프리차지 전압 생성 장치.
  31. 제 30 항에 있어서,
    상기 논리 소자는 낸드 게이트임을 특징으로 하는 반도체 메모리의 프리차지 전압 생성 장치.
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