CN110998732B - 输入缓冲器电路 - Google Patents

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Abstract

本发明描述用于接收输入数据信号的设备。实例设备包含：多个数据输入电路及内部数据选通生成器。所述多个数据输入电路中的每一数据输入电路包含：放大器，其从数据端子接收数据，且在启用状态下锁存所述数据并在停用状态下避免锁存数据；及电压控制电路，其经耦合到所述放大器的尾端节点并在所述启用状态期间将第一电压提供给所述尾端节点，且进一步在所述停用状态期间，在第一模式下将与所述第一电压不同的第二电压提供给所述尾端节点并在第二模式下将所述尾端节点设置为浮动状态。所述内部数据选通信号生成器分别将多个内部数据选通信号提供给所述多个对应数据输入电路。

Description

输入缓冲器电路
背景技术
高数据可靠性、高速存储器存取及减小的芯片尺寸是半导体存储器所要求的特征。
近年来，一直致力于增加存取速度同时减少半导体装置的功耗。作为致力于增加存取速度的部分，可能期望在输入缓冲器中包含用于接收地址信号、命令信号及时钟信号的具有更快操作的输入接收器电路。同时，可能期望在输入接收器电路处容纳大范围的输入信号以满足最近的半导体装置(例如，低功率双倍数据速率同步DRAM)。例如，低功率双倍数据速率4(LPDDR4)规范(JESD209-4)指定在数据输入的电力供应电压(VDD)的10％到42％的范围内的数据输入参考电压(VREF)操作点。沿着这些思路，已开发包含差分放大器的入输接收器电路。例如，数据锁存器类型的输入缓冲器已用作存储器装置(例如，LPDDR4)的输入缓冲器。当时钟信号CLK处于逻辑高电平时，存储器装置中的数据锁存器类型的输入(DQ)缓冲器通过放大数据输入信号与VREF之间的电压差来放大数据信号并锁存数据信号，且当时钟信号CLK处于逻辑低电平时通过对DQ缓冲器中的每一节点进行预充电来初始化每一节点。DQ输入缓冲器在每一时钟循环期间依次响应于信号输入及预充电操作而执行一系列放大及锁存操作。输入晶体管的源极节点可接收电力供应电压VDD且耦合到输入节点(IN+节点及IN-节点)的输入晶体管的栅极节点可在执行所述系列的放大及锁存操作时分别接收数据输入信号DQ及参考电压VREF。
发明内容
在本发明的一个方面，一种设备包含数据电路及电压控制电路。所述数据电路经配置以在启用状态下被激活且在停用状态下被解除激活。所述电压控制电路经配置以在所述启用状态下向所述数据电路供应第一电压，且还经配置以在所述停用状态下，当设置第一模式时向所述数据电路供应与所述第一电压不同的第二电压并当设置第二模式时不向所述数据电路供应电压。
在本发明的一个方面，一种设备包含多个数据输入电路及内部数据选通信号生成器。所述多个数据输入电路中的每一数据输入电路包含放大器及电压控制电路。所述放大器经配置以从数据端子接收数据，且还经配置以在启用状态下锁存所述数据并在停用状态下避免锁存数据。所述电压控制电路经耦合到所述放大器的第一节点且经配置以在所述启用状态期间将第一电压提供给所述第一节点。所述内部数据选通信号生成器经配置以分别将多个内部数据选通信号提供给所述多个对应数据输入电路。在所述停用状态期间，所述电压控制电路经配置以在第一模式下将第二电压提供给所述第一节点，且进一步经配置以在第二模式下将所述第一节点设置为浮动状态。所述第二电压与所述第一电压不同。
在本发明的一个方面，一种设备包含数据输入电路，所述数据输入电路包含放大器及电压控制电路。所述放大器经耦合到第一节点且经配置以响应启用信号而处于作用状态或非作用状态。所述电压控制电路经配置以在所述数据输入电路处于所述作用状态时将第一电压提供给所述第一节点。在所述数据输入电路处于所述非作用状态时，所述电压控制电路经配置以在第一模式下将第二电压提供给所述第一节点且进一步经配置以在第二模式下将所述第一节点设置为浮动状态。所述第二电压与所述第一电压不同。
应明白，根据以下详细描述及附图，本发明的其它方面、特征、目标、修改或其组合及优点将变得显而易见。
附图说明
图1是根据本发明的半导体装置的框图。
图2是根据本发明的实施例的输入/输出电路及内部数据选通生成器的示意图。
图3是根据本发明的实施例的在输入/输出电路处接收数据的时序图。
图4是根据本发明的实施例的数据输入电路的框图。
图5是根据本发明的实施例的电压控制电路的电路图。
图6是根据本发明的实施例的放大器的电路图。
图7是根据本发明的实施例的数据输入电路的框图。
具体实施方式
下文将参考附图说明本发明的各种实施例。以下详细描述参考以绘示方式展示其中可实践本发明的特定方面及实施例的附图。足够详细地描述这些实施例以实践本发明。可利用其它实施例，且可在不脱离本发明的范围的情况下进行结构、逻辑及电改变。本文中所揭示的各种实施例未必互斥，因为一些所揭示实施例可与一或多个其它所揭示实施例组合以形成新实施例。
图1是根据本发明的实施例的半导体装置的框图。半导体装置10可为例如集成到单个半导体芯片中的LPDDR4 SDRAM。半导体装置10可经安装在作为存储器模块衬底、母板等等的外部衬底2上。如图1中所展示，半导体装置10包含存储器单元阵列11。存储器单元阵列11包含多个存储体，每一存储体包含多条字线WL、多条位线BL及布置在多条字线WL及多条位线BL的交叉点处的多个存储器单元MC。字线WL的选择由行解码器12执行且位线BL的选择由列解码器13执行。感测放大器18经耦合到对应位线BL且经连接到局部I/O线对LIOT/B。局部I/O线对LIOT/B经由用作开关的传输门TG 19连接到主I/O线对MIOT/B。
转向半导体装置10中包含的多个外部端子的说明，多个外部端子包含地址端子21、命令端子22、数据选通(DQS)端子23、数据端子24以及电力供应端子25及26。数据端子24可经耦合到输出缓冲器以用于存储器的读取操作。替代地，数据端子24可经耦合到输入缓冲器以用于下文将描述的存储器的读取/写入存取。图1展示动态随机存取存储器(DRAM)的实例，然而可包含具有用于信号输入/输出的外部端子的任何装置作为本发明的实施例的外部端子。
地址端子21被供应有地址信号ADD及存储体地址信号BADD。供应给地址端子21的地址信号ADD及存储体地址信号BADD经由地址输入电路31传递到地址解码器32。地址解码器32接收地址信号ADD并将经解码的行地址信号XADD供应给行解码器12，且将经解码的列地址信号YADD供应给列解码器13。地址解码器32还接收存储体地址信号BADD且将存储体地址信号BADD供应给行解码器12及列解码器13。
命令端子22被供应有命令信号COM。命令信号COM可包含一或多个单独信号。输入到命令端子21的命令信号COM经由命令输入电路33输入到命令解码器34。命令解码器34对命令信号COM进行解码以生成各种内部命令信号。例如，内部命令可包含用于选择字线的行命令信号及用于选择位线的列命令信号(例如读取命令或写入命令)。
因此，当发出读取命令且及时向行地址及列地址供应读取命令时，从由这些行地址及列地址指定的存储器单元阵列11中的存储器单元MC读取读取数据。读取数据DQ经由读取/写入放大器15及输入/输出(IO)电路17从数据端子24输出到外部。类似地，当发出写入命令且及时向行地址及列地址供应写入命令，且接着将写入数据DQ供应给数据端子24时，写入数据DQ经由输入/输出电路17及读取/写入放大器15供应给存储器单元阵列11且写入在由行地址及列地址指定的存储器单元MC中。根据一个实施例，输入/输出电路17可包含输入缓冲器。输入/输出电路17接收外部时钟信号作为用于确定写入数据DQ的输入时序及读取数据DQ的输出时序的时序信号。
电力供应端子25被供应有电力供应电势VDD及VSS。这些电力供应电势VDD及VSS经供应给电压生成器39。电压生成器39可基于电力供应电势VDD及VSS生成各种内部电势VPP、VOD、VARY、VPERI等等。内部电势VPP可主要用于行解码器12中，内部电势VOD及VARY可主要用于存储器单元阵列11中包含的感测放大器18中，且内部电势VPERI可用于许多其它电路块中。
电力供应电势VDDQ及VSSQ经供应给输入/输出电路17。电力供应电势VDDQ及VSSQ可为分别与供应给电力供应端子25的电力供应电势VDD及VSS相同的电势。然而，专用电力供应电势VDDQ及VSSQ可用于输入/输出电路17使得由输入/输出电路17生成的电力供应噪声不会传播到其它电路块。
输入/输出电路17还可经耦合到内部数据选通(DQS)生成器电路14。数据选通端子23分别被供应有外部数据选通信号DQS及DQSB。这些外部数据选通信号DQS及DQSB彼此互补且经供应给内部数据选通(DQS)生成器电路14。内部数据选通(DQS)生成器电路14可生成多个内部数据选通信号(例如，Int DQS 0到3)。
图2是根据本发明的实施例的输入/输出电路27及内部数据选通生成器24的示意图。图3是根据本发明的实施例的在输入/输出电路27处接收数据的时序图。例如，输入/输出电路27可为图1的输入/输出电路17。输入/输出电路27包含数据端子224，数据端子224包含数据端子DQ0。输入/输出电路27还包含多个数据输入电路217a到217d。
内部数据选通(DQS)生成器24可包含数据选通端子DQS 223a及互补数据选通端子DQSB 223b，其接收用于在高数据速率下捕获数据的数据选通信号(DQS及DQSB)的互补对。例如，内部DQS生成器24可为可提供4相信号的分频器，例如可具有为数据选通信号DQS的频率FDQS的1/2的频率的内部数据选通信号Int DQS0到Int DQS3。例如，当在数据端子DQ0处分别在T0及T4接收写入数据0及4时，可激活Int DQS0信号(具有上升边缘)。当数据端子DQ0处分别在在T1及T5(从DQS滞后半个循环，或从Int DQS0滞后1/4相位)接收写入数据1及5时，可激活Int DQS1信号。当在数据端子DQ0处分别在T2及T6(从DQS滞后一个循环，或从IntDQS0滞后1/2相位)接收写入数据2及6时，可激活Int DQS2信号。当在数据端子DQ0处分别在T3及T7(从DQS滞后一个半循环，或从Int DQS0滞后3/4相位)接收写入数据3及7时，可激活Int DQS3信号。
多个数据输入电路217a到217d可从电压生成器(例如，图1中的电压生成器39)接收参考电压(VREF)且从数据端子DQ0接收数据DQ0。多个数据输入电路217a到217d可进一步分别接收对应的内部数据选通信号Int DQS0到Int DQS3，以将写入数据0到7锁存在数据信号DQ0上以捕获数据。因此，数据输入电路217a可使用Int DQS0信号锁存写入数据0及4，数据输入电路217b可使用Int DQS1信号锁存写入数据1及5，数据输入电路217c可使用IntDQS2信号锁存写入数据2及6，且数据输入电路217d可使用Int DQS3信号锁存写入数据3及7。上述仅仅是实例，且输入/输出电路27可接收多个写入数据(例如，写入数据0到7)，而每一数据输入电路217中的放大器可具有放大更少写入数据(例如，写入数据0及4、1及5、2及6或3及7)的能力。例如，用于对每一数据输入电路217中的每一放大器进行预充电的非作用时间tPREC可为接收第一数据与第二数据(例如，写入数据0与4、1与5、2与6或3与7)之间的等待时间。在非作用时间tPREC期间，每一数据输入电路217中的每一放大器可在一种模式下对特定节点(例如，本发明稍后将描述的图4到6中的ZPtail节点或图7中的ZNtail节点)执行预充电操作且可在不同于所述一种模式的模式下避免预充电操作。例如，可从模式寄存器电路(未展示)或通过电熔丝(未展示)提供模式信号“Mode”以便指示所述模式。在测试操作中，可测试用于执行预充电操作的所述一种模式及用于避免预充电操作的另一模式。
图4是根据本发明的实施例的数据输入电路40的框图。例如，数据输入电路40可为图2中的数据输入电路217a。数据输入电路40可包含电压控制电路41及数据电路42(例如，放大器AMP)。电压控制电路41可接收内部数据选通信号(例如，Int DQS0)、模式信号(例如，“Mode”)及正电势(例如，VDD)且可进一步将中间信号提供给ZPtail节点。数据电路42可经耦合在ZPtail节点与耦合到接地电势的电源节点之间。数据电路42可接收参考电压VREF及数据信号DQ0且可进一步提供输出信号OUT。稍后将参考图5及6详细描述电压控制电路41及数据电路42的功能。
图5是根据本发明的实施例的电压控制电路50的电路图。例如，电压控制电路50可为图4中的电压控制电路41。电压控制电路50可包含反相器51，反相器51可接收内部数据选通信号Int DQS0的互补信号且可进一步将中间信号提供给ZPtail节点。例如，反相器51可包含第一类型的晶体管(例如，p沟道场效应晶体管)52及第二类型的晶体管(例如，n沟道场效应晶体管)53。第一类型的晶体管52的源极节点可经耦合到正电源电势VDD且第一类型的晶体管52的漏极节点可经耦合到ZPtail节点。第二类型的晶体管53的漏极节点可经耦合到ZPtail节点。第一类型的晶体管52及第二类型的晶体管53的栅极节点可接收内部数据选通信号Int DQS0的互补信号。
电压控制电路50可进一步包含可为另一第二类型的晶体管(例如，n沟道场效应晶体管)的另一晶体管54。例如，晶体管54的源极节点可经耦合到接地电势(例如，VSS)且晶体管54的漏极节点55可经耦合到第二类型的晶体管53的源极节点。晶体管54的栅极节点可接收模式信号(例如，“Mode”)。因此，可在作用状态(例如，逻辑电平“1”)下响应于模式信号而激活晶体管54且将漏极节点55设置为接地电势，且可在非作用状态(例如，逻辑电平“0”)下响应于模式信号而解除激活晶体管54且使漏极节点55处于浮动状态(hi-Z)。
因此，响应于int_DQS0的反相信号处于非作用状态(内部数据选通信号int_DQS0处于作用状态)，可将ZPtail节点上的中间信号设置为正电源电势VDD以锁存数据DQ0。另一方面，当int_DQS0的反相信号处于作用状态(内部数据选通信号int_DQS0处于非作用状态)时，响应于模式信号Mode处于作用状态(例如，逻辑高电平“1”)，可将ZPtail节点上的中间信号设置为接地电势，而响应于模式信号Mode处于非作用状态(例如，逻辑低电平“0”)，可使ZPtail节点上的中间信号处于浮动状态(hi-Z)。
图6是根据本发明的实施例的放大器60的电路图。例如，放大器60可为图4中的数据电路42。放大器60可包含晶体管61、62、63、64、65及66。数据输入信号DQ0经提供给晶体管61的栅极。参考电压VREF经提供给晶体管62的栅极。响应于在作用状态(例如，逻辑高电平“1”)下内部数据选通信号Int DQS0的反相信号(其可解除激活晶体管65及66)而执行一系列放大及锁存操作。电力供应电压VDD可通过晶体管61及62提供给节点(节点1及节点2)，且节点(节点1及节点2)的电压取决于数据输入信号DQ0从预充电电平(例如，接地电势VSS)增加。因此，可基于输入数据输入信号DQ0的电压与参考电压VREF之间的差引起节点(节点1与节点2)之间的电压差Vdiff。因为电力供应电压VDD经提供给节点(节点1及节点2)，所以当电压差Vdiff超过晶体管64的阈值VTh时，OUT节点处的电压从接地电势VSS增加，所述接地电势VSS可为通过晶体管64的预充电电平。由于节点1及节点2的电压增加到高达近似正电源电势VDD，放大器60可锁存耦合到晶体管64及66的栅极节点的节点与放大器60的OUT节点之间的电压差，且逻辑高电平信号(VDD)或逻辑低电平信号(VSS)可经提供给OUT节点。在预充电操作中，当内部数据选通信号Int DQS0的反相信号处于作用状态(例如，逻辑高电平)时，OUT节点可通过预充电晶体管68预充电到接地电势VSS(例如，逻辑低电平“0”)。先前参考图5所描述，在作用状态下的内部数据选通信号Int DQS0的反相信号可进一步将ZPtail节点设置为接地电势VSS或处于浮动状态，这取决于模式信号Mode是作用还是非作用。同时，处于接地电势的输出信号OUT可将晶体管63、64、65及66设置为非作用状态。因此，可在预充电操作期间控制晶体管61与62之间的共同节点(ZPtail节点)的电压。
图7是根据本发明的实施例的数据输入电路70的框图。例如，数据输入电路70可为图2中的数据输入电路217a。数据输入电路70可包含电压控制电路71及放大器72。电压控制电路41可接收内部数据选通信号(例如，Int DQS0)、模式信号(例如，“Mode”)及接地电势且可进一步将中间信号提供给ZNtail节点。放大器72可经耦合在ZNtail节点与耦合到正电源电势VDD的电源节点之间。放大器72可接收参考电压VREF及数据信号DQ0且可进一步提供输出信号OUT。类似地，可在预充电操作期间控制分别接收数据信号DQ0与参考电压VREF的晶体管之间的共同节点的电压。
上述实施例中所使用的信号的逻辑电平、晶体管的类型、数据输入电路的类型仅仅是实例。然而，在其它实施例中，可在不脱离本发明的范围的情况下使用不同于本发明中具体描述的信号的逻辑电平、晶体管的类型、数据输入电路的类型的信号的逻辑电平、晶体管的类型、数据输入电路的类型。
尽管已在某些优选实施例及实例的背景下描述本发明，但是应明白，本发明超出具体揭示的实施例延伸到本发明的其它替代实施例及/或用途以及其明显修改及等效物。另外，基于本发明，在本发明的范围内的其它修改对于所属领域技术人员来说将容易显而易见。还可预期，可制作所述实施例的特定特征及方面的各种组合或子组合且所述组合或子组合仍落入本发明的范围内。应理解，所揭示实施例的各种特征及方面可彼此组合或替换以便形成本发明的不同模式。因此，本文中所揭示的本发明的至少部分的范围不应受上述特定的所揭示实施例限制。

Claims (20)

1.一种半导体装置，其包括：
数据电路，其经配置以在启用状态下被激活且在停用状态下被解除激活；及
电压控制电路，其经配置以在所述启用状态下向所述数据电路供应第一电压，所述电压控制电路进一步经配置以在所述停用状态下，当设置第一模式时向所述数据电路供应与所述第一电压不同的第二电压且当设置第二模式时不向所述数据电路供应电压。
2.根据权利要求1所述的半导体装置，其进一步包括外部端子，所述外部端子经耦合到所述数据电路，
其中所述数据电路经配置以放大在所述外部端子处连续接收的多个数据中的至少一者。
3.根据权利要求2所述的半导体装置，其中所述多个数据包含第一数据、所述第一数据之后的第二数据、所述第二数据之后的第三数据及所述第三数据之后的第四数据，所述数据电路经配置以在所述启用状态下放大所述第一数据且进一步经配置以在所述停用状态下避免放大所述第二数据、所述第三数据及所述第四数据。
4.根据权利要求1所述的半导体装置，其中所述第二电压是接地电压。
5.根据权利要求1所述的半导体装置，其进一步包括外部端子，
其中所述数据电路包含：
第一节点，其经耦合到所述电压控制电路；
第二节点，其经耦合以被供应有接地电压；
第一晶体管，其经耦合在所述第一节点与所述第二节点之间，其中所述第一晶体管的栅极经耦合到所述外部端子；及
第二晶体管，其并联耦合到所述第一节点与所述第二节点之间的所述第一晶体管，其中所述第二晶体管的栅极被供应有参考电压。
6.根据权利要求1所述的半导体装置，其中所述数据电路包含：
第一节点，其经耦合到所述电压控制电路；及
第二节点，其经耦合以被供应有电力供应电压。
7.根据权利要求1所述的半导体装置，其中所述第一模式指示执行预充电操作且所述第二模式指示避免预充电操作。
8.一种半导体装置，其包括：
多个数据输入电路，所述多个数据输入电路中的每一数据输入电路包含：
放大器，其经配置以从数据端子接收数据，进一步经配置以在启用状态下锁存所述数据且在停用状态下避免锁存数据；及
电压控制电路，其经耦合到所述放大器的第一节点，经配置以在所述启用状态期间将第一电压提供给所述第一节点；及
内部数据选通信号生成器，其经配置以分别将多个内部数据选通信号提供给所述多个数据输入电路中的对应数据输入电路，
其中在所述停用状态期间，所述电压控制电路经配置以在第一模式下将第二电压提供给所述第一节点，且进一步经配置以在第二模式下将所述第一节点设置为浮动状态，且
其中所述第二电压与所述第一电压不同。
9.根据权利要求8所述的半导体装置，其中所述第一模式指示执行预充电操作且所述第二模式指示避免预充电操作。
10.根据权利要求8所述的半导体装置，其中所述多个内部数据选通信号包含第一内部数据选通信号及第二内部数据选通信号，
其中所述第一内部数据选通信号的相位与所述第二内部数据选通信号的相位不同。
11.根据权利要求10所述的半导体装置，其中所述内部数据选通信号生成器包含分频器。
12.根据权利要求10所述的半导体装置，其中所述多个数据输入电路包含第一数据输入电路，
其中所述第一数据输入电路经配置以接收所述第一内部数据选通信号且进一步经配置以响应于所述第一内部数据选通信号的作用状态而切换到启用状态并响应于所述第一内部数据选通信号的非作用状态而切换到停用状态。
13.根据权利要求12所述的半导体装置，其中所述数据端子经配置以分别在第一时间、第二时间、第三时间及第四时间接收第一数据、第二数据、第三数据及第四数据，
其中所述内部数据选通信号生成器经配置以在所述第一时间及所述第三时间在作用状态下提供所述第一内部数据选通信号，且
其中所述内部数据选通信号生成器经配置以在所述第二时间及所述第四时间在作用状态下提供所述第二内部数据选通信号。
14.根据权利要求13所述的半导体装置，其中所述第一数据输入电路的放大器经配置以在所述第一时间及所述第三时间锁存并放大所述数据，且进一步经配置以响应于所述第一内部数据选通信号而在所述第二时间及所述第四时间避免锁存所述数据。
15.根据权利要求14所述的半导体装置，其中所述第一时间与所述第三时间之间的间隔是用于对所述第一数据输入电路的放大器进行预充电的非作用时间。
16.根据权利要求8所述的半导体装置，其中所述第二电压是接地电压。
17.根据权利要求8所述的半导体装置，其中所述放大器包含：
电源节点，其经耦合到接地电势；
第一晶体管，其经耦合在所述第一节点与所述电源节点之间，其中所述第一晶体管的栅极经耦合到所述数据端子；及
第二晶体管，其经耦合在所述第一节点与所述电源节点之间，其中所述第二晶体管的栅极经配置以接收参考电压。
18.根据权利要求8所述的半导体装置，其中所述放大器包含电源节点，所述电源节点经耦合到电力供应电势。
19.一种半导体装置，其包括：
数据输入电路，其包括：
放大器，其经耦合到第一节点且经配置以响应启用信号而处于作用状态或非作用状态；及
电压控制电路，其经配置以在所述数据输入电路处于所述作用状态时将第一电压提供给所述第一节点；
其中在所述数据输入电路处于所述非作用状态时，所述电压控制电路经配置以在第一模式下将第二电压提供给所述第一节点且进一步经配置以在第二模式下将所述第一节点设置为浮动状态，且
其中所述第二电压与所述第一电压不同。
20.根据权利要求19所述的半导体装置，其进一步包括模式寄存器，所述模式寄存器经配置以提供指示所述第一模式或所述第二模式的模式信号，
其中所述第一模式指示执行预充电操作且所述第二模式指示避免预充电操作。
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