CN103959387A - 动态存储器的增强数据保留模式 - Google Patents

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Abstract

一种存储器件：包括一个或多个存储单元，每个所述存储单元具有连接到其的对应位线和字线以便分别存取所述存储单元；与至少一个字线耦合的字线电路；以及与至少一个位线耦合的位线电路。所述存储器件还包括与所述位线电路和字线电路耦合的至少一个控制电路。所述控制电路可经由所述位线电路和字线电路以及所述位线和字线操作，以便导致将状态信息存储在所述存储单元中。至少一个切换元件根据至少一个控制信号，选择性地将所述存储单元、所述位线电路和字线电路以及所述控制电路连接到至少一个电源。所述控制电路在数据保留模式下生成所述控制信号，以便在将状态信息保留在所述存储单元中时，将所述字线电路和位线电路的至少多个部分与所述电源断开连接。

Description

动态存储器的增强数据保留模式
技术领域
本发明一般地涉及存储系统。
背景技术
移动环境(例如，智能电话、平板个人计算机等)中数据密集型应用的出现，导致具有越来越大的动态存储器(例如，动态随机存取存储器(DRAM))的便携式电子系统。这些应用展现的典型操作模式包括相对较短的操作突发，随后是相对较长的待机时段。由于刷新要求和外围电路泄漏，DRAM即使在待机期间也消耗大量电力，因此对这种便携式电子系统的电池寿命具有重大影响。
更具体地说，由于电荷泄漏，必须定期刷新存储在DRAM单元中的数据。从数据写入到DRAM单元到由于电荷泄漏而导致数据达到受损阈值所经过的时间在此称为存储器的数据保留时间。数据保留时间越长，刷新存储单元的频率就越低。DRAM中的每次刷新操作都消耗电力。因此，数据保留时间越长，需要的刷新电力就越低。重要的是记住，不仅存储单元泄漏，而且DRAM外围电路也不断泄漏。通过外围电路泄漏消耗的电力可能使刷新消耗的电力相形见绌，尤其在嵌入式DRAM(一种高性能DRAM技术)的情况下。
即使未存取存储器时(即，当存储器处于待机模式时)，也将消耗刷新(或数据保留)和外围电路泄漏电力。待机模式通常被定义为这样一种模式：其中未存取存储器(例如，在读取或写入操作期间)，并且存储在存储器中的部分或全部数据被保留。在电力关键的应用中，通常在待机中消耗大部分电力。在此类应用中，重要的是最小化外围电路泄漏和刷新电力，使其达到尽可能低的水平。
发明内容
有利地，本发明的各方面提供一种用于降低动态存储器(例如，DRAM)中的整体功耗的机制。为了实现这一点，本发明的各实施例在其中不执行读取、写入或刷新操作的深度休眠操作模式期间，有利地切断到驱动位线的存储电路和其它外围电路的电力，同时允许存储单元在没有电力的情况下临时保持状态。这种状态在此称为深度休眠。因此，存储器被配置为使长期深度休眠与短期刷新突发相交错，其中恢复电力只是为了执行刷新操作。
根据本发明的一个实施例，一种存储器件包括一个或多个存储单元，每个所述存储单元具有连接到其的对应位线和字线以便分别存取所述存储单元；与至少一个字线耦合的字线电路；以及与至少一个位线耦合的位线电路。所述存储器件还包括与所述位线电路和字线电路耦合的至少一个控制电路。所述控制电路可经由所述位线电路和字线电路以及所述位线和字线操作，以便导致将状态信息存储在所述存储单元中。至少一个切换元件根据至少一个控制信号，选择性地将所述存储单元、所述位线电路和字线电路以及所述控制电路连接到至少一个电源。所述控制电路生成所述控制信号，以便在将状态信息保留在所述存储单元中时，将所述字线电路和位线电路的至少多个部分与所述电源断开连接。
根据本发明的另一个实施例，提供一种用于促进存储电路中的数据保留模式的方法，所述存储电路包括多个动态存储单元以及耦合到所述存储单元的位线和字线，每个所述存储单元具有与之关联的唯一一对对应位线和对应字线以便分别存取所述存储单元。所述方法包括以下步骤：当接收到进入所述数据保留模式的请求时，使处于第一模式的所述存储电路的长期操作与处于第二模式的所述存储电路的短期操作突发相交错，在所述第一模式下，断开到至少驱动所述位线的电路的电力并且所述存储单元保留它们的存储在其中的相应状态信息，在所述第二模式下，仅为用于执行所述存储单元的刷新的电路恢复电力并且刷新所述存储单元。
从以下将结合附图阅读的对本发明的示例性实施例的详细描述，本发明的这些和其它特性、目标以及优点将变得显而易见。
附图说明
现在仅通过实例的方式参考附图描述本发明的实施例，这些附图是：
图1是示出其中可以实现本发明技术的示例性存储电路的至少一部分的框图；
图2是示出根据本发明一个实施例的用于在存储电路中执行定期唤醒和刷新以及进入和退出数据保留模式的示例性方法的至少一部分的流程图；
图3A是示出根据本发明一个实施例的可操作以便生成适合与图1中所示的示例性存储电路一起使用的位线电压的示例性线性电压调节器的至少一部分的示意图；
图3B是示出根据本发明另一个实施例的可操作以便生成适合与图1中所示的示例性存储电路一起使用的位线电压的示例性线性电压调节器的至少一部分的示意图；
图4A是示出根据本发明一个实施例的示例性字线驱动电路的至少一部分的示意图；
图4B是示出根据本发明的一个备选实施例的示例性字线驱动电路的至少一部分的示意图；
图5是示出根据本发明一个实施例的适合在图4A中所示的示例性字线驱动电路中使用的示例性电压电平相移电路的至少一部分的示意图；
图6是示出根据本发明一个实施例的用于在存储电路中显著延长深度休眠模式的持续时间的示例性方法的至少一部分的流程图；
图7是示出根据本发明另一个实施例的用于在存储电路中显著延长深度休眠模式的持续时间的示例性方法的至少一部分的流程图；以及
图8是示出根据本发明一个方面形成的示例性处理系统的至少一部分的框图。
应该理解，为简单和清晰起见示出附图中的元素。可以在商业上可行的实施例中有用或必需的通用但容易理解的元素可能未被示出，以便促成所示实施例的更少妨碍的视图。
具体实施方式
在此将在用于延长DRAM(例如，独立或嵌入式)中的刷新周期的示例性方法和装置的上下文中描述本发明的各实施例。但是，应该理解，本发明并不限于在此示例性地示出和描述的特定方法和装置。相反，本发明的实施例广泛地涉及以下技术：用于减少DRAM中的外围电路泄漏，从而降低刷新操作的频率并且有利地最小化DRAM中的功耗。通过这种方式，明显降低功耗，尤其在DRAM的待机操作模式(例如，空闲模式)期间。此外，给予了此处的教导后，对于所属技术领域的技术人员来说显而易见的是，可以对所示的实施例进行各种修改，这些修改在本发明的范围之内。即，并未预期或推断关于在此描述的特定实施例的限制。
为了描述和要求保护本发明的各个方面，术语MISFET如在此使用的，旨在被广泛解释并且包含任何类型的金属-绝缘体-半导体场效应晶体管。术语MISFET例如旨在包含利用氧化物材料作为其栅极介电层(即，MOSFET)，以及不使用氧化物材料作为其栅极介电层的半导体场效应晶体管。此外，尽管在首字母缩略词MISFET中引用术语“金属”，但术语MISFET也旨在包含其中从非金属(例如，多晶硅)形成栅极的半导体场效应晶体管。
尽管在此描述的本发明的实施方式可以使用p沟道MISFET(以下称为“PFET”)和n沟道MISFET(以下称为“NFET”)实现，如可以使用互补金属-氧化物-半导体(CMOS)制造工艺形成的那样，但应该理解，本发明并不限于这些晶体管器件和/或这种制造工艺，并且可以类似地采用其它合适的器件(例如，双极结型晶体管(BJT)等)和/或制造工艺(例如，双极、BiCMOS等)，如所属技术领域的技术人员理解的那样。此外，尽管本发明的实施例通常采用硅晶片制造，但本发明的实施例可以备选地采用包括其它材料的晶片制造，所述其它材料包括但不限于砷化镓(GaAs)、磷化铟(InP)等。
作为简要概述，图1是示出其中可以实现本发明技术的示例性存储电路100的至少一部分的框图。存储电路100包括多个动态存储单元，它们可以实现为DRAM单元102(仅示例性地示出其中一个)，每个DRAM单元102与唯一一对对应位线(BL)104和字线(WL)106连接以便选择性地存取该单元。在所示的实施例中，位线104基本上垂直地布置在存储电路100中，字线基本上水平地布置，然而本发明并不限于相应位线和字线的任何特定方向。
位间距(bit pitch)电路110在此被广泛定义为包括用于检测“选定”存储单元102的状态的至少一个读出放大器、用于将状态写入到“选定”存储单元102的至少一个写入电路，以及用于定义位线104的“初始”电压的至少一个预充电电路。在其它实施例中，可以包括其它电路，例如但不限于读写电路。
通常，字线106用于选择(即，激活)存储单元102，位线104用于存取(即，读取或写入)该单元。因此，通过断言对应于给定单元的唯一字线/位线对，存取该给定存储单元。为了选择性地存取存储单元102的给定子集，存储电路100还包括字线驱动电路108，或者与多个字线106和位间距电路110连接的备选字线电路，或者与多个位线104连接的备选位线电路。字线驱动电路108优选地可操作，以便根据一个或多个控制信号将字线106设置为规定的电压电平，所述控制信号例如可以由包括在存储电路100中的控制电路112提供。控制电路112还可以为位间距电路110提供一个或多个控制信号，以便选择性地读取或写入存储单元102。
字线驱动电路108优选地适于经由第一开关114或备选开关电路与第一电源电压(可以是VPP)连接，并且适于经由第二开关116与第二电源电压(可以是VDD)连接。字线驱动电路108还可以优选地与第三电源电压(可以是VWL)和第四电源电压(可以是VSS或地)连接。在一个实施例中，VPP显著大于VDD(例如，VPP大约为2.0伏特，VDD大约为1.0伏特)。在另一个实施例中，VWL小于VSS(例如，VSS大约为0伏特，VWL大约为-300毫伏(mV))。同样，位间距电路110和控制电路112优选地适于分别经由第三开关118和第四开关120与VDD连接。因此，例如在深度休眠操作模式期间，通过打开一个或多个开关114、116、118和120，可以选择性地禁用与其连接的一个或多个对应电路(即，从其相应的电压源断开)。如下面更详细解释的，深度休眠模式最佳地根本不消耗电力，因为所有外围电路都与其相应的电源断开连接。
尽管开关114、116、118和120在图1中被示出为单刀单掷(SPST)开关，但应该理解，这种描述仅是概念性的，并且可以使用所属技术领域的技术人员已知的任何合适的装置实现相应的开关功能。例如，在一个优选实施例中，每个开关114、116、118和120使用一个或多个晶体管器件(为了清晰起见而未明确示出)实现。在一种晶体管实施方式中，每个开关被配置为接收控制信号，并且根据提供给它的控制信号，以电方式连接两个(或更多)电路节点。此外，尽管被示出为位于与开关114、116、118和120连接的相应功能块的外部，但在某些实施例中，这些功能块可以在其中结合一个或多个开关。例如，开关118的功能可以结合在位间距电路110中。
每个DRAM单元102优选地包括存储元件122(在该实施例中，其包括存储电容器)和存取器件124(在该实施例中，其包括NFET器件)。更具体地说，存储电容器122的第一端子适于与第一电压源(可以是VSS或地)连接，存储电容器的第二端子在节点126处与NFET124的源极(S)耦合，NFET124的漏极(D)适于与对应的位线104连接，NFET124的栅极(G)适于与对应的字线106连接。应该理解，因为MISFET器件具有对称性，并且因此具有双向性，所以MISFET器件中的源极和漏极名称的分配本质上是任意的。因此，源极和漏极在此通常可以分别称为第一和第二源极/漏极，其中“源极/漏极”在此上下文中表示源极或漏极。
理想地，不考虑泄漏影响，当关断NFET124时，例如当字线106处于低逻辑电平(例如，0伏特)时，节点126基本上浮置并且存储在电容器122中的电荷将无限地存储，即使当移除到存储电路100的电力时也是如此。但是，实际上，当考虑泄漏特征(主要考虑NFET124，并且在较小程度上考虑存储电容器122)时，存储在电容器122中的高逻辑电平最终可能放电到VSS，并且低逻辑电平放电到VDD，具体取决于位线104、字线106的组合以及VSS电压。
假设DRAM单元仅存储电荷，并且不同于静态随机存取存储器(SRAM)，状态存储不需要电力，则可以临时切断到单元及其周围电路的电力而不丢失状态。因此，DRAM宏(macro)可以临时保持状态而基本上不需要电力。DRAM以及其它动态存储器的数据保留模式优选地适于使长期深度休眠与短期刷新突发相交错，长期深度休眠范围通常从100微秒(μs)到30毫秒(ms)，其中切断到驱动位线的电路(例如，位间距电路110)的电力，并且每个存储单元保持足够的电荷以便定义其状态，在短期刷新突发中仅为对该刷新操作至关重要的电路恢复电力，以便可以对每个存储单元进行充电/恢复，从而为后续深度休眠时段做准备。
少数电路属于微不足道的例外情况，它们例如继续保持电压源可操作以便生成字线电压VWL，存储电路(例如，DRAM宏)可以保持状态而几乎不需要电力。在这种数据保留模式下，根据本发明一个实施例的存储电路优选地在第一模式和第二模式之间交替，第一模式可以是深度休眠模式，其中切断到存储电路中的多数功能块的电力，并且第二模式可以是刷新操作模式，其中为存储电路中的读出放大器通电。深度休眠模式优选地具有第一持续时间(例如，对于嵌入式DRAM技术，大约100μs到大约500μs)，这显著长于刷新操作模式的第二持续时间(例如，大约2μs；示例性1兆字节(Mb)嵌入式DRAM宏中的1000个字线的2纳秒(ns)刷新)。结合图2进一步详细地描述根据本发明一个实施例的示例性数据保留方法。
具体地说，图2是示出根本发明一个实施例的用于在存储电路(例如，图1中所示的存储电路100)中执行从深度休眠定期唤醒和刷新以及进入和退出数据保留模式的示例性方法200的至少一部分的流程图。参考图2，方法200的第一部分首先在步骤202，从活动模式进入DRAM保留模式。应该理解，选择进入或退出数据保留模式由系统控制逻辑(例如，它可以位于图1中的DRAM控制电路112中或者其外部)指导。从步骤202进入数据保留模式时，在步骤204，刷新存储电路(例如，DRAM宏)中的所有存储单元。刷新所有存储单元之后，在步骤206，切断到其相应存储电路的所有电力，但对深度休眠模式至关重要的那些电力(例如，VWL)除外。然后在步骤208，初始化计数器，该计数器可以是休眠时间计数器或者是备选的时间跟踪元件。在该实施例中，休眠时间计数器优选地被设为等于0，然而本发明并不限于以这种方式跟踪经过的时间。因为该实施例中的电路仅意识到周期而不是绝对时间，所以有效地对周期进行计数，尽管这些周期对应于有限的时间；即，数据保留时间。此时，方法200进入深度休眠循环210，这将在下面进一步详细地描述。
在深度休眠循环210期间，状态保留在每个存储单元中。在一个实施例中，字线驱动器108(参见图1)可操作以将每个字线106驱动到负电压电平(例如，-250mV)。这确保每个存储单元中的存取器件(例如，图1中的NFET124)不会导通或者在亚阈值下操作，从而减少泄漏。根据另一个实施例，字线驱动器可操作以将每个字线106驱动到地。
在一个备选实施例中，局部位线可以在地电势处保持其预充电状态，并且其它外围电路的节点放电/泄漏到地(在外围电路被从其相应的电源切断之后)并保持该状态。这可以是嵌入式DRAM的做法，其采用所属技术领域中已知的接地感测方案，其中位线预充电到地。尽管本优选实施例将地址视为预充电到地的位线，但显而易见的是/构想了，对于预充电到VDD(为字线驱动器108供电的相对电源电压)的位线，可以重新组织DRAM控制电路112和位间距电路110以使VDD成为新的地(在所述优选实施例中)，其中电路节点充电/衰减/移动到深度休眠。
此外，还构想了可以将局部位线驱动到子阵列电压的一半(即，VBLH/2)，该电压优选地被定义为存储单元的典型“0”和“1”逻辑电平电压的一半，对于独立DRAM通常为这种情况。
在深度休眠循环210中，在步骤212，优选地使休眠时间计数器递增1。应该理解，根据其它实施例，可以在步骤208使用规定值初始化休眠时间计数器，然后在步骤212针对深度休眠循环的每次循环递减(例如，递减1，或者递减另一个值)。递增休眠时间计数器之后，步骤214进行检查以便判定是否接收到外部唤醒请求(即，系统想要使用DRAM)。
如果接收到外部唤醒请求，则过程控制退出深度休眠循环210并且在步骤216继续，其中启用所有DRAM电源以便为存储电路的活动操作模式做准备。接下来，在步骤218，刷新存储电路中的所有存储单元，此后在步骤220，方法200进入活动操作模式。系统然后决定何时返回到数据保留模式(以便节省电力)。在这种情况下，如前所述，过程从步骤202开始。
如果未接收到唤醒请求，如在步骤214确定的，则重新开始深度休眠循环210，在步骤222检查休眠时间计数器，以便判定是否需要刷新存储单元。这例如可以通过将休眠时间计数器的值与指示存储电路的最大刷新周期长度的规定数值相比较来实现。如果未达到最大刷新期限，则方法200继续回到步骤212，其中递增休眠时间计数器(在步骤212)，并且处理深度休眠循环210的下一次循环。
如果已达到最大刷新期限，如通过在步骤222对照规定阈值检查休眠时间计数器所确定的，则方法200退出深度休眠循环210，并且过程控制在步骤224重新开始，其中启用仅用于执行存储器刷新操作的DRAM电源(例如，与字线驱动电路中的行地址计数器关联的VPP、VBLH、VDD)。接下来，在步骤226，以常规方式刷新存储电路(例如，DRAM宏)中的所有存储单元。执行刷新操作之后，在步骤228，存储电路从DRAM刷新模式返回到深度休眠模式，由此启动方法200的第二部分。
方法200的第二部分首先在步骤228，从DRAM刷新模式返回到深度休眠模式。为了返回到深度休眠模式，在步骤206，优选地从其相应的存储电路切断所有电源，但对深度休眠模式至关重要的那些电源(例如，VWL)除外。如从图2显而易见的，方法200的此第二部分因此类似于第一部分，只是省略在步骤204执行的刷新操作。方法200然后如先前描述的那样继续，通过在步骤208将休眠时间计数器设置为规定值，初始化休眠时间计数器或备选时间跟踪元件；在该实施例中，规定值为0，然而本发明并不限于任何特定的初始化值。方法200然后进入深度休眠循环210。
如前所述，在上面结合图2描述的类型的数据保留模式下，示例性存储电路在深度休眠模式和刷新操作模式之间交替。在深度休眠模式下花费的持续时间(例如，对于示例性嵌入式DRAM，大约100μs到500μs)优选地远长于在刷新操作模式下花费的持续时间(例如，对于示例性嵌入式DRAM，大约2μs)。实际上，优选地要求使用上述时间常数操作的线性调节器在小于大约5μs的时间内，在深度休眠模式(即，电力切断，其中切断到多数功能块的电力)和刷新操作模式(其中为包含在存储电路内的位间距电路110中的读出放大器通电)之间循环。
仅作为举例而不失一般性，图3A是示出根据本发明一个实施例的可操作以生成适合与图1中所示的示例性存储电路100一起使用的调节后的电压(可以是位线电压VBLH)的示例性线性电压调节器300的至少一部分的示意图。线性调节器300优选地结合在图1中所示的位间距电路110中(例如，由开关118表示)。如所属技术领域的技术人员已知的，线性调节器操作时，使用电压控制的电流源(通常使用在其线性或饱和区域中操作的有源晶体管器件实现)强制在调节器的输出端出现基本上固定的电压。控制电路监视(即，感测)输出电压，并且按照输出负载的要求调整电流源，以便将输出电压保持在规定电平。电流源的设计极限将定义调节器可以提供并且仍然保持调节的最大负载电流。
如图3A中所示，示例性线性调节器300包括比较器302、脉冲斩波器304或备选控制电路，以及PFET器件306或备选电压控制的电流源。PFET306包括适于与输入电压(在该实施例中为VDD)连接的源极、适于在调节器的输出节点OUT处生成调节后的输出电压VBLH的漏极，以及适于接收为其提供的控制信号的栅极。比较器302可操作以在第一输入端(可以是反相(-)输入端)接收参考信号VREF。活动模式下的VREF可以是任何固定值或部分可变值，当VDD为1.0V时通常大约为0.8V。在VBLH/2模式期间，将VREF的值设置为原始值的一半。这可以通过使用简单的电阻分压器来实现，然而本发明构想了备选电压生成装置。比较器302的第二输入端(可以是非反相(+)输入端)在节点OUT处与PFET306的漏极连接，并且监视调节器300的输出电压VBLH。
比较器302还可操作以在其输出端生成信号CMP，该信号指示参考信号VREF和调节器输出信号VBLH之间的差。脉冲斩波器304可操作以接收比较器输出信号CMP，并且根据该信号生成控制信号，该控制信号提供给PFET306的栅极以便控制调节器300的输出电压VBLH。比较器302、脉冲斩波器304和PFET306共同形成闭环反馈控制系统。
在该实施例中，比较器302优选地是数字比较器，其被配置为接收时钟信号CLK，并且可操作以生成与时钟信号同步的比较输出采样。线性调节器300还适于接收控制信号SLEEP，该信号指示其中采用调节器的操作模式。例如，当断言可以指示深度休眠模式下的操作的SLEEP信号(例如，逻辑高电平)时，可以直导通过禁用PFET306(例如通过强制脉冲斩波器304输出提供给PFET306的栅极的逻辑高信号)切断传送到存储电路的输出电压VBLH，并且优选地禁用比较器302，从而关闭调节器300中的功耗。如果关断PFET306，则调节器300的输出节点OUT将基本上浮置，因此输出电压VBLH最终因泄漏而降低到接近于GND。
应该理解，尽管线性调节器300被示出使用数字比较器302，但本发明并不限于使用任何特定类型的比较器。例如，在备选实施例中，可以使用模拟比较器(未明确示出)。此外，尽管在调节器300中，在深度休眠模式期间通过强制脉冲斩波器304输出逻辑高信号来禁用PFET306，但根据本发明的备选实施例，不需要关断PFET，如下面结合图3B进一步详细地描述的那样。
具体地说，仅作为举例，图3B是示出根据本发明另一个实施例的可操作以生成适合与图1中所示的示例性存储电路100一起使用的位线电压VBLH的示例性线性电压调节器350的至少一部分的示意图。线性调节器350优选地结合在存储电路100内的位间距电路110中。线性调节器350如同图3A中所示的调节器300，优选地包括比较器352(可以是数字比较器)、脉冲斩波器354或备选控制电路，以及PFET器件356或备选电压控制的电流源。PFET356(可以是功率FET器件)包括适于与输入电压(在该实施例中为VDD)连接的源极、适于在调节器的输出节点OUT处生成调节后的输出电压VBLH的漏极，以及适于接收为其提供的第一控制信号的栅极。
比较器352可操作以在其第一输入端(可以是反相(-)输入端)接收参考信号VREF。比较器352的第二输入端(可以是非反相(+)输入端)在节点OUT处与PFET356的漏极连接，并且监视调节器350的输出电压VBLH。比较器352还可操作以在其输出端生成信号CMP，该信号指示参考信号VREF和调节器输出信号VBLH之间的差。脉冲斩波器354可操作以接收比较器输出信号CMP，并且根据该信号生成第一控制信号，该控制信号提供给PFET356的栅极以便控制调节器350的输出电压VBLH。比较器352、脉冲斩波器354和PFET356共同形成闭环反馈控制系统。
线性调节器350如同调节器300，还适于接收控制信号SLEEP，该信号指示调节器的操作模式。例如，在深度休眠操作模式下，优选地断言SLEEP信号(例如，逻辑高电平)。但是，并非如同在调节器300中那样将SLEEP信号直接提供给脉冲斩波器354，脉冲斩波器不直接接收SLEEP控制信号，因此在深度休眠模式期间不禁用PFET356。相反，线性调节器350的深度休眠模式涉及：与处于活动模式时的输出电压电平相比，输出电压VBLH减小(例如，VBLH_sleep＝VBLH_active/2)，并且循环期限时间常数增加。在深度休眠模式期间，循环期限时间常数可以增加，因为根据定义，该模式不涉及存储单元的读取、写入或刷新操作。
为了实现这一点，线性调节器350包括多路复用器358和分频器360。多路复用器358包括适于接收提供给调节器350的时钟信号CLK的第一输入端，以及适于接收分频器360生成的时钟信号的规定划分的第二输入端。将指示调节器操作模式的SLEEP控制信号提供给多路复用器358的控制输入端。多路复用器358可操作以根据SLEEP信号，生成提供给比较器352的控制输入端的输出信号EN，该信号是时钟信号CLK或时钟信号的向下分频的版本。因为调节器电路350主要在执行比较操作时(即，启用比较器352时)使用电力，所以输入时钟信号CLK的频率划分将通过减慢比较操作的速度，明显降低调节器中的整体功耗。
根据本发明的另一个有利方面，调节器350能够使位线电压VBLH降低到大约为地与VBLH之间一半的电压(即，两个电压—分别表示逻辑“0”和“1”—优先地存储在图1中所示的示例性存储电路100的存储单元102中)。值得注意的是，对于示例性嵌入式DRAM(eDRAM)应用，活动模式下的位线的预充电电压为地或VBLH，这不同于休眠模式(VBLH_sleep模式)期间的位线电压。
如果可以在深度休眠模式期间通过可编程预充电网络(未显式示出)或备选布置将此类调节后的电压(例如，地与VBLH之间的一半)定向到存储电路的位线104(图1)，则可以针对“0”和“1”状态，有利地最小化每个存储单元102中跨存取晶体管124的漏极-源极电压。通过这种方式，将最小化存储电路100中的亚阈值泄漏电流，从而有利地最大化(即，延长)存储电路中的数据保留时间。
应该理解，可以使用分别在图3A和3B中所示的PFET306和356实现图1中所示的开关118的至少一部分。尽管结合图3A和3B描述了对图1中的位间距电路110进行示例性修改以实现深度休眠模式，但应该理解，根据本发明的各个方面，还可以对字线驱动电路(例如，图1中的字线驱动器108)进行修改以实现深度休眠模式。
现在将结合图4A、4B和5讨论字线驱动电路。更具体地说，图4A是示出根据本发明一个实施例的示例性字线驱动电路400的至少一部分的示意图。字线驱动电路400可以结合在图1的示例性存储电路100的字线驱动器108中。字线驱动电路400可操作以在电路的输入节点401处接收输入信号，并且根据输入信号，生成输出信号以便将对应的字线106驱动到所需的电压电平。
参考图4A，字线驱动电路400包括与电路的上拉部分关联的第一电压电平移相器402(可以是VPP电平移相器)，以及与电路的下拉部分关联的第二电压电平移相器404(可以是VWL电平移相器)。VPP电平移相器402与上拉器件(在该实施例中是PFET器件406)连接，VWL电平移相器404与下拉器件(在该实施例中是NFET器件408)连接。NFET器件408的源极适于连接到VWL，408的漏极与对应的字线106连接，408的栅极适于接收VWL电平移相器404生成的第一控制信号，该控制信号可以是下拉(PD)控制信号。PFET器件406的源极适于经由第一开关元件410(优选地使用晶体管器件实现)连接到VPP，406的漏极与对应的字线106连接，406的栅极适于接收VPP电平移相器402生成的第二控制信号，该控制信号可以是上拉(PU)控制信号。
VPP电平移相器402优选地经由开关元件410与VPP电压源连接，并且与地(GND)连接作为电源回路。VWL电平移相器404优选地经由第二开关元件416(优选地使用晶体管器件实现)与VDD电压源连接，并且与VWL连接作为电源回路。在这种配置中，VPP电平移相器402将提供给输入节点401的GND到VDD(或VDD到GND)输入信号转换为在VPP电平移相器的输出节点412处生成的VPP到GND(或GND到VPP)输出信号。同样，在该实施例中，VWL电平移相器404将提供给输入节点401的GND到VDD(或VDD到GND)输入信号转换为在VWL电平移相器的输出节点414处生成的VDD到VWL(或VWL到VDD)输出信号。
在深度休眠模式期间，开关410和416打开，从而有效地断开到VPP电平移相器402、VWL电平移相器404和上拉PFET406的电力。如果PFET406与VPP断开连接，则406的源极将泄漏到地(例如，0伏特)。同样，如果VPP电平移相器402与VPP断开连接，则VPP电平移相器中的所有内部电路节点都将泄漏到地，包括节点412处的PU控制信号。因为上拉PFET406的源极和栅极都将处于地电势，所以PFET406的栅极-源极电压将为零(即，VGS_406＝0)，因此将关断PFET406。
对于字线驱动电路400的下拉部分，VWL电平移相器404优选地包括一个或多个其它晶体管，以便确保在深度休眠模式期间将PD控制信号驱动到地(例如，0伏特)。如果将PD控制信号驱动到地，则下拉NFET408的栅极将为0，并且408的源极将处于VWL，该VWL小于0(例如，大约-300mV)。因为NFET408的栅极-源极电压将大于0，所以NFET408将导通。如果PFET406关断并且NFET408导通，则字线106将被下拉到VWL。在这点上，尽管NFET408的栅极-源极电压(VGS_408)可以很小(例如，300mV)，但仍然相对于PFET406(其栅极-源极电压等于0)足够大，以使NFET408比PFET406的导电性更高，从而将字线106下拉到VWL。
取决于存储电路中的存储单元的设计，可以修改字线驱动电路400以便将对应的字线驱动到合适的电压电平。例如，在某些应用中，存储单元(例如，图1中的存储单元102)中的每个存取晶体管(例如，图1中的晶体管124)被设计为具有阈值电压Vt，该阈值电压足够大以便确保可由存储单元导致的亚阈值泄漏电流足够低，即使当在深度休眠模式期间字线处于地电势时也是如此，因此不需要将字线驱动到负电压。在这种情形中，可以有利地修改字线驱动电路400以便消除VWL电平移相器404和关联的电路，如下面结合图4B进一步详细地描述的那样。
具体地说，图4B是示出根据本发明的一个备选实施例的示例性字线驱动电路450的至少一部分的示意图。字线驱动电路450基本上与图4A中所示的字线驱动电路400相同，只是移除了VWL电平移相器404和关联的电路(例如，开关元件416)，如前所述。此外，下拉NFET408被配置具有适于连接到地的源极、适于连接到对应的字线106的漏极，以及适于直接在节点401处接收输入信号(即，没有电压电平移相)的栅极。在该应用中，将字线106从地驱动到VPP(而不是如图4A中所示的字线驱动电路400中的那样，从VWL驱动到VPP)。
继续参考图4B，在深度休眠模式期间，关断上拉PFET406，如前所述。通过电平移相器402、PFET406和NFET408的共同泄漏电流将字线106拉到地。如前面解释的，此布置需要以增加相应存取晶体管的阈值电压Vt的方式修改存储单元，以便防止单元中的亚阈值泄漏电流，而不需要将每个存取晶体管的栅极驱动到地电势以下。
现在将结合图5描述适合用于图4A中所示的字线驱动电路400的示例性电压电平移相器。但是，应该理解，尽管电压电平移相器被具体设计为生成下拉控制信号，并且因此适于实现图4A中所示的示例性VWL电平移相器404，但对于所属技术领域的技术人员来说显而易见的是，给予了此处的教导后，可以对示例性电压电平移相器进行基本修改以便同样生成上拉控制信号。
仅作为举例而不失一般性，图5是示出根据本发明一个实施例的可以用于实现图4A中所示的VWL电平移相器的示例性电压电平相移电路500的至少一部分的示意图。电压电平移相器500包括以交叉耦合配置连接的第一NFET晶体管513和第二NFET晶体管523。晶体管513和523的源极适于连接到第一电压源(在该实施例中可以是VWL)，晶体管513的栅极连接到第一节点N1(其形成电压电平移相器500的输出节点502C)，晶体管523的栅极连接到第二节点N2(其可以形成电压电平移相器的实际输出端)，晶体管513的漏极连接到第三节点N3，晶体管523的漏极连接到第四节点N4。
电压电平移相器500还包括一对反相器，它们在操作上耦合到第一和第二NFET晶体管513和523。具体地说，第一反相器包括第三NFET晶体管512和第一PFET晶体管511，第二反相器包括第四NFET522和第二PFET晶体管521。晶体管512的源极在节点N3处连接到晶体管513的漏极，晶体管512的漏极在节点N2处连接到晶体管511的漏极和晶体管523的栅极，晶体管512的栅极连接到晶体管511的栅极并且形成互补输入节点501C，以便接收提供给电压电平移相器500的互补输入信号，晶体管511的源极适于连接到第二电压源(可以是VDD)。晶体管522的源极在节点N4处连接到晶体管523的漏极，晶体管522的漏极在节点N1处连接到晶体管521的漏极和晶体管513的栅极，晶体管522的栅极连接到晶体管521的栅极并且形成实际输入节点501T，以便接收提供给电压电平移相器500的实际输入信号，晶体管521的源极适于连接到VDD。
电压电平移相器500分别在实际输入节点501T和互补输入节点501C处接收实际输入信号和互补输入信号。电压电平移相器500可操作以便在输出节点502C处生成输出信号，该输出信号与提供给输入节点501C的互补输入信号同相，与提供给输入节点501T的实际输入信号反相。因此，示例性电压电平移相器500是反相电平移相器。但是，本发明并不限于反相电压电平移相器。例如，重新分配输入端以便输入节点501T适于接收互补输入信号，输入节点501C适于接收实际输入信号，这将导致在输出节点502C处生成的输出信号与实际输入信号同相，因此被视为非反相。
分别提供给输入节点501T和501C的实际输入信号和互补输入信号优选地是逻辑电平信号，它们可以参考不同于电源VWL和VDD的电压源(例如，GND到VDD电压电平)。输出节点502C将从中生成输出信号，该输出信号参考电压源VDD和VWL，因此具有不同于提供给电压电平移相器500的输入节点501T和501C的输入信号的电压电平范围。在所示的实施例中，根据输入信号的逻辑状态，节点502C处的输出信号的电压电平优选地在VDD(例如，大约1.1伏特)与VWL(例如，大约-300mV)之间变化。当在字线驱动电路400中使用时，电压电平移相器500的输出节点502C在节点414处耦合到晶体管408的栅极，因此电压电平移相器500在节点502C处生成的输出信号用作字线驱动电路中的PD控制信号。
就操作而言，当施加给输入节点501C的输入信号是参考VDD的逻辑高电平(例如，大约1.1伏特)时，施加给输入端501T的输入信号(是施加给节点501C的信号的互补信号)将是逻辑低电平，其可以是地(例如，0伏特)。输入端501T为低电平将明显降低晶体管522的导电性(随后522关断)并且导通晶体管521，从而将节点N1上拉到VDD(例如，大约1.1伏特)。节点N1为高电平将导通晶体管513，从而将节点N3下拉到VWL(例如，大约-300mV)。同样，输入端501C为高电平将关断晶体管511(假设晶体管511的栅极和源极之间的电压差小于晶体管511的阈值电压)并且导通晶体管512，从而将节点N2拉到低电平并且关断晶体管523。因此，在输出节点502C处生成的输出信号将是参考VDD的逻辑高电平。
备选地，当施加给输入节点501C的输入信号是逻辑低电平(例如，0伏特)时，施加给输入端501T的输入信号(是施加给节点501C的信号的互补信号)将是参考VDD的逻辑高电平。输入节点501C为逻辑低电平将明显降低晶体管512的导电性(随后512关断)并且导通晶体管511，从而将节点N2上拉到VDD。节点N2为高电平将导通晶体管523，从而将节点N4下拉到VWL。同样，输入节点501T为高电平将关断晶体管521并且导通晶体管522，从而将节点N1拉到低电平。因此，在输出节点502C处生成的输出信号将是参考VWL而不是地的逻辑低电平。
在深度休眠模式下，VDD与电压电平移相器500断开连接，因此所有电路节点都将泄漏到VWL电势。为了在输出节点502C(在深度休眠模式下，其处于地电势)处生成PD控制信号，在电压电平移相器500中包括第三PFET555。晶体管555的源极适于与地连接，晶体管555的漏极连接到输出节点502C，晶体管555的栅极适于接收控制信号SLEEP_b。控制信号SLEEP_b被优选地在休眠模式期间驱动到VWL，在活动模式期间驱动到VDD。因此，晶体管555将在活动模式下关断，在深度休眠模式期间轻度导通。在深度休眠模式下，如果晶体管521、522和523关断而晶体管555导通，则输出节点502C(其是图4A中所示的PD控制信号)将被上拉到地电势。如果节点502C(PD控制信号)处于地电势，则图4A中所示的NFET408将相对于PFET406导通，这是由于其很小但非零的栅极-源极电压(例如，300mV)导致。因此，NFET408将对应的字线106下拉到VWL。
根据本发明的另一个实施例，可以使用如图6中所示的纠错编码(ECC)，修改先前结合图2描述的用于在存储电路中执行定期唤醒和刷新以及进入和退出数据保留模式的示例性方法200。具体地说，图6是示出根据本发明一个实施例的用于使用ECC在存储电路(例如，图1中所示的存储电路100)中显著延长深度休眠模式的持续时间的示例性方法600的至少一部分的流程图。
参考图6，方法600以类似于方法200的方式开始。但是，与方法200相比，方法600实现更长的深度休眠期。通过允许在深度休眠模式期间在存储单元102中发生受限数量的数据错误(在步骤626到634的刷新/纠正过程中纠正这些错误)，有利地延长深度休眠期，与方法200相比，所述深度休眠期远超出存储单元102的数据保留时间。
更具体地说，在步骤602，方法600从活动模式进入DRAM保留模式。当处于数据保留模式时，在步骤604，刷新存储电路(例如，DRAM宏)中的所有存储单元。刷新所有存储单元之后，在步骤606，从其相应的存储电路切断所有电源，但对深度休眠模式至关重要的那些电源(例如，VWL)除外。在步骤608，初始化计数器，该计数器可以是休眠时间计数器或者是备选时间跟踪装置。在该实施例中，初始地，休眠时间计数器优选地设置为0，然而本发明并不限于以这种方式跟踪时间和/或处理周期。此时，方法600进入深度休眠循环610。深度休眠循环610优选地以如下方式操作：该方式与结合图2中所示的深度休眠循环210描述以及上面描述的方式一致。
在深度休眠循环610中，在步骤612，优选地使休眠时间计数器递增1。应该理解，根据其它实施例，可以在步骤608使用规定值预设休眠时间计数器，然后在步骤612针对深度休眠循环的每次循环递减(例如，递减1，或者递减另一个值)。递增休眠时间计数器之后，步骤614进行检查以便判定是否接收到唤醒请求。
如果接收到唤醒请求，则方法600退出深度休眠循环610并且在步骤616继续，其中启用所有DRAM电源以便为存储电路进入活动操作模式做准备。接下来，在步骤618，刷新存储电路中的所有存储单元，此后在步骤620，方法600从深度休眠模式进入活动操作模式。从活动模式，方法600可以返回到步骤602，其中存储电路再次进入数据保留模式。
如果未接收到唤醒请求，如在步骤614确定的，则重新开始深度休眠循环610，在步骤622检查休眠时间计数器，以便判定是否需要刷新存储单元。这例如可以通过将休眠时间计数器的值与指示存储电路的最大刷新周期长度的规定数值相比较来实现。如果未达到最大刷新期，则方法600继续回到步骤612，其中递增休眠时间计数器，并且处理深度休眠循环610的下一次循环。
如果达到最大刷新期，如通过在步骤622对照规定阈值检查休眠时间计数器确定的，则方法600退出深度休眠循环610，并且过程控制在步骤624继续，其中启用仅用于执行存储刷新操作的DRAM电源(例如，与字线驱动电路中的行地址计数器关联的VPP、VBLH、VDD)。接下来，读取存储电路中的所有存储单元。为了实现这一点，在步骤626，初始化地址计数器(即，地址指针)X，其中X是整数。在该实施例中，计数器被设置为0并且在后续步骤递增1。但是，应该理解，本发明并不限于这种跟踪地址方法。例如，地址计数器可以被初始化为最大地址值，然后在后续处理步骤递减(递减1，或者递减另一个值)。
在步骤626初始化地址计数器之后，在步骤628，优选地递增地址计数器，例如通过使先前计数器值增加1(例如，X＝X+1)。接下来，在步骤630，在存储于地址计数器中的地址<X>处，读取存储电路(例如，DRAM宏)中的所有存储单元。如果在存储于地址<X>处的数据中检测到错误(例如，使用纠错手段，包括但不限于奇偶校验、校验和、循环冗余校验(CRC)、加密散列函数等)，则在步骤632处理此类检测到的错误，优选地通过使用ECC(例如，汉明码、卷积码、里德-所罗门码)纠正错误。
在步骤634，检查地址X以便判定是否已读取存储电路中的所有地址，例如通过将值X与规定的最大地址N相比较，其中N是整数。如果判定未读取所有地址，则方法600返回到步骤628以便递增地址计数器，并且开始读取存储电路中的下一个地址位置。如果判定已读取所有存储地址，则方法600结束，在步骤636，将存储电路从DRAM刷新模式返回到深度休眠模式，此时开始方法600的第二部分。
重要的是认识到，为了检查数据的有效性，在步骤626到634从所有存储单元102读取所有数据的过程将刷新存储器中的所有存储单元102，从而不需要单独的刷新操作。作为DRAM读取周期的基础，活动字线106选择的所有存储单元102与位线104共享其电荷。在DRAM读取周期的后半部分，例如经由锁存包括在位间距电路110中的读出放大器，将丢失的电荷恢复到选定存储单元106。因此，在图6中通过错误检测和解决循环(例如，步骤626到634)，实现图2的显式刷新步骤226。
方法600的第二部分首先在步骤636，从DRAM刷新模式返回到深度休眠模式。为了返回到深度休眠模式，在步骤606，优选地从其相应的存储电路切断所有电源，但对深度休眠模式至关重要的那些电源(例如，VWL)除外。如从图6显而易见的，方法600的此第二部分类似于第一部分，只是省略在步骤604执行的刷新操作。方法600然后如先前描述的那样继续，方式为：通过在步骤608将休眠时间计数器设置为规定值，初始化休眠时间计数器或备选时间跟踪元件；在该实施例中，规定值为0，然而本发明并不限于任何特定的初始化值。方法600然后进入深度休眠循环610，并且处理按照上面描述的那样继续。
图6中所示的实施例有利地增强数据保留模式，以便在刷新过程期间，使用错误检测和纠正码，通过允许少量泄漏存储单元可能失败，显著延长深度休眠期限。如所属技术领域的技术人员显而易见的，给予了此处的教导后，优选地基于最大预期错误数量选择使用的错误检测和纠正码，以便可以纠正此类错误；否则，对数据完整性将产生不良影响。因此，如果在存储电路中的任何给定读取操作期间预期最多一个错误，则基本上任何双错检测/单错纠正码均已足够。
现在参考图7，流程图示出根据本发明另一个实施例的用于使用错误检测在存储电路(例如，图1中所示的存储电路100)中显著延长深度休眠模式的持续时间的示例性方法700的至少一部分，其类似于方法600。但是，与在每个深度休眠周期内使用ECC纠正检测到的错误的方法600相比，方法700允许在多个深度休眠周期内累积这些错误。该实施例的优点是刷新步骤734(在深度休眠时段之间需要)消耗的电力远小于刷新/纠错步骤626到634。如所属技术领域的技术人员在给予了此处的教导后显而易见的，方法700共享由分别在图2和6中所示的示例性方法200和600执行的许多类似步骤。
更具体地说，在步骤702，方法700从活动模式进入DRAM保留模式。当处于数据保留模式时，在步骤704，刷新存储电路(例如，DRAM宏)中的所有存储单元。刷新所有存储单元之后，在步骤706，从其相应的存储电路切断所有电源，但对深度休眠模式至关重要的那些电源(例如，VWL)除外。在步骤708，初始化计数器，该计数器可以是休眠时间计数器或者是备选时间跟踪装置。在该实施例中，最初休眠时间计数器优选地设置为0，然而本发明并不限于以这种方式跟踪时间和/或处理周期。方法700然后进入下面进一步详细地描述的深度休眠循环710。深度休眠循环710优选地以与先前结合图2描述的深度休眠循环210一致的方式操作。
在深度休眠循环710中，在步骤712，优选地使休眠时间计数器递增1。应该理解，根据其它实施例，可以在步骤708使用规定值预设休眠时间计数器，然后在步骤712针对深度休眠循环的每次循环递减(例如，递减1，或者递减另一个值)。递增休眠时间计数器之后，步骤714进行检查以便判定是否接收到唤醒请求。
如果接收到唤醒请求，则方法700退出深度休眠循环710并且在步骤716继续，其中启用所有DRAM电源以便为进入存储电路的活动操作模式做准备。接下来，读取存储电路中的所有存储单元。为了实现这一点，在步骤718，初始化地址计数器(即，地址指针)X，其中X是整数。在该实施例中，计数器被设置为0并且在后续步骤递增1。但是，应该理解，本发明并不限于这种跟踪地址方法。例如，地址计数器可以被初始化为最大地址值，然后在后续处理步骤递减(递减1，或者递减另一个值)。
在步骤718初始化地址计数器之后，在步骤720，优选地递增地址计数器，例如通过使先前计数器值增加1(例如，X＝X+1)。接下来，在步骤722，在存储于地址计数器中的地址<X>处，读取存储电路(例如，DRAM宏)中的所有存储单元。如果在存储于地址<X>处的数据中检测到错误(例如，使用纠错方法，包括但不限于奇偶校验、校验和、循环冗余校验(CRC)、加密散列函数、伯格码(Berger Codes)等)，则在步骤724，通过从系统中的另一个存储器取回新数据或者使用ECC，处理此类检测到的错误。用于处理单向错误(预期针对预充电到地的位线发生的错误种类)的基于伯格码的过程的优选实施例，例如在Emma等人的标题为“DynamicMemory Architecture Employing Passive Expiration of Data(采用被动数据到期的动态存储体系架构)”的美国专利7,290,203(其公开内容在此全部引入作为参考以用于所有目的)中描述。
在步骤726，检查地址X以便判定是否已读取存储电路中的所有地址，例如通过将值X与规定的最大地址N相比较，其中N是整数。如果判定未读取所有地址，则方法700返回到步骤720以便递增地址计数器，并且开始读取存储电路中的下一个地址位置。如果判定已读取所有存储地址，则方法700结束，在步骤728，从深度休眠模式进入DRAM活动模式。
如果未接收到唤醒请求，如在步骤714确定的，则重新开始深度休眠循环710，在步骤730检查休眠时间计数器，以便判定是否需要刷新存储单元。这例如可以通过将休眠时间计数器的值与指示存储电路的最大刷新周期长度的规定数值相比较来实现。如果未达到最大刷新期，则方法700继续回到步骤712，其中递增休眠时间计数器，并且处理深度休眠循环710的下一次循环。
如果已达到最大刷新期，如通过在步骤730对照规定阈值检查休眠时间计数器确定的，则方法700退出深度休眠循环710，并且过程控制在步骤732继续，其中启用仅用于执行存储刷新操作的DRAM电源(例如，与字线驱动电路中的行地址计数器关联的VPP、VBLH、VDD)。
接下来，在步骤734，刷新存储电路中的所有存储单元，此后在步骤736，方法700从刷新模式返回到深度休眠模式，由此开始方法700的第二部分。
方法700的第二部分首先在步骤736，从DRAM刷新模式返回到深度休眠模式。为了返回到深度休眠模式，在步骤706，优选地从其相应的存储电路切断所有电源，但对深度休眠模式至关重要的那些电源(例如，VWL)除外。如从图7显而易见的，方法700的此第二部分类似于第一部分，只是省略在步骤704执行的刷新操作。方法700然后如先前描述的那样继续，方式为：通过在步骤708将休眠时间计数器设置为规定值(在该实施例中为0，然而本发明并不限于任何特定的初始化值)，初始化休眠时间计数器或备选时间跟踪元件。方法700然后进入深度休眠循环710，并且处理按照先前描述的那样继续。
本发明的一个或多个实施例或其元素可以以制造品的形式实现，所述制造品包括包含一个或多个程序的机器可读介质，当执行所述程序时实现此类方法步骤(多个)；即，一种计算机程序产品包括有形的计算机可读可记录存储介质(或多个此类介质)，所述介质具有以非瞬时方式存储在其上的计算机可用程序代码以便执行所指示的方法步骤。此外，本发明的一个或多个实施例或其元素可以以装置的形式实现，所述装置包括存储器和至少一个处理器(例如，向量处理器)，所述处理器与所述存储器耦合并可操作以执行或促进执行示例性方法步骤。
如在此使用的，“促进”操作包括执行所述操作，使得所述操作更容易，有助于执行所述操作，或者导致执行所述操作。因此，作为实例而非限制，在一个处理器上执行的指令可以促进在远程处理器上执行的指令执行的操作，方法是发送适当的数据或命令以便导致或帮助执行所述操作。为避免疑义，在操作者通过执行操作之外的方法促进所述操作的情况下，所述操作仍由某个实体或实体组合执行。
此外，在另一个方面，本发明的一个或多个实施例或其元素可以以部件的形式实现，以便执行在此描述的一个或多个方法步骤；所述部件可以包括(i)硬件模块(多个)，(ii)软件模块(多个)，其在一个或多个硬件处理器上执行，或者(iii)硬件和软件模块的组合；(i)-(iii)的任何一个都实现在此给出的特定技术，并且所述软件模块存储在有形的计算机可读可记录存储介质(或多个此类介质)中。还可以包括经由总线、网络等的适当互连。
本发明的各实施例可以特别适合用于电子设备或备选系统(例如，计算系统、通信系统等)。例如，图8是示出根据本发明一个实施例形成的示例性处理系统800的至少一部分的框图。系统800(例如可以表示动态存储系统或者它的一部分)可以包括处理器810、与处理器耦合(例如，经由总线850或备选连接装置)的存储器820，以及可操作以便与处理器对接的输入/输出(I/O)电路830。处理器810可以被配置为执行本发明的至少一部分功能(例如，通过可以存储在存储器820中的一个或多个进程840)，本发明的示例性实施例在先前各图中示出并且在上面描述。
应该理解，术语“处理器”如在此使用的，旨在包括任何处理设备，例如包括CPU和/或其它处理电路的处理设备(例如，数字信号处理器(DSP)、网络处理器、微处理器等)。此外，应该理解，处理器可以指多个处理设备，并且与处理设备关联的各种元件可以由其它处理设备共享。术语“存储器”如在此使用的，旨在包括与处理器或CPU关联的存储器和其它计算机可读介质，例如DRAM、随机存取存储器(RAM)、只读存储器(ROM)、固定存储介质(例如，硬盘驱动器)、可移动存储介质(例如，软盘)、闪存等。此外，术语“I/O电路”如在此使用的，旨在包括例如用于将数据输入到处理器的一个或多个输入设备(例如，键盘、鼠标等)，和/或用于呈现与处理器关联的结果的一个或多个输出设备(例如，显示器等)。
因此，如在此描述的，包括用于执行本发明方法的指令或代码的应用程序或其软件组件可以以非瞬时方式被存储在一个或多个关联的存储介质(例如，ROM、固定或可移动存储装置)中，并且当准备使用时，被全部或部分加载(例如，加载到RAM中)并由处理器执行。在任何情况下，应该理解，先前各图中所示的至少一部分组件可以以各种形式的硬件、软件或其组合(例如，具有关联存储器的一个或多个DSP、专用集成电路(多个)(ASIC)、功能电路、具有关联存储器的一个或多个经过操作编程的通用数字计算机等)实现。给予了此处提供的本发明的教导后，所属技术领域的普通技术人员将能够构想本发明的组件的其它实施方式。
本发明的至少一部分技术可以在集成电路中实现。在形成集成电路时，通常在半导体晶片表面上以重复模式制造相同的管芯。每个管芯包括在此描述的器件，并且可以包括其它结构和/或电路。单独的管芯被从晶片切削或切割，然后封装为集成电路。所属技术领域的技术人员将了解如何切割晶片并且封装管芯以便产生集成电路。如此制造的集成电路被视为本发明的一部分。
可以在几乎任何应用和/或电子系统(其中可以采用动态存储系统)中采用根据本发明的集成电路。用于实现本发明的技术的合适系统可以包括但不限于个人计算机、移动电话、通信网络等。结合此类集成电路的系统被视为本发明的一部分。给予了此处提供的本发明的教导后，所属技术领域的普通技术人员将能够构想本发明的技术的其它实施方式和应用。
尽管参考附图在此描述了本发明的示例性实施例，但是应当理解，本发明并不限于这些精确的实施例，并且在不偏离所附权利要求的范围的情况下，所属技术领域的技术人员可以做出各种其它更改和修改。

Claims (25)

1.一种存储器件，包括：
多个动态存储单元，每个所述存储单元具有连接到其的对应位线和对应字线以便分别存取所述存储单元；
字线电路，其与至少一个字线耦合；
位线电路，其与至少一个位线耦合；
至少一个控制电路，其与所述位线电路和字线电路耦合，所述控制电路可经由所述位线电路、所述字线电路以及所述位线和字线操作，以便导致将状态信息存储在所述存储单元中；以及
至少一个切换元件，其可操作以根据至少一个控制信号，选择性地将所述存储单元、所述位线电路和字线电路以及所述控制电路连接到至少一个电源；
其中所述控制电路可在数据保留模式下操作，以生成所述至少一个控制信号，以便在将状态信息保留在所述存储单元中时，将所述字线电路和位线电路的至少多个部分与所述电源断开连接。
2.根据权利要求1的存储器件，其中所述字线电路包括与对应字线连接的至少一个字线驱动器。
3.根据权利要求2的存储器件，其中所述字线驱动器可操作以生成当到所述字线电路的电力被断开连接时在所述对应字线上保持的负字线电压。
4.根据权利要求1的存储器件，其中所述位线电路包括与对应位线连接的至少一个位线预充电电路和读出放大器。
5.根据权利要求4的存储器件，其中当到所述位线电路的电力被断开连接时，由所述位线预充电电路生成的位线电压保持在规定的电压电平。
6.根据任一上述权利要求的存储器件，其中所述至少一个切换元件包括至少一个晶体管，其具有连接到所述存储器件中的第一电路节点的第一源极/漏极、连接到所述存储器件中的第二电路节点的第二源极/漏极，以及适于接收所述控制信号的栅极，所述晶体管可操作以根据所述控制信号而电连接所述第一和第二电路节点。
7.根据权利要求1的存储器件，其中所述控制电路可在数据保留期间操作以在至少第一和第二操作模式之间交替，其中在所述第一模式下，刷新存储在所述存储单元中的数据，并且在所述第二模式下，当到至少所述位线电路的电力被断开连接时，在所述存储单元中保留状态信息。
8.根据权利要求7的存储器件，其中所述第二模式是深度休眠模式而所述第一模式是刷新模式，并且其中所述第一模式具有与之关联的第一持续时间，所述第一持续时间显著短于与所述第二模式关联的第二持续时间。
9.根据权利要求8的存储器件，其中所述第二持续时间比所述第一持续时间大至少10倍。
10.根据权利要求1的存储器件，其中所述控制电路可操作以利用纠错编码延长所述存储器件的数据保留期。
11.根据权利要求1的存储器件，其中所述位线电路包括：
晶体管，其适于连接在所述至少一个电源和对应位线之间，所述晶体管可操作以接收第一控制信号，并适于根据所述第一控制信号，选择性地将所述对应位线与所述至少一个电源连接；
比较器，其具有与所述对应位线连接的第一输入端和适于接收参考电压的第二输入端，所述比较器可操作以生成第二控制信号，所述第二控制信号指示所述对应位线上的电压和所述参考电压之间的差；以及
控制器，其可操作以接收所述第二控制信号并生成所述第一控制信号，以便所述对应位线上的所述电压大约被保持在所述参考电压。
12.根据权利要求11的存储器件，其中所述位线电路可操作以接收指示所述存储器件的操作模式的第三控制信号，根据所述第三控制信号而关断所述晶体管，从而将所述对应位线与所述电源断开连接。
13.根据权利要求12的存储器件，其中所述位线电路进一步包括：
分频器，其适于接收提供给所述位线电路的输入时钟信号，并适于生成输出时钟信号，所述输出时钟信号具有的频率是所述输入时钟信号的频率的规定划分；以及
多路复用器，其具有适于接收所述输入时钟信号的第一输入端、适于接收所述输出时钟信号的第二输入端，以及适于接收所述第三控制信号的控制输入端，所述多路复用器可操作以根据所述第三控制信号生成第四控制信号，所述第四控制信号指示所述输入时钟信号和所述输出时钟信号之一。
14.根据权利要求1的存储器件，其中所述字线电路包括至少一个字线驱动器，所述至少一个字线驱动器包括：
上拉晶体管，其具有适于经由第一切换元件连接到第一电压源的第一源极/漏极、与对应字线连接的第二源极/漏极，以及适于接收第一控制信号的栅极；
下拉晶体管，其具有适于连接到第二电压源的第一源极/漏极、与所述对应字线连接的第二源极/漏极，以及适于接收第二控制信号的栅极；
第一电压电平移相器，其可操作以接收参考第一组电压的输入信号，并生成参考第二组电压的所述第一控制信号；以及
第二电压电平移相器，其可操作以接收所述输入信号，并生成参考第三组电压的所述第二控制信号。
15.根据权利要求14的存储器件，其中所述字线驱动器可在第一模式下操作，以便根据所述输入信号在所述第一和第二电压源之间驱动所述对应字线，并且可在第二模式下操作，以便断开到所述第一和第二电压电平移相器的电力并将所述对应字线驱动到所述第二电压源。
16.一种用于促进存储电路中的数据保留模式的方法，所述存储电路包括多个动态存储单元以及耦合到所述存储单元的位线和字线，每个所述存储单元具有与之关联的唯一一对对应位线和对应字线以便分别存取所述存储单元，所述方法包括以下步骤：
当接收到进入所述数据保留模式的请求时，使处于第一模式的所述存储电路的长期操作与处于第二模式的所述存储电路的短期操作突发相交错，在所述第一模式下，断开到至少驱动所述位线的电路的电力并且所述存储单元保留它们的存储在其中的相应状态信息，在所述第二模式下，仅为用于执行所述存储单元的刷新的电路恢复电力并且刷新所述存储单元。
17.根据权利要求16的方法，其中所述第一模式是深度休眠模式，并且所述第二模式是刷新模式。
18.根据权利要求16或权利要求17的方法，还包括：
跟踪所述存储电路在所述第一模式下操作的持续时间；以及
当所述存储电路在所述第一模式下操作的所述持续时间达到规定的数据保留期时，将所述存储电路的操作切换到所述第二模式以便启动所述存储单元的刷新。
19.根据权利要求18的方法，其中跟踪所述存储电路在所述第一模式下操作的持续时间的步骤包括：
将第一计数器设置为规定值；
通过执行以下操作之一，判定是否已达到所述规定的数据保留期：(i)递增所述第一计数器，并且判定所述第一计数器是否达到规定的最大值，以及(ii)递减所述第一计数器，并且判定所述第一计数器是否等于零；以及
当达到所述规定的数据保留期时，仅为用于执行所述存储单元的所述刷新的电路恢复电力，并且将所述存储电路的操作切换到所述第二模式。
20.根据权利要求16至19中的任一权利要求的方法，还包括当接收到进入所述存储电路的活动操作模式的请求时，退出所述第一操作模式。
21.根据权利要求16至20中的任一权利要求的方法，还包括执行纠错从而延长所述存储电路的所述数据保留期。
22.根据权利要求21的方法，其中执行纠错的步骤包括，在处于所述第二模式的所述存储电路的每个操作周期内：
对于所述存储电路中的所有地址位置，读取存储在存储地址位置中的一个给定地址位置处的数据；
检测与所述给定地址位置对应的数据中是否存在至少一个错误；
处理与所述给定地址位置对应的所述数据中的所述至少一个错误；以及
返回到所述存储电路的所述第一操作模式。
23.根据权利要求22的方法，其中执行纠错的步骤包括：
将第二计数器设置为规定值；
执行以下操作之一：(i)递增所述第二计数器，并且判定所述第二计数器是否达到指示所述存储电路的最大地址位置数的值，以及(ii)递减所述第二计数器，并且判定所述第二计数器是否等于零；以及
执行纠错以便纠正存储在与所述第二计数器的所述值对应的地址位置处的数据。
24.根据权利要求21的方法，其中执行纠错的步骤包括：
在处于所述第二模式的所述存储电路的多个操作周期内累积错误；以及
当接收到进入所述存储电路的活动操作模式的请求时，处理所述错误。
25.根据权利要求24的方法，其中使用伯格码执行处理所述错误的步骤。
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