JP2001126479A - 半導体メモリ装置 - Google Patents

Abstract

(57)【要約】 【課題】 ワード線ドライバの信頼性向上及びワード線
駆動電圧の最適化を図り得るワード線駆動回路を持つ半
導体メモリ装置を提供する。 【解決手段】 ワード線を昇圧電位により駆動するワー
ド線駆動回路とを有する半導体メモリ装置において、ワ
ード線駆動回路は、ワード線に昇圧電位を転送するため
のＰＭＯＳトランジスタ２２及び、ワード線を低レベル
に保持するためのＮＭＯＳトランジスタ２３を有するワ
ード線ドライバ２６と、そのＰＭＯＳトランジスタ２２
とＮＭＯＳトランジスタ２３に対して別々に用意された
レベル変換回路２１ａ，２１ｂを有する。レベル変換回
路２１ａは、高レベル側電源端子に昇圧電位、低レベル
側電源端子に接地電位が与えられる。レベル変換回路２
１ｂでは、高レベル側電源端子に電源電位以下の電位
が、低レベル側電源端子には接地電位又は負電位が与え
られる。

Description

【発明の詳細な説明】

【０００１】

【発明の属する技術分野】この発明は、半導体メモリ装
置のワード線を駆動するためのワード線駆動回路に関す
る。

【０００２】

【従来の技術】ダイナミック・ランダム・アクセス・メ
モリ（以下、ＤＲＡＭという）のメモリセルアレイは、
図９に示すように、各行毎に設けられたワード線ＷＬと
各列毎に設けられたビット線ＢＬとの各交差部にメモリ
セルＭＣを配置して構成される。メモリセルＭＣは１個
のＮＭＯＳトランジスタＮＴからなるトランスファゲー
トと１個のメモリキャパシタＣｓにより構成される。メ
モリセルＭＣにデータを書き込むときには、ＮＭＯＳト
ランジスタＮＴをオンにしてビット線ＢＬから記憶情報
をメモリキャパシタＣｓに転送保持し、メモリセルＭＣ
のデータを読み出すときにはやはりＮＭＯＳトランジス
タＮＴをオンにしてメモリキャパシタＣｓの記憶情報を
ビット線ＢＬに転送する。

【０００３】データ読み出し時、メモリキャパシタＣｓ
からビット線ＢＬへの記憶情報伝達の速度及び電圧レベ
ルは、トランスファゲートであるＮＭＯＳトランジスタ
ＮＴのゲートに与えられるワード線ＷＬの電圧レベルに
より決定される。通常のＤＲＡＭでは、この記憶情報伝
達を高速且つ十分なレベルで行うために、ワード線を電
源電位ＶＣＣより高い電位ＶＰＰに昇圧する方式（ワー
ド線昇圧方式）が用いられている。昇圧電位ＶＰＰは、
ＮＭＯＳトランジスタＮＴのしきい値電圧を考慮して、
ＶＰＰ＝（ビット線の高レベル電位）＋（ＮＭＯＳトラ
ンジスタのしきい値電圧）＋（プロセスマージン）のよ
うに設定される。

【０００４】図１０は、その様なワード線昇圧方式のＤ
ＲＡＭにおける従来のワード線駆動回路の構成を示して
いる。ワード線駆動回路は、ロウアドレスデコーダの出
力ＲＡｘが入り、そのレベルに応じて昇圧電位ＶＰＰか
接地電位ＶＳＳを出力するレベル変換回路８０と、この
レベル変換回路８０の出力により制御されるワード線ド
ライバ８１とから構成される。

【０００５】ワード線ドライバ８１は、ドレインがワー
ド線ＷＬに接続され、ソースにワード線駆動信号ＷＤＲ
Ｖが入るＰＭＯＳトランジスタ８２と、ドレインがワー
ド線ＷＬに接続され、ソースが接地されたＮＭＯＳトラ
ンジスタ８３を有する。これらのＰＭＯＳトランジスタ
８１とＮＭＯＳトランジスタ８３のゲートは共通にレベ
ル変換回路８０の出力ノードＮ１により駆動される。Ｎ
ＭＯＳトランジスタ８４はリセット用トランジスタであ
り、そのゲートにはワード線選択信号ＷＤＲＶの逆論理
の信号／ＷＤＲＶが入る。但し、ワード線選択信号ＷＤ
ＲＶはワード線選択時に昇圧電位ＶＰＰ、非選択時に接
地電位ＶＳＳであるが、その逆論理信号／ＷＤＲＶは高
レベルが電源電位ＶＣＣである。

【０００６】このワード線駆動回路では、ワード線駆動
信号ＷＤＲＶが昇圧電位ＶＰＰである選択時、レベル変
換回路８０により出力されるノードＮ１のデコード信号
がＶＳＳであると、ＰＭＯＳトランジスタ８２がオン、
ＮＭＯＳトランジスタ８３がオフとなる。これにより、
ワード線ＷＬには昇圧電位ＶＰＰが与えられる。ノード
Ｎ１のデコード信号がＶＰＰであると、ＮＭＯＳトラン
ジスタ８３がオン、ＰＭＯＳトランジスタ８２がオフに
なり、ワード線ＷＬは接地電位ＶＳＳとなる。ワード線
ドライバ８１の非選択時は、信号／ＷＤＲＶ＝ＶＣＣに
よりＮＭＯＳトランジスタ８４がオンして、ワード線Ｗ
Ｌは接地電位ＶＳＳにリセットされる。

【０００７】図１０のワード線駆動回路では、ワード線
に昇圧電位ＶＰＰが与えられるため、メモリセルの保持
電圧が低レベルの場合にメモリセルのトランスファゲー
トトランジスタのゲート酸化膜に大きな電界がかかる。
従ってメモリセルアレイの信頼性が周辺回路に比べて低
くなるという問題がある。この問題を解決する手法とし
て、従来より、ワード線の電位振幅を同じに保持しなが
ら、ワード線の低レベル側電位として負電位を用いる方
式（負電圧駆動ワード線方式）が知られている。この場
合、メモリセルのトランスファゲートトランジスタのし
きい値電圧もワード線電圧のシフトに応じて低レベル側
にシフトさせる。

【０００８】この負電圧駆動ワード線方式の場合、図１
０に示すワード線ドライバ回路８１に与えられるワード
線駆動信号ＷＤＲＶの高レベル電位が昇圧電位ＶＰＰよ
り低い昇圧電位ＶＨＨとされ、また低レベルの接地電位
ＶＳＳに代わって負電位ＶＬＬが与えられる。図１１
は、上述のワード線昇圧方式と負電圧駆動ワード線方式
の電位関係を示している。ワード線昇圧方式では、電源
電位ＶＣＣ（例えば２．５Ｖ）に対して、ワード線の高
レベルがＶＰＰ（例えば３．５Ｖ）、低レベルがＶＳＳ
（０Ｖ）に設定される。Ｖｔｈはメモリセルのトランス
ファゲートのしきい値電圧である。これに対して負電圧
駆動ワード線方式では、ワード線の高レベルがＶＰＰよ
り低い昇圧電位ＶＨＨ（例えば３．０Ｖ）、低レベルが
負電位ＶＬＬ（例えば−０．５Ｖ）に設定される。この
場合のメモリセルのトランスファゲートのしきい値電圧
Ｖｔｈ’は、Ｖｔｈに比べて、（ＶＰＰ−ＶＨＨ）だけ
下げられている。

【０００９】負電圧駆動ワード線方式の場合、ワード線
の信号電圧が高レベルのときのメモリセルへの書き込み
電圧は、ＶＨＨ−Ｖｔｈ’となり、これはワード線昇圧
方式の場合の書き込み電圧ＶＰＰ−Ｖｔｈと等しい。ま
たワード線の信号電圧が低レベルのときのメモリセルの
保持電圧はＶｔｈ’−ＶＬＬであり、これはワード線昇
圧方式の場合の保持電圧Ｖｔｈ−Ｖｓｓと同じである。
即ち、負電圧駆動ワード線方式によれば、書き込み特性
及び電荷保持特性を損なうことなく、メモリセルのトラ
ンスファゲートの信頼性を高くすることができる。

【００１０】

【発明が解決しようとする課題】以上のように、ワード
線の低レベルを接地レベルとして高レベルに昇圧電位Ｖ
ＰＰを用いるワード線昇圧方式では、メモリセルの信頼
性が問題になる。これに対して、ワード線に与える低レ
ベル電位として負電位を用いる負電圧駆動ワード線方式
とすれば、メモリセルのゲート酸化膜にかかる電界が緩
和されて、ワード線昇圧方式に比べてメモリセルアレイ
の信頼性が高いものとなる。

【００１１】しかし、図１０に示すワード線ドライバ８
１に着目すると、ワード線非選択時のＮＭＯＳトランジ
スタ８３のゲート−チャネル間にかかる電圧は、ワード
線昇圧方式の場合のＶＰＰ−ＶＳＳに対して、負電圧駆
動ワード線方式の場合、ＶＨＨ−ＶＬＬであり、図１１
の例から明らかなように両者に差がない。即ち、負電圧
駆動ワード線方式としても、ワード線ドライバ８１につ
いては、信頼性が改善されない。ＰＭＯＳトランジスタ
８２についてもオン時にはゲート−チャネル間に同様の
電圧がかかる。しかし、メモリセルアレイの中で通常１
本のワード線が選択され、残りのワード線は非選択とさ
れるから、ＮＭＯＳトランジスタ８３の方が経時的に電
圧ストレスが大きくかかる。

【００１２】この発明は、上記事情を考慮してなされた
もので、ワード線ドライバの信頼性向上及びワード線駆
動電圧の最適化を図り得るワード線駆動回路を持つ半導
体メモリ装置を提供することを目的としている。

【００１３】

【課題を解決するための手段】この発明は、デコード回
路により選択されたワード線を第１の電位により駆動す
るワード線駆動回路とを有する半導体メモリ装置におい
て、前記ワード線駆動回路は、ドレインが共通にワード
線に接続されて、ワード線の選択時にオンして前記昇圧
電位をワード線に転送するためのＰＭＯＳトランジスタ
及び、ワード線の非選択時にオンしてワード線を低レベ
ルに保持するためのＮＭＯＳトランジスタを有するワー
ド線ドライバと、前記デコード回路の出力に応じて前記
ワード線ドライバのＰＭＯＳトランジスタのゲートを駆
動する、高レベル側電源端子に前記第１の電位が与えら
れる第１のゲート駆動回路と、前記デコード回路の出力
に応じて前記ワード線ドライバのＮＭＯＳトランジスタ
を駆動する、高レベル側電源端子に前記第１の電位より
低い第２の電位が与えられる第２のゲート駆動回路とを
有することを特徴とする。

【００１４】この発明によると、ワード線ドライバのＰ
ＭＯＳトランジスタとＮＭＯＳトランジスタに対して別
々のゲート駆動回路を設けて、ＰＭＯＳトランジスタ側
の第１のゲート駆動回路では第１の電位として例えば電
源電位より昇圧した昇圧電位を用い、ＮＭＯＳトランジ
スタ側の第２のゲート駆動回路では第２の電位として電
源電位又はそれ以下の電位を用いることにより、ワード
線ドライバでのＮＭＯＳトランジスタの電圧ストレスを
低減することが可能になる。また、第１，第２のゲート
駆動回路の供給電位を選択することにより、ワード線昇
圧方式と負電圧駆動ワード線方式を選択することが可能
になる。

【００１５】具体的にワード線昇圧方式では、ワード線
ドライバのＮＭＯＳトランジスタのソースに接地電位が
与えられ、前記第１のゲート駆動回路は、高レベル側電
源端子に昇圧電位が、低レベル側電源端子に接地電位が
それぞれ与えられて、前記ＰＭＯＳトランジスタのゲー
トを昇圧電位と接地電位の間で振幅させる。また、第２
のゲート駆動回路は、高レベル側電源端子に電源電位
が、低レベル側電源端子に接地電位がそれぞれ与えられ
て、前記ＮＭＯＳトランジスタのゲートを電源電位と接
地電位の間で振幅させる。

【００１６】また、負電圧駆動ワード線方式の場合に
は、ワード線ドライバのＮＭＯＳトランジスタのソース
に負電源電位が与えられ、第１のゲート駆動回路は、高
レベル側電源端子に前記昇圧電位が、低レベル側電源端
子に接地電位がそれぞれ与えられて、前記ＰＭＯＳトラ
ンジスタのゲートを昇圧電位と接地電位の間で振幅させ
る。また、２のゲート駆動回路は、高レベル側電源端子
に電源電位を降圧した降圧電位が、低レベル側電源端子
に負電源電位がそれぞれ与えられて、前記ＮＭＯＳトラ
ンジスタのゲートを前記降圧電位と負電源電位の間で振
幅させる。

【００１７】また、基本的な構成及び製造プロセスが同
じである同種のメモリ製品において、ワード線昇圧方式
と負電圧駆動ワード線方式の選択は、電源電位が供給さ
れる第１の電源線と、電源電位を降圧した降圧電位が供
給される第２の電源線と、接地電位が供給される第３の
電源線と、負電源電位が供給される第４の電源線と、前
記ワード線ドライバのＮＭＯＳトランジスタのソース端
子を前記第３、第４の電源線のいずれかに接続する第１
のスイッチと、前記第２のゲート駆動回路の高レベル側
電源端子を前記第１、第２の電源線のいずれかに接続す
る第２のスイッチと、前記第２のゲート駆動回路の低レ
ベル側電源端子を前記第３、第４の電源線のいずれかに
接続する第３のスイッチとを備えることにより可能にな
る。この場合、第１乃至第３のスイッチは、対応する端
子と電源線との間を固定的に短絡又は開放する導体パタ
ーンとすることができる。

【００１８】

【発明の実施の形態】以下、図面を参照して、この発明
の実施の形態を説明する。図１はこの発明の一実施の形
態にかかるＤＲＡＭの要部構成を示している。メモリセ
ルアレイ１０は、ＮＭＯＳトランジスタを用いたトラン
スファゲート１１とキャパシタ１２とからなるメモリセ
ル１３が多数配列されて構成されている。トランスファ
ゲート１１のドレインは、ビット線対ＢＬ，／ＢＬのい
ずれか一方に接続され、ソースはキャパシタ１２の一端
に接続されている。キャパシタ１２の他端は所定の基準
電位ノード、例えば接地電位ノードに接続されている。
トランスファゲート１１のゲートはワード線ＷＬに接続
されている。

【００１９】ビット線対ＢＬ，／ＢＬには、メモリセル
１３の読み出しデータをセンス増幅するセンスアンプ１
４が設けられている。ロウアドレスデコーダ１５はロウ
アドレスに応じてワード線ＷＬを選択駆動するためのも
ので、ロウアドレスデコーダ１５の各出力端子と対応す
るワード線ＷＬの間にワード線駆動回路１６が設けられ
ている。

【００２０】図２は、ワード線昇圧方式を適用した場合
のワード線駆動回路１６の構成を示している。このワー
ド線駆動回路１６は、ワード線ＷＬに接続されるワード
線ドライバ２６と、このワード線ドライバ２６のＰＭＯ
Ｓトランジスタ２２とＮＭＯＳトランジスタ２３に対し
て別々に、それらのゲートにつながるノードＮ２５，Ｎ
２６を駆動するためのゲート駆動回路を構成するレベル
変換回路２１ａ，２１ｂが設けられている。ワード線ド
ライバ２６のＰＭＯＳトランジスタ２２とＮＭＯＳトラ
ンジスタ２３のドレインは共通にワード線ＷＬに接続さ
れる。ＰＭＯＳトランジスタ２２のソースには、ワード
線選択時に昇圧電位ＶＰＰとなる昇圧電源回路からの昇
圧されたワード線駆動信号ＷＤＲＶが与えられ、ＮＭＯ
Ｓトランジスタ２３のソースには接地電位（ＶＳＳ）が
与えられる。ワード線ドライバ２６はリセット用ＮＭＯ
Ｓトランジスタ２４を含む。このリセット用ＮＭＯＳト
ランジスタ２４のゲートには、ワード線駆動信号ＷＤＲ
Ｖとは逆論理の信号／ＷＤＲＶが与えられる。

【００２１】この実施の形態では、ワード線ドライバ２
６を駆動するために、ＰＭＯＳトランジスタ２２とＮＭ
ＯＳトランジスタ２３に対して別々のレベル変換回路２
１ａ，２１ｂが設けられている点が従来と異なる。更
に、ＰＭＯＳトランジスタ側のレベル変換回路２１ａの
高レベル側電源端子２１１ａには、昇圧電位ＶＰＰが与
えられ、ＮＭＯＳトランジスタ側のレベル変換回路２１
ｂの高レベル側電源端子２１１ｂには電源電位ＶＣＣ以
下の電位（図２の例は、電源電位ＶＣＣ）が与えられ
る。それぞれの低レベル側電源端子２１２ａ，２１２ｂ
には接地電位ＶＳＳが与えられる。

【００２２】これらのレベル変換回路２１ａ，２１ｂに
は、ロウアドレスデコーダ１５のデコード出力ＲＡｘｎ
と、このデコード出力ＲＡｘｎをラッチ回路２０に保持
した出力ＲＡｘｐとが入る。ＰＭＯＳトランジスタ側の
レベル変換回路２１ａは、電源電位ＶＣＣ−接地電位Ｖ
ＳＳ間の信号電圧をレベル変換して昇圧電位ＶＰＰ−接
地電位ＶＳＳ間の電圧としてＰＭＯＳトランジスタ２２
のゲートを駆動する。ＮＭＯＳトランジスタ側のレベル
変換回路２１ｂは厳密にはレベル変換を行わず、ＶＣＣ
−ＶＳＳの信号でＮＭＯＳトランジスタ２３のゲートを
駆動する。

【００２３】図４は、レベル変換回路２１ａの構成例で
ある。高レベル側に配置されたＰＭＯＳトランジスタ４
１，４４はゲート・ドレインを交差接続してフリップフ
ロップを構成している。ＰＭＯＳトランジスタ４１に直
列にＮＭＯＳトランジスタ４２，４３が接続され、ＰＭ
ＯＳトランジスタ４４に直列にＮＭＯＳトランジスタ４
５，４６が接続されている。ＮＭＯＳトランジスタ４
３，４６のゲートにはそれぞれデコード出力ＲＡｘｎと
その反転信号ＲＡｘｐが入る。ＮＭＯＳトランジスタ４
２，４５は、ゲートにＶＣＣが与えられて電流制限抵抗
として動作する。ＰＭＯＳトランジスタ４４のドレイン
がノードＮ２５に接続される。

【００２４】図４のレベル変換回路２１ａでは、ワード
線選択時即ち、デコード出力ＲＡｘｎ＝Ｌ（＝ＶＳＳ）
のとき、ＮＭＯＳトランジスタ４６がオン、ＮＭＯＳト
ランジスタ４３がオフとなり、これによりＰＭＯＳトラ
ンジスタ４４がオフ、ＰＭＯＳトランジスタ４１がオン
となり、ノードＮ２５にＶＳＳが出力される。これによ
りワード線ドライバ２６ではＰＭＯＳトランジスタ２２
がオンになる。ワード線非選択時は、ＰＭＯＳトランジ
スタ４４がオン、ＰＭＯＳトランジスタ４１がオフにな
り、ノードＮ２５はＶＰＰ、従ってワード線ドライバ２
６ではＰＭＯＳトランジスタ２２がオフになる。

【００２５】図５は、レベル変換回路２１ｂの構成例で
ある。このレベル変換回路２１ｂは、ＶＣＣ−ＶＳＳ間
にＰＭＯＳトランジスタ５１とＮＭＯＳトランジスタ５
２及び５２が直列接続された回路と、ＰＭＯＳトランジ
スタ５４とＮＭＯＳトランジスタ５５及び５６が直列接
続された回路とを有する。ＰＭＯＳトランジスタ５１と
ＮＭＯＳトランジスタ５２のゲートには共通にデコード
出力ＲＡｘｎが入り、ＰＭＯＳトランジスタ５４とＮＭ
ＯＳトランジスタ５５のゲートには共通に信号ＲＡｘｂ
が入る。またＰＭＯＳトランジスタ５１とＮＭＯＳトラ
ンジスタ５２の接続ノードがＮＭＯＳトランジスタ５６
のゲートに接続され、ＰＭＯＳトランジスタ５４とＮＭ
ＯＳトランジスタ５５の接続ノードがＮＭＯＳトランジ
スタ５３のゲートに接続されると同時にノードＮ２６に
接続される。

【００２６】図５のレベル変換回路２１ｂでは、ワード
線選択時即ち、デコード出力ＲＡｘｎ＝Ｌ（＝ＶＳＳ）
のとき、ＰＭＯＳトランジスタ５１がオン、その結果Ｎ
ＭＯＳトランジスタ５６がオンとなる。このときＰＭＯ
Ｓトランジスタ５４はオフ、ＮＭＯＳトランジスタ５５
はオンであるから、ノードＮ２６にＶＳＳが出力され
る。これによりワード線ドライバ２６ではＮＭＯＳトラ
ンジスタ２３がオフになる。ワード線非選択時は、ノー
ドＮ２６はＶＣＣ、従ってワード線ドライバ２６ではＮ
ＭＯＳトランジスタ２３がオンになる。

【００２７】以上のレベル変換回路２１ａ，２１ｂの動
作により、ワード線選択時は、ワード線ドライバ２６で
はＰＭＯＳトランジスタ２２がオン、ＮＭＯＳトランジ
スタ２３がオフになり、ワード線ＷＬに昇圧電位ＶＰＰ
が与えられる。ワード線非選択時は、ワード線ドライバ
２６ではＰＭＯＳトランジスタ２２がオフ、ＮＭＯＳト
ランジスタ２３がオンになり、ワード線ＷＬは接地電位
ＶＳＳに保持される。即ち、ワード線昇圧方式の動作が
行われる。

【００２８】以上のようにこの実施の形態では、ワード
線ドライバ２６を駆動する２系統のレベル変換回路２１
ａ，２１ｂを用意している。ＰＭＯＳトランジスタ駆動
側のレベル変換回路２１ａでは、昇圧電位ＶＰＰの転送
を行うＰＭＯＳトランジスタ２２をワード線非選択時に
確実にオフにするために、高レベル側電源端子２１１ａ
にＶＰＰを与えているが、ＮＭＯＳトランジスタ２３側
のレベル変換回路２１ｂでは、ＮＭＯＳトランジスタ２
３をオフにするのはＶＳＳであり、高レベル側電源端子
２１１ｂには昇圧電位ではなく、電源電位ＶＣＣを与え
ている。

【００２９】従って、ワード線ドライバ２６のＮＭＯＳ
トランジスタ２３では、オンのときゲート−チャネル間
にかかる電圧はＶＣＣ−ＶＳＳであり、昇圧電位を用い
る場合に比べてＮＭＯＳトランジスタ２３の電圧ストレ
スが小さくなる。これによりワード線ドライバ２６の信
頼性が高いものとなる。また、電圧ストレスが低減され
るため、ワード線ドライバ２６のトランジスタのゲート
酸化膜厚をメモリセルアレイと同じにすることができ、
これによりＤＲＡＭ製造プロセスを簡単化することがで
きる。

【００３０】更にこの実施の形態では、二つのレベル変
換回路２１ａ，２１ｂを用いることから、これらの供給
電源を選択することにより、ワード線昇圧方式ではな
く、負電圧駆動ワード線方式を適用することが容易にで
きる。図３は、負電圧駆動ワード線方式を適用した場合
のワード線駆動回路１６の構成を図２に対応させて示し
ている。

【００３１】図３の構成の図２との相違を説明すれば、
まず、ワード線ドライバ２６のＰＭＯＳトランジスタ２
２のソースに供給される昇圧された駆動信号ＷＤＲＶが
ＶＰＰより低い昇圧電位ＶＨＨとなり、これに対応し
て、ＮＭＯＳトランジスタ２３のソースに与えられる電
位が負電源電位ＶＬＬとなる。またレベル変換回路２１
ａでは、高レベル側電源端子２１１ａに与えられる昇圧
電位がやはりＶＨＨになる。低レベル側電源端子２１２
ａは接地電位ＶＳＳで変わらない。更にレベル変換回路
２１ｂでは、高レベル側電源端子２１１ｂには電源電位
ＶＣＣを降圧した電位ＶＡＡが与えられ、低レベル側電
源端子２１２ｂには負電源電位ＶＬＬが与えられる。

【００３２】これにより、図３のワード線駆動回路を用
いた場合、ワード線ドライバ２６ではＰＭＯＳトランジ
スタ２２のゲートノードＮ２５がＶＨＨ−ＶＳＳの振幅
となり、ＮＭＯＳトランジスタ２３のゲートノードＮ２
６がＶＡＡ−ＶＳＳの振幅となる。そして、ワード線Ｗ
Ｌは、ＶＨＨ−ＶＬＬの振幅で動作し、負電圧駆動ワー
ド線方式の動作が行われる。

【００３３】具体的に数値例を挙げれば、図６に示すよ
うに、ＶＣＣ＝２．５Ｖとして、ワード線昇圧方式の図
２の回路では、ＶＰＰ＝３．５Ｖとし、負電圧駆動ワー
ド線方式の図３の回路では、ＶＨＨ＝３．０Ｖ、ＶＡＡ
＝２．０Ｖ、ＶＬＬ＝−０．５Ｖとする。図３の回路構
成とした場合、レベル変換回路２１ａの電圧が低レベル
側にシフトしている結果、レベル変換回路２１ａでの電
圧ストレスが図２の構成に比べて小さくなるという効果
が期待できる。

【００３４】次に、図２で説明したワード線昇圧方式と
図３で説明した負電圧駆動ワード線方式とを、ＤＲＡＭ
製造プロセスの適当な段階で選択して固定する実施の形
態を図７に示す。図７において、４本の内部電源線７１
ａ，７１ｂ，７１ｃ，７１ｄにはそれぞれＶＣＣ，ＶＡ
Ａ，ＶＳＳ，ＶＬＬが与えられる。そして、レベル変換
回路２１ｂについて、高レベル側電源端子２１１ｂに
は、これをＶＣＣ電源線７１ａとＶＡＡ電源線７１ｂに
いずれかに接続するスイッチＳＷ１が設けられ、低レベ
ル側電源端子２１２ｂにはこれをＶＳＳ電源線７１ｃと
ＶＬＬ電源線７１ｄのいずれかに接続するスイッチＳＷ
２設けられている。ワード線ドライバ２６のＮＭＯＳト
ランジスタ２３，２４のソースについても同様に、これ
らをＶＳＳ電源線７１ｃとＶＬＬ電源線７１ｄのいずれ
かに接続するスイッチＳＷ３，ＳＷ４が設けられてい
る。

【００３５】これらのスイッチＳＷ１〜ＳＷ４を切り替
えることにより、図２で説明したワード線昇圧方式と図
３で説明した負電圧駆動ワード線方式とが切り替え可能
である。レベル変換回路２１ａの高レベル側電源端子２
１１ａについても、ワード線昇圧方式と負電圧駆動ワー
ド線方式に対応して昇圧電位ＶＰＰ又はこれより低い昇
圧電位ＶＨＨが選択的に供給される。図では示していな
いが、このレベル変換回路２１ａの高レベル側電源端子
２１１ａに、レベル変換回路２１ｂ側と同様に、昇圧回
路側のＶＰＰ端子，ＶＨＨ端子と電源端子２１１ａの接
続を切り替えるスイッチを設けてもよい。

【００３６】具体的に図７のスイッチＳＷ１〜ＳＷ４
は、各端子と対応電源線の間の短絡、解放を導体パター
ンにより固定的に選択するものとする。例えば図８は、
スイッチＳＷ１，ＳＷ２の部分の構成例を示している。
スイッチＳＷ１では、図８（ａ）に示すように、ＶＣＣ
電源線７１ａと端子２１１ｂの間を短絡するようにメタ
ル層（又はコンタクト層）７２ａを配置するか、或いは
図８（ｂ）に示すように、ＶＡＡ電源線７１ｂと端子２
１１ｂの間を短絡するメタル層（又はコンタクト層）７
２ｂを配置する。同様にスイッチＳＷ２では、ＶＳＳ電
源線７１ｃと端子２１２ｂの間を短絡するようにメタル
層７３ａを配置するか、或いは図８（ｂ）に示すよう
に、ＶＬＬ電源線７１ｄと端子２１２ｂの間を短絡する
メタル層７３ｂを配置する。

【００３７】この様なメタル層の選択配置により、ワー
ド線昇圧方式と負電圧駆動ワード線方式の選択が可能で
ある。メタル層はＤＲＡＭのウェハプロセスの中の適当
なメタルプロセスを用いることができる。或いは、これ
らのスイッチＳＷ１〜ＳＷ４をフューズ素子により形成
し、ウェハプロセスが終了した後にフューズ溶断を行う
ことにより、ワード線昇圧方式と負電圧駆動ワード線方
式の選択を行うことも可能である

【００３８】この発明は上記実施の形態に限られない。
例えば上記実施の形態で説明したＤＲＡＭは、汎用ＤＲ
ＡＭであってもよいし、ロジック混載ＤＲＡＭであって
もよい。特にロジック混載ＤＲＡＭの場合には、ロジッ
ク回路により搭載されるＤＲＡＭの仕様が規定されるこ
とから、ワード線昇圧方式と負電圧駆動ワード線方式の
選択を可能とすることは有用である。

【００３９】

【発明の効果】以上述べたようにこの発明による半導体
メモリ装置では、ワード線ドライバのＰＭＯＳトランジ
スタとＮＭＯＳトランジスタに対して別々のゲート駆動
回路を設けることにより、ワード線ドライバの信頼性向
上を図り、またワード線駆動電圧の最適化を図ることが
できる。

【図面の簡単な説明】

【図１】この発明の実施の形態によるＤＲＡＭの要部構
成を示す図である。

【図２】同実施の形態のＤＲＡＭをワード線昇圧方式と
する場合のワード線駆動回路の構成を示す図である。

【図３】同実施の形態のＤＲＡＭを負電圧駆動ワード線
方式とする場合のワード線駆動回路の構成を示す図であ
る。

【図４】同ワード線駆動回路におけるＰＭＯＳトランジ
スタ側のレベル変換回路の構成を示す図である。

【図５】同ワード線駆動回路におけるＮＭＯＳトランジ
スタ側のレベル変換回路の構成を示す図である。

【図６】図２の回路方式と図３の回路方式の電位関係を
示す図である。

【図７】図２の回路方式と図３の回路方式の選択を可能
としたＤＲＡＭのワード線駆動回路の構成を示す図であ
る。

【図８】同ワード線駆動回路に用いられるスイッチの構
成を示す図である。

【図９】ＤＲＡＭのメモリセル構成を示す図である。

【図１０】従来のＤＲＡＭのワード線駆動回路の構成を
示す図である。

【図１１】ワード線昇圧方式と負電圧駆動ワード線方式
の段位関係を示す図である。

【符号の説明】

１０…メモリセルアレイ、１５…ロウアドレスデコー
ダ、１６…ワード線駆動回路、２０…ラッチ回路、２１
ａ，２１ｂ…レベル変換回路（ゲート駆動回路）、２６
…ワード線ドライバ。

Claims (6)

【特許請求の範囲】
1. 【請求項１】 デコード回路により選択されたワード線
   を第１の電位により駆動するワード線駆動回路とを有す
   る半導体メモリ装置において、 前記ワード線駆動回路は、 ドレインが共通にワード線に接続されて、ワード線の選
   択時にオンして前記第１の電位をワード線に転送するた
   めのＰＭＯＳトランジスタ及び、ワード線の非選択時に
   オンしてワード線を低レベルに保持するためのＮＭＯＳ
   トランジスタを有するワード線ドライバと、 前記デコード回路の出力に応じて前記ワード線ドライバ
   のＰＭＯＳトランジスタのゲートを駆動する、高レベル
   側電源端子に前記第１の電位が与えられる第１のゲート
   駆動回路と、 前記デコード回路の出力に応じて前記ワード線ドライバ
   のＮＭＯＳトランジスタを駆動する、高レベル側電源端
   子に前記第１の電位より低い第２の電位が与えられる第
   ２のゲート駆動回路とを有することを特徴とする半導体
   メモリ装置。
2. 【請求項２】 前記第１の電位は電源電位より昇圧され
   た昇圧電位であり、前記第２の電位は電源電位以下の電
   位であって、 前記ワード線ドライバのＮＭＯＳトランジスタのソース
   に接地電位が与えられ、 前記第１のゲート駆動回路は、高レベル側電源端子に前
   記昇圧電位が、低レベル側電源端子に接地電位がそれぞ
   れ与えられて、前記ＰＭＯＳトランジスタのゲートを昇
   圧電位と接地電位の間で振幅させ、 前記第２のゲート駆動回路は、高レベル側電源端子に電
   源電位が、低レベル側電源端子に接地電位がそれぞれ与
   えられて、前記ＮＭＯＳトランジスタのゲートを電源電
   位と接地電位の間で振幅させることを特徴とする請求項
   １記載の半導体メモリ装置。
3. 【請求項３】 前記第１の電位は電源電位より昇圧され
   た昇圧電位であり、前記第２の電位は電源電位以下の電
   位であって、 前記ワード線ドライバのＮＭＯＳトランジスタのソース
   に負電源電位が与えられ、 前記第１のゲート駆動回路は、高レベル側電源端子に前
   記昇圧電位が、低レベル側電源端子に接地電位がそれぞ
   れ与えられて、前記ＰＭＯＳトランジスタのゲートを昇
   圧電位と接地電位の間で振幅させ、 前記第２のゲート駆動回路は、高レベル側電源端子に電
   源電位を降圧した降圧電位が、低レベル側電源端子に負
   電源電位がそれぞれ与えられて、前記ＮＭＯＳトランジ
   スタのゲートを前記降圧電位と負電源電位の間で振幅さ
   せることを特徴とする請求項１記載の半導体メモリ装
   置。
4. 【請求項４】 前記第２の電位が供給される第１の電源
   線と、 前記第２の電位を降圧した降圧電位が供給される第２の
   電源線と、 接地電位が供給される第３の電源線と、 負電源電位が供給される第４の電源線と、 前記ワード線ドライバのＮＭＯＳトランジスタのソース
   端子を前記第３、第４の電源線のいずれかに接続する第
   １のスイッチと、 前記第２のゲート駆動回路の高レベル側電源端子を前記
   第１、第２の電源線のいずれかに接続する第２のスイッ
   チと、 前記第２のゲート駆動回路の低レベル側電源端子を前記
   第３、第４の電源線のいずれかに接続する第３のスイッ
   チとを有することを特徴とする請求項１記載の半導体メ
   モリ装置。
5. 【請求項５】 前記第１乃至第３のスイッチは、対応す
   る端子と電源線との間を固定的に短絡又は開放する導体
   パターンであることを特徴とする請求項４記載の半導体
   メモリ装置。
6. 【請求項６】 前記ワード線ドライバのＮＭＯＳトラン
   ジスタのソースに負電源電位が与えられ、 前記第２の電位が電源電位を降圧した電位であることを
   特徴とする請求項１記載の半導体メモリ装置。