JP5804615B2 - ダイナミック・メモリ用の拡張データ保持モード - Google Patents
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Claims (22)
- 対応するビット線および対応するワード線をそれぞれが有する複数のダイナミック・メモリ・セルであって、前記ビット線および前記ワード線が、前記メモリ・セルに個々にアクセスするように前記メモリ・セルに接続された、前記複数のダイナミック・メモリ・セルと、
少なくとも1つのワード線と結合されたワード線回路と、
少なくとも1つのビット線と結合されたビット線回路と、
前記ビット線回路および前記ワード線回路と結合された少なくとも1つの制御回路であって、前記ビット線回路、前記ワード線回路、ならびに前記ビット線および前記ワード線を介して、前記メモリ・セルに状態情報を格納させるように動作可能な、前記少なくとも1つの制御回路と、
少なくとも1つの制御信号に応じて、前記メモリ・セル、前記ビット線回路および前記ワード線回路、ならびに前記制御回路を少なくとも1つの電源に選択的に接続するように動作可能である少なくとも1つのスイッチング素子と
を備え、
データ保持モードにおいて前記制御回路が、状態情報をメモリ・セル内に保持している間に、前記ワード線回路および前記ビット線回路の少なくとも一部を前記電源から切断する前記少なくとも1つの制御信号を生成するように動作可能であり、
前記ワード線回路が、対応するワード線と接続された少なくとも1つのワード線ドライバを備え、
前記ワード線回路への電力が切断される間、前記ワード線ドライバが、前記対応するワード線上で維持される負のワード線電圧を生成するように動作可能である、メモリ装置。 - 前記ビット線回路が、対応するビット線と接続された、少なくとも1つのビット線プレチャージ回路およびセンス増幅器を備える、請求項1に記載のメモリ装置。
- 前記ビット線回路への電力が切断される間、前記ビット線プレチャージ回路によって生成されるビット線電圧を規定の電圧レベルに維持する、請求項2に記載のメモリ装置。
- 前記少なくとも1つのスイッチング素子が、前記メモリ装置内の第1の回路ノードに接続された第1のソース/ドレインと、前記メモリ装置内の第2の回路ノードに接続された第2のソース/ドレインと、前記制御信号を受けるように適合されたゲートとを有する少なくとも1つのトランジスタを備え、前記トランジスタが、前記制御信号に応じて前記第1および第2の回路ノードを電気的に接続するように動作可能である、請求項1ないし3のいずれかに記載のメモリ装置。
- 前記制御回路が、データ保持期間中に、少なくとも第1および第2のモードの間で交番するように動作可能であり、前記第1のモードで前記メモリ・セルに格納されたデータをリフレッシュし、前記第2のモードで少なくとも前記ビット線回路への電力を切断する一方、状態情報を前記メモリ・セル内に保持する、請求項1に記載のメモリ装置。
- 前記第2のモードがディープ・スリープ・モードであり、前記第1のモードがリフレッシュ・モードであり、前記第1のモードに付随する第1の持続時間が、前記第2のモードに付随する第2の持続時間よりも実質的に短い、請求項5に記載のメモリ装置。
- 前記第2の持続時間が、前記第1の持続時間よりも少なくとも10倍大きい、請求項6に記載のメモリ装置。
- 前記制御回路が、誤り訂正符号を利用することにより、前記メモリ装置のデータ保持期間を延長するように動作可能である、請求項1に記載のメモリ装置。
- 前記ビット線回路が、
前記少なくとも1つの電源と対応するビット線との間で接続するように適合されたトランジスタであって、第1の制御信号を受け、前記第1の制御信号に応じて前記対応するビット線を前記少なくとも1つの電源と選択的に接続するように動作可能である、前記トランジスタと、
前記対応するビット線に接続された第1の入力と、基準電圧を受けるように適合された第2の入力とを有する比較器であって、前記対応するビット線上の電圧と、前記基準電圧との間の差を示す第2の制御信号を生成するように動作可能な、前記比較器と、
前記第2の制御信号を受け、前記対応するビット線上の前記電圧をほぼ前記基準電圧に維持するように前記第1の制御信号を生成するように動作可能なコントローラと
を備える、請求項1に記載のメモリ装置。 - 前記ビット線回路が、前記メモリ装置の動作モードを示す第3の制御信号を受けるように動作可能であり、前記第3の制御信号に応じて前記トランジスタをオフすることにより、前記対応するビット線を前記電源から切断する、請求項9に記載のメモリ装置。
- 前記ビット線回路が、
前記ビット線回路に供給された入力クロック信号を受けて、前記入力クロック信号の周波数の規定の分割結果である周波数を有する出力クロック信号を生成するように適合された周波数分割器と、
前記入力クロック信号を受けるように適合された第1の入力と、前記出力クロック信号を受けるように適合された第2の入力と、前記第3の制御信号を受けるように適合された制御入力とを有するマルチプレクサであって、前記第3の制御信号に応じて前記入力クロック信号および前記出力クロック信号の一方を示す第4の制御信号を生成するように動作可能である、前記マルチプレクサと
をさらに備える、請求項10に記載のメモリ装置。 - 対応するビット線および対応するワード線をそれぞれが有する複数のダイナミック・メモリ・セルであって、前記ビット線および前記ワード線が、前記メモリ・セルに個々にアクセスするように前記メモリ・セルに接続された、前記複数のダイナミック・メモリ・セルと、
少なくとも1つのワード線と結合されたワード線回路と、
少なくとも1つのビット線と結合されたビット線回路と、
前記ビット線回路および前記ワード線回路と結合された少なくとも1つの制御回路であって、前記ビット線回路、前記ワード線回路、ならびに前記ビット線および前記ワード線を介して、前記メモリ・セルに状態情報を格納させるように動作可能な、前記少なくとも1つの制御回路と、
少なくとも1つの制御信号に応じて、前記メモリ・セル、前記ビット線回路および前記ワード線回路、ならびに前記制御回路を少なくとも1つの電源に選択的に接続するように動作可能である少なくとも1つのスイッチング素子と
を備え、
データ保持モードにおいて前記制御回路が、状態情報をメモリ・セル内に保持している間に、前記ワード線回路および前記ビット線回路の少なくとも一部を前記電源から切断する前記少なくとも1つの制御信号を生成するように動作可能であり、
前記ワード線回路が少なくとも1つのワード線ドライバを含み、前記少なくとも1つのワード線ドライバが、
第1のスイッチング素子を介して第1の電圧源に接続するように適合された第1のソース/ドレインと、対応するワード線に接続された第2のソース/ドレインと、第1の制御信号を受けるように適合されたゲートとを有するプルアップ・トランジスタと、
第2の電圧源に接続するように適合された第1のソース/ドレインと、前記対応するワード線と接続された第2のソース/ドレインと、第2の制御信号を受けるように適合されたゲートとを有するプルダウン・トランジスタと、
電圧の第1のセットを基準とする入力信号を受け、電圧の第2のセットを基準とする前記第1の制御信号を生成するように動作可能な第1の電圧レベル・シフタと、
前記入力信号を受け、電圧の第3のセットを基準とする前記第2の制御信号を生成するように動作可能な第2の電圧レベル・シフタと
を備え、
前記ワード線ドライバが、第1のモードで、前記入力信号に応じて前記第1の電圧源と前記第2の電圧源との間で前記対応するワード線を駆動するように動作可能であり、第2のモードで、前記第1および第2の電圧レベル・シフタへの電力を切断し、前記対応するワード線を前記第2の電圧源まで駆動するように動作可能である、メモリ装置。 - 請求項1または12に記載のメモリ装置であって、前記メモリ装置が、
前記データ保持モードに入ることを求める要求を受信すると、少なくとも前記ビット線を駆動する回路への電力を切断する一方、前記メモリ・セルのそれぞれに格納されたそれぞれの状態情報を保持する第2のモードでの、前記メモリ装置の長期間動作を、専ら前記メモリ・セルのリフレッシュを実行する際に使用する回路への電力を復旧することにより、前記メモリ・セルをリフレッシュする第1のモードでの、前記メモリ装置の短いバースト動作にインターリーブするように動作可能である、メモリ装置。 - 前記第2のモードがディープ・スリープ・モードであり、前記第1のモードがリフレッシュ・モードである、請求項13に記載のメモリ装置。
- 前記メモリ装置が前記第2のモードで動作している持続時間を追跡すること、および
前記メモリ装置が前記第2のモードで動作している前記持続時間が規定のデータ保持期間に達した時、メモリ装置の動作を前記第1のモードに切り換えて、前記メモリ・セルのリフレッシュを開始すること
を行うように動作可能である、請求項13または14に記載のメモリ装置。 - 前記メモリ装置が前記第2のモードで動作している前記持続時間を追跡する際に、
第1のカウンタを規定の値に設定すること、
(i)前記第1のカウンタを増分し、前記第1のカウンタが規定の最大値に達したか否かを判定すること、および(ii)前記第1のカウンタを減じ、前記第1のカウンタがゼロに等しいか否かを判定することの一方を実施することによって前記規定のデータ保持期間に達したか否かを判定すること、ならびに
前記規定のデータ保持期間に達すると、専ら前記メモリ・セルの前記リフレッシュを実施する際に使用される回路への電力を復旧することにより、前記メモリ装置の動作を前記第1のモードに切り換えること
を行うように動作可能である、請求項15に記載のメモリ装置。 - 前記メモリ装置のアクティブ動作モードに入ることを求める要求を受信すると、前記第2のモードを出ることをさらに行うように動作可能である、請求項13ないし16のいずれかに記載のメモリ装置。
- 誤り訂正を実行することによって前記メモリ装置の前記データ保持期間を延長することをさらに行うように動作可能である、請求項13ないし17のいずれかに記載のメモリ装置。
- 誤り訂正を実行する際に、前記メモリ装置の前記第1のモードでの各動作の各サイクルで、
前記メモリ装置内のすべてのアドレス位置について、前記メモリ・アドレス位置のうちの所与の1つに格納されたデータを読み取ること、
所与のアドレス位置に対応する前記データ中に少なくとも1つの誤りがあるか否かを検出すること、
前記所与のアドレス位置に対応する前記データ中の前記少なくとも1つの誤りを処理すること、および
前記メモリ装置の前記第2のモードに戻ること
を行うように動作可能である、請求項18に記載のメモリ装置。 - 誤り訂正を実行する際に、
第2のカウンタを規定の値に設定すること、
前記第2のカウンタを増分し、前記第2のカウンタが前記メモリ装置のアドレス位置の最大数を示す値に達したか否かを判定すること、および(ii)前記第2のカウンタを減分し、前記第2のカウンタがゼロに等しいか否かを判定することの一方を実行すること、ならびに
誤り訂正を実行して、前記第2のカウンタの値に対応するアドレス位置に格納された前記データを訂正すること
を行うように動作可能である、請求項19に記載のメモリ装置。 - 誤り訂正を実行する際に、
前記メモリ装置の前記第1のモードでの複数の動作サイクルにわたって誤りを累積すること、
前記メモリ装置のアクティブ動作モードに入ることを求める要求を受信した時、前記誤りを処理すること
を行うように動作可能である、請求項18に記載のメモリ装置。
- 前記誤りを処理する際に、ベルガー符号を使用する、請求項21に記載のメモリ装置。
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