JP2015502001A - ダイナミック・メモリ用の拡張データ保持モード - Google Patents

ダイナミック・メモリ用の拡張データ保持モード Download PDF

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Abstract

【課題】メモリ装置、およびメモリ回路内のデータ保持モードを容易にする方法を提供すること。【解決手段】メモリ装置は、対応するビット線およびワード線をそれぞれが有する１つまたは複数のメモリ・セルであって、ビット線およびワード線が、メモリ・セルに個々にアクセスするように１つまたは複数のメモリ・セルに接続された、１つまたは複数のメモリ・セルと、少なくとも１つのワード線と結合されたワード線回路と、少なくとも１つのビット線と結合されたビット線回路とを含む。メモリ装置は、ビット線回路およびワード線回路と結合された少なくとも１つの制御回路をさらに含む。制御回路は、ビット線回路およびワード線回路、ならびにビット線およびワード線を介して、メモリ・セルに状態情報を格納させるように動作可能である。少なくとも１つのスイッチング素子が、少なくとも１つの制御信号に応じて、メモリ・セル、ビット線回路およびワード線回路、ならびに制御回路を少なくとも１つの電源に選択的に接続する。制御回路は、状態情報をメモリ・セル内に保持している間に、ワード線回路およびビット線回路の少なくとも一部を電源から切断する制御信号を生成する。【選択図】図２

Description

本発明は、一般にはメモリ・システムに関する。
モバイル環境（例えば、スマート・フォン、タブレット・パーソナル・コンピュータなど）でのデータ集約的アプリケーションの出現の結果、ポータブル電子システムが備えるダイナミック・メモリ（例えば、ダイナミック・ランダム・アクセス・メモリ（ＤＲＡＭ））がますます大規模なものとなった。こうしたアプリケーションが示す典型的な動作パターンは、比較的短い動作バーストと、その後に続く比較的長いスタンドバイ期間とを含む。リフレッシュ要件および周辺回路漏れのために、ＤＲＡＭは、スタンドバイ中であってもかなりの電力を消費し、したがってそのようなポータブル電子システムの電池寿命に対して有意な影響を及ぼす。
より具体的には、電荷漏れのために、ＤＲＡＭセルに格納されるデータを周期的にリフレッシュしなければならない。データがＤＲＡＭセルに書き込まれる時から、電荷漏れのためにデータが破壊されるしきい値となる時までの経過時間は、メモリのデータ保持時間と呼ばれる。データ保持時間が長いほど、メモリ・セルをリフレッシュする必要がある頻度は低くなる。ＤＲＡＭ内の各リフレッシュ動作は電力を消費する。したがって、データ保持時間が長いほど、必要なリフレッシュ電力は低くなる。メモリ・セルに漏れがあるだけでなく、ＤＲＡＭ周辺回路にも継続的な漏れがあることに留意することは重要である。周辺回路漏れを通じて消費される電力は、高性能ＤＲＡＭ技術である混載ＤＲＡＭの場合には特に、リフレッシュによって消費される電力を小さく見せることがある。
リフレッシュ（またはデータ保持）電力および周辺回路漏れ電力は、メモリにアクセスしていない時（すなわち、メモリがスタンドバイ・モードである時）であっても消費される。スタンドバイ・モードはしばしば、（例えば、読取りまたは書込み動作中に）メモリにアクセスしておらず、メモリに格納されたデータの一部またはすべてが保持されるモードであると定義される。電力が重要である応用分野では、しばしば大部分の電力がスタンドバイで消費される。そのような応用分野では、可能な限り低いレベルに、周辺回路漏れ電力とリフレッシュ電力のどちらも最小限に抑えることが重要である。
米国特許７２９０２０３号
有利であることには、本発明の態様は、ダイナミック・メモリ（例えば、ＤＲＡＭ）内の全電力消費を低減する機構を提供する。これを実施するために、本発明の実施形態は、読取り、書込み、またはリフレッシュ動作が実施されないディープ・スリープ動作モード中に、有益であることには、ビット線を駆動するメモリ回路および他の周辺回路への電力を遮断するけれども、メモリ・セルが電力なしに状態を一時的に保持することを可能にする。この状態を本明細書ではディープ・スリープと呼ぶ。したがって、メモリは、長期間のディープ・スリープを、リフレッシュ動作を実行するためだけに電力が復旧されるリフレッシュの短いバーストにインターリーブするように構成される。
本発明の一実施形態によれば、メモリ装置は、対応するビット線およびワード線をそれぞれが有する１つまたは複数のメモリ・セルであって、ビット線およびワード線が、メモリ・セルに個々にアクセスするように１つまたは複数のメモリ・セルに接続された、１つまたは複数のメモリ・セルと、少なくとも１つのワード線と結合されたワード線回路と、少なくとも１つのビット線と結合されたビット線回路とを含む。メモリ装置は、ビット線回路およびワード線回路と結合された少なくとも１つの制御回路をさらに含む。制御回路は、ビット線回路およびワード線回路、ならびにビット線およびワード線を介して、メモリ・セルに状態情報を格納させるように動作可能である。少なくとも１つのスイッチング素子が、少なくとも１つの制御信号に応じて、メモリ・セル、ビット線回路およびワード線回路、ならびに制御回路を少なくとも１つの電源に選択的に接続する。制御回路は、状態情報をメモリ・セル内に保持している間に、ワード線回路およびビット線回路の少なくとも一部を電源から切断する制御信号を生成する。
本発明の別の実施形態によれば、複数のダイナミック・メモリ・セルと、メモリ・セルに結合されたビット線およびワード線とを含むメモリ回路内のデータ保持モードを容易にする方法であって、メモリ・セルのそれぞれには、個々にアクセスするための対応するビット線および対応するワード線の固有の対が付随している方法が提供される。この方法は、データ保持モードに入ることを求める要求を受信すると、少なくともビット線を駆動する回路への電力を切断する一方、メモリ・セルそれぞれの中に格納された状態情報を保持する第１のモードでの、メモリ回路の長期間動作を、専らメモリ・セルのリフレッシュを実行する際に使用される回路への電力を復旧することにより、メモリ・セルをリフレッシュする第２のモードでの、前記メモリ回路の短いバースト動作にインターリーブするステップを含む。
添付の図面と共に読むべきである以下の本発明の例示的実施形態の詳細な説明から、本発明のこれらおよび他の特徴、目的、および利点が明らかとなるであろう。
次に、添付の図面を参照しながら、本発明の実施形態を単に例として説明する。
本発明の技法を実装することのできる例示的メモリ回路の少なくとも一部を示すブロック図である。 本発明の一実施形態による、周期的ウェイクアップおよびリフレッシュを実施し、メモリ回路内のデータ保持モードに入り、それから出る例示的方法の少なくとも一部を示す流れ図である。 本発明の一実施形態による、図１に示す例示的メモリ回路と共に使用するのに適したビット線電圧を生成するように動作可能な例示的リニア電圧レギュレータの少なくとも一部を示す略図である。 本発明の別の実施形態による、図１に示す例示的メモリ回路と共に使用するのに適したビット線電圧を生成するように動作可能な例示的リニア電圧レギュレータの少なくとも一部を示す略図である。 本発明の一実施形態による例示的ワード線ドライバ回路の少なくとも一部を示す略図である。 本発明の代替実施形態による例示的ワード線ドライバ回路の少なくとも一部を示す略図である。 本発明の一実施形態による、図５に示す例示的ワード線ドライバ回路で使用するのに適した例示的電圧レベル・シフト回路の少なくとも一部を示す略図である。 本発明の一実施形態による、メモリ回路内のディープ・スリープ・モードの持続時間を大幅に延ばす例示的方法の少なくとも一部を示す流れ図である。 本発明の別の実施形態による、メモリ回路内のディープ・スリープ・モードの持続時間を大幅に延ばす例示的方法の少なくとも一部を示す流れ図である。 本発明の一態様に従って形成された例示的処理システムの少なくとも一部を示すブロック図である。
図中の要素は簡潔さおよび明解さのために示されることを理解されたい。商業的に実現可能な実施形態において有用または必要である場合がある、一般的であるが良く理解されている要素は、図示する実施形態の概観が妨げられることを少なくするために、図示していないことがある。
本明細書では、ＤＲＡＭ（例えば、スタンド・アロンＤＲＡＭまたは混載ＤＲＡＭ）内のリフレッシュ・サイクルを延ばす例示的方法および装置に関連して、本発明の実施形態を説明する。しかしながら、本発明は、本明細書で例示的に図示および記載する特定の方法および装置に限定されないことを理解されたい。むしろ、本発明の実施形態は、ＤＲＡＭ内の周辺回路漏れを低減し、それによってリフレッシュ動作の頻度を低減し、有益であることには、ＤＲＡＭ内の電力消費を最小限に抑える技法を広く対象とする。このようにして、特にＤＲＡＭのスタンドバイ動作モード（例えば、アイドル・モード）中の電力消費が有意に削減される。さらに、本明細書の教示が与えられた当業者には、本発明の範囲内にある図示する実施形態に多数の変更を行えることが、明らかとなるであろう。すなわち、本明細書に記載の特定の実施形態に限定することは意図されておらず、推論されることでもない。
本発明の諸態様の記載および請求においては、本明細書で用いるＭＩＳＦＥＴという用語は広く解釈されるものとし、任意のタイプの金属−絶縁体−半導体電界効果トランジスタを包含するものとする。ＭＩＳＦＥＴという用語は、例えば、そのゲート誘電体として酸化物材料を利用する半導体電界効果トランジスタ（すなわち、ＭＯＳＦＥＴ）、ならびに酸化物材料を利用しない半導体電界効果トランジスタを包含するものとする。さらに、頭字語ＭＩＳＦＥＴ中の「金属」という用語への参照に関わらず、ＭＩＳＦＥＴという用語は、ゲートが例えばポリシリコンなどの非金属から形成される半導体電界効果トランジスタをも包含するものとする。
本明細書に記載の本発明の実装は、相補型金属−酸化物−半導体（ＣＭＯＳ）製造プロセスを使用して形成することができる、ｐチャネルＭＩＳＦＥＴ（以後「ＰＦＥＴ」と呼ぶ）およびｎチャネルＭＩＳＦＥＴ（以後「ＮＦＥＴ」と呼ぶ）を使用して実装することができるけれども、当業者は理解するであろうが、本発明はそのようなトランジスタ・デバイスまたはそのような製造プロセスあるいはその両方に限定されず、例えばバイポーラ接合トランジスタ（ＢＪＴ）などの他の適切なデバイス、または製造プロセス（例えば、バイポーラ、ＢｉＣＭＯＳなど）あるいはその両方を同様に利用できることを理解されたい。さらに、本発明の実施形態は通常、シリコン・ウェハで製造されるが、代替として、限定はしないが、ガリウム砒素（ＧａＡｓ）、リン化インジウム（ＩｎＰ）などの他の材料を含むウェハで本発明の実施形態を製造することができる。
概観として、図１は、本発明の技法を実装することのできる例示的メモリ回路１００の少なくとも一部を示すブロック図である。メモリ回路１００は、複数のダイナミック・メモリ・セルを含み、ダイナミック・メモリ・セルはＤＲＡＭセル１０２（そのうちの１つだけを明示的に示す）として実装することができ、選択的にセルにアクセスするために、各ＤＲＡＭセル１０２は対応するビット線（ＢＬ）１０４およびワード線（ＷＬ）１０６の固有の対と接続される。図示する実施形態では、ビット線１０４はメモリ回路１００内にほぼ垂直に配置され、ワード線はほぼ水平に配置されるが、本発明はビット線およびワード線それぞれの何らかの特定の向きに限定されない。
本明細書では、ビット・ピッチ回路１１０は、「選択された」メモリ・セル１０２の状態を検出する少なくとも１つのセンス増幅器と、「選択された」メモリ・セル１０２に状態を書き込む少なくとも１つの書込み回路と、ビット線１０４の「初期」電圧を画定する少なくとも１つのプレチャージ回路とを備えるものとして広く定義される。他の実施形態では、ビット・ピッチ回路１１０は、限定はしないが、読取り回路や書込み回路などの追加の回路を含むものであってよい。
伝統的に、ワード線１０６は、メモリ・セル１０２を選択（すなわち活動化）するのに使用され、ビット線１０４は、セルにアクセスする（すなわち、セルを読み取る、または書き込む）のに使用される。したがって、所与のメモリ・セルに対応する固有のワード線／ビット線対をアサートすることによって所与のセルにアクセスする。メモリ・セル１０２の所与のサブセットに選択的にアクセスするために、メモリ回路１００は、複数のワード線１０６と接続されたワード線ドライバ回路１０８または代替ワード線回路と、複数のビット線１０４と接続されたビット・ピッチ回路１１０または代替ビット線回路とをさらに含む。好ましくは、ワード線ドライバ回路１０８は、例えばメモリ回路１００に含まれる制御回路１１２によって供給することのできるような１つまたは複数の制御信号に応じて、ワード線１０６を規定の電圧レベルに設定するように動作可能である。制御回路１１２は、メモリ・セル１０２を選択的に読み取り、または書き込むための１つまたは複数の制御信号をビット・ピッチ回路１１０に供給することもできる。
好ましくは、ワード線ドライバ回路１０８は、第１のスイッチ１１４または代替スイッチング回路を介して、ＶＰＰでよい第１の供給電圧と接続するように適合され、第２のスイッチ１１６を介して、ＶＤＤでよい第２の供給電圧と接続するように適合される。また好ましくは、ワード線ドライバ回路１０８は、ＶＷＬでよい第３の供給電圧、およびＶＳＳまたはグランドでよい第４の供給電圧と接続される。一実施形態では、ＶＰＰはＶＤＤよりも実質的に大きい（例えば、ＶＰＰは約２．０ボルトであり、ＶＤＤは約１．０ボルトである）。別の実施形態では、ＶＷＬはＶＳＳ未満である（例えば、ＶＳＳは約ゼロ・ボルトであり、ＶＷＬは約−３００ミリボルト（ｍＶ）である）。同様に、好ましくは、ビット・ピッチ回路１１０および制御回路１１２は、それぞれ第３のスイッチ１１８および第４のスイッチ１２０を介してＶＤＤと接続するように適合される。したがって、例えばディープ・スリープ動作モード中などに、スイッチ１１４、１１６、１１８、および１２０のうちの１つまたは複数を開くことにより、それと接続される対応する回路のうちの１つまたは複数を選択的にディセーブルする（すなわち、それぞれの電圧供給源から遮断する）ことができる。以下でより詳細に説明するが、最適には、ディープ・スリープ・モードではすべての周辺回路がそれぞれの電源から切断されるので、電力を全く消費しない。
図１ではスイッチ１１４、１１６、１１８、および１２０を単極単投（ＳＰＳＴ）スイッチとして示すが、そのような図示は概念的なものに過ぎず、当業者に周知の任意の適切な手段を使用してそれぞれのスイッチング機能を実装できることを理解されたい。例えば、好ましい実施形態では、スイッチ１１４、１１６、１１８、および１２０のそれぞれは、１つまたは複数のトランジスタ・デバイス（明解さのために明示的には図示せず）を使用して実装される。トランジスタ実装では、各スイッチは、制御信号を受け、スイッチに供給される制御信号に応じて２つ（またはそれ以上）の回路ノードを電気的に接続するように構成される。さらに、スイッチ１１４、１１６、１１８、および１２０が接続されるそれぞれの機能ブロックの外部にあるものとして示されているが、いくつかの実施形態では、これらの機能ブロックは、その中にスイッチのうちの１つまたは複数を組み込むことができる。例えば、スイッチ１１８の機能をビット・ピッチ回路１１０に組み込むことができる。
好ましくは、各ＤＲＡＭセル１０２は、この実施形態ではストレージ・キャパシタを含む記憶素子１２２と、この実施形態ではＮＦＥＴデバイスを含むアクセス・デバイス１２４とを備える。より具体的には、ストレージ・キャパシタ１２２の第１の端子は、ＶＳＳまたはグランドでよい第１の電圧源と接続するように適合され、ストレージ・キャパシタの第２の端子は、ノード１２６でＮＦＥＴ１２４のソース（Ｓ）に結合され、ＮＦＥＴ１２４のドレイン（Ｄ）は、対応するビット線１０４と接続するように適合され、ＮＦＥＴ１２４のゲート（Ｇ）は、対応するワード線１０６と接続するように適合される。ＭＩＳＦＥＴデバイスは本質的に対称であり、したがって双方向性であるので、ＭＩＳＦＥＴデバイス内のソースおよびドレイン名称の割当ては本質的には任意であることを理解されたい。したがって、本明細書では、ソースおよびドレインを一般にそれぞれ第１および第２のソース／ドレインと呼ぶことがあり、この文脈での「ソース／ドレイン」はソースまたはドレインを表す。
理想的には、漏れの効果を考慮に入れないと、ワード線１０６がロー・ロジック・レベル（例えば、ゼロ・ボルト）にある時など、ＮＦＥＴ１２４がオフとなる時、メモリ回路１００への電力が除去される時であっても、ノード１２６が本質的に浮遊し、キャパシタ１２２上に蓄積された電荷が無期限に蓄積される。しかしながら、実際には、主にＮＦＥＴ１２４の漏れ特性、およびより少ない範囲でストレージ・キャパシタ１２２の漏れ特性を考慮するとき、ビット線１０４、ワード線１０６、およびＶＳＳ電圧の組合せに応じて、キャパシタ１２２に蓄積されたハイ・ロジック・レベルが最終的にＶＳＳまで放電されることがあり、ロー・ロジック・レベルがＶＤＤとなることがある。
ＤＲＡＭセルが電荷のみを蓄積し、静的ランダム・アクセス・メモリ（ＳＲＡＭ）とは異なり、状態記憶のために電力を必要としないとすると、状態の損失なしに、セルおよびその周囲の回路への電力を一時的に遮断することが可能である。したがって、ＤＲＡＭマクロは、本質的に電力なしに一時的に状態を保持することができる。好ましくは、ＤＲＡＭならびに他のダイナミック・メモリに関するデータ保持モードは、ビット線を駆動する回路（例えば、ビット・ピッチ回路１１０）への電力が遮断され、各メモリ・セルが、その状態を定義するのに十分な電荷を保持する、通常は１００マイクロ秒（μｓ）から３０ミリ秒（ｍｓ）に及ぶ長期間のディープ・スリープを、後続の期間のディープ・スリープに備えて各メモリ・セルを充電／復旧することができるように、専らリフレッシュ動作に必須の回路への宮殿を復旧する、短いバーストのリフレッシュにインターリーブするように適合される。
少数の回路、例えばワード線電圧ＶＷＬを生成するように動作可能な電圧源がオンにとどまる例外はあるが、メモリ回路（例えば、ＤＲＡＭマクロ）は、ほぼ電力なしに状態を保持することができる。そのようなデータ保持モードでは、好ましくは、本発明の一実施形態によるメモリ回路は、その中の機能ブロックの大部分への電力が遮断されるディープ・スリープ・モードでよい第１のモードと、メモリ回路内のセンス増幅器がパワーオンされるリフレッシュ動作モードでよい第２のモードとの間で交番する。好ましくは、ディープ・スリープ・モードは、リフレッシュ動作モードの第２の持続時間（例えば、約２μｓ、つまり２ナノ秒（ｎｓ）のリフレッシュを例示的な１メガバイト（Ｍｂ）混載ＤＲＡＭマクロ内の１０００本のワード線について行う）よりも相当に長い第１の持続時間（例えば、混載ＤＲＡＭ技術では約１００μｓから約５００μｓ）を有する。本発明の一実施形態による例示的データ保持方法を図２と共にさらに詳細に説明する。
具体的には、図２は、本発明の一実施形態による、ディープ・スリープからの周期的ウェイクアップおよびリフレッシュを実施し、メモリ回路（例えば、図１に示すメモリ回路１００）においてデータ保持モードに出入りする例示的な方法２００の少なくとも一部を示す流れ図である。図２を参照すると、方法２００の第１の部分が、ステップ２０２で、アクティブ・モードからＤＲＡＭ保持モードに入ることにより始まる。データ保持モードに入り、またはそれから出る選択は、システム制御ロジック（例えば、図１のＤＲＡＭ制御回路１１２の内部、またはその外部に常駐することができる）によって指示されることを理解されたい。ステップ２０２からデータ保持モードに入ると、ステップ２０４で、メモリ回路（例えば、ＤＲＡＭマクロ）内のすべてのメモリ・セルをリフレッシュする。すべてのメモリ・セルをリフレッシュした後に、ステップ２０６で、ディープ・スリープ・モードに必須のもの（例えば、ＶＷＬ）を除くすべての電源を、それぞれのメモリ回路から遮断する。ステップ２０８で、スリープ・タイム・カウンタまたは代替の時間追跡要素でよいカウンタを初期化する。この実施形態では、好ましくは、スリープ・タイム・カウンタをゼロにセットするが、本発明は、この方式で経過時間を追跡することに限定されない。この実施形態での回路は、絶対時間ではなくサイクルの認識を有するだけであるので、事実上、カウントするのはサイクルであるが、そのようなサイクルは有限の時間量、すなわちデータ保持時間に対応する。この時点で、方法２００は、以下でさらに詳細に説明するディープ・スリープ・ループ２１０に入る。
ディープ・スリープ・ループ２１０の間、メモリ・セルのそれぞれで状態を保持する。一実施形態では、ワード線ドライバ１０８（図１参照）が、ワード線１０６のそれぞれを負の電圧レベル（例えば、−２５０ｍＶ）に駆動するように動作可能である。これにより、メモリ・セルのそれぞれの中のアクセス・デバイス（例えば、図１のＮＦＥＴ１２４）は、オンとならない、またはしきい値以下で動作しないことが保証され、それによって漏れが低減される。別の実施形態によれば、ワード線ドライバは、ワード線１０６のそれぞれをグランドに駆動するように動作可能である。
代替実施形態では、ローカル・ビット線は、グランド電位であるそのプレチャージ状態にとどまることができ、他の周辺回路のノードは、（周辺回路がそれぞれの電源から遮断された後）グランドまで放電／漏出し、その状態にとどまる。そうすることは混載ＤＲＡＭでは慣例であり、ビット線をグランドまでプレチャージする接地感知方式が活用される。この好ましい実施形態ではビット線がグランドまでプレチャージされるものとしてを扱うが、ビット線がＶＤＤまでプレチャージされるならば、ワード線ドライバ１０８、ＤＲＡＭ制御回路１１２、およびビット・ピッチ回路１１０に電力供給する相対的な供給電圧を再編成して、ＶＤＤを回路ノードが充電／減衰／ディープ・スリープに移る（好ましい実施形態での）新しいグランドにすることができることは明らかであり／それが企図される。
さらに好ましくは、スタンド・アロンＤＲＡＭの場合に一般的であるように、メモリ・セルの典型的な論理レベル「０」および「１」電圧の中間と定義されるサブアレイ電圧の半分（すなわち、ＶＢＬＨ／２）までローカル・ビット線を駆動することを企図してもよい。
ディープ・スリープ・ループ２１０では、ステップ２１２で、スリープ・タイム・カウンタを好ましくは１だけ増分する。別の実施形態によれば、ディープ・スリープ・ループのパス毎に、ステップ２０８でスリープ・タイム・カウンタを規定の値に初期化し、次いでステップ２１２で（例えば１、または別の値だけ）減じることができることを理解されたい。スリープ・タイム・カウンタを増分した後、ステップ２１４は、外部ウェイクアップ要求を受信したか（すなわち、システムがＤＲＡＭを使用したいか）否かを判定するためにチェックする。
外部ウェイクアップ要求を受信している場合、プロセス制御はディープ・スリープ・ループ２１０から出て、ステップ２１６に進み、メモリ回路のアクティブ動作モードに備えてすべてのＤＲＡＭ電源をイネーブルする。次に、ステップ２１８で、メモリ回路内のすべてのメモリ・セルをリフレッシュし、その後、方法２００は、ステップ２２０でアクティブ動作モードに入る。次いで、システムは、（電力節約のために）データ保持モードにいつ戻るかを命令する。この場合、前と同様に、プロセスはステップ２０２で始まる。
ステップ２１４でウェイクアップ要求を受信していないと判定した場合、場合、ディープ・スリープ・ループ２１０は、ステップ２２２で、スリープ・タイム・カウンタをチェックして、メモリ・セルをリフレッシュする必要性の有無を判定することによって再開する。このことは、例えば、スリープ・タイム・カウンタの値を、メモリ回路のリフレッシュ・サイクルの最大長を示す規定の数字と比較することによって実施することができる。最大リフレッシュ期間に達していない場合、方法２００はステップ２１２に戻り、（ステップ２１２で）スリープ・タイム・カウンタを増分し、ディープ・スリープ・ループ２１０の次のパスを処理する。
ステップ２２２でスリープ・タイム・カウンタを規定のしきい値に対してチェックすることによって最大リフレッシュ期間に達したと判定した場合、方法２００はディープ・スリープ・ループ２１０を出て、プロセス制御がステップ２２４で再開し、専らメモリ・リフレッシュ動作を実行するために使用されるＤＲＡＭ電源（例えば、ワード線ドライバ回路内の行アドレス・カウンタに付随するＶＰＰ、ＶＢＬＨ、およびＶＤＤ）をイネーブルする。次に、ステップ２２６で、従来の方式でメモリ回路（例えば、ＤＲＡＭマクロ）内のすべてのメモリ・セルをリフレッシュする。リフレッシュ動作を実行した後、ステップ２２８で、ＤＲＡＭリフレッシュ・モードからメモリ回路はディープ・スリープ・モードに戻すことによって、方法２００の第２の部分が始まる。
方法２００の第２の部分は、ステップ２２８でＤＲＡＭリフレッシュ・モードからディープ・スリープ・モードに戻ることによって始まる。ディープ・スリープ・モードに戻るために、ステップ２０６で、ディープ・スリープ・モードに必須のもの（例えば、ＶＷＬ）を除くすべての電源を、それぞれのメモリ回路から遮断する。図２から明らかなように、方法２００の第２の部分は、ステップ２０４で実行されるリフレッシュ動作が省略されることを除いて、第１の部分と同様である。次いで、方法２００は、前述のように、ステップ２０８でスリープ・タイム・カウンタを規定の値、この実施形態ではゼロに設定することにより、スリープ・タイム・カウンタまたは代替の時間追跡要素を初期化することによって続行するが、本発明は何らかの特定の初期化値に限定されない。次いで、方法２００はディープ・スリープ・ループ２１０に入る。
前述のように、図２と共に説明したタイプのデータ保持モードでは、例示的メモリ回路は、ディープ・スリープ・モードとリフレッシュ動作モードとの間で交番する。好ましくは、ディープ・スリープ・モードで費やされる持続時間（例えば、例示的混載ＤＲＡＭでは約１００μｓから５００μｓ）は、リフレッシュ動作モードで費やされる持続時間（例えば、例示的混載ＤＲＡＭでは約２μｓ）よりも相当に長い。本質的には、上述の時定数で動作するリニア・レギュレータが、大部分の機能ブロックへの電力が遮断されるディープ・スリープ・モード（すなわち、電力遮断）と、メモリ回路内の（ビット・ピッチ回路１１０内に含まれる）センス増幅器がパワーオンされるリフレッシュ動作モードとの間で、好ましくは約５μｓ未満で循環する必要がある。
一例として、一般性を失うことなく、図３は、本発明の一実施形態による、図１に示す例示的メモリ回路１００と共に使用するのに適した、ビット線電圧ＶＢＨＬでよい調整電圧を生成するように動作可能な例示的なリニア・電圧レギュレータ３００の少なくとも一部を示す略図である。好ましくは、リニア・レギュレータ３００は、図１に示すビット・ピッチ回路１１０に組み込まれる（例えば、スイッチ１１８で表される）。当業者には周知のように、リニア・レギュレータは、電圧が制御された電流源（通常、その線形領域または飽和領域で動作する能動トランジスタ・デバイスを使用して実装される）を使用して動作することによって、レギュレータの出力でほぼ固定電圧が現れるように強制する。制御回路は出力電圧を監視（すなわち感知）し、出力負荷によって必要とされるように電流源を調節し、出力電圧を規定のレベルに保持する。電流源の設計限度によって、レギュレータが調節して供給することができる最大負荷が規定される。
図３に示すように、例示的リニア・レギュレータ３００は、比較器３０２と、パルス・チョッパ３０４または代替の制御回路と、ＰＦＥＴデバイス３０６または代替の電圧制御電流源とを含む。ＰＦＥＴ３０６は、この実施形態ではＶＤＤである入力電圧と接続するように適合されたソースと、レギュレータの出力ノードＯＵＴで調整出力電圧ＶＢＬＨを生成するように適合されたドレインと、それに供給された制御信号を受けるように適合されたゲートとを含む。比較器３０２は、反転（−）入力でよい第１の入力で基準信号ＶＲＥＦを受けるように動作可能である。アクティブ・モードでのＶＲＥＦは、任意の固定値または部分的に可変の値でよく、通常はＶＤＤが１．０Ｖである時は約０．８Ｖである。ＶＢＬＨ／２モードの間、ＶＲＥＦの値は、元の値の半分に設定される。このことは、単純な抵抗分割器の使用によって実施することができるが、本発明では代替電圧生成手段も企図される。比較器３０２の非反転（＋）入力でよい第２の入力が、ノードＯＵＴでＰＦＥＴ３０６のドレインと接続され、レギュレータ３００の出力電圧ＶＢＬＨを監視する。
比較器３０２はさらに、その出力において、基準信号ＶＲＥＦとレギュレータ出力信号ＶＢＬＨとの差を示す信号ＣＭＰを生成するように動作可能である。パルス・チョッパ３０４は、比較器出力信号ＣＭＰを受け、それに応じて制御信号を生成してＰＦＥＴ３０６のゲートに供給することによって、レギュレータ３００の出力電圧ＶＢＬＨを制御するように動作可能である。比較器３０２、パルス・チョッパ３０４、およびＰＦＥＴ３０６は集合的に、閉ループ・フィードバック制御システムを形成する。
この実施形態での比較器３０２は、好ましくは、クロック信号ＣＬＫを受けるように構成されるデジタル比較器であり、クロック信号と同期した比較出力サンプルを生成するように動作可能である。リニア・レギュレータ３００はまた、レギュレータが使用される動作モードを示す制御信号ＳＬＥＥＰを受けるように適合される。例えば、ディープ・スリープ・モードでの動作を示すＳＬＥＥＰ信号がアサートされると（例えば、ロジック・ハイ・レベル）、ＰＦＥＴ３０６のゲートに供給されるロジック・ハイ信号をパルス・チョッパ３０４に強制的に出力させることなどによって、ＰＦＥＴ３０６をディセーブルすることにより、メモリ回路への出力電圧ＶＢＬＨ供給を直接的に遮断することができ、また好ましくは、比較器３０２をディセーブルすることによって、レギュレータ３００内の電力消費を停止する。ＰＦＥＴ３０６をオフにすると、レギュレータ３００の出力ノードＯＵＴは本質的には浮遊し、したがって出力電圧ＶＢＬＨは、最終的にはＧＮＤ近くまで漏出する。
デジタル比較器３０２を使用するリニア・レギュレータ３００を示すが、本発明は何らかの特定のタイプの比較器に限定されないことを理解されたい。例えば、代替実施形態では、アナログ比較器（明示的には図示せず）を使用することができる。さらに、レギュレータ３００では、ディープ・スリープ・モード中にロジック・ハイ信号をパルス・チョッパ３０４に強制的に出力させることによってＰＦＥＴ３０６をディセーブルするが、図４と共にさらに詳細に説明するように、本発明の代替実施形態によるならば、ＰＦＥＴをオフにする必要はない。
具体的には、一例として、図４は、本発明の別の実施形態による、図１に示す例示的メモリ回路１００と共に使用するのに適した、ビット線電圧ＶＢＬＨを生成するように動作可能な、例示的なリニア電圧レギュレータ３５０の少なくとも一部を示す略図である。好ましくは、リニア・レギュレータ３５０は、メモリ回路１００内のビット・ピッチ回路１１０に組み込まれる。好ましくは、リニア・レギュレータ３５０は、図３に示すレギュレータ３００と同様に、デジタル比較器でよい比較器３５２と、パルス・チョッパ３５４または代替制御回路と、ＰＦＥＴデバイス３５６または代替電圧制御電流源とを備える。パワーＦＥＴデバイスでよいＰＦＥＴ３５６は、この実施形態ではＶＤＤである入力電圧と接続するように適合されたソースと、レギュレータの出力ノードＯＵＴで調節済出力電圧ＶＢＬＨを生成するように適合されたドレインと、それに供給された第１の制御信号を受けるように適合されたゲートとを含む。
比較器３５２は、反転（−）入力でよいその第１の入力で、基準信号ＶＲＥＦを受けるように動作可能である。非反転（＋）入力でよい比較器３５２の第２の入力が、ノードＯＵＴでＰＦＥＴ３５６のドレインと接続され、レギュレータ３５０の出力電圧ＶＢＬＨを監視する。比較器３５２はさらに、その出力において、基準信号ＶＲＥＦとレギュレータ出力信号ＶＢＬＨとの差を示す信号ＣＭＰを生成するように動作可能である。パルス・チョッパ３５４は、比較器出力信号ＣＭＰを受け、それに応じて制御信号を生成してＰＦＥＴ３５６のゲートに供給することによって、レギュレータ３５０の出力電圧ＶＢＬＨを制御するように動作可能である。比較器３５２、パルス・チョッパ３５４、およびＰＦＥＴ３５６は集合的に、閉ループ・フィードバック制御システムを形成する。
リニア・レギュレータ３５０はまた、レギュレータ３００と同様に、レギュレータの動作モードを示す制御信号ＳＬＥＥＰを受けるように適合される。例えば、ディープ・スリープ動作モードでは、好ましくは、ＳＬＥＥＰ信号がアサートされる（例えば、ロジック・ハイ・レベル）。しかしながら、レギュレータ３００のようにパルス・チョッパ３５４にＳＬＥＥＰ信号を直接的に供給するのではなく、パルス・チョッパはＳＬＥＥＰ制御信号を直接的に受けないので、ＰＦＥＴ３５６はディープ・スリープ・モード中にディセーブルされない。その代わりに、リニア・レギュレータ３５０に関するディープ・スリープ・モードは、アクティブ・モード中の出力電圧のレベルと比較した出力電圧ＶＢＬＨの低減（例えば、ＶＢＬＨ＿ｓｌｅｅｐ＝ＶＢＬＨ＿ａｃｔｉｖｅ／２）と、ループ周期時定数の増加とを伴う。ディープ・スリープ・モードは定義上、メモリ・セルの読取り、書込み、またはリフレッシュ動作を伴わないので、このモード中にループ周期時定数を増加させることができる。
このことを実施するために、リニア・レギュレータ３５０は、マルチプレクサ３５８および周波数分割器３６０を含む。マルチプレクサ３５８は、レギュレータ３５０に供給されるクロック信号ＣＬＫを受けるように適合された第１の入力と、周波数分割器３６０によって生成されるクロック信号の規定の分割結果を受けるように適合された第２の入力とを含む。レギュレータの動作モードを示すＳＬＥＥＰ制御信号が、マルチプレクサ３５８の制御入力に供給される。マルチプレクサ３５８は、ＳＬＥＥＰ信号に応じて、クロック信号ＣＬＫまたはクロック信号の分割バージョンである、比較器３５２の制御入力に供給される出力信号ＥＮを生成するように動作可能である。レギュレータ回路３５０は、比較動作を実行する時（すなわち、比較器３５２をイネーブルする時）に圧倒的に電力を使用するので、入力クロック信号ＣＬＫの周波数分割は、比較動作を減速することによってレギュレータの全電力消費を著しく低減する。
本発明の別の有益な態様によれば、レギュレータ３５０は、ビット線電圧ＶＢＬＨをグランドとＶＢＬＨ（すなわち、図１に示す例示的なメモリ回路１００のメモリ・セル１０２に優先的に蓄積される、論理「０」および「１」をそれぞれ表す２つの電圧）のほぼ中間の電圧まで低下させることを可能にする。例示的な混載ＤＲＡＭ（ｅＤＲＡＭ）の応用分野では、アクティブ・モードでのビット線のプレチャージ電圧はグランドまたはＶＢＬＨであり、それはスリープ・モード中のビット線電圧（ＶＢＬＨ＿ｓｌｅｅｐ ｍｏｄｅ）とは異なることに留意することは重要である。
ディープ・スリープ・モード中に、プログラマブル・プレチャージ・ネットワーク（明示的には図示せず）または代替構成を通じて、そのような調節済電圧（例えば、グランドとＶＢＬＨの中間）をメモリ回路１００（図１）のビット線１０４に向けることができる場合、有利であることには、各メモリ・セル１０２内のアクセス・トランジスタ１２４の両端間のドレイン−ソース電圧を、「０」と「１」のどちらの状態についても最小限に抑えることができる。このようにして、メモリ回路１００内のしきい値以下の漏れ電流が最小限に抑えられ、有益であることには、それによってメモリ回路内のデータ保持時間が最大化される（すなわち、延長される）。
図３および４にそれぞれ示すＰＦＥＴ３０６および３５６を使用して、図１に示すスイッチ１１８の少なくとも一部を実装できることを理解されたい。図３および４と共に、ディープ・スリープ・モードを実装するための図１のビット・ピッチ回路１１０に対する例示的な変更を説明したが、本発明の諸態様によれば、ディープ・スリープ・モードを実装するためのワード線ドライバ回路（例えば、図１のワード線ドライバ１０８）に対する変更も行うことができることを理解されたい。
次に、図５、６、および７と共にワード線ドライバ回路を論じる。より具体的には、図５は、本発明の一実施形態による例示的ワード線ドライバ回路の少なくとも一部を示す略図である。ワード線ドライバ回路４００は、図１の例示的メモリ回路１００に示すワード線ドライバ１０８に組み込むことができる。ワード線ドライバ回路４００は、回路の入力ノード４０１で入力信号を受け、入力信号に応じて、対応するワード線１０６を所望の電圧レベルまで駆動する出力信号を生成するように動作可能である。
図５を参照すると、ワード線ドライバ回路４００は、回路のプルアップ部分に付随する、ＶＰＰレベル・シフタでよい第１の電圧レベル・シフタ４０２と、回路のプルダウン部分に付随する、ＶＷＬレベル・シフタでよい第２の電圧レベル・シフタ４０４とを備える。ＶＰＰレベル・シフタ４０２は、この実施形態ではＰＦＥＴデバイス４０６であるプルアップ・デバイスと接続され、ＶＷＬレベル・シフタ４０４は、この実施形態ではＮＦＥＴデバイス４０８であるプルダウン・デバイスと接続される。ＮＦＥＴデバイス４０８のソースは、ＶＷＬに接続するように適合され、４０８のドレインは、対応するワード線１０６と接続され、４０８のゲートは、ＶＷＬレベル・シフタ４０４によって生成される、プルダウン（ＰＤ）制御信号でよい第１の制御信号を受けるように適合される。ＰＦＥＴデバイス４０６のソースは、好ましくはトランジスタ・デバイスを使用して実装される第１のスイッチ素子４１０を介して、ＶＰＰに接続されるように適合され、４０６のドレインは、対応するワード線１０６と接続され、４０６のゲートは、ＶＰＰレベル・シフタ４０２によって生成される、プルアップ（ＰＵ）制御信号でよい第２の制御信号を受けるように適合される。
ＶＰＰレベル・シフタ４０２は、好ましくは、スイッチ素子４１０を介してＶＰＰ電圧源と接続され、また、電圧源戻り(supply return)としてグランド（ＧＮＤ）と接続される。ＶＷＬレベル・シフタ４０４は、好ましくはトランジスタ・デバイスを使用して実装される第２のスイッチ素子４１６を介してＶＤＤ電圧源と接続され、電圧源戻りとしてＶＷＬと接続される。この構成では、ＶＰＰレベル・シフタ４０２は、入力ノード４０１に供給されるＧＮＤ−ＶＤＤ（またはＶＤＤ−ＧＮＤ）入力信号を、ＶＰＰレベル・シフタの出力ノード４１２にて生成されるＶＰＰ−ＧＮＤ（またはＧＮＤ−ＶＰＰ）出力信号に変換する。同様に、この実施形態では、ＶＷＬレベル・シフタ４０４は、入力ノード４０１に供給されるＧＮＤ−ＶＤＤ（またはＶＤＤ−ＧＮＤ）入力信号を、ＶＷＬレベル・シフタの出力ノード４１４にて生成されるＶＤＤ−ＶＷＬ（またはＶＷＬ−ＶＤＤ）出力信号に変換する。
ディープ・スリープ・モードの間、スイッチ４１０および４１６が開かれ、それによってＶＰＰレベル・シフタ４０２、ＶＷＬレベル・シフタ４０４、およびプルアップＰＦＥＴ４０６への電力が事実上切断される。ＰＦＥＴ４０６がＶＰＰから切断されると、４０６のソースが、グランド（例えば、ゼロ・ボルト）に漏出する。同様に、ＶＰＰレベル・シフタ４０２がＶＰＰから切断されると、ノード４１２でのＰＵ制御信号を含む、ＶＰＰレベル・シフタ内のすべての内部回路ノードがグランドに漏出する。プルアップＰＦＥＴ４０６のソースとゲートのどちらもグランド電位となるので、ＰＦＥＴ４０６のゲート−ソース電圧はゼロとなり（すなわち、ＶＧＳ＿４０６＝０）、したがってＰＦＥＴ４０６がオフとなる。
ワード線ドライバ回路４００のプルダウン部分について、好ましくは、ＶＷＬレベル・シフタ４０４は、ディープ・スリープ・モード中にＰＤ制御信号がグランド（例えば、ゼロ・ボルト）まで駆動されることを保証するために１つまたは複数の追加のトランジスタを含む。ＰＤ制御信号がグランドまで駆動されると、プルダウンＮＦＥＴ４０８のゲートがゼロとなり、４０８のソースがゼロ未満（例えば、約−３００ｍＶ）であるＶＷＬとなる。ＮＦＥＴ４０８のゲート−ソース電圧がゼロよりも大きいので、ＮＦＥＴ４０８はオンとなる。ＰＦＥＴ４０６がオフとなり、ＮＦＥＴ４０８がオンとなると、ワード線１０６がＶＷＬまでプルダウンされる。この点で、ＮＦＥＴ４０８のゲート−ソース電圧（ＶＧＳ＿４０８）は小さいが（例えば、３００ｍＶ）、それでもＰＦＥＴ４０６のゲート−ソース電圧（ゼロに等しい）と比べて十分に大きいので、ＮＦＥＴ４０８の導電性をＰＦＥＴ４０６よりも高くすることによってワード線１０６をＶＷＬまでプルダウンする。
メモリ回路内のメモリ・セルの設計に応じて、対応するワード線を適切な電圧レベルまで駆動するようにワード線ドライバ回路４００を変更することができる。例えば、ある特定応用分野では、メモリ・セル（例えば、図１のメモリ・セル１０２）内のアクセス・トランジスタ（例えば、図１のトランジスタ１２４）のしきい電圧Ｖｔを、ワード線がディープ・スリープ・モード中にグランド電位であってもメモリ・セルに起因するしきい値以下の漏れ電流を確実に十分低くするのに十分な大きさに設計することによって、ワード線を負の電圧まで駆動する必要をなくすことができる。このシナリオでは、図６と共に以下でさらに詳細い説明するように、有益であることには、ＶＷＬレベル・シフタ４０４および付随する回路をなくすようにワード線ドライバ回路４００を変更することができる。
具体的には、図６は、本発明の代替実施形態による例示的ワード線ドライバ回路４５０の少なくとも一部を示す略図である。ワード線ドライバ回路４５０は、前述のように、ＶＷＬレベル・シフタ４０４および付随する回路（例えば、スイッチ素子４１６）が除去されていることを除いて、図５に示すワード線ドライバ回路４００と本質的に同一である。さらに、グランドに接続するように適合されたソースと、対応するワード線１０６に接続するように適合されたドレインと、ノード４０１で入力信号を直接的に（すなわち、電圧レベル・シフティングなしに）受けるように適合されたゲートとを有するプルダウンＮＦＥＴ４０８が構成される。この応用分野では、ワード線１０６が、（図５に示すワード線ドライバ回路４００のように、ＶＷＬからＶＰＰにではなく）グランドからＶＰＰに駆動される。
引き続き図６を参照すると、ディープ・スリープ・モードの間、前述のように、プルアップＰＦＥＴ４０６がオフとなる。レベル・シフタ４０２、ＰＦＥＴ４０６、およびＮＦＥＴ４０８を通じて流れる集合的漏れ電流は、ワード線１０６をグランドにプルする。前述のように、この構成は、それぞれのアクセス・トランジスタのしきい電圧Ｖｔを増大させる態様でメモリ・セルの変更する必要があるが、各アクセス・トランジスタのゲートをグランド電位より下に駆動することを必要とせずにセル内のしきい値以下の漏れ電流を防止することができる。
次に、図５に示すワード線ドライバ回路４００と共に使用するのに適した例示的電圧レベル・シフタを図７と共に説明する。しかしながら、電圧レベル・シフタは特にプルダウン制御信号を生成するために設計され、したがって図５に示す例示的ＶＷＬレベル・シフタ４０４を実装するのに適しているが、同様にプルアップ制御信号を生成するために例示的な電圧レベル・シフタに対する基本的な変更を行えることが、本明細書の教示が与えられた当業者には明らかとなるであろうことを理解されたい。
一例として、一般性を失うことなく、図７は、本発明の一実施形態による、図５に示すＶＷＬレベル・シフタを実装するのに使用することのできる例示的電圧レベル・シフタ回路５００の少なくとも一部を示す略図である。電圧レベル・シフタ５００は、クロスカップル型構成で接続された第１のＮＦＥＴトランジスタ５１３および第２のＮＦＥＴトランジスタ５２３を含む。トランジスタ５１３および５２３のソースは、この実施形態ではＶＷＬでよい第１の電圧源に接続するように適合され、トランジスタ５１３のゲートは、電圧レベル・シフタ５００の出力ノード５０２Ｃを形成する第１のノードＮ１に接続され、トランジスタ５２３のゲートは、電圧レベル・シフタの真の出力を形成することのできる第２のノードＮ２に接続され、トランジスタ５１３のドレインは、第３のノードＮ３に接続され、トランジスタ５２３のドレインは、第４のノードＮ４に接続される。
電圧レベル・シフタ５００は、第１および第２のＮＦＥＴトランジスタ５１３および５２３に動作的に結合された１対のインバータをさらに含む。具体的には、第１のインバータは、第３のＮＦＥＴトランジスタ５１２および第１のＰＦＥＴトランジスタ５１１からなり、第２のインバータは、第４のＮＦＥＴトランジスタ５２２および第２のＰＦＥＴトランジスタ５２１からなる。トランジスタ５１２のソースは、ノードＮ３でトランジスタ５１３のドレインに接続され、トランジスタ５１２のドレインは、ノードＮ２でトランジスタ５１１のドレインおよびトランジスタ５２３のゲートに接続され、トランジスタ５１２のゲートは、トランジスタ５１１のゲートに接続され、電圧レベル・シフタ５００に供給される相補入力信号を受ける相補入力ノード５０１Ｃを形成し、トランジスタ５１１のソースは、ＶＤＤでよい第２の電圧源に接続するように適合される。トランジスタ５２２のソースは、ノードＮ４でトランジスタ５２３のドレインに接続され、トランジスタ５２２のドレインは、ノードＮ１でトランジスタ５２１のドレインおよびトランジスタ５１３のゲートに接続され、トランジスタ５２２のゲートは、トランジスタ５２１のゲートに接続され、電圧レベル・シフタ５００に供給される真の入力信号を受ける真の入力ノード５０１Ｔを形成し、トランジスタ５２１のソースは、ＶＤＤに接続するように適合される。
電圧レベル・シフタ５００は、真の入力ノード５０１Ｔおよび相補入力ノード５０１Ｃで、それぞれ真の入力信号および相補入力信号を受ける。電圧レベル・シフタ５００は、入力ノード５０１Ｃに供給される相補入力信号と同じ位相であり、入力ノード５０１Ｔに供給される真の入力信号とは逆の位相である出力信号を出力ノード５０２Ｃで生成するように動作可能である。したがって、例示的電圧レベル・シフタ５００は反転レベル・シフタである。しかしながら、本発明は反転電圧レベル・シフタに限定されない。例えば、入力ノード５０１Ｔが相補入力信号を受けるように適合され、入力ノード５０１Ｃが真の入力信号を受けるように適合されるような入力の再割当ての結果、出力ノード５０２Ｃで生成される出力信号が、真の入力信号と同じ位相となり、したがって非反転とみなされる。
好ましくは、入力ノード５０１Ｔおよび５０１Ｃに供給される真の入力信号および相補入力信号は、それぞれ、電圧源ＶＷＬおよびＶＤＤ（例えば、ＧＮＤ−ＶＤＤ電圧レベル）とは異なる電圧源を基準とすることのできるロジック・レベル信号である。出力ノード５０２Ｃは、電圧源ＶＤＤおよびＶＷＬを基準とする出力信号をそこから生成し、したがって、電圧レベル・シフタ５００の入力ノード５０１Ｔおよび５０１Ｃに供給される入力信号とは異なる範囲の電圧レベルを有する。図示する実施形態では、好ましくは、ノード５０２Ｃの出力信号の電圧レベルは、入力信号のロジック状態に応じて、ＶＤＤ（例えば、約１．１ボルト）からＶＷＬ（例えば、約−３００ｍＶ）の間で変動する。ワード線ドライバ回路４００で使用されるとき、電圧レベル・シフタ５００の出力ノード５０２Ｃは、ノード４１４でトランジスタ４０８のゲートに結合され、したがってノード５０２Ｃで電圧レベル・シフタ５００によって生成される出力信号は、ワード線ドライバ回路内のＰＤ制御信号として働く。
動作に関して、入力ノード５０１Ｃに印加される入力信号が、ＶＤＤ（例えば、約１．１ボルト）を基準とするロジック・ハイ・レベルである時、ノード５０１Ｃに印加される信号の相補信号である、入力５０１Ｔに印加される入力信号は、ロジック・ロー・レベルとなり、これはグランド（例えば、０ボルト）でよい。ローである入力５０１Ｔは、トランジスタ５２２の導電率を著しく低下させ（その後で、５２２はオフとなる）、トランジスタ５２１をオンにし、それによってノードＮ１をＶＤＤ（例えば、約１．１ボルト）までプルアップする。ハイであるノードＮ１は、トランジスタ５１３をオンにし、それによってノードＮ３をＶＷＬ（例えば、約−３００ｍＶ）までプルダウンする。同様に、ハイである入力５０１Ｃは、トランジスタ５１１をオフにし（トランジスタ５１１のゲートとソースの間の電位差が、トランジスタ５１１のしきい電圧未満であると仮定する）、トランジスタ５１２をオンにし、それによってノードＮ２をローにプルし、トランジスタ５２３をオフにする。したがって、出力ノード５０２Ｃで生成される出力信号は、ＶＤＤを基準とするロジック・ハイ・レベルである。
あるいは、入力ノード５０１Ｃに印加される入力信号がロジック・ロー・レベル（例えば、０ボルト）である時、ノード５０１Ｃに印加される信号の相補信号である、入力５０１Ｔに印加される入力信号は、ＶＤＤを基準とするロジック・ハイ・レベルとなる。ロジック・ロー・レベルである入力ノード５０１Ｃは、トランジスタ５１２の導電率を著しく低減させ（その後で、５２２はオフとなる）、トランジスタ５１１をオンにし、それによってノードＮ２をＶＤＤまでプルアップする。ハイであるノードＮ２は、トランジスタ５２３をオンにし、それによってノードＮ４をＶＷＬまでプルダウンする。同様に、ハイである入力５０１Ｃは、トランジスタ５２１をオフにし、トランジスタ５２２をオンにし、それによってノードＮ１をローにプルする。したがって、出力ノード５０２Ｃで生成される出力信号は、グランドを基準とするのではなく、ＶＷＬを基準とするロジック・ロー・レベルとなる。
ディープ・スリープ・モードでは、ＶＤＤが電圧レベル・シフタ５００から切断され、したがってすべての回路ノードがＶＷＬ電位に漏出する。ディープ・スリープ・モードでグランド電位である出力ノード５０２ＣでＰＤ制御信号を生成するために、第３のＰＦＥＴ５５５が電圧レベル・シフタ５００内に含められる。トランジスタ５５５のソースは、グランドと接続するように適合され、トランジスタ５５５のドレインは、出力ノード５０２Ｃに接続され、トランジスタ５５５のゲートは、制御信号ＳＬＥＥＰ＿ｂを受けるように適合される。好ましくは、制御信号ＳＬＥＥＰ＿ｂは、スリープ・モード中にＶＷＬまで駆動され、アクティブ・モード中にＶＤＤまで駆動される。したがって、トランジスタ５５５は、アクティブ・モードではオフとなる一方、ディープ・スリープ・モード中に軽くオンとなる。ディープ・スリープ・モードでは、トランジスタ５２１、５２２、および５２３がオフとなり、トランジスタ５５５がオンとなり、（図５に示すＰＤ制御信号である）出力ノード５０２Ｃが、グランド電位までプルアップされる。ノード５０２Ｃ（ＰＤ制御信号）がグランド電位にあるので、図５に示すＮＦＥＴ４０８が、その小さいがゼロではないゲート−ソース電圧（例えば３００ｍＶ）のために、ＰＦＥＴ４０６に対してオンとなる。したがって、対応するワード線１０６は、ＮＦＥＴ４０８によってＶＷＬまでプルダウンされる。
本発明の別の実施形態によれば、図２と共に先に説明した、周期的ウェイクアップおよびリフレッシュを実行し、メモリ回路内のデータ保持モードに出入りする例示的方法２００を、図８に示すように、誤り訂正符号化（ＥＣＣ）を使用して変更することができる。具体的には、図８は、本発明の一実施形態による、ＥＣＣを使用してメモリ回路（例えば、図１に示すメモリ回路１００）内のディープ・スリープ・モードの持続時間を実質的に延ばす例示的方法６００の少なくとも一部を示す流れ図である。
図８を参照すると、方法６００は方法２００と同様に始まる。しかし、方法２００とは対照的に、方法６００は、実質的に長いディープ・スリープ期間を可能にする。ステップ６２６乃至６３４でのリフレッシュ／訂正プロセス中に訂正される、メモリ・セル１０２内で限定された数のデータ誤りがディープ・スリープ・モード中に生じることを許容することにより、有益であることには、方法２００と比べて、メモリ・セル１０２のデータ保持時間を十分に上回ってディープ・スリープ期間が延長される。
より具体的には、方法６００は、ステップ６０２で、アクティブ・モードからＤＲＡＭ保持モードに入る。データ保持モードの間、ステップ６０４で、メモリ回路（例えば、ＤＲＡＭマクロ）内のすべてのメモリ・セルをリフレッシュする。すべてのメモリ・セルをリフレッシュした後、ステップ６０６で、ディープ・スリープ・モードに必須のもの（例えば、ＶＷＬ）を除くすべての電源を、それぞれのメモリ回路から遮断する。ステップ６０８で、スリープ・タイム・カウンタまたは代替の時間追跡手段でよいカウンタを初期化する。この実施形態では、好ましくは、スリープ・タイム・カウンタの初期値をゼロに設定するが、本発明は、この方式での追跡時間またはプロセス・サイクルあるいはその両方に限定されない。この時点で、方法６００はディープ・スリープ・ループ６１０に入る。好ましくは、ディープ・スリープ・ループ６１０は、図２に示し上述したディープ・スリープ・ループ２１０と共に説明したものと首尾一貫する方式で動作可能である。
ディープ・スリープ・ループ６１０では、ステップ６１２で、スリープ・タイム・カウンタを好ましくは１だけ増分する。他の実施形態によれば、ステップ６０８で、スリープ・タイム・カウンタを規定の値にプリセットし、次いでステップ６１２で、ディープ・スリープ・ループのパス毎に（例えば、１または別の値だけ）減じることができることを理解されたい。スリープ・タイム・カウンタを増分した後、ステップ６１４は、ウェイクアップ要求を受信したか否かを判定するためにチェックする。
ウェイクアップ要求を受信している場合、方法６００はディープ・スリープ・ループ６１０から出て、ステップ６１６に進み、メモリ回路のアクティブ動作モードに入ることに備えて、すべてのＤＲＡＭ電源をイネーブルする。次に、ステップ６１８で、メモリ回路内のすべてのメモリ・セルをリフレッシュし、その後、方法６００は、ステップ６２０で、ディープ・スリープ・モードからアクティブ動作モードに入る。アクティブ・モードから、方法６００は、ステップ６０２に戻ることができ、メモリ回路は再びデータ保持モードに入る。
ステップ６１４ウェイクアップ要求を受信していないと判定した場合、ステップ６２２でスリープ・タイム・カウンタをチェックして、メモリ・セルをリフレッシュする必要性の有無を判定することにより、ディープ・スリープ・ループ６１０が再開する。このことは、例えば、メモリ回路のリフレッシュ・サイクルの最大長を示す規定の数とスリープ・タイム・カウンタの値とを比較することによって実施することができる。最大リフレッシュ期間に達していない場合、方法６００はステップ６１２に戻り、スリープ・タイム・カウンタを増分し、ディープ・スリープ・ループ６１０の次のパスを処理する。
ステップ６２２で規定のしきい値に対してスリープ・タイム・カウンタをチェックすることによって最大リフレッシュ期間に達したと判定した場合、方法６００は、ディープ・スリープ・ループ６１０を出て、ステップ６２４でプロセス制御が再開し、専らメモリ・リフレッシュ動作を実行するために使用されるＤＲＡＭ電源（例えば、ワード線ドライバ回路内の行アドレス・カウンタに付随するＶＰＰ、ＶＢＬＨ、およびＶＤＤ）をイネーブルする。次に、メモリ回路内のすべてのメモリ・セルを読み取る。これを実施するために、ステップ６２６で、アドレス・カウンタ（すなわち、アドレス・ポインタ）Ｘを初期化する。ここで、Ｘは整数である。この実施形態では、カウンタをゼロに設定し、後続のステップで１だけ増分する。しかし、本発明は、アドレスを追跡するこの方法に限定されないことを理解されたい。例えば、アドレス・カウンタを最大アドレス値に初期化し、次いで後続のプロセス・ステップで（１または別の値だけ）減じてもよい。
ステップ６２６でアドレス・カウンタを初期化した後に、好ましくは、ステップ６２８で、以前のカウンタ値に１を加えることなどによってアドレス・カウンタを増分する（例えば、Ｘ＝Ｘ＋１）。次に、ステップ６３０で、メモリ回路（例えば、ＤＲＡＭマクロ）内のアドレス・カウンタに格納されたアドレス＜Ｘ＞のメモリ・セルすべてを読み取る。（限定的ではない例として、パリティ・チェック、チェックサム、周期的冗長検査（ＣＲＣ）、暗号ハッシュ関数などを含む誤り検出手段を使用して）アドレス＜Ｘ＞に格納されたデータ中の誤りを検出した場合、ステップ６３２で、好ましくはＥＣＣ（例えば、ハミング符号、畳み込み符号、リードソロモン符号）を使用して誤りを訂正することにより、そのような検出した誤りを処理する。
Ｎが整数であるとして、規定の最大アドレスＮと値Ｘを比較することなどにより、ステップ６３４で、アドレスＸをチェックして、メモリ回路内のすべてのアドレスを読み取ったか否かを判定する。すべてのアドレスを読み取ってはいないと判定した場合、方法６００はステップ６２８に戻り、アドレス・カウンタを増分し、メモリ回路内の次のアドレス位置の読取りを開始する。すべてのメモリ・アドレスを読み取ったと判定した場合、ステップ６３６でメモリ回路をＤＲＡＭリフレッシュ・モードからディープ・スリープ・モードに戻すことにより、方法６００は終了し、その時点で、方法６００の第２の部分が始まる。
データの有効性をチェックするために、ステップ６２６乃至６３４ですべてのメモリ・セル１０２からすべてのデータを読み取るプロセスが、メモリ内のすべてのメモリ・セル１０２をリフレッシュし、それによって別個にリフレッシュ動作を行う必要性が解消されることを認識することは重要である。ＤＲＡＭ読取りサイクルにとって根本的なことであるが、あるアクティブなワード線１０６によって選択されるすべてのメモリ・セル１０２が、その電荷をビット線１０４と共有している。ＤＲＡＭ読取りサイクルの第２の半分では、例えば、ビット・ピッチ回路１１０内に含まれるラッチング・センス増幅器などを介して、その失われた電荷が、選択されたメモリ・セル１０６に復元される。したがって、図２に明示したリフレッシュ・ステップ２２６が、図８では誤り検出および解決ループ、例えばステップ６２６乃至６３４によって実現される。
方法６００の第２の部分は、ステップ６３６でＤＲＡＭリフレッシュ・モードからディープ・スリープ・モードに戻ることによって始まる。ディープ・スリープ・モードに戻るために、好ましくは、ステップ６０６で、ディープ・スリープ・モードに必須のもの（例えば、ＶＷＬ）を除くすべての電源をそれぞれのメモリ回路から遮断する。図８から明らかなように、方法６００のこの第２の部分は、ステップ６０４で実行されるリフレッシュ動作が省略されることを除いて、第１の部分と同様である。次いで、方法６００は、スリープ・タイム・カウンタまたは代替の時間追跡要素を初期化することにより、ステップ６０８でスリープ・タイム・カウンタを規定の値、この実施形態ではゼロに設定することにより、前述したように続行するが、本発明は何らかの特定の初期化値に限定されない。次いで、方法６００はディープ・スリープ・ループ６１０に入り、プロセスは前述のように続行する。
有益であることには、図８に示す実施形態は、データ保持モードを改善し、その結果、リフレッシュ・プロセス中に、誤り検出訂正符号を使用することにより、少数の漏れのあるメモリ・セルの故障する可能性を許容することによって、ディープ・スリープ期間を大幅に延長する。本明細書の教示を与えられた当業者には明らかとなるであろうが、予想される誤りの最大数に基づいて、そのような誤りを訂正できるように使用する誤り検出訂正符号を選択することが好ましい。そうしなければ、データの完全性に望ましくない影響がある。したがって、メモリ回路内の所与の読取り動作において、最大１つの誤りが予想される場合、本質的に任意の２重誤り検出／単一誤り訂正符号で十分である。
次に図９を参照すると、流れ図は、本発明の別の実施形態による、方法６００と同様に誤り検出を使用して、メモリ回路（例えば、図１に示すメモリ回路１００）のディープ・スリープ・モードの持続時間を実質的に延ばすための、例示的な方法７００の少なくとも一部を示す。しかしながら、ＥＣＣを使用して各ディープ・スリープ・サイクルで誤りを検出した時にそれを訂正する方法６００とは対照的に、方法７００は、そうした誤りが多数のディープ・スリープ・サイクルにわたって累積することを許容する。この実施形態の利点は、ディープ・スリープの期間と期間の間に必要とされるリフレッシュ・ステップ７３４の消費電力が、リフレッシュ／誤り訂正ステップ６２６乃至６３４の消費電力よりも実質的に少なくなることである。本明細書の教示を与えられた当業者には明らかとなるであろうが、方法７００は、図２および６にそれぞれ示す例示的方法２００および６００によって実行される多くの同様のステップを共有する。
より具体的には、方法７００は、ステップ７０２で、アクティブ・モードからＤＲＡＭ保持モードに入る。データ保持モードの間、ステップ７０４で、メモリ回路（例えば、ＤＲＡＭマクロ）内のすべてのメモリ・セルをリフレッシュする。すべてのメモリ・セルをリフレッシュした後は、ステップ７０６で、ディープ・スリープ・モードに必須のもの（例えば、ＶＷＬ）を除くすべての電源を、それぞれのメモリ回路から遮断する。ステップ７０８で、スリープ・タイム・カウンタまたは代替の時間追跡手段でよいカウンタを初期化する。この実施形態では、好ましくは、スリープ・タイム・カウンタの初期値をゼロに設定するが、本発明は、この方式での追跡時間またはプロセス・サイクルあるいはその両方に限定されない。次いで、以下でさらに詳細に説明するように、方法７００はディープ・スリープ・ループ７１０に入る。好ましくは、ディープ・スリープ・ループ７１０は、図２と共に先に説明したディープ・スリープ・ループ２１０と首尾一貫する方式で動作可能である。
ディープ・スリープ・ループ７１０では、ステップ７１２で、スリープ・タイム・カウンタを好ましくは１だけ増分する。他の実施形態によれば、ステップ７０８で、スリープ・タイム・カウンタを規定の値にプリセットし、次いでステップ７１２で、ディープ・スリープ・ループのパス毎に（例えば、１または別の値だけ）減じることができることを理解されたい。スリープ・タイム・カウンタを増分した後、ステップ７１４は、ウェイクアップ要求を受信したか否かを判定するためにチェックする。
ウェイクアップ要求を受信している場合、方法７００はディープ・スリープ・ループ７１０から出て、ステップ７１６に進み、メモリ回路のアクティブ動作モードに入ることに備えて、すべてのＤＲＡＭ電源をイネーブルする。次に、メモリ回路内のすべてのメモリ・セルを読み取る。これを実施するために、ステップ７１８で、アドレス・カウンタ（すなわち、アドレス・ポインタ）Ｘを初期化する。ここで、Ｘは整数である。この実施形態では、カウンタをゼロに設定し、後続のステップで１だけ増分する。しかし、本発明は、アドレスを追跡するこの方法に限定されないことを理解されたい。例えば、アドレス・カウンタを最大アドレス値に初期化し、次いで後続のプロセス・ステップで（１または別の値だけ）減じてもよい。
ステップ７１８でアドレス・カウンタを初期化した後に、好ましくは、ステップ７２０で、以前のカウンタ値に１を加えることなどによってアドレス・カウンタを増分する（例えば、Ｘ＝Ｘ＋１）。次に、ステップ７２２で、メモリ回路（例えば、ＤＲＡＭマクロ）内のアドレス・カウンタに格納されたアドレス＜Ｘ＞のメモリ・セルをすべて読み取る。（限定的ではない例として、パリティ・チェック、チェックサム、周期的冗長検査（ＣＲＣ）、暗号ハッシュ関数、ベルガー符号などを含む誤り検出手段を使用して）アドレス＜Ｘ＞に格納されたデータ中の誤りを検出した場合、ステップ７２４で、システム内の別のメモリから新しいデータをフェッチし、またはＥＣＣを使用することにより、そのような検出した誤りを処理する。好ましい実施形態である、グランドにプレチャージされるビット線について生じると予想される種類の単方向誤りを処理するベルガー符号ベースの手順が、例えばEmma等による"Dynamic Memory ArchitectureEmploying Passive Expiration of Data"と題された米国特許７２９０２０３号で良く説明されており、その開示の全体が、すべての目的のために、参照により本明細書に組み込まれる。
Ｎが整数であるとして、規定の最大アドレスＮと値Ｘを比較することなどにより、ステップ７２６で、アドレスＸをチェックして、メモリ回路内のすべてのアドレスを読み取ったか否かを判定する。すべてのアドレスを読み取ってはいないと判定した場合、方法７００はステップ７２０に戻り、アドレス・カウンタを増分し、メモリ回路内の次のアドレス位置の読取りを開始する。すべてのメモリ・アドレスを読み取ったと判定した場合、ステップ７２８でディープ・スリープ・モードからＤＲＡＭリフレッシュ・モードに入ることにより、方法７００は終了する。
ステップ７１４でウェイクアップ要求を受信していないと判定した場合、ディープ・スリープ・ループ７１０は、ステップ７３０で、スリープ・タイム・カウンタをチェックして、メモリ・セルをリフレッシュする必要性の有無を判定することによって再開する。このことは、例えば、スリープ・タイム・カウンタの値を、メモリ回路のリフレッシュ・サイクルの最大長を示す規定の数字と比較することによって実施することができる。最大リフレッシュ期間に達していない場合、方法７００はステップ７１２に戻り、スリープ・タイム・カウンタを増分し、ディープ・スリープ・ループ７１０の次のパスを処理する。
ステップ７３０でスリープ・タイム・カウンタを規定のしきい値に対してチェックすることによって最大リフレッシュ期間に達したと判定した場合、方法７００はディープ・スリープ・ループ７１０を出て、プロセス制御がステップ７３２で再開し、専らメモリ・リフレッシュ動作を実行するために使用されるＤＲＡＭ電源（例えば、ワード線ドライバ回路内の行アドレス・カウンタに付随するＶＰＰ、ＶＢＬＨ、およびＶＤＤ）をイネーブルする。
次に、ステップ７３４で、メモリ回路内のすべてのメモリ・セルをリフレッシュし、その後、方法７００は、ステップ７３６で、リフレッシュ・モードからディープ・スリープ・モードに戻り、それによって方法７００の第２の部分が始まる。
方法７００の第２の部分は、ステップ７３６でＤＲＡＭリフレッシュ・モードからディープ・スリープ・モードに戻ることによって始まる。ディープ・スリープ・モードに戻るために、ステップ７０６で、ディープ・スリープ・モードに必須のもの（例えば、ＶＷＬ）を除くすべての電源を、それぞれのメモリ回路から遮断する。図９から明らかなように、方法７００の第２の部分は、ステップ７０４で実行されるリフレッシュ動作が省略されることを除いて、第１の部分と同様である。次いで、方法７００は、前述のように、ステップ７０８でスリープ・タイム・カウンタを規定の値（この実施形態ではゼロであるが、本発明は何らかの特定の初期化値に限定されない）に設定することにより、スリープ・タイム・カウンタまたは代替の時間追跡要素を初期化することによって続行する。次いで、方法７００はディープ・スリープ・ループ７１０に入り、プロセスは前述のように続行する。
本発明またはその要素の１つまたは複数の実施形態は、実行時にそのような方法ステップ（複数可）を実行する１つまたは複数のプログラムを含む機械可読媒体を含む製品、すなわち、示される方法ステップを実施するために非一時的にコンピュータ使用可能プログラムコードが格納された有形のコンピュータ可読記録可能記憶媒体（または複数のそのような媒体）を含むコンピュータ・プログラム製品の形態で実施することができる。さらに、メモリと、メモリに結合され、例示的方法ステップを実施し、またはその実施を容易にするように動作可能な少なくとも１つのプロセッサ（例えば、ベクトル・プロセッサ）とを含む装置の形態で、本発明またはその要素の１つまたは複数の実施形態を実施することができる。
本明細書では、アクションを「容易にする」ことは、アクションを実行すること、アクションをより容易にすること、アクションを実行することを助けること、またはアクションを実行させることを含む。したがって、限定的ではない例として、１つのプロセッサ上で実行中の命令は、適切なデータまたはコマンドを送って、アクションを実施させ、またはアクションの実施を援助することにより、リモート・プロセッサ上で実行中の命令によって実行されるアクションを容易にし得るものである。疑念を回避するために、アクタがアクションを実施すること以外によってアクションを容易にする場合、それでもアクションは、何らかのエンティティまたはエンティティの組合せによって実行される。
さらに別の態様では、本明細書に記載の方法ステップのうちの１つまたは複数を実施する手段の形態で、本発明またはその要素の１つまたは複数の実施形態を実装することができる。手段は、（ｉ）ハードウェア・モジュール（複数可）、（ｉｉ）１つまたは複数のハードウェア・プロセッサ上で実行中のソフトウェア・モジュール（複数可）、または（ｉｉｉ）ハードウェア・モジュールとソフトウェア・モジュールの組合せを含むことができ、（ｉ）〜（ｉｉｉ）のいずれもが、本明細書に記載の特定の技法を実施し、ソフトウェア・モジュールは有形コンピュータ可読記録可能記憶媒体（または複数のそのような媒体）に格納される。バス、ネットワークなどを介する適切な相互接続も含めることができる。
本発明の実施形態は、電子デバイスまたは代替システム（例えば、コンピューティング・システム、通信システムなどの）での使用に特に適したものであってよい。例えば、図１０は、本発明の一実施形態に従って形成された例示的処理システム８００の少なくとも一部を示すブロック図である。例えばダイナミック・メモリ・システムまたはその一部を表すことのできるシステム８００は、プロセッサ８１０、（例えば、バス８５０または代替の接続手段を介して）プロセッサに結合されたメモリ８２０、ならびにプロセッサとインターフェースするように動作可能な入出力（Ｉ／Ｏ）回路８３０を含むことができる。プロセッサ８１０は、（例えば、メモリ８２０に格納することができる１つまたは複数のプロセス８４０によって）本発明の機能の少なくとも一部を実施するように構成することができ、その例示的な実施形態は、先行する図に示され、本明細書で前述されている。
本明細書で使用する「プロセッサ」という用語は、例えば、ＣＰＵまたは他の処理回路（例えば、デジタル信号プロセッサ（ＤＳＰ）、ネットワーク・プロセッサ、マイクロプロセッサなど）あるいはその両方を含むような任意の処理装置を含むものとすることを理解されたい。さらに、プロセッサは複数の処理装置を指すことがあり、処理装置に付随する様々な要素を他の処理装置と共有できることを理解されたい。本明細書で使用する「メモリ」という用語は、例えば、ＤＲＡＭ、ランダム・アクセス・メモリ（ＲＡＭ）、読取り専用メモリ（ＲＯＭ）、固定記憶媒体（例えば、ハード・ドライブ）、取外し可能記憶媒体（例えば、ディスケット）、フラッシュ・メモリなどの、プロセッサまたはＣＰＵに付随するメモリおよび他のコンピュータ可読媒体を含むものとする。さらに、本明細書で使用される「Ｉ／Ｏ回路」という用語は、例えば、プロセッサにデータを入力する１つもしくは複数の入力装置（例えば、キーボード、マウスなど）、またはプロセッサに付随する結果を提示する１つもしくは複数の出力装置（例えば、ディスプレイなど）、あるいはその両方を含むものとする。
したがって、本明細書に記載の、本発明の方法を実施する命令またはコードを含むアプリケーション・プログラム、またはそのソフトウェア構成要素を、付随する１つまたは複数の記憶媒体（例えば、ＲＯＭ、固定または取外し可能ストレージ）に非一時的に格納し、使用可能時に、全体または一部を（例えば、ＲＡＭ内に）ロードし、プロセッサで実行することができる。いずれにせよ、先行する図に示す構成要素の少なくとも一部を、ハードウェア、ソフトウェア、またはその組合せの様々な形態（例えば、付随するメモリを備える１つまたは複数のＤＳＰ、特定用途向け集積回路（複数可）（ＡＳＩＣ）、機能回路、付随するメモリを備える１つまたは複数の動作可能にプログラムされた汎用デジタル・コンピュータ）で実施できることを理解されたい。本明細書で提供される本発明の教示が与えられると、当業者は本発明の構成要素の他の実施を企図することができるであろう。
本発明の技法の少なくとも一部を集積回路で実施することができる。集積回路を形成する際に、通常は、同一のダイが、半導体ウェハ表面上の反復されるパターンで製造される。各ダイは、本明細書に記載のデバイスを含み、他の構造または回路あるいはその両方を含むことができる。個々のダイが、ウェハから切断またはダイシングされ、次いで集積回路としてパッケージングされる。ウェハをダイシングしてダイをパッケージングすることにより集積回路を製造する方法は、当業者には既知である。そのように製造された集積回路は、本発明の一部と考えられる。
本発明による集積回路は、ダイナミック・メモリ・システムを利用することのできる本質的に任意のアプリケーションまたは電子システムあるいはその両方で利用することができる。本発明の技法を実装する適切なシステムは、限定はしないが、パーソナル・コンピュータ、携帯電話、通信ネットワークなどを含むことができる。そのような集積回路を組み込むシステムは、本発明の一部と考えられる。本明細書で提供される本発明の教示が与えられると、本発明の技法のその他の実施および適用を当業者は企図することができるであろう。
添付の図面を参照しながら本発明の例示的実施形態を本明細書で説明したが、本発明はそうした厳密な実施形態に限定されるものではなく、添付の特許請求の範囲から逸脱することなく、当業者によって他の様々な改変おび変更を行えることを理解されたい。

Claims (25)

  1. 対応するビット線および対応するワード線をそれぞれが有する複数のダイナミック・メモリ・セルであって、前記ビット線および前記ワード線が、前記メモリ・セルに個々にアクセスするように前記メモリ・セルに接続された、前記複数のダイナミック・メモリ・セルと、
    少なくとも１つのワード線と結合されたワード線回路と、
    少なくとも１つのビット線と結合されたビット線回路と、
    前記ビット線回路および前記ワード線回路と結合された少なくとも１つの制御回路であって、前記ビット線回路、前記ワード線回路、ならびに前記ビット線および前記ワード線を介して、前記メモリ・セルに状態情報を格納させるように動作可能な、前記少なくとも１つの制御回路と、
    少なくとも１つの制御信号に応じて、前記メモリ・セル、前記ビット線回路および前記ワード線回路、ならびに前記制御回路を少なくとも１つの電源に選択的に接続するように動作可能である少なくとも１つのスイッチング素子と
    を備え、
    データ保持モードにおいて前記制御回路が、状態情報をメモリ・セル内に保持している間に、前記ワード線回路および前記ビット線回路の少なくとも一部を前記電源から切断する前記少なくとも１つの制御信号を生成するように動作可能である、メモリ装置。
  2. 前記ワード線回路が、対応するワード線と接続された少なくとも１つのワード線ドライバを備える、請求項１に記載のメモリ装置。
  3. 前記ワード線回路への電力が切断される間、前記ワード線ドライバが、前記対応するワード線上で維持される負のワード線電圧を生成するように動作可能である、請求項２に記載のメモリ装置。
  4. 前記ビット線回路が、対応するビット線と接続された、少なくとも１つのビット線プレチャージ回路およびセンス増幅器を備える、請求項１に記載のメモリ装置。
  5. 前記ビット線回路への電力が切断される間、前記ビット線プレチャージ回路によって生成されるビット線電圧を規定の電圧レベルに維持する、請求項４に記載のメモリ装置。
  6. 前記少なくとも１つのスイッチング素子が、前記メモリ装置内の第１の回路ノードに接続された第１のソース／ドレインと、前記メモリ装置内の第２の回路ノードに接続された第２のソース／ドレインと、前記制御信号を受けるように適合されたゲートとを有する少なくとも１つのトランジスタを備え、前記トランジスタが、前記制御信号に応じて前記第１および第２の回路ノードを電気的に接続するように動作可能である、請求項１ないし５のいずれかに記載のメモリ装置。
  7. 前記制御回路が、データ保持期間中に、少なくとも第１および第２の動作モードの間で交番するように動作可能であり、前記第１のモードで前記メモリ・セルに格納されたデータをリフレッシュし、前記第２のモードで少なくとも前記ビット線回路への電力を切断する一方、状態情報を前記メモリ・セル内に保持する、請求項１に記載のメモリ装置。
  8. 前記第２のモードがディープ・スリープ・モードであり、前記第１のモードがリフレッシュ・モードであり、前記第１のモードに付随する第１の持続時間が、前記第２のモードに付随する第２の持続時間よりも実質的に短い、請求項７に記載のメモリ装置。
  9. 前記第２の持続時間が、前記第１の持続時間よりも少なくとも１０倍大きい、請求項８に記載のメモリ装置。
  10. 前記制御回路が、誤り訂正符号を利用することにより、前記メモリ装置のデータ保持期間を延長するように動作可能である、請求項１に記載のメモリ装置。
  11. 前記ビット線回路が、
    前記少なくとも１つの電源と対応するビット線との間で接続するように適合されたトランジスタであって、第１の制御信号を受け、前記第１の制御信号に応じて前記対応するビット線を前記少なくとも１つの電源と選択的に接続するように動作可能である、前記トランジスタと、
    前記対応するビット線に接続された第１の入力と、基準電圧を受けるように適合された第２の入力とを有する比較器であって、前記対応するビット線上の電圧と、前記基準電圧との間の差を示す第２の制御信号を生成するように動作可能な、前記比較器と、
    前記第２の制御信号を受け、前記対応するビット線上の前記電圧をほぼ前記基準電圧に維持するように前記第１の制御信号を生成するように動作可能なコントローラと
    を備える、請求項１に記載のメモリ装置。
  12. 前記ビット線回路が、前記メモリ装置の動作モードを示す第３の制御信号を受けるように動作可能であり、前記第３の制御信号に応じて前記トランジスタをオフすることにより、前記対応するビット線を前記電源から切断する、請求項１１に記載のメモリ装置。
  13. 前記ビット線回路が、
    前記ビット線回路に供給された入力クロック信号を受けて、前記入力クロック信号の周波数の規定の分割結果である周波数を有する出力クロック信号を生成するように適合された周波数分割器と、
    前記入力クロック信号を受けるように適合された第１の入力と、前記出力クロック信号を受けるように適合された第２の入力と、前記第３の制御信号を受けるように適合された制御入力とを有するマルチプレクサであって、前記第３の制御信号に応じて前記入力クロック信号および前記出力クロック信号の一方を示す第４の制御信号を生成するように動作可能である、前記マルチプレクサと
    をさらに備える、請求項１２に記載のメモリ装置。
  14. 前記ワード線回路が少なくとも１つのワード線ドライバを含み、前記少なくとも１つのワード線ドライバが、
    第１のスイッチング素子を介して第１の電圧源に接続するように適合された第１のソース／ドレインと、対応するワード線に接続された第２のソース／ドレインと、第１の制御信号を受けるように適合されたゲートとを有するプルアップ・トランジスタと、
    第２の電圧源に接続するように適合された第１のソース／ドレインと、前記対応するワード線と接続された第２のソース／ドレインと、第２の制御信号を受けるように適合されたゲートとを有するプルダウン・トランジスタと、
    電圧の第１のセットを基準とする入力信号を受け、電圧の第２のセットを基準とする前記第１の制御信号を生成するように動作可能な第１の電圧レベル・シフタと、
    前記入力信号を受け、電圧の第３のセットを基準とする前記第２の制御信号を生成するように動作可能な第２の電圧レベル・シフタと
    を備える、請求項１に記載のメモリ装置。
  15. 前記ワード線ドライバが、第１のモードで、前記入力信号に応じて前記第１の電圧源と前記第２の電圧源との間で前記対応するワード線を駆動するように動作可能であり、第２のモードで、前記第１および第２の電圧レベル・シフタへの電力を切断し、前記対応するワード線を前記第２の電圧源まで駆動するように動作可能である、請求項１４に記載のメモリ装置。
  16. 複数のダイナミック・メモリ・セルと、前記メモリ・セルに結合されたビット線およびワード線とを含むメモリ回路内のデータ保持モードを容易にする方法であって、前記メモリ・セルのそれぞれには、前記メモリ・セルに個々にアクセスするための対応するビット線および対応するワード線の固有の対が付随しており、前記方法が、
    前記データ保持モードに入ることを求める要求を受信すると、少なくとも前記ビット線を駆動する回路への電力を切断する一方、前記メモリ・セルのそれぞれに格納されたそれぞれの状態情報を保持する第１のモードでの、前記メモリ回路の長期間動作を、専ら前記メモリ・セルのリフレッシュを実行する際に使用する回路への電力を復旧することにより、前記メモリ・セルをリフレッシュする第２のモードでの、前記メモリ回路の短いバースト動作にインターリーブするステップ
    を含む、方法。
  17. 前記第１のモードがディープ・スリープ・モードであり、前記第２のモードがリフレッシュ・モードである、請求項１６に記載の方法。
  18. 前記メモリ回路が前記第１のモードで動作している持続時間を追跡すること、および
    前記メモリ回路が前記第１のモードで動作している前記持続時間が規定のデータ保持期間に達した時、メモリ回路の動作を前記第２のモードに切り換えて、前記メモリ・セルのリフレッシュを開始すること
    をさらに含む、請求項１６または１７に記載の方法。
  19. 前記メモリ回路が前記第１のモードで動作している前記持続時間を追跡するステップが、
    第１のカウンタを規定の値に設定すること、
    （ｉ）前記第１のカウンタを増分し、前記第１のカウンタが規定の最大値に達したか否かを判定すること、および（ｉｉ）前記第１のカウンタを減じ、前記第１のカウンタがゼロに等しいか否かを判定することの一方を実施することによって前記規定のデータ保持期間に達したか否かを判定すること、ならびに
    前記規定のデータ保持期間に達すると、専ら前記メモリ・セルの前記リフレッシュを実施する際に使用される回路への電力を復旧することにより、前記メモリ回路の動作を前記第２のモードに切り換えること
    を含む、請求項１８に記載の方法。
  20. 前記メモリ回路のアクティブ動作モードに入ることを求める要求を受信すると、前記第１の動作モードを出ることをさらに含む、請求項１６ないし１９のいずれかに記載の方法。
  21. 誤り訂正を実行することによって前記メモリ回路の前記データ保持期間を延長することをさらに含む、請求項１６ないし２０のいずれかに記載の方法。
  22. 誤り訂正を実行する前記ステップが、前記メモリ回路の前記第２のモードでの各動作の各サイクルで、
    前記メモリ回路内のすべてのアドレス位置について、前記メモリ・アドレス位置のうちの所与の１つに格納されたデータを読み取ること、
    所与のアドレス位置に対応する前記データ中に少なくとも１つの誤りがあるか否かを検出すること、
    前記所与のアドレス位置に対応する前記データ中の前記少なくとも１つの誤りを処理すること、および
    前記メモリ回路の前記第１の動作モードに戻ること
    を含む、請求項２１に記載の方法。
  23. 誤り訂正を実行する前記ステップが、
    第２のカウンタを規定の値に設定すること、
    前記第２のカウンタを増分し、前記第２のカウンタが前記メモリ回路のアドレス位置の最大数を示す値に達したか否かを判定すること、および（ｉｉ）前記第２のカウンタを減分し、前記第２のカウンタがゼロに等しいか否かを判定することの一方を実行すること、ならびに
    誤り訂正を実行して、前記第２のカウンタの値に対応するアドレス位置に格納された前記データを訂正すること
    を含む、請求項２２に記載の方法。
  24. 誤り訂正を実行する前記ステップが、
    前記メモリ回路の前記第２のモードでの複数の動作サイクルにわたって誤りを累積すること、
    前記メモリ回路のアクティブ動作モードに入ることを求める要求を受信した時、前記誤りを処理すること
    を含む、請求項２１に記載の方法。
  25. 前記誤りを処理する前記ステップが、ベルガー符号を使用して実施される、請求項２４に記載の方法。
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