KR20030019154A - 반도체 기억 장치의 전력 제어 방법 및 이를 이용하는반도체 기억 장치 - Google Patents

반도체 기억 장치의 전력 제어 방법 및 이를 이용하는반도체 기억 장치 Download PDF

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Abstract

본 발명은 대기 상태에서 소비 전력을 크게 감속시킬 수 있는 반도체 기억 장치와 그 반도체 기억 장치의 전력을 제어하는 방법에 관한 것이다. 전력 제어 방법은 대기 상태에서 전력 제어를 실행할 수 있는 초저전력 소비 모드를 이용한다. 초-저전력 소비 모드에서, 버스트 셀프-리프레시 상태, 파워-오프 상태, 및 파워-온 상태가 제공된다. 버스트 셀프-리프레시 상태에서, 메모리 셀들은 집중적 방식으로 리프레시된다. 파워-오프 상태에서, 내부 전원 회로는 부분적으로 턴 오프된다. 파워-온 상태에서, 부분적으로 턴 오프되는 내부 전원들은 턴 온된다. 따라서, 대기 모드에서 소비 전력을 크게 감소시킬 수 있다.

Description

반도체 기억 장치의 전력 제어 방법 및 이를 이용하는 반도체 기억 장치{POWER CONTROLLING METHOD FOR SEMICONDUCTOR STORAGE DEVICE AND SEMICONDUCTOR STORAGE DEVICE EMPLOYING SAME}
본 발명은, 데이터를 유지하기 위해 리프레시되어야 하는 메모리 셀을 가지는 반도체 기억 장치의 전력 제어 방법 및 그 전력 제어 방법을 이용하는 반도체 기억 장치에 관한 것이다.
본 출원은 2001년 8월 27일에 출원된 일본특허출원 제 2001-256913 호에 대해 우선권주장을 한다.
도 13 은 데이터를 유지하기 위해 리프레시되어야 하는 메모리 셀을 가지는 반도체 기억장치의 구성에 대한 일례를 나타내는 블록도이다. 종래의 반도체 기억장치는 64 Mbits 의 기억용량을 갖는 DRAM (Dynamic Random Access Memory) 이며, 4개의 뱅크 (bank) 로 이루어져 있고, 1 회의 리프레시 처리에 의해 활성화되는 각 메모리 셀 어레이 (111내지 114)의 로우 (row) 갯수를 나타내는 리프레시 처리수가 4096 (=212) 을 갖는다. 종래의 반도체 기억장치는 주로 4 개의 뱅크(11내지 14), 칼럼 디코더 그룹 (21내지 24), 로우 디코더 그룹 (31내지 34), 입력 버퍼 (4), 출력 버퍼 (5), 멀티플렉서 (MUX; 6), 명령 디코더 (7), 로우 칼럼 어드레스 버퍼 (8), 리프레시 카운터 (9), 및 셀프-리프레시 (self-refresh) 회로 (10) 를 구비한다.
각 뱅크 (11내지 14)는 각 메모리 셀 어레이 (111내지 114) 및 각 센스 (sense) 증폭기 및 입출력 버스 (SA-IOB; 121내지 124)를 구비한다. 각 메모리 셀 어레이 (111내지 114) 는 16 Mbits 의 기억용량을 가지며, 복수 개의 메모리 셀은 매트릭스 형태로 배열되어 있다. 각 SA-IOB (121내지 124) 를 구성하는 각 센스 증폭기 (SA) 는 해당 로우 디코더 그룹 (31내지 34)을 구성하는 로우 디코더에 의해 선택되는 해당 메모리 셀 어레이 (111내지 114)의 칼럼 상의 메모리 셀로부터 비트선으로 판독된 데이터를 검출하고 그 검출된 데이터를 증폭한다. 각 SA-IOB (121내지 124) 를 구성하는 각 입/출력 버스 (IOB) 는, 데이터 판독시에 전체 입/출력 버스 (13) 에 접속되는 동안에, 각 해당 SA 에 의해 검출되고 증폭된 데이타를 전체 입력/출력 버스 (13) 로 전송하는 반면, 데이터 기록시에는 전체 입/출력 버스 (13) 에 의해 전송된 데이터를 해당 메모리 셀 어레이들 (111내지 114) 로부터 선택된 메모리 셀로 전송한다.
각 칼럼 디코더 그룹 (21내지 24)은 각 뱅크 (11내지 14)에 설치되고, 복수의 칼럼 디코더를 갖는다. 각 칼럼 디코더는 로우 칼럼 어드레스 버퍼 (8) 로부터 공급된 칼럼 어드레스를 디코딩하도록 동작하고, 각 메모리 셀 어레이 (111내지 114)의 해당 비트선에 접속되어 있는 각 SA 를 선택 상태로 만들기 위해 사용되는 복수의 칼럼 선택 스위칭 신호들을 출력한다. 각 로우 디코더 그룹 (31내지 34)은 각 뱅크 (11내지 14)에 설치되고, 복수의 로우 디코더를 갖는다. 각 로우 디코더는 로우 칼럼 어드레스 버퍼 (8) 로부터 공급된 로우 어드레스를 디코딩하고 각 메모리 셀 어레이 (111내지 114) 의 해당 워드선을 선택 상태로 만든다.
일반적으로 뱅크 (11내지 14)에 접속되어 있는 입력 버퍼 (4) 는 데이터 입/출력 단자 DQ 에 입력되는 데이터를 증폭 및 버퍼링한 후, 이를 MUX (6) 에 공급한다.
일반적으로 뱅크 (11내지 14)에 접속되어 있는 출력 버퍼는 MUX (6) 로부터 공급된 데이터를 증폭 및 버퍼링하여 데이터 입/출력 단자 DQ 로부터 이를 순차적으로 출력한다. MUX (6) 는, SA-IOB (121내지 124)를 구성하는 IOB 들로부터 전체 입력 및 출력 버스 (13) 을 통하여 출력 버퍼 (5) 에 공급된 데이터 및 입력 버퍼 (4) 로부터 전체 입/출력 버스 (13) 를 통하여 SA-IOB (121내지 124)를 구성하는 상기 IOB 들로 제공되는 데이터를 공급한다.
명령 디코더 (7) 는, 외부로부터 공급된 클록 인에이블 신호 CKE 가 하이 레벨에서 로우 (low) 레벨로 변화할 때, 외부로부터 공급된 클록 CLK 과 동기화되어 공급되는 칩 선택 신호 / CS, 로우 (row) 어드레스 스트로브 신호 / RAS, 칼럼 어드레스 스트로브 신호 / CAS, 및 기록 인에이블 신호 / WE 를 디코딩하고, 동작이 셀프-리프레시 모드에 있다고 판단되는 경우에, 하이 레벨 셀프-리프레시 개시 신호 SRT 를 생성하며 로우 칼럼 어드레스 버퍼 (8) 및 셀프-리프레시 회로 (10) 에 공급한다. 셀프-리프레시 개시 신호 SRT 은 셀프-리프레시 처리가 개시되도록 지시하는 데 사용된다. 또한, 명령 디코더 (7) 는 셀프-리프레시 회로 (10) 로부터 공급된 셀프-리프레시 신호 φSRF 에 기초하여 로우 활성화 신호 φRAS 를 생성하여, 이를 로우 칼럼 어드레스 버퍼 (8) 에 공급한다. 셀프-리프레시 신호 φSRF 는 이로부터 로우 활성화 신호 φRAS 를 생성하는 본래의 신호이고, 셀프-리프레시 처리의 기본 주기를 설정하는데 사용된다. 로우 활성화 신호 φRAS 는 로우 디코더 그룹 (31내지 34)등과 같은 로우-기반 구성요소들을 활성화하는데 사용된다. 또한, 클록 인에이블 신호 CKE 는 액티브 하이 (active high) 이지만, 칩 선택 신호 / CS, 로우 어드레스 스트로브 신호 / RAS, 칼럼 어드레스 스트로브 신호 / CAS, 및 기록 인에이블 신호 / WE 는 모두 액티브 로우 (active low) 가 된다.
로우 칼럼 어드레스 버퍼 (8) 는, 통상의 동작이 수행되는 동안에, 외부로부터 공급된 어드레스 AD 에 기초하여 칼럼 어드레스 및 로우 어드레스를 생성하고 로우 어드레스는, 로우 활성화 신호 φRAS 가 명령 디코더 (7) 로부터 공급되는 타이밍으로 각 로우 디코더 그룹 (31내지 34) 을 구성하는 복수의 로우 디코더로 공급된다. 또한, 셀프-리프레시 개시 신호 φSRT 가, 셀프-리프레시 처리시에 리프레시 카운터 (9) 로부터 공급되는 카운터 값 RCT 에 기초하여, 명령 디코더 (7) 로부터 공급되는 경우에, 로우 칼럼 어드레스 버퍼 (8) 는, 셀프-리프레시 처리를 위한 로우 어드레스를 생성하고, 명령 디코더 (7) 로부터 제공된 로우 활성화 신호 φRAS 가 공급되는 타이밍으로 각 로우 디코더 그룹 (31내지 34)을 이루는 복수의 로우 디코더에 로우 어드레스를 공급한다. 리프레시 카운터 (9) 에서는, 셀프-리프레시 처리시에 그 카운터 값 RCT 가 갱신되고 그 갱신된 카운터 값 RCT 이 로우 칼럼 어드레스 버퍼 (8) 에 공급된다. 셀프-리프레시 회로 (10) 는, 명령 디코더 (7) 로부터 공급된 하이-레벨 셀프-리프레시 개시 신호 SRT 에 기초하여, 내부에 설치된 발진기 (미도시됨) 에 의해 생성된 클록의 주기로 셀프-리프레시 신호 φSRF 를 생성하여, 이를 명령 디코더 (7) 에 공급한다.
다음으로, 셀프-리프레시 처리시에 수행되는, 상기의 구성을 갖는 반도체 기억 장치의 내부 동작들을 도 14 에 나타낸 타이밍 챠트를 참조하여 설명한다. 먼저, 도 14 (2) 에 나타낸 바와 같이, 클록 인에이블 신호 CKE 는 시간 t1이전의 초기 상태에서는 하이 레벨이고, 클록 CLK 은 시간 t2에서의 클록 CLK 의 상승과 동기하여 로우 레벨로 변화한다 (도 14 (1) 참조). 즉, 종래의 반도체 기억장치의 내부 상태 ST 는, 도 14 (4) 에 나타낸 바와 같이, 시간 t1이전의 초기 상태에서, 어떠한 동작도 수행되지 않는 아이들 상태 (idle state) IST 가 된다.
이러한 초기 상태에서, 클록 인에이블 신호 CKE (도 14 (1) 참조) 는 도 14 (2) 에 나타낸 바와 같이 시간 t2에서 클록 CLK 의 상승과 동기하여 로우 레벨로 변화하고, 도 14 (3) 에 나타낸 바와 같이 명령 CMD 중 하나로서 셀프-리프레시 모드의 설정을 지시하는 데 사용되는 명령 SRC 가 공급된다. 예를 들면, 로우-레벨 칩 선택 신호 / CS, 로우-레벨 로우 어드레스 스트로브 신호 / RAS, 로우-레벨 칼럼 어드레스 스트로브 신호 / CAS, 및 하이-레벨 기록 인에이블 신호 / WE 가 클록 CLK 과 동기하여 공급되는 경우에, 명령 SRC 가 공급된다. 이는 명령 디코더 (7) 로 하여금 로우-레벨 칩 선택 신호 / CS, 로우-레벨 로우(row) 어드레스 스트로브 신호 / RAS, 로우-레벨 칼럼 어드레스 스트로브 신호 / CAS, 및 하이-레벨 기록 인에이블 신호 / WE 를 디코딩하게 하고, 동작이 셀프-리프레시 모드로 설정되어 있다고 판단한다. 따라서, 명령 디코더 (7) 는 도 14 (5) 에 나타낸 하이-레벨 셀프-리프레시 개시 신호 SRT 를 생성하여, 이를 셀프-리프레시 회로 (10) 에 공급한다.
이는, 종래의 반도체 기억장치의 내부 상태 ST 를, 도 14 (4) 에 나타낸 바와 같이, 아이들 상태 IST 로부터 셀프-리프레시 상태 SRST 로 변화되게 한다. 즉, 셀프-리프레시 회로 (10) 는, 명령 디코더 (7) 로부터 공급된 하이-레벨 셀프-리프레시 개시 신호 SRT 에 기초하여, 그 내부에 설치된 발진기에 의해 생성된 클록의 주기로, 도 14 (6) 에서 나타낸 셀프-리프레시 신호 φSRF 를 생성하여, 이를명령 디코더 (7) 에 공급한다. 이에 의해 명령 디코더 (7) 는, 셀프-리프레시 회로 (10) 으로부터 공급된 셀프-리프레시 신호 φSRF 에 기초하여, 도 14 (7) 에 나타낸 로우 활성화 신호 φRAS 를 생성하여, 이를 로우 칼럼 어드레스 버퍼 (8) 에 공급한다. 그러므로, 로우 칼럼 어드레스 버퍼 (8) 는, 셀프-리프레시 개시 신호 SRT 가 명령 디코더 (7) 로부터 공급되는 경우에, 리프레시 카운터 (9) 로부터 공급된 카운터 값 RCT 에 기초하여, 셀프-리프레시 처리를 위해 사용되는 로우 어드레스를 생성하여, 로우 활성화 신호 φRAS 가 명령 디코더 (7) 로부터 공급되는 타이밍으로, 각 로우 디코더 그룹 (31내지 34)을 구성하는 복수의 로우 디코더 각각에, 이를 공급한다. 그후, 종래의 반도체 기억장치에서는, 셀프-리프레시 회로 (10) 내에 설치된 발진기에 의해 생성된 클록의 주기로 (이하, 리프레시 주기 TR이라 한다), 모든 워드선에 대하여 동 간격 (4096 사이클) 으로 리프레시 처리가 수행된다. 종래의 반도체 기억장치는, 1 회의 리프레시 처리에 의해 활성화되는 메모리 셀 어레이의 로우 (row) 갯수를 나타내는 리프레시 처리수 4096 (=212) 를 갖는 DRAM (Dynamic Random Access Memory) 이기 때문에, 데이터가 손실되지 않는 시간 (이하, 실제 리프레시 능력 tREF이라 한다) 이 64 msec 이라면, 리프레시 처리가 수행되지 않는 한, 리프레시 주기 TR는 15.6 μsec (도 14 (6)) 으로 미리 설정된다. 한편, 실제 리프레시 능력 tREF이 128 msec 이라면, 리프레시 주기 TR는 31.2 μsec 로 설정된다.
다음으로, 셀프-리프레시 모드를 해제하기 위하여, 예를 들어 시간 t3에 있어서 도 14 (2) 에 나타낸 바와 같이 시간 t3에서의 클록 CLK (도 14 (1)) 의 상승 에지에 관계없이 클록 인에이블 신호 CKE 가 로우 레벨에서 하이 레벨로 변화한다. 이것에 의해 명령 디코더 (7) 는 셀프-리프레시 개시 신호 SRT 를 하이 레벨에서 로우 레벨로 변화시키고 이를 셀프-리프레시 회로 (10) 에 공급한다. 그러므로, 셀프-리프레시 회로 (10) 는, 도 14 (6) 에 나타낸 바와 같이 명령 디코더 (7) 로부터 공급된 로우-레벨 셀프-리프레시 개시 신호 SRT 에 기초하여, 셀프-리프레시 신호 φSRF 의 생성을 중지한다. 그 결과, 도 14 (7) 에 나타낸 바와 같이 셀프-리프레시 신호 φSRF 가 셀프-리프레시 회로 (10) 로부터 공급되지 않기 때문에, 명령 디코더 (7) 는 로우 활성화 신호 φRAS 의 생성을 중지한다. 상술한 동작에 의해서, 종래의 반도체 기억장치의 내부 상태 ST 는 도 14 (4) 에 나타낸 바와 같이 셀프-리프레시 상태 SRST 로부터 아이들 상태 IST 로 변화한다. 또한, 클록 인에이블 신호 CKE 가 로우 레벨에서 하이 레벨로 변화할 때, 레프레시 처리가 수행되면, 리프레시 처리가 종료된 후에, 종래의 반도체 기억장치의 내부 상태 ST 가 셀프-리프레시 상태 SRST 로부터 아이들 상태 IST 로 변화한다.
셀프-리프레시 모드에서, 컴퓨터 등과 같이 DRAM 이 탑재되어 있는 시스템이 외부로부터 액세스되어 있지 않은 대기 상태에 있어서, 메모리 셀에 기억된 데이터는 주기적으로 그리고 자동적으로 유지된다. 따라서, 셀프-리프레시 모드에서, 리프레시 처리가 시스템의 동작과 직접적으로 관련되지 않으므로, 소비 전력은 될수 있는 한 작은 것이 바람직하다. 특히, 최근에 휴대용 전자기기가 널리 이용되고, 휴대용 전자기기에 탑재된 반도체 기억장치에서, 소비 전력의 더 많은 감축이 요구되며, 소비 전류의 규격이 더욱 엄격하게 되었다 (종래에는 약 1 mA 로 규정되었으나, 현재는 약 100 μA 이다). 여기서, 휴대용 전자기기는 노트북 형태, 팜 (palm) 형태, 및 포켓 형태의 컴퓨터 등, PDA (Personal Digital Assistance), 휴대용 셀룰러 폰, PHS (Personal Handy-phone System) 등을 포함한다.
다음, 휴대용 전자기기에서의 소비 전력이 감소되어야 하는 이유를 설명한다. 휴대용 전자기기에서, 전력은 배터리, 드라이 셀 (dry cell) 등으로부터 공급되고 휴대용 전자기기의 전원 전압은, 상용 전원으로부터 전력이 공급되는 고정식 전자기기의 전력보다 낮다. 따라서, 휴대용 전자기기에 탑재되어 있는 반도체 기억장치에서 사용되는 전원 전압은 더 낮아지게 되고, 그 결과 입력 버퍼 (4) 또는 출력 버퍼 (5) 와 같은 주변 장치를 구성하는 트랜지스터의 임계 전압도 낮다. 이러한 주변 회로의 대기 상태에서 발생하는 누설 전류 (서브-임계 누설 전류) 는, 주변 회로를 구성하는 트랜지스터의 임계 전압이 낮아짐에 의해 증가하는 경향이 있다.
또한, 상기한 바와 같이, 휴대용 전자기기에 탑재된 반도체 기억장치에서는 소비 전류의 엄격한 규격 때문에 리프레시하는 동안 소비되는 전류가 감소하고, 그 결과 미세한 누설 전류 뿐만 아니라 각 메모리 셀에서의 불완전한 처리에 의해 발생하는 서브-임계 누설 전류도 무시할 수 없게 된다. 그러나, 상기한 바와 같은 종래의 반도체 기억장치에서는, 셀프-리프레시 모드에 있어서, 내부에서 행해지는 작업은 단지 반도체 기억장치의 실제 리프레시 능력 tREF에 따라 미리 설정된 리프레시 주기 TR로 주기적인 리프레시 처리를 수행하는 것이다. 상기한 종래의 반도체 장치에서는, 데이터 유지 전류가 실제 리프레시 능력 tREF에 의해 결정되므로, 교류 전류를 감소시킬 수 없으며 소비 전류의 엄격한 규격을 충족시킬 수 없다. 또한, 증가하는 경향이 있는, 누설 전류, 미세한 누설 전류 등과 같은 직류 전류를 감소시킬 수 없었다.
상술한 바와 같이, 본 발명의 목적은 반도체 기억장치의 전력 제어 방법 및 대기 상태에서 소비 전력를 크게 감소시킬 수 있는 반도체 기억장치를 공급하는 것이다.
본 발명의 목적, 이점, 및 특징을 첨부된 도면을 참조하여 설명한다.
도 1 은 본 발명의 실시형태의 반도체 기억장치를 위한 전력제어 방법을 이용하는 반도체 기억장치의 구성을 나타내는 블록도.
도 2a 및 2b 는 본 발명의 실시형태에 따른 주변회로의 주요 구성요소의 구성을 나타내는 도면이며, 도 2a 는 로우 디코더의 주요 구성요소의 구성 일예를 나타내는 회로도이고 도 2b 는 본 발명의 실시형태에 따른 랜덤로직 (random logic) 부의 주요 구성요소의 구성 일예를 나타내는 회로도.
도 3 은 본 발명의 실시형태에 따른 반도체 기억장치가 초-저전력소비 모드에 놓인 후 초-저전력소비 모드가 버스트 (burst) 셀프-리프레시 상태에서 빠져나올 때 수행되는 내부 동작을 설명하는 타이밍 챠트.
도 4 는 본 발명의 실시형태에 따라 반도체 기억장치가 초-저전력소비 모드에 놓인 후 초-저전력소비 모드가 버스트 (burst) 셀프-리프레시 상태에서 빠져나올 때 수행되는 내부 동작을 설명하는 상태천이도.
도 5 는 본 발명의 실시형태에 따라 반도체 기억장치가 초-저전력소비 모드에놓인 후 초-저전력소비 모드가 파워-오프 상태에서 빠져나올 때 수행되는 내부 동작을 설명하는 타이밍 챠트.
도 6 은 본 발명의 실시형태에 따라 반도체 기억장치가 초-저전력소비 모드에 놓인 후 초-저전력소비 모드가 파워-오프 상태에서 빠져나올 때 수행되는 내부 동작을 설명하는 상태천이도.
도 7 은 본 발명의 실시형태에 따라 반도체 기억장치가 초-저전력소비 모드에 놓인 후 초-저전력소비 모드가 EEC 인코드 상태에서 빠져나올 때 수행되는 내부 동작을 설명하는 타이밍 챠트.
도 8 은 본 발명의 실시형태에 따라 반도체 기억장치가 초-저전력소비 모드에 놓인 후 초-저전력소비 모드가 EEC 인코드 상태에서 빠져나올 때 수행되는 내부 동작을 설명하는 상태천이도.
도 9 는 본 발명의 실시형태에 따른 반도체 기억장치의 초-저전력소비 모드의 외부 사양을 설명하는 타이밍 챠트.
도 10 은 본 발명의 실시형태에 따른 반도체 기억장치의 일반적인 셀프-리프레시 모드의 외부 사양을 설명하는 타이밍 챠트.
도 11 은 본 발명의 실시형태에 따른 반도체 기억장치의 전력제어 방법에 의해 얻은 효과를 설명하는 그래프.
도 12 는 본 발명의 변형된 실시형태에서의 반도체 기억장치에서 초-저전력소비 모드를 위한 외부 사양을 설명하는 타이밍 챠트.
도 13 은 종래의 반도체 기억장치의 구성예를 나타내는 블록도.
도 14 는 종래의 반도체 기억장치가 리프레시되는 동안 수행되는 내부 동작을 설명하는 타이밍 챠트.
※ 도면의 주요부분에 대한 부호의 설명
4 : 입력 버퍼 5 : 출력 버퍼
8 : 로우 칼럼 어드레스 버퍼 9 : 리프레시 카운터
본 발명의 제 1 태양에 따르면, 데이터를 유지하기 위해 리프레시 되어야 하는 메모리 셀을 가지는 반도체 기억 장치의 전력 제어 방법을 공급하며, 이 방법은:
대기 상태에서 전력 제어가 실행되고, 집중적 리프레시 상태, 파워-오프 상태, 및 파워-온 상태가 공급되는 초-저전력소비를 이용하는 단계, 및
여기서, 메모리 셀은 집중적 리프레시 상태에서는 집중적 방식으로 리프레시되고, 부분적으로 전원 오프된 내부 전원 회로가 파워-온 상태에서 전원 온이 되는 단계를 포함한다.
상기한 바에서, 바람직한 형태는, 초-저전력소비 모드에서 에러정정회로 인코드 상태 및 에러정정회로 디코드 상태가 공급되고, 에러정정회로 인코드 상태에서는 연산회로에 의해 패리티 비트 (parity bit) 에 수행되어 유지 특성이 악화된 메모리 셀을 회복하며, 에러정정 인코드 상태에서는 에러정정이 에러정정회로에 의해 연산으로부터의 결과에 기초하여 이루어진다.
또한, 바람직한 형태는, 에러정정회로가 내부적으로 생성되거나 외부로부터 공급되는 클록과 동기하여 동작한다.
또한, 바람직한 형태는, 반도체 기억장치가 내부적으로 초-저전력소비 모드에 놓여 있음을 나타내는 상태 신호가 외부로 출력된다.
또한, 바람직한 형태는, 반도체 기억장치가 셀프-리프레시 모드에서 메모리 셀이 주기적이며 자동적으로 리프레시되는 방식으로 동작하도록 구성된다.
또한, 바람직한 형태는, 리프레시 처리가 집중적 리프레시 상태에서 메모리 셀의 유지 특성에 해당되는 것보다 짧은 주기로 메모리 셀에 수행된다.
또한, 바람직한 형태는, 파워-오프 상태에서 내부 전원에 있는 한쌍의 극을 제외한 모든 전원이 파워오프된다.
또한, 바람직한 형태는, 파워-오프 상태에서 다수의 메모리 셀로 이루어진 메모리 셀 어레이의 주변 회로의 누설 경로가 차단된다.
또한, 바람직한 형태는, 집중적 리프레시 상태로의 천이가 반도체 기억장치를 초-저전력소비 모드로 두도록 하는 명령이 공급되는 때 발생하고, 그 후 집중적 리프레시 상태로부터 파워-오프 상태, 파워-오프 상태로부터 파워-온 상태, 및 파워-온 상태로부터 집중적 상태로의 천이가 반복된다.
또한, 바람직한 형태는, 초-저전력소비 모드에서, 반도체 기억장치가 집중적 리프레시 상태에 있다면, 초-저전력소비 모드를 해제하는 명령이 공급되었을 때 메모리 셀이 메모리 셀의 유지 특성에 해당하는 주기로 리프레시되는 셀프-리프레시 상태로의 천이가 발생한다.
또한, 바람직한 형태는, 초-저전력소비 모드에서, 반도체 기억장치가 파워-오프 상태에 있다면, 초-저전력소비 모드를 해제하는 명령이 공급되었을 때 메모리 셀이 메모리 셀의 유지 특성에 해당하는 주기로 리프레시되는 셀프-리프레시 상태로의 천이가 발생한다.
또한, 바람직한 형태는, 반도체 기억장치를 초-저전력소비 모드에 두도록 하는 명령이 공급되었을 때, 에러정정회로 인코드 상태로의 천이 및 집중적 리프레시 상태로의 천이가 순차적으로 발생하고, 초-저전력소비 모드를 해제하는 명령이 공급될 때까지 집중적 리프레시 상태로부터 파워-오프 상태로의 천이, 파워-오프 상태로부터 파워-온 상태로의 천이, 및 파워-온 상태로부터 집중적 리프레시 상태로의 천이가 반복된다.
또한, 바람직한 형태는, 반도체 기억장치를 초-저전력소비 모드에 두도록 하는 명령이 공급되었을 때, 에러정정 인코드 상태, 파워-오프 상태, 및 집중적 리프레시 상태로의 천이가 순차적으로 발생하며, 초-저전력소비 모드를 해제하는 명령이 공급될 때까지, 집중적 리프레시 상태로부터 파워-오프 상태로의 천이, 파워-오프 상태로부터 파워-온 상태로의 천이, 및 파워-온 상태로부터 집중적 리프레시 상태로의 천이가 반복된다.
또한, 바람직한 형태는, 초-저전력소비 모드에서, 반도체 기억장치가 집중적 리프레시
상태에 있는 경우, 초-저전력소비 모드가 해제될 때 에러정정회로 디코드 상태로의 천이가 발생하고 이후 메모리 셀의 유지 특성에 해당하는 주기로 메모리 셀이 리프레시되는 셀프-리프레시 상태로의 천이가 발생한다.
또한, 바람직한 형태는, 초-저전력소비 모드에서, 반도체 기억장치가 파워-오프 상태에 있는 경우, 초-저전력소비 모드를 해제하는 명령이 공급되는 때 파워-온 상태로의 천이 및 에러정정회로 디코드 상태로의 천이가 순차적으로 발생하고, 이후 메모리 셀의 유지 특성에 해당하는 주기로 메모리 셀이 리프레시되는 셀프-리프레시 상태로의 천이가 발생한다.
또한, 바람직한 형태는, 초-저전력소비 모드에서 반도체 기억장치가 에러정정회로 인코드 상태에 있는 경우, 초-저전력소비 모드를 해제하는 명령이 공급될 때 에러정정회로 인코드 상태의 종료 후, 메모리 셀의 유지 특성에 해당하는 주기로 메모리 셀이 리프레시되는 셀프-리프레시 상태로의 천이가 발생한다.
또한, 바람직한 형태는, 외부로부터 공급되는 소정 신호에서 발생하는 제 1 변화에 의해 반도체 기억장치를 초-저전력소비 모드로 하는 명령이 공급되고 소정 신호에서 발생하는 제 2 변화에 의해 초-저전력소비 모드를 해제하는 명령이 공급된다.
또한, 바람직한 형태는, 초-저전력소비 모드를 해제하는 명령이 공급된 후, 소정 신호에서 발생하는 제 2 변화에 의해 다시 반도체 기억장치의 내부 상태를 어떤 동작도 수행되지 않는 유휴 상태로 천이하는 명령이 공급된다.
또한, 바람직한 형태는, 초-저전력소비 모드를 해제하는 명령을 하기 위해 소정 신호가 제 2 변화를 생성하도록 한 후, 에러정정회로 디코드 상태에서 에러정정을 위해 요구되는 최대 또는 그 이상의 시간이 경과될 때 반도체 기억장치의 내부 상태를 유휴 상태로 천이하는 명령을 하기 위해 사용되는 소정 신호에서 제 2 변화가 발생한다.
본 발명의 제 2 예에 따르면, 데이터를 유지하기 위해 리프레시 되어야 하는 메모리 셀을 갖는 반도체 기억장치가 제공되며, 이 장치는:
메모리 셀을 리프레시 하는 셀프-리프레시 실행유닛;
각 구성요소에 파워를 공급하는 내부전원회로; 및
대기 상태에서 전력 제어를 실행하기 위해, 리프레시 동작을 실행하게 하기 위해 초-저전력소비 모드에서의 동작을 위한 명령이 공급되는 때, 집중적 리프레시 처리가 메모리 셀에 수행되는 집중적 리프레시 상태에서, 내부 전원 회로가 부분적으로 오프되는 파워-오프 상태에서, 및 부분적으로 오프된 내부 전원 회로가 온이 되는 파워-온 상태에서, 셀프-리프레시 실행 유닛이 리프레시 동작을 실행하도록 하는 제어유닛을 포함한다.
상기한 바에서, 바람직한 형태는, 유지 특성이 악화된 메모리 셀을 회복하기 위해 패리티 비트에 연산을 수행하는데 이용되고 연산으로부터의 결과에 기초하여 에러정정을 하는데 이용되는 에러정정회로를 포함하며, 제어회로는 에러정정회로인코드 상태에서 에러정정회로가 연산을 수행하도록 하기 위해 그리고 에러정정회로 디코드 상태에서 에러정정회로가 에러정정을 하도록 하기 위해 동작을 실행한다.
또한, 바람직한 형태는, 에러정정회로가 내부적으로 발생한 클록 또는 외부에서 공급된 클록과 동기화되어 동작한다.
또한, 바람직한 형태는 제어유닛이 반도체 기억장치가 내부적으로 초-저전력소비 모드에 있음을 나타내는 상태 신호를 출력한다.
또한, 바람직한 형태는, 주기적이며 자동적으로 리프레시 동작을 수행할 수 있는 셀프-리프레시 모드가 이용된다.
또한, 바람직한 형태는, 집중적 리프레시 상태에서, 제어유닛은 리프레시 실행유닛이 메모리 셀의 유지 특성에 해당하는 것보다 짧은 주기로 리프레시 처리를 수행하도록 한다.
또한, 바람직한 형태는, 파워-오프 상태에서, 제어유닛이 내부 전원 회로의 대극 (paired poles) 을 제외한 모든 전원을 오프한다.
또한, 바람직한 형태는, 파워-오프 상태에서, 제어유닛이 다수의 메모리 셀로 이루어지는 메모리 어레이의 주변 회로의 누설경로를 차단한다.
또한, 바람직한 형태는, 초-저전력소비 모드에서의 동작을 위한 명령이 공급될 때 제어유닛이 반도체 기억장치의 내부 상태를 집중적 리프레시 상태로 변화시키고, 초-저전력소비 모드를 해제하는 명령이 공급될 때까지 집중적 리프레시 상태로부터 파워-오프 상태로의 천이, 파워-오프 상태로부터 파워-온 상태로의 천이, 및파워-온 상태로부터 집중적 리프레시 상태로의 천이를 반복한다.
또한, 바람직한 형태는, 초-저전력소비 상태에서, 반도체 기억장치가 집중적 리프레시 상태에 있는 경우, 초-저전력소비 상태를 해제하는 명령이 공급될 때, 제어유닛이 메모리 셀의 유지 특성에 해당하는 주기로 리프레시 처리가 메모리 셀에 수행되도록 하는 셀프-리프레시 상태로 반도체 기억장치의 내부 상태의 천이 발생을 유도한다.
또한, 바람직한 형태는, 초-저전력소비 모드에서, 반도체 기억장치가 파워-오프 상태에 있는 경우, 초-저전력소비 모드를 해제하는 명령이 공급되는 때, 제어유닛이 반도체 기억장치의 내부 상태를 파워-온 상태로 변화시키고, 이후 리프레시 처리가 메모리 셀의 유지 특성에 해당하는 주기로 메모리 셀에 수행되는 셀프-리프레시 상태로의 천이 발생을 유도한다.
또한, 바람직한 형태는, 초-저전력소비에서의 동작을 위한 명령이 공급되는 때, 제어유닛이 순차적으로 반도체 기억장치의 내부 상태를 에러정정회로 인코드 상태 및 집중적 리프레시 상태로 변화시키고, 초-저전력소비를 해제하는 명령이 공급될 때까지 집중적 리프레시 상태로부터 파워-오프 상태로의 천이, 파워-오프 상태로부터 파워-온 상태로의 천이, 및 파워-온 상태로부터 집중적 리프레시 상태로의 천이를 반복한다.
또한, 바람직한 형태는, 초-저전력소비에서의 동작을 위한 명령이 공급될 때, 제어유닛이 순차적으로 반도체 기억장치의 내부 상태를 에러정정회로 인코드 상태, 파워-오프 상태 및 집중적 리프레시 상태로 변화시키며, 초-저전력소비를 해제하는명령이 공급되는 때까지 집중적 리프레시 상태로부터 파워-오프 상태로의 천이, 파워-오프 상태로부터 파워-온 상태로의 천이, 및 파워-온 상태로부터 집중적 리프레시 상태로의 천이를 반복한다.
또한, 바람직한 형태는, 초-저전력소비 모드에서, 반도체 기억장치가 집중적 리프레시 상태에 있는 경우, 초-저전력소비 모드를 해제하는 명령이 공급될 때, 제어유닛이 반도체 기억장치의 내부 상태를 에러정정회로 디코드 상태로 변화시키고, 이후 반도체 기억장치의 내부 상태를, 메모리 셀의 유지 특성에 해당하는 주기로 리프레시 처리가 메모리 셀에 수행되는 셀프-리프레시 상태로의 변환 발생을 유도한다.
또한, 바람직한 형태는, 초-저전력소비 모드에서, 반도체 기억장치가 파워-오프 상태에 있는 경우, 초-저전력소비 모드를 해제하는 명령이 공급될 때 제어유닛이 반도체 기억장치의 내부 상태를 파워-온 상태 및 에러정정회로 디코드 상태로 변화시키고, 이후 반도체 기억장치의 내부 상태를, 메모리 셀의 유지 특성에 해당하는 주기로 리프레시 처리가 메모리 셀에 수행되는 셀프-리프레시 상태로의 변환 발생을 유도한다.
또한, 바람직한 형태는, 초-저전력소비 모드에서, 반도체 기억장치가 에러정정회로 인코드 상태에 있는 경우, 초-저전력소비 모드를 해제하는 명령이 공급될 때, 에러정정회로 인코드 상태가 종료된 후, 제어유닛이 반도체 기억장치의 내부 상태를, 리프레시 처리가 메모리 셀의 유지 특성에 해당하는 주기로 메모리 셀에 수행되는 셀프-리프레시 상태로의 천이 발생을 유도한다.
또한, 바람직한 형태는, 소정 신호에서 발생하는 제 1 변화에 의해 초-저전력소비 모드에서의 동작을 위한 명령이 공급되고, 소정 신호에서 발생하는 제 2 변화에 의해 초-저전력소비 모드를 해제하는 명령이 공급된다.
또한, 바람직한 형태는, 초-저전력소비 모드가 해제된 후, 소정 신호에서 다시 발생하는 제 2 변화에 의해 반도체 기억장치의 내부 상태를 어떤 동작도 수행되지 않는 유휴 상태로 천이하는 명령이 공급된다.
또한, 바람직한 형태는, 초-저전력소비 모드를 해제하는 명령을 공급하는데 사용되는 소정 신호에 제 2 변화가 발생한 후, 에러정정회로 디코드 상태에서 에러정정을 위해 요구되는 최대 또는 그 이상의 시간이 경과된 때 반도체 기억장치의 내부 상태를 유휴 상태로 천이하는 명령을 공급하기 위해 소정 신호에 제 2 변화가 발생한다.
상기의 구성에 있어서, 전력 제어가 대기 상태에서 실행될 수 있는 초-저전력소비 모드를 채용한다. 초-저전력소비 모드에서, 집중적 리프레시 상태, 파워-OFF 상태, 및 파워-온 상태가 공급된다. 집중적 리프레시 상태에서, 메모리 셀이 집중적 방식으로 리프레시된다. 파워-오프 상태에서, 내부 전원 회로가 부분적으로 오프될 수 있다. 파워-온 상태에서, 부분적으로 턴 오프된 내부 전원은 턴 온 된다. 따라서, 대기 상태에서의 소비 전력을 크게 감소시킬 수 있다.
바람직한 실시형태의 상세한 설명
본 발명을 수행하는 최선의 모드를 첨부된 도면을 참조하여 더 상세하게 설명한다.
본 발명에서는, 반도체 기억장치의 내부 상태를, ECC (error correction circuit) 인코드 상태 EEST, 버스트 (burst) 셀프-리프레시 상태 BSST, 파워-오프 상태 PFST, 파워-온 상태 PNST, ECC 디코드 상태 EDST, 및 통상적인 셀프-리프레시 상태 SRST 를 결합함으로써 얻어지는 상태로 변화시켜, 대기상태에서의 내부 전원 회로의 소비 전력을 크게 감소 시킬 수 있다. 여기서, 소비 전력을 크게 감소시키기 위해 ECC 인코드 상태 EEST, 버스트 셀프-리프레시 상태 BSST, 파워-오프 상태 PFST, 파워-온 상태 PNST, 및 ECC 디코드 상태 EDST 를 제공하는 모드를 "초-저전력소비 모드" 로 지칭한다.
통상의 경우의 데이타의 판독 및 기록은 반도체 칩 내부에 형성된 ECC 회로를 이용함으로써 장애없이 수행될 수 있으며, 메모리 셀의 유지 특성이 저하되는 메모리 셀에 기억되는 비트 에러 (리프레시 불량 비트) 를 정정하는데 이용되는 패리티 비트의 산술 연산과, 패리티 영역의 메모리 셀로의 기록이 수행되는 상태를 나타낸다. 버스트 셀프-리프레시 상태 BSST 는, 리프레시 처리가 분산적으로 수행되는 통상적인 셀프-리프레시와 달리, 리프레시 처리가 비교적 짧은 리프레시 주기 TR(이하 "버스트 셀프-리프레시" 라 한다) 로 집중적으로 수행되는 상태를 나타낸다. 예를 들면, 일반적인 셀프-리프레시의 리프레시 주기 TR를 실제 리프레시 능력 tREF(64 msec) 에 따라 15.6 μsec 로 설정할 때, 버스트 셀프-리프레시에 대한 리프레시 주기 TR 은 수 μsec 로 설정된다. 버스트 셀프-리프레시를 수행함으로써, 내부 전원 회로의 파워-OFF 시간이 연장되고, 그 결과 직류 전류의 양이 크게 감소한다.
파워-오프 상태 PFST 는, ECC 인코드 상태 EEST 의 리프레시 시간을 연장함으로써 얻은 비동작 기간 동안에, 내부 전원 회로 내의 쌍극 (paired poles) 이외의 모든 전원을 턴 오프하고, 내부 전원 회로에서의 소비 전류를 감소시키고 메모리 셀 어레이의 주변회로의 누설경로를 차단하는 주변회로의 대기 전류 감소 (SCRC) 방법을 적용함으로써, 상술한 서브-임계 누설전류, 미세한 누설전류 등과 같은 다양한 종류의 누설 전류를 감소시키는 상태를 나타낸다. 파워-온 상태 PNST 는, 후속 버스트 셀프-리프레시 상태 BSST 에서 버스트 셀프-리프레시를 수행하기 위해, 내부 전원 회로를 턴 온 시키고 주변회로 SRSC 방법을 이용한 동작을 취소하는 상태를 나타낸다. ECC 디코드 상태 EDST 는, 산술 연산이 수행되는 리프레시 불량비트의 에러를 정정하는 상태를 나타낸다. 셀프-리프레시 상태 SRST 는 종래의 기술에서 설명한 통상적인 셀프-리프레시가 수행되는 상태 즉, 메모리 셀에서의 리프레시가 유지 특성에 따라 리프레시 주기 TR로 실행되는 상태를 나타낸다.
ECC 인코드 상태 EEST 및 ECC 디코드 상태 EDST 에서, 외견상의 리프레시 시간을 상기 특성에 의해 보증될 수 있는 최대한까지 연장함으로써, 교류 전류의 양을 감소시킬 수 있다. 예를 들면, 실제 리프레시 능력 tREF이 64 msec 인 반도체 기억장치의 경우, 외견상의 실제 리프레시 능력은 약 1 sec 만큼 연장된다. 또한, 상기 버스트 셀프-리프레시 상태 BSST, 파워-오프 상태 PFST, 및 파워-온 상태 PNST 를 반복함으로써, 직류 전류의 양을 감소시킨다. 초-저전력소비 모드로 반도체 기억장치를 동작시킴으로써, 데이터 유지시의 평균 소비 전류량을 종래 기술 레벨의 약 십분의 일로 감소시킬 수 있다.
도 1 은, 본 발명의 실시예서 사용되는 반도체 기억장치의 전력제어 방법을 적용한 반도체 기억장치의 구성을 나타내는 개략 블록도이다. 도 1 에서, 도 13 에서와 동일한 기능을 가지는 대응부분들에는 동일한 도면 부호를 부여하므로, 그에 대한 설명은 생략한다. 도 1 에 나타낸 반도체 기억장치에서, 명령 디코더 (7) 및 셀프-리프레시 회로 (10) 대신에 명령 디코더 (21) 및 셀프-리프레시 회로 (22) 가 새로이 탑재된다. 도 1 에서 나타낸 바와 같이, ECC 제어기 (23), ECC (24), 내부클록 발생회로 (25), 타이머 (26), 내부 전원 회로 (27), 및 OR 게이트 (28) 는 새로이 부가된다. 또한, 반도체 기억장치에도 내부 전원 회로가 설치되어 있지만, 셀-리프레시 모드의 동작시에는 항상 내부 전압 VDDI을 각 구성요소에 공급하기 때문에, 특별한 설명은 하지 않는다. 본 실시예의 반도체 기억장치의 실제 리프레시 능력은 64 msec 로 설정된다.
명령 디코더 (21) 에서는, 종래의 명령 디코더의 기능에 부가하여, ECC 모드 디코더 (31) 및 셀프-모드 디코더 (32) 가 부가적으로 설치된다. 명령 디코더 (21) 는, 셀프-리프레시 회로 (22) 로부터 공급된 셀프-리프레시 신호 φSRF 에 기초하여, 로우 활성화 신호 φ RAS 를 생성하고, 이를 로우 칼럼 어드레스 버퍼 (8) 에 공급한다. ECC 모드 디코더 (31) 는, 외부로부터 공급된 클록 인에이블 신호 CKE 가 하이레벨에서 로우레벨로 변화할 때, 외부로부터 공급된 클록 CLK 와 동기하여 공급되는 칩 선택 신호 / CS, 로우 어드레스 스트로브 신호 / RAS, 칼럼 어드레스 스트로브 신호 /CAS, 및 기록 인에이블 신호 / WE 를 디코딩하고, 반도체 기억장치를 초-저전력 소비 모드로 동작시키기 위한 설정이 이라고 판단될 때, 하이-레벨 인코드 개시 신호 ENST 를 생성하고, 이를 ECC 제어기 (23) 에 공급하며, 반도체 기억장치를 초-저전력소비 모드로 동작시키기 위해 설정이 되었음을 나타내는 초-저전력소비 플래그 SLPF, 및 ECC (24) 가 인코딩 처리를 수행하고 있음을 나타내는 인코드 플래그를 설정한다. 그 후, 인코딩 처리가 ECC (24) 에서 종료되었음을 나타내는 인코더 종료 신호 ENED 가 ECC 제어기 (23) 으로부터 공급될 때, ECC 모드 디코더 (31) 는 인코드 플래그를 리세트한다.
또한, ECC 모드 디코더 (31) 는, 클록 인에이블 신호 CKE 를 하이레벨에서 로우레벨로 변경시킴으로써 초-저전력소비 모드를 해제하기 위한 명령이 외부로부터 공급되면, 상기의 초-저전력소비 플래그 SLPF 를 리세트한다. 이때, 인코드 플래그가 세트되었는지 또는 리세트되었는지에 따라서, ECC 모드 디코더 (31) 는 단지 지금까지 존재한 상태가 초-저전력 소비 모드인지를 판단하고 인코딩 동작을 종료시키거나, 단지 지금까지 존재한 상태가 인코딩 동작을 아직 수행하지 않은 통상적인 셀프-리프레시 모드인지를 판단한다. 그 후, 초-저전력소비 모드로 동작하는 경우에, ECC (24) 가 인코딩 동작을 종료하면, ECC 모드 디코더 (31) 는 하이-레벨 디코드 개시 신호 DEST 를 생성하고, 이를 ECC 제어기 (23) 에 공급하며, ECC (24) 가 디코딩 중임을 나타내는 디코드 플래그를 설정한다. 다음으로,ECC 에서의 디코딩이 종료되었음을 나타내는 디코드 종료 신호 DEED 가 ECC 제어기 (23) 으로부터 공급되는 경우에, ECC 모드 디코더 (31) 는 디코드 플래그를 리세트한다.
또한, ECC 모드 디코더 (31) 는, 내부 전원 회로 (27) 로부터 공급되고 내부의 소정 영역의 전위가 소정 전위에 도달하였고 내부 전원이 온 되었음을 나타내는 "내부 전원 ON 신호" GON 가 로우레벨에서 하이레벨로 변화한 경우에, 초-저전력소비 플래그 SLPF 가 설정되면, 제 2 셀프-리프레시 개시 신호 SRT2를 하이 상태로 만든다. 한편, "내부 전원 ON 신호" GON 가 로우레벨에서 하이레벨로 변할 때, 초-저전력소비 플래그 SLPF 가 설정되면, 제 2 셀프-리프레시 개시 신호 SRT2가 하이 상태로 되기 때문에, ECC 모드 디코더 (31) 는 하이-레벨 디코드 개시 신호 DEST 를 생성하여, 이를 ECC 제어기 (23) 에 공급하고 디코드 플래그를 설정한다.
셀프-모드 디코더 (32) 는, 외부로부터 공급된 클록 인에이블 신호 CKE 가 하이레벨에서 로우레벨로 변화할 때, 외부로부터 공급된 클록 CLK 와 동기하여 공급되는 칩 선택 신호 / CS, 로우 어드레스 스트로브 신호 / RAS, 칼럼 어드레스 스트로브 신호 / CAS, 및 기록 인에이블 신호 / WE 를 디코딩하고, 반도체 기억장치를 초-저전력소비 모드에서가 아니라 일반적인 셀프-리프레시 모드에서 동작시키도록 설정하였다고 판단될 때, 하이-레벨 제 1 셀프-리프레시 개시 신호 SRT1을 생성한 후, 이를 셀프-리프레시 회로 (22) 및 OR 게이트 (28) 에 공급한다. 또한, 셀프-모드 디코더 (32) 는, 외부로부터 공급된 클록 인에이블 신호 CKE 가 하이레벨에서 로우레벨로 변화할 때, 외부로부터 공급된 클록 CLK 와 동기하여 공급되는 칩 선택 신호 / CS, 로우 어드레스 스트로브 신호 / RAS, 칼럼 어드레스 스트로브 신호 / CAS, 및 기록 인에이블 신호 / WE 를 디코딩하고, 반도체 기억장치를 초-저전력소비 모드에서 동작시키도록 설정하였을 때, 초-저전력소비 모드로 동작 중 임을 나타내는 초-저전력소비 플래그 SLPF 를 설정한다. 또한, 셀프-모드 디코더 (32) 는, 외부로부터 공급된 클록 인에이블 신호 CKE 의 하이레벨에서 로우레벨로 변화함에 의해 초-저전력소비 모드를 해제하기 위한 명령이 공급되었을 때, 초-저전력소비 모드를 리세트하고, 제 1 및 제 2 셀프-리프레시 개시신호 SRT1및 SRT2의 레벨에 관계없이, 제 1 및 제 2 셀프-리프레시 개시 신호 SRT1및 SRT2를 로우레벨이 되도록 리세트한다.
또한, 셀프-모드 디코더 (32) 는, 인코드 종료신호 ENED 가 ECC 제어기 (23) 으로부터 공급될 때, 상기 초-저전력소비 플래그 SLPF 가 세트되는 경우, 하이-레벨 제 2 셀프-리프레시 개시 신호 SRT2를 생성하고, 이를 셀프-리프레시 회로 (22), OR 게이트 (28), 및 ECC 모드 디코더 (31) 에 공급한다. 유사하게도, 셀프-모드 디코더 (32) 는, 내부전원회로 (27) 로부터 공급된 "내부전원 ON 신호" GON 가 로우레벨에서 하이레벨로 변화할 때, 초-저전력소비 플래그 SLPF 가 설정되는 경우, 제 2 하이-레벨 셀프-리프레시 개시신호 SRT2를 생성하고, 이를 셀프-리프레시 회로 (22), OR 게이트 (28), 및 ECC 모드 디코더 (31) 에 공급한다. 또한, 셀프-모드 디코더 (32) 는, 디코드 종료신호 DEED 가 공급될 때, 제 1 하이-레벨 셀프-리프레시 개시신호 SRT1를 생성하고, 이를 셀프-리프레시 회로 (22), 및 OR 게이트 (28) 에 공급한다.
셀프-리프레시 회로 (22) 는, 셀프-모드 디코더 (32) 로부터 공급된 제 1 및 제 2 하이-레벨 셀프-리프레시 개시신호 SRT1및 SRT2에 기초하여, 내부에 탑재된 발진기에 의해 생성되는 클록의 진동 주파수를 변화시키고, 셀프-리프레시 신호 φSRF 를 생성하며, 이를 명령 디코더 (21) 에 공급한다. 셀프-리프레시 회로 (22) 는, 제 1 하이-레벨 셀프-리프레시 개시 신호 SRT1가 공급될 때, 발진기에 의해 생성된 클록의 진동 주파수를 설정하여 리프레시 주기 TR가 15.6 μsec 로 되게 하고, 제 2 하이-레벨 셀프-리프레시 개시 신호 SRT2가 공급될 때, 발진기에 의해 생성된 클록의 진동 주파수를 설정하여 리프레시 주기 TR가 수 마이크로세컨드가 되게 한다.
또한, 셀프-리프레시 회로 (22) 는, 내부에 탑재된 카운터의 값이 모든 메모리 셀 어레이 (111내지 114) 의 모든 워드선에서의 버스트 셀프-리프레시 처리의 종료에 의해 4096 이 될 때, 버스트 셀프-리프레시 프로세스가 종료되었음을 나타내는 하이-레벨 셀프-리프레시 종료신호 SRED 를 생성하고, 이를 셀프-모드 디코더 (32) 및 타이머 (26) 에 공급한다. 또한, 셀프-리프레시 회로 (22) 는, 셀프-리프레시 종료신호 SRED 에 기초하여, 내부전원회로 (27) 을 오프시키도록 명령하는 하이-레벨 "내부전원 OFF 신호" GOFF 를 생성한다. 또한, 셀프-리프레시 회로 (22) 는, 타이머 (26) 으로부터 공급되며 내부전원회로 (27) 을 오프시키데 요구되는 시간 ("내부전원 OFF 시간" 이라 함) 이 경과하였을 나타내는 "내부전원 OFF 종료신호" PEND 에 기초하여, 내부전원회로 (27) 을 활성화하기 위해 "내부전원 OFF 종료신호" PEND 를 하이레벨에서 로우레벨로 변화시켜 이를 내부전원회로 (27) 에 공급한다.
ECC 제어기 (23) 는, ECC 모드 디코더 (31) 로부터 공급된 하이-레벨 인코드 개시신호 ENST 에 기초하여, 내부클록 발생회로 (25) 로부터 공급되는 내부클록 CLKIN과 동기하여 인코딩하는 동안에 판독 및 기록 동작을 제어하기 위해 사용되는 내부 명령, 어드레스 AD, 및 인코드 플래그 ENC 를 생성하고, 그 내부명령 및 어드레스 AD 를 명령 디코더 (21) 에 공급하며, 그 인코드 플래그 ENC 를 ECC (24) 에 공급한다. 여기서, 내부명령은 칩 선택 신호 / CS, 로우 어드레스 스트로브 신호 / RAS, 칼럼 어드레스 스트로브 신호 / CAS, 및 기록 인에이블 신호 / WE 로 구성된다. 명령 디코더 (21) 는, 내부 클록 CLKIN이 로우레벨에서 하이레벨로 변화할 때 발생하는 상승에지에 의해 내부명령을 수용한다. ECC 제어기 (23) 는, 메모리 셀 어레이 (111내지 114) 를 구성하는 모든 메모리 셀에 대하여 수행되는 패리티 계산, 및 패리티 영역의 각 메모리 셀로의 기록이 ECC (24) 에서 종료될 때, 인코더 종료신호 ENED 를 ECC 모드 디코드 (31) 에 공급한다. 또한, ECC 제어기 (23) 는, ECC 모드 디코더 (31) 로부터 공급되는 하이-레벨 디코드 개시신호 DEST 에 기초하고 내부 클록 CLKIN과 동기하여, 디코딩시에 각각 판독 및 기록동작을 제어하는데 사용되는 내부명령, 어드레스 AD, 및 디코드 플래그 DEC 를 생성하고, 그 내부명령 및 어드레스 AD 는 명령 디코더 (21) 에 공급하고, 그 인코드 플래그 ENC 는 ECC (24) 에 공급한다. 그리고, ECC 제어기 (23) 는, 상기한 바와 같이 지시된 디코딩이 ECC (24) 에서 종료될 때, 디코드 종료신호 DEED 를 ECC 모드 디코더 (31) 및 셀프-모드 디코더 (32) 에 공급한다.
ECC (24) 는, ECC 제어기 (23) 로부터 공급되는 인코드 플래그 ENC 에 기초하고, 내부클록 발생회로 (25) 로부터 공급된 내부 클록 CLKIN과 동기하여 MUX (6) 을 통해 각 뱅크 (11내지 14) 에 액세스하고, 리프레시 불량 비트의 에러를 정정하는데 사용되는 패리티 비트의 연산 및 패리티 영역의 메모리 셀로의 기록을 수행한다. 또한, ECC (24) 는, ECC 제어기 (23) 으로부터 공급된 디코드 플래그 DEC 에 기초하여, 내부 클록 CLKIN과 동기화하여 MUX (6) 을 통해 각 뱅크 (11내지 14) 에 접속하고, 패리티 비트의 연산을 수행하여 리프레시 불량 비트의 에러를 정정한다. ECC (24) 의 에러 정정 능력은, 예를 들면, 반도체 기억장치의 기억용량이 64 Mbit 인 경우, 약 1,000 내지 10,000 비트이다. 내부클록 발생회로 (25) 는 ECC 제어기 (23) 및 ECC (24) 에서 사용되는 내부클록 CLKIN을 생성한다. 타이머 (26) 는, 셀프-리프레시 회로 (22) 로부터 공급된 하이-레벨 셀프-리프레시 종료신호 SRED 에 기초하여, 미리 설정된 내부전원 OFF 시간의 시간측정을 개시하고, 퓨즈 (fuse) 등을 이용하여 프로그램되며, 내부전원 OFF 시간이 경과한 때, 그경과를 알리는 "내부 전원 OFF 종료신호" PEND 를 셀프-리프레시 회로 (22) 에 공급한다. 타이머 (26) 은, 내부전원 OFF 시간이 측정되는 동안, 클록 인에이블 신호 CKE 의 로우레벨에서 하이레벨로의 변화에 의해 셀프-모드 디코더 (32) 로부터 공급된 초-저전력소비 플래그 SLPF 가 리세트되는 경우, 내부전원 OFF 시간의 측정을 중지하고, 하이-레벨 "내부전원 OFF 신호" PEND 를 셀프-리프레시 회로 (22) 로 공급한다.
내부전원 회로 (27) 는 반도체 기억장치의 각 구성요소내에서 발생하는 다양한 전압을 공급하며, 이러한 전압은, 예를 들면, 워드선 전위 VPF, 비트선 전위 VARY, 비트선 전위의 이분의 일 전위, 대극 전위 VPLT, 주변회로 전위 VPER, 메모리 셀 섹션 기판 전위 VBB, 및 상기 내부전압 또는 외부전압 VDDE를 칼럼 디코더 그룹 (21내지 24) 를 이루는 칼럼 디코더, 로우 디코더 그룹 (31내지 34) 를 이루는 로우 디코더, 또는 랜덤로직 부분등으로 이루어진 주변회로 (도 2A 및 2B) 에 공급하는데 사용되는 하이-레벨 활성화 신호 ACT 를 포함한다. 내부전원 회로 (27) 은, 하이-레벨 "내부전원 OFF 신호" GOFF 에 기초하여, 반도체 기억장치로의 내부전압 공급을 중지하고, 활성화 신호 ACT 를 하이레벨에서 로우레벨로 변화시키며, 이후 이를 상기 주변회로에 공급한다. 또한, 내부전원회로 (27) 는, 셀프-리프레시 회로 (22) 로부터 공급된 "내부전원 OFF 신호" GOFF 가 하이레벨에서 로우레벨로 변화할 때, 반도체 기억장치로의 내부전압 공급을 개시하고, 상기 활성화 신호 ACTR 를 로우레벨에서 하이레벨로 변화시키며, 이를 상기 주변회로에 공급한다.
도 2a 및 2b 는 본 발명의 실시예의 주변회로에서 주요 구성요소의 구성을 나타내는 도면이다. 도 2a 는 로우 디코더 (41) 의 주요 구성요소의 구성 일예를 나타낸다. 로우 디코더 (41) 에서, 로우 어드레스를 디코딩하는데 사용되는 디코딩 부분 (42) 의 후단에서는, P-채널 MOS 트랜지스터 및 N-채널 MOS 트랜지스터로 구성된 각 인버터 (431내지 43n) 가 출력부로서 설치되고, 인버터 (431내지 43n; "n" 은 자연수를 나타낸다) 의 각 출력단은 해당 메모리 셀 어레이 (111, 112, 113, 또는 114) 의 해당 워드선 WL1내지 WLn각각에 접속된다. 각 인버터 (431내지 43n) 를 구성하는 P-채널 MOS 트랜지스터의 각 소스에, 전원 차단부를 이루는 P-채널 MOS 트랜지스터 (44) 의 드레인이 접속된다. MOS 트랜지스터 (44) 의 소스에는, 외부전압 VDD가 인가되고, 게이트에는 전원차단부를 이루는 인버터 (45) 를 통해 활성화 신호 ACT 가 인가된다. 그러므로, 파워-오프 상태 PFST 시, 활성화 신호 ACT 가 하이레벨에서 로우레벨로 변화할 때, MOS 트랜지스터 (44) 가 오프되기 때문에, 로우 디코더 (41) 의 부-임계 누설전류의 생성이 억제된다. 도 2B 는 랜덤로직부 (51) 의 주요 구성요소의 구성 일예를 나타낸다.
랜덤로직부 (51) 에서, P-채널 MOS 트랜지스터 및 N-채널 MOS 트랜지스터로 구성된 "m" 부분의 각 인버터 (521내지 52m; m 은 자연수이다) 가 캐스케이드 연결이 된다. 각 인버터 (521내지 52m) 를 구성하는 P-채널 MOS 트랜지스터의 각 소스에는, 전원 차단부를 이루는 P-채널 MOS 트랜지스터 (53) 의 드레인이 접속된다. MOS 트랜지스터 (53) 의 소스에는, 외부전압 VDD가 인가되고, 게이트에는 전원차단부를 이루는 인버터 (54) 를 통해 활성화 신호 ACT 가 인가된다. 그러므로, 파워-오프 상태 PFST 시, 활성화 신호 ACT 가 하이레벨에서 로우레벨로 변화할 때, MOS 트랜지스터 (53) 가 오프되기 때문에, 랜덤로직부 (51) 의 부-임계 누설전류의 발생이 억제된다.
내부전원회로 (27) 는, 동작이 개시된 후, 소정값을 갖는 내부전압을 안정적으로 공급하는데 많은 시간 (예를 들면, 약 200 μsec) 이 걸리기 때문에, 각부에 인가된 전위 중, 상기한 소정값을 갖는 전위에 도달하는데 가장 많은 시간이 걸리는 전위를 모니터링하고, 그 전위가 소정값을 갖는 전위에 도달한 것을 검출하며, 하이-레벨 "내부전원 ON 신호" GON 을 ECC 모드 디코더 (31) 및 셀프-모드 디코더 (32) 에 공급한다. 내부전원회로 (27) 이 공급하는 전위는, 상술한 바와 같이, 일반적으로 워드선 전위 VPF, 비트선 전위 VARY, 비트선 전위의 이분의 일 전위, 대극 전위 VPLT, 주변회로 전위 VPER, 메모리 셀부 기판 전위 VBB등을 포함한다. 이들 중에서, 소정값을 갖는 전위에 도달하는데 가장 많은 시간이 걸리는 전위는 워드선 전위 VPP또는 메모리 셀부 기판 전위 VBB이다. 상기 시간은 내부전원회로 (27) 의 전류 공급 능력 및 내부에 존재하는 부하용량에 의해 결정된다. 일반적으로, 설계시에 초기 시퀀스에 있어서 100 μsec 가 경과한 시점에서 상기한 소정값을 갖는 전위에 도달하도록, 내부전원회로 (27) 의 전류 공급 능력이 결정된다.예를 들면, 메모리 셀부 기판 전위 VBB와 워드선 전위 VPP사이에 큰 기생 용량이 있는 경우, 메모리 섹션 기판 전위 VBB가 소정 전위값에 도달한 후, 워드선 전위 VPP의 공급이 개시되는 것이 필요하기 때문에, 워드선 전위 VPP가 소정의 전위값에 도달하는데 가장 많은 시간이 걸리는 전위가 된다. 상기한 순서로 전위가 인가되는 이유는, 워드선 전위 VPP가 소정 전위값에 도달하게 함으로써 메모리 셀부 기판의 전위 VBB가 양 전위로 되는 경우에 발생하는, 메모리 셀에 기억된 데이터의 파괴 위험을 회피하기 위해서이다. OR 게이트 (85) 는, 제 1 리프레시 개시 신호를 제 2 리프레시 신호와 OR 연산하고, 그 계산결과를 로우 칼럼 어드레스 버퍼 (8) 에 인가한다.
상술한 구성을 갖는 반도체 기억장치의 동작을 설명한다. 먼저, 초-저전력소비 모드에서 수행되는 내부동작을, 도 3, 4, 및 7 에 나타낸 타이밍 챠트 및 도 4, 6, 및 8 에 나타낸 상태천이도를 참조하여 설명한다.
(1) 이 경우에, 초-저전력 소비 모드로 설정되는 반도체 기억 장치는 버스트 셀프-리프레시 상태 "BSST"로 존재한다. (도 3 및 도 4 참조)
여기서, 도 3 (3) 에 나타낸 바와 같이, 클록 인에이블 신호 CKE 는 시간 t1이전의 초기 상태에서 하이상태로 있으며, 시간 t2에서 클록 CLK (도 3(1)참조) 의 상승과 동기하여 로우상태로 변화한다고 가정한다. 즉, 도 3 (5) 및 도 4 에 나타낸 바와 같이, 본 실시예의 반도체 기억 장치의 내부 상태 ST 는 아이들 시간에서 어떠한 동작도 수행하지 않는 아이들 상태 IST 가 된다.
이러한 초기 상태에 있어서, 도 3 (3) 에 나타낸 바와 같이, 클록 인에이블 신호 CKE 는 시간 T2에서의 클록 CLK (도 3 (1) 을 참조) 의 리스크와 동기하여 로우상태가 되도록 변화함과 동시에, 명령 CMP 들 중 하나인 명령 SPC를 공급하여 도 3 (4) 에 나타낸 바와 같이 초-저전력 소비 모드로 설정하기 위한 명령을 발행한다. 명령 SPC 는 예를 들어, 로우 칩 선택 신호 /CS, 하이-레벨 로우 어드레스 스트로브 신호 /RAS, 하이 칼럼 어드레스 스트로브 신호 /CAS, 및 로우 레벨 기록 인에이블 신호 /WE 가 클록 CLK 과 동기하여 입력되는 경우에, 공급된다. 이는 도 3 (5) 및 도 4 에 나타낸 바와 같이, 본 실시예의 반도체 기억 장치의 내부 상태 ST 를 아이들 상태에서부터 ECC 인코드 상태 EEST 로 변경시킨다. ECC 모드 디코더 (31) 와, 명령 디코더 (21) 를 구성하는 셀프-모드 디코더 (32) 는 모두가 명령 SPC 가 되는 로우-레벨 칩 선택 신호 /CS, 하이-레벨 로우 어드레스 스트로브 신호 /RAS, 하이 칼럼 어드레스 스트로브 신호 /CA, 및 로우-레벨 기록-인에이블 신호 /WE 를 디코드 하고, 반도체 기억 장치가 초-저전력 소비 모드에 있다고 판단한다. 따라서, ECC 모드 디코더 (31) 는 하이-레벨 인코드 개시 신호 ENST를 생성하여, 이를 ECC 제어기 (23) 로 제공하고, 초-저전력 소비 플래그 SLPF (도 3 (19) 참조) 와 인코더 플래그를 설정한다. 한편, 셀프-모드 디코더 (32) 는 초-저전력 소비 플래그 SLPF 를 설정한다.
ECC 제어기 (23) 는, 하이-레벨 인코더 개시 신호 ENST 에 기초하고 도 3(2) 에 나타낸 내부 클록 CLKIN과 동기하여, 내부 명령, 어드레스 AD, 및 인코드 플래그 ENC 를 생성하고, 그 내부 명령과 어드레스 AD 를 명령 디코더 (21) 에 그리고 그 인코드 플래그 ENC 를 ECC (24) 에 공급한다. 이는 인코드 명령 ENC에 기초하고 도 3 (2) 에 나타낸 내부 클록 CLKIN과 동기하여, ECC (24) 를 MUX (6) 를 통하여 뱅크들 11내지 14에 액세스시키고, 각 메모리 셀 어레이들 111내지 114의 적절한 워드 라인들을 활성화시키고, 그리고 메모리 셀에 패리티 영역을 기록하고 리프레시 결함 비트를 정정하는데 사용되는 패리티 비트들에 대하여 산술 연산들을 수행하게 한다. 그 후, ECC 제어기 (23) 는, 각 메모리 셀 어레이들 111내지 114을 구성하는 모든 메모리 셀들에 대한 패리티 비트들의 산술 연산과, 메모리 셀로의 패리티 영역의 기록이 ECC (24) 내에서 종료되는 경우에, 도 3(7) 에 나타낸 하이-래벨 인코드 종료 신호 ENED 를 ECC 모드 디코더 (31) 및 셀프-모드 디코더 (32) 에 공급한다. 따라서, ECC 모드 디코더 (31) 는, 인코드 종료 신호 ENED 가 ECC 제어기 (23) 로부터 공급되는 경우에, 인코드 플래그를 리셋시킨다. 한편, 셀프-모드 디코더 (32) 는, 인코드 종료 신호 ENED 가 ECC 제어기 (23) 로부터 공급되면, 이 경우에 초-저전력 소비 플래그가 설정되므로, 도 3 (8) 에 나타낸 하이-레벨 제 2 셀프-리프레시 개시 신호 SRT2를 생성하여, 이를 셀프-리프레시 회로 (22), OR 게이트 (28), 및 ECC 모드 디코더 (31) 로 공급한다.
이는 본 실시예의 반도체 기억 장치의 내부 상태 ST 를 ECC 인코드 상태EEST 로부터 버스트 셀프-리프레시 상태 BSST 로 변경시킨다. 즉, 셀프-리프레시 회로 (22) 는, 리프레시 주기 TR가 수 μsec 가 되도록 발진기에 의해 생성된 클록의 발진 주파수를 설정한 후에, 하이-레벨 제 2 셀프-리프레시 개시 신호 SRT2가 공급되므로, 도 3 (9) 에 나타낸 셀프-리프레시 신호 φSRF를 생성하여, 이를 로우 칼럼 어드레스 버퍼 (8) 및 명령 디코더 (21) 에 공급한다. 이는 명령 디코더 (21) 로 하여금 도 4 (10) 에 나타낸 바와 같이 로우 (row) 활성 신호 φRAS 를 생성시켜, 이를 로우 칼럼 어드레스 버스 (8) 로 공급하게 한다.
따라서, 제 2 셀프-리프레시 개시 신호 SRT2가 OR 게이트 (28) 를 통하여 공급되는 경우에, 로우 칼럼 어드레스 버퍼 (8) 는, 리프레시 카운터 (9) 로부터 공급되는 카운터 값 RCT 에 기초하여, 버스트 셀프-리프레시 처리를 위한 로우 어드레스를 생성한 후, 로우 활성화 신호 φRAS 를 공급하는 타이밍으로, 이를 각 로우 디코더 그룹들 31내지 34를 구성하는 복수의 로우 디코더들에 공급한다. 그 후, 본 실시예의 반도체 기억 장치에 있어서, 수 μsec 의 리프레시 주기 TR로 모든 워드 라인들 (4096 사이클) 에 서 등간격으로 리프레시 동작들을 수행한다.
그 후에, 제공된 카운터 값이 모든 메모리 셀 어레이 111내지 114의 모든 워드 라인들에 대하여 수행되는 버스트-셀프 리프레시 처리를 종료시킴으로써 4096 이 되는 경우에, 셀프-리프레시 회로 (22) 는 도 3 (11) 에 나타낸 하이-레벨 셀프-리프레시 종료 신호 SRED 를 생성하여, 이를 셀프-모드 디코더 (32) 및 타이머 (26) 에 공급한다. 또한, 셀프-리프레시 회로 (22) 는, 셀프-리프레시 종료 신호 SRED 에 기초하여, 하이-레벨 "내부 전원 OFF 신호" GOFF를 생성하고 이를 내부 전원 회로 (27) 로 공급한다.
이는 본 실시예의 반도체 기억 장치의 내부 상태 ST 를 버스트-셀프 리프레시 상태 BSST 로부터 파워-오프 상태 PFST로 변경시킨다. 즉, 내부 전원 회로 (27) 는, 하이-레벨 "내부 전원 OFF 신호" GOFF 에 기초하여, 반도체 기억 장치로의 내부 전압의 공급을 중지하며, 활성화 신호 ACT 를 하이 레벨로부터 로우 레벨로 변경시킴으로써 칼럼 디코더 그룹들 21내지 24을 구성하는 칼럼 디코더들, 로우 디코더 그룹들 31내지 34을 구성하는 로우 디코더들, 랜덤 로직부들 등으로 이루어진 주변 회로들에 공급되는 내부 전압을 외부 전압 VDDE으로부터 차단한다. 그 결과, 도 3 (15) 에 나타낸 바와 같이, 내부 전압이 저하하기 때문에, 내부 전원 회로 (27) 의 소비 전력이 감소되고, 그 내부 전원 회로 (27) 로부터 흐르는 누설 전류 (로우 레지스턴스의 쇼트 및 서브-임계 누설 전류) 도 또한 감소된다. 또한, 주변 회로들에 있어서, 서브-임계 누설 전류는 차단된다. 한편, 타이머 (26) 는, 하이-레벨 셀프-리프레시 종료 신호 SRED 에 기초하여, 내부 전원 OFF 시간의 측정을 개시한다. 그 후, 내부 전원 off 시간이 경과되면, 타이머 (26) 는 도 3 (12) 에 나타낸 하이-레벨 "내부 전원 off 신호" PEND 를 셀프-리프레시 회로 (22) 에 공급한다. 따라서, 셀프-리프레시 회로 (22) 는, "하이-레벨 "내부 전원 OFF 신호" PEND 에 기초하여, 내부 전원 회로 (27) 를 활성화시키기 위하여, 도 3(13) 에 나타낸 바와 같이, "내부 전원 OFF 신호" GOFF 를 하이 레벨로부터 로우 레벨로 변경시킴으로써, 상기 "내부 전원 OFF 신호" GOFF 를 내부 전원 회로 (27) 로 공급한다.
이는 본 실시예의 반도체 기억 장치의 내부 상태 ST 를 파워-OFF 상태 PFST 로부터 파워-ON 상태 PNST 로 변경시킨다. 즉, 내부 전원 회로 (27) 는, "내부 전원 OFF 신호" GOFF 가 하이 레벨로부터 로우 레벨로 변경되므로, 도 3 (15) 에 나타낸 바와 같이 내부 전압을 반도체 기억 장치의 각 구성요소들에 공급개시한다. 내부 전원 회로 (27) 는, 모니터되는 전위 (이 경우에, 워드 라인 전위 VPP) 가 특정 전위값에 도달하는 경우에, 도 3 (14) 에 나타낸 하이-레벨 "내부 전원 ON 신호" GON 를 ECC 모드 디코더 (31) 및 셀프-모드 디코더 (32) 로 공급한다. 따라서, 셀프-디코더 (32) 는, "내부 전원 ON 신호" GON 가 로우 레벨로부터 하이 레벨로 변경되고, 초-저전력 소비 플래그가 설정되므로, 하이-레벨 제 2 셀프-리프레시 개시 신호 SRT2를 생성하여, 이를 셀프-리프레시 회로 (22), OR 게이트 (28), 및 ECC 모드 디코더 (31) 로 공급한다. 한편, ECC 모드 디코더 (31) 는, "내부 전원 ON 신호" GON 이 로우 레벨로부터 하이 레벨로 변경되더라도, 초-저전력 소비 플래그 SLPF 가 설정되므로, 어떠한 동작도 수행하지 않는다.
이는 본 실시예의 반도체 기억 장치의 내부 상태 ST 를 파워-ON 상태 PNST 로부터 버스트 셀프-리프레시 상태 BSST 로 변경시킨다. 그 후에, 도 3 (3) 에 나타낸 클록 인에이블 신호 CKE 가 로우 레벨로부터 하이 레벨로 변경될 때까지,본 실시예의 반도체 기억 장치의 내부 상태 ST 는, 도 4 에 나타낸 바와 같이, 버스트 셀프-리프레시 상태 BSST 로부터 파워-OFF 상태 PFST 로의 천이, 파워-OFF 상태 PFST 로부터 파워-ON 상태 PNST 로의 천이, 그리고 파워-ON 상태 PNST 로부터 버스트 셀프-리프레시 상태 BSST 로의 천이를 반복한다.
그 후, 도 3 (3) 에 나타낸 바와 같이, 본 실시예의 반도체 기억 장치의 내부 상태 ST 가 버스트 셀프-리프레시 상태 BSST 가 되는 시간 t3에서, 초-저전력 소비 모드를 해제하기 위하여, 클록 인에이블 신호 CKE 는 로우 레벨로부터 하이 레벨로 변경된다. 이에 의해 셀프-모드 디코더 (32) 는 초-저전력 소비 플래그를 리셋시키며, 도 3 (8) 에 나타낸 바와 같이, 제 2 셀프-리프레시 개시 신호 SRT2를 하이 레벨로부터 로우 레벨로 변경시킨 후, 이를 셀프-리프레시 회로 (22), OR 게이트, 및 ECC 모드 디코더 (31) 로 공급한다. 또한, ECC 모드 디코더 (31) 는, 도 3 (19) 에 나타낸 바와 같이, 클록 인에이블 신호 CKE 를 하이 레벨로부터 로우 레벨로 변경시키는 것에 응답하여, 초-저전력 소비 플래그를 리셋시킨다. 따라서, ECC 모드 디코더 (31) 는, 초-저전력 소비 플래그 SLPF 가 이 경우에 리셋되고, 인코드 플래그가 리셋되므로, 그 후 지금까지 존재하는 상태가 초-저전력 소비 상태 또는 인코딩 동작들을 종료시키는 상태에 있는지를 판단한다. ECC 디코더 (31) 는 도 3 (16) 에 나타낸 하이-레벨 디코드 개시 신호를 생성하고, 이를 ECC 제어기 (23) 에 공급하고, 디코드 플래그를 설정한다.
이는 본 실시예의 반도체 기억 장치의 내부 상태 ST 를 변경시키고, 도 3(5) 및 도 4 에 나타낸 바와 같이, 버스트 셀프-리프레시 상태 BSST 로부터 ECC 디코드 EDST 로의 천이가 발생하게 한다. 즉, 셀프-리프레시 회로 (22) 는, 로우-레벨 제 2 셀프-리프레시 개시 신호 SRT2에 기초하여, 셀프-리프레시 신호 φSRF 의 생성을 중지한다. 그 결과, 명령 디코더 (21) 는, 셀프-리프레시 신호 φSRF 가 셀프-리프레시 회로 (22) 로부터 공급되지 않으므로, 로우 활성화 신호 φRSA 의 생성을 중지한다. 한편, ECC 제어기 (23) 는, 어드레스 AD 및 디코드 플래그 DEC 에 대하여 디코딩을 수행하는 동안에, 하이-레벨 디코드 개시 신호 DEST 에 기초하고, 도 3 (2) 에 나타낸 내부 클록 CLKIN과 동기하여, 판독 및 기록 동작들을 제어하는데 사용되는 내부 명령을 생성하고, 그 내부 명령 및 어드레스 AD 를 어드레스 디코더 (21) 로, 그리고 그 인코드 플래그 ENC 를 ECC (24) 로 공급한다. 이에 의해 ECC (24) 는 도 3 (2) 에 나타낸 내부 클록 CLKIN과 동기하여 MUX (6) 를 통해 뱅크들 11내지 14에 액세스하고, 패리티 비트들의 산술 연산을 수행한 리프레시 실패 비트내의 에러들을 정정한다. 그 후, ECC 제어기 (23) 는, 지시된 디코딩 동작이 ECC (24) 내에서 종료되었을 경우에, 도 3 (17) 에 나타낸 하이-레벨 디코드 종료 신호 DEED 를 ECC 모드 디코더 (31) 와 셀프-모드 디코더 (32) 에 공급한다. 그 결과, ECC 모드 디코더 (31) 는 디코드 플래그를 리셋시킨다. 한편, 셀프-모드 디코더 (32) 는, 하이-레벨 디코드 종료 신호 DEED 에 기초하여, 도 3 (18) 에 나타낸 하이-레벨 제 1 셀프-리프레시 개시 신호 SRT1를 생성하고, 이를 셀프-리프레시 회로 (22) 와 OR 게이트 (28) 에 공급한다.
이는 본 실시예의 반도체 기억 장치의 내부 상태 ST를 ECC 디코드 상태로부터 셀프-리프레시 상태 SRST 로 변경시킨다. 즉, 셀프-리프레시 회로 (22) 는, 제 1 하이-레벨 셀프-리프레시 개시 신호 SRT1가 공급되므로, 리프레시 주기 TR가 15.6 μsec 가 되도록 발진기에 의해 생성된 클록의 발진 주파수를 설정하고, 셀프-리프레시 신호 φSRF 를 생성하여 이를 로우 칼럼 어드레스 버퍼 (8) 와 칼럼 디코더 (21) 로 공급한다. 이에 의해 명령 디코더 (21) 는 로우 활성 신호 φRSA 를 생성하여, 이를 로우 칼럼 어드레스 버퍼 (8) 에 공급한다.
따라서, 로우 칼럼 어드레스 버퍼 (8) 는, 제 1 셀프-리프레시 개시 신호 SRT1가 OR 게이트 (28) 를 통하여 공급되는 경우에, 리프레시 카운터 (9) 로부터 공급된 카운터 값 RCT 에 기초하여, 통상의 셀프-리프레시 처리를 위한 로우 어드레스를 생성하고, 로우 활성 신호 φRSA 가 공급되는 타이밍에 따라, 이를 각 로우 디코더 그룹들 31내지 34을 구성하는 복수의 로우 디코더들에 공급한다. 그 후, 본 실시예의 반도체 기억 장치에 있어서, 15.6 μsec 의 리프레시 주기 TR로, 모든 워드 라인들 (4096 사이클) 에 대하여 등간격들로 리프레싱 동작들을 수행한다.
다음으로, 예를 들어 도 3 (3) 에 나타낸 바와 같이, 시간 T4에서, 셀프-리프레시 상태 SRST 를 벗어나기 위하여, 클록 인에이블 신호 CKE를 로우 레벨로부터 하이 레벨로 변경시킨다. 이에 의해 셀프-모드 디코더 (32) 는 도 3 (18) 에 나타낸 바와 같이 제 1 셀프-리프레시 개시 신호 SRT1를 하이 레벨로부터 로우 레벨로 변경시키고, 이를 셀프-리프레시 회로 (22) 와 OR 게이트 (28) 로 공급한다. 따라서, 셀프-리프레시 회로 (22) 는, 로우-레벨 제 1 셀프-리프레시 개시 신호 SRT1에 기초하여, 셀프-리프레시 신호 φSRF 의 생성을 중지시킨다. 그 결과, 명령 디코더 (21) 는, 셀프-리프레시 신호 φSRF 가 셀프-리프레시 회로 (22) 로부터 공급되지 않으므로, 로우 활성 신호 φRSA 의 생성을 중지한다. 상술한 동작들에 의해서, 도 3 (5) 및 도 4 에 나타낸 바와 같이, 본 실시예의 반도체 기억 장치의 내부 상태 ST 는 셀프-리프레시 상태 SRST 로부터 아이들 상태 IST 로 변경된다. 또한, 상술된 반도체 기억 장치에 있어서, ECC 디코드 상태 EDST 로부터 아이들 상태 IST 로의 직접적인 천이가 발생하지 않는 이유는 다음과 같다. 즉, 내부 동작들이 내부 클록 CLKIN 와 동기하여 수행되므로, 내부 클록 CLKIN의 변동에 의해서 발생되는 에러 정정은 초기에 종료되고, 아이들 상태 IST 로의 내부 상태 ST 의 천이가 통상의 셀프-리프레시 모드로 천이되지 않고 발생하여 그대로 남겨지는 경우에, 각 메모리에 기억되는 데이터가 파괴될 위험이 있다.
(2) 이 경우, 반도체 기억 장치가 초-저전력 소비 모드로 설정된 후에, 초-저전력 소비 모드는 파워-OFF 상태 PFST (도 5 및 도 6 참조) 로 존재한다.
먼저, 본 실시예의 반도체 기억 장치에 있어서, 클록 인에이블 신호 CKE 가하이 레벨로부터 로우 레벨로 변경되는 경우에 공급되는 명령 SPC 에 의해 초-저전력 소비 모드로 된 후에, 내부 상태 ST 는 도 6 에 나타낸 바와 같이 순차적으로 아이들 상태 IST 로부터 ECC 인코드 상태 EEST, 버스트 셀프-리프레시 상태 BSST, 파워-OFF 상태 PFST 를 거쳐 파워-ON 상태 PNST 로 변경된 후, 파워-ON 상태로부터 버스트 셀프-리프레시 상태 BSST 로, 버스트 셀프-리프레시 상태 BSST 로부터 파워-OFF 상태 PFST 로, 그리고 파워-OFF 상태 PFST 로부터 파워-ON 상태 PNST 로 반복되며, 이는 상기 항목 (1) 의 경우에 설명한 바와 동일하므로, 그 설명을 생략한다.
다음으로, 도 5 (3) 에 나타낸 바와 같이, 초-저전력 소비 모드를 해제하기 위하여, 본 실시예의 반도체 기억 장치의 내부 상태 ST 가 파워-OFF 상태 PFST 가 되는 시간 T3에서, 클록 인에이블 신호 CKE 는 로우 레벨로부터 하이 레벨로 변경된다. 셀프-모드 디코더 (32) 는, 로우 레벨로부터 하이 레벨로의 클록 인에이블 신호 CKE 의 변경에 응답하여, 초-저전력 소비 플래그를 리셋시키는 동시에, 도 5 (19) 에 나타낸 바와 같이 ECC 모드 디코더 (31) 는 초-저전력 소비 플래그 SLPF 를 리셋시킨다. 그 결과, 타이머 (26) 는, 초-저전력 소비 플래그 SLPF 의 리셋에 응답하여 내부 전원 off 시간을 측정하므로, 내부 전원 off 시간의 측정을 중지하고 도 5 (6) 에 나타낸 하이-레벨 "내부 전원 OFF 신호" PEND 를 셀프-리프레시 회로 (22) 에 공급한다. 따라서, 셀프-리프레시 회로 (22) 는, 도 5 (13) 에 나타낸 바와 같이, 내부 전원 회로 (27) 를 활성화시키기 위하여, 하이-레벨 "내부 전원 OFF 신호" PEND 에 기초하여, "내부 전원 OFF 신호" GOFF 를 하이 레벨로부터 로우 레벨로 변경하고, 이를 내부 전원 회로 (27) 에 공급한다.
이는 도 5 (5) 및 도 6에서 점선으로 나타낸 바와 같이, 본 실시예의 반도체 기억 장치의 내부 상태 ST 를 파워-OFF 상태 PFST 로부터 파워-ON 상태 PNST 로 변경시킨다. 즉, 내부 전원 회로 (27) 는, 도 5 (15) 에 나타낸 바와 같이 "내부 전원 OFF 신호" GOFF 가 하이 레벨로부터 로우 레벨로 변경하므로, 내부 전압을 반도체 기억 장치의 각 구성요소로 공급개시한다. 그 후에, 내부 전원 회로 (27) 는, 모니터링된 전위가 특정값을 가지는 전위에 도달하는 경우에, 도 5 (14) 에 나타낸 하이-레벨 "내부 전원 ON 신호" GON 를 ECC 모드 디코더 (31) 및 셀프-모드 디코더 (32) 로 공급한다. 따라서, "내부 전원 ON 신호" GON 가 로우 레벨로부터 하이 레벨로 변경되더라도, 초-저전력 소비 플래그가 리셋되므로, 도 5 (8) 에 나타낸 바와 같이 셀프-모드 디코더 (32) 는 하이-레벨 제 2 셀프-리프레시 개시 신호 SRT2를 생성하지 않는다. 한편, "내부 전원 ON 신호"GON 가 로우 레벨로부터 하이 레벨로 변경되고, 초-저전력 소비 플래그 SLPF 가 리셋되므로, ECC 모드 디코더 (31) 는 하이-레벨 디코드 개시 신호 DEST 를 생성하여, 이를 ECC 제어기 (23) 에 공급하고, 디코드 플래그를 설정한다.
이는 도 5 (5) 및 도 6 의 점선에 의해 나타낸 바와 같이, 본 실시예의 반도체 기억 장치의 내부 상태 ST 를 파워-ON 상태 PNST 로부터 ECC 디코드 상태 EDST 로 변경시킨다. 그 후, 반도체 기억 장치의 내부 상태는, 상기 항목 (1) 의 경우에서와 같이, 클록 인에이블 신호 CKE 가 로우 레벨로부터 하이 레벨로 변경되는 경우에, 도 5 (3) 에 나타낸 바와 같이, 예를 들어 시간 t4에서, ECC 디코드 상태 EDST 로부터 셀프-리프레시 상태 SRST 로 변경된 후에, 아이들 상태 IST 로 변경된다.
(3) 이 경우, 반도체 기억 장치가 초-저전력 소비 모드로 된 후에, ECC 인코드 상태 EEST (도 7 및 도 8 참조) 에서 초-저전력 소비 모드를 해제한다.
먼저, 본 실시예의 반도체 기억 장치에 있어서, 클록 인에이블 신호 CKE 가 하이 레벨로부터 로우 레벨로 변경되는 경우에, 상기 기억 장치가 공급된 명령 SPC 에 의해 초-저전력 소비 모드로 된 후에, 내부 상태 ST 는 도 8 에 나타낸 바와 같이, 아이들 상태 IST 로부터 ECC 인코드 상태 EEST 로 변경되는데, 이는 상기 항목 (1) 의 경우에서 설명한 것과 동일하므로, 그 설명을 생략한다.
다음으로, 도 7 (3) 에 나타낸 바와 같이, 초-저전력 소비 모드를 해제하기 위하여, 본 실시예의 반도체 기억 장치의 내부 상태 ST 가 ECC 인코드 상태 EEST 로 되는 시간 T3에서, 클록 인에이블 신호 CKE 는 로우 레벨로부터 하이 레벨로 변경된다. 클록 인에이블 신호 CKE 가 로우 레벨로부터 하이 레벨로 변경하는 것에 응답하여, 셀프-모드 디코더 (32) 는 초-저전력 소비 플래그를 리셋시키고, 도 7 (9) 에 나타낸 바와 같이, ECC 모드 디코더 (31) 는 초-저전력 소비 플래그 SLPF 를 리셋시킨다. 그 후, ECC 제어기 (23) 는, 각 메모리 셀들 111내지 114을 구성하는 모든 메모리 셀들상에 수행되는 패리티 연산, 및 각 메모리 셀들로의 패리티 영역의 기록이 ECC (24) 에서 종료되는 경우에, 도 7 (7) 에 나타낸 인코드 종료 신호 ENED 를 ECC 모드 디코더 (31) 와 셀프-모드 디코더 (32) 로 공급한다. 따라서, ECC 모드 디코더 (31) 는, 인코드 종료 신호 ENED 가 ECC 제어기 (23) 로부터 공급되는 경우에, 인코드 플래그를 리셋시킨다. 한편, 셀프-모드 디코더 (32) 는, 인코드 종료 신호 ENED 가 ECC 제어기 (23) 로부터 공급되는 경우에 초-저전력 소비 플래그가 리셋되므로, 도 7 (8) 에 나타낸 하이-레벨 제 1 셀프-리프레시 개시 신호 SRT1를 생성하여, 이를 셀프-리프레시 회로 (22) 와 OR 게이트 (28) 로 공급한다.
이는 본 실시예의 반도체 기억 장치의 내부 상태 ST를 ECC 인코드 상태 EEST 로부터 셀프-리프레시 상태 SRST 로 변경시킨다. 그 후, 상기 항목 (1) 의 경우에서와 같이, 클록 인에이블 신호 CKE 가 로우 레벨로부터 하이 레벨로 변경되는 경우에, 예를 들어 도 7 (3) 에 나타낸 바와 같이 시간 T4에서, ECC 디코드 상태 EDST 로부터 셀프-리프레시 상태 SRST 로 변경된 후에, 반도체 기억 장치의 내부 상태 ST 는 아이들 상태 IST 로 변경된다.
(4) 이 경우, 반도체 기억 장치가 초-저전력 소비 모드로 된 후에, 파워-ON 상태 PNST 에서 초-저전력 소비 모드를 해제한다.
먼저, 본 실시예의 반도체 기억 장치에 있어서, 클록 인에이블 신호 CKE 가 하이 레벨로부터 로우 레벨로 변경되는 경우에, 상기 기억 장치가, 공급되는 명령 SPC 에 의해 초-저전력 소비 모드로 된 후에, 그 내부 상태 ST 는 순차적으로 아이들 상태 IST 로부터 ECC 인코드 상태 EEST, 버스트 셀프-리프레시 상태 BSST, 파워-OFF 상태 PFST 를 거쳐 파워-ON 상태 PNST 로 변경된 후, 파워-ON 상태로부터 버스트 셀프-리프레시 상태 BSST 로, 버스트 셀프-리프레시 상태 BSST 로부터 파워-OFF 상태 PFST 로, 그리고 파워-OFF 상태 PFST 로부터 파워-ON 상태 PNST 로 반복되는데, 이는 상기 항목 (1) 의 경우에서 설명한 바와 동일하므로, 그 설명을 생략한다.
다음으로, 본 실시예의 반도체 기억 장치의 내부 상태 ST 가 파워-ON 상태 PNST 로 되는 시간에서, 초-저전력 소비 모드를 해제하기 위하여, 클록 인에이블 신호 CKE 는 로우 레벨로부터 하이 레벨로 변경된다. 이 경우에, 반도체 기억 장치의 내부 상태 ST 는, 파워-ON 상태 PNST 로 변경된 후에, 순차적으로 버스트 셀프-리프레시 상태 BSST, ECC 인코드 상태 EEST, 및 셀프-리프레시 상태 SRST 로 변경된 후, 상기 항목 (1) 의 경우에서와 같이, 클록 인에이블 신호 CKE 가 동시에 로우 레벨로부터 하이 레벨로 변경되는 경우에, 아이들 상태 IST 로 변경된다.
다음으로, 본 실시예의 반도체 기억 장치의 외부적인 특성을 도 9 및 도 10 에 나타낸 타이밍 차트를 참조하여 설명한다. 도 9 및 도 10 의 사선으로 칠해진 영역들은 신호의 하이 레벨 또는 로우 레벨 중 어느 하나가 동작들에 이용될 수 있음을 나타낸다.
(A) 초-저전력 소비 모드의 외부 사양
먼저, 도 9 (1) 에 나타낸 클록 CLK 의 상승과 동기하여, 도 9 (3) 내지 도9 (8) 을 순차적으로 나타내기 위하여, 뱅크들 11내지 14로부터 임의의 특정 뱅크를 선택하는데 사용되는 로우-레벨 칩 선택 신호 /CS, 로우 (low)-레벨 로우 어드레스 스트로브 신호 /RAS, 하이-레벨 칼럼 어드레스 스트로브 신호 /CAS, 로우-레벨 기록 인에이블 신호 /WE, 뱅크 선택 신호 BS, 및 어드레스 AD 가 시간 t1에서 제공된다. 로우-레벨 칩 선택 신호 /CS, 로우-레벨 로우 어드레스 스트로브 신호 /RAS, 하이-레벨 칼럼 어드레스 스트로브 신호 /CAS, 및 로우-레벨 기록 인에이블 신호 /WE 는, 각 메모리 셀 어레이들 11내지 14에 형성되는 각 입력 및 출력 라인들이 사전-충전 상태가 되도록 하는 명령을 발행하는데 사용되는 명령 PCC 를 나타낸다. 여기서, 사전-충전 상태는 외부로부터의 데이터의 판독 및 외부로의 데이터의 기록이, 각 입력 및 출력 라인들에 대응하여 각각 탑재되는 각 메모리 셀들에서 가능하게 되는 상태를 나타낸다.
다음으로, 클록 CLK 의 상승과 동기하고, 시간 t1에 후속하여 사양에 따라 미리 결정된 사전-충전 시간 TRF등이 경과되는 시간 t2에서, 도 9 (2) 에 나타낸 클록 인에이블 신호 CKE 는 하이 레벨로부터 로우 레벨로 변경되고, 로우-레벨 칩 선택 신호 /CS, 하이-레벨 로우 어드레스 스트로브 신호 /RAS, 하이-레벨 칼럼 어드레tm 스트로브 신호 /CAS, 및 로우-레벨 기록 인에이블 신호 /WE 가 도 9 (3) 내지 도 (6) 에 나타낸 순서로 제공된다. 로우-레벨 칩 선택 신호 /CS, 하이-레벨 로우 어드레스 스트로브 신호 /RAS, 하이-레벨 칼럼 어드레스 스트로브 신호/CAS, 및 로우-레벨 기록 인에이블 신호 /WE 는 초-저전력 소비 모드의 설정을 위한 명령을 생성하는데 사용되는 명령 SPC 를 나타낸다. 이는 본 실시예의 반도체 기억 장치를 초-저전력 소비 모드로 되게 하며, 상기 항목 (1) 의 전반부에서 설명되는 내부 동작들을 개시하게 한다. 여기서, 명령 PCC, 뱅크 선택 신호 BS, 및 어드레스 AD 의 공급은 항상 필요하지 않지만, 이러한 명령 PCC, 뱅크 선택 신호 BS, 및 어드레스 AD 는 명령 SPC 의 공급전에 시간 TRP만큼 일찍 공급되고, 내부 상태가 명령 SPC 의 공급 시간에서 완전히 아이들 상태로 되어야 한다.
그 후, 초-저전력 소비 모드를 해제하기 위하여, 예를 들어, 시간 t3에서, 도 9 (2) 에 나타낸 클록 인에이블 신호 CKE 는 로우 레벨로부터 하이 레벨로 변경된다. 그 결과, 본 실시예의 반도체 기억 장치는, 상기 항목들 (1) 내지 (4) 에 설명된 과정들에 따라서 그리고 클록 인에이블 신호 CKE 가 로우 레벨로부터 하이 레벨로 변경되는 시간에서 발생하는 내부 상태에 의존하여, 초-저전력 소비 모드의 해제를 개시한다. 다음으로, 예를 들어 시간 t4에서 소정의 시간 tSLT이 경과하지 전에, 클록 인에이블 신호 CKE 를 로우 레벨로부터 하이 레벨로 변경된 후, 도 9 (2) 에 나타낸 클록 인에이블 신호 CKE 는 하이 레벨로부터 로우 레벨로 변경되며, 도 9 (8) 에 나타낸 어드레스 AD 가 공급된다. 이러한 처리를 수행할 수 있는 이유는 다음과 같다. 즉, 후술하는 바와 같이, 본 실시예의 반도체 기억 장치의 내부 상태를 셀프-리프레시 상태 SRST 로부터 아이들 상태 IST 로 변경시키기 위하여, 시간 t5에서, 클록 인에이블 신호 CKE 가 로우 레벨로부터 하이레벨로 변경되지만, 이러한 변경 이전에, 클록 인에이브 신호 CKE 를 실패없이 로우 레벨로부터 하이 레벨로 변경시켜야 할 필요가 있다. 그러나, 어드레스 AD 의 공급이 항상 필요한 것은 아니다.
다음으로, 시간 t4에 후속하여 소정의 시간 tSLE이 경과된 후의 시간 t5에서, 도 9 (2) 에 나타낸 클록 인에이블 신호 CKE 는 로우 레벨로부터 하이 레벨로 변경된다. 이는 반도체 기억 장치의 내부 상태를 상기 항목들 (1) 내지 (4) 에서 설명한 과정들에 따라서 셀프-리프레시 상태 SRST 로부터 아이들 상태 IST 로 변경시킨다. 여기서, 시간 tSLE는, 상기 항목 (1) 에 설명한 바와 같이, 상기 내부 클록 CLKIN의 분산을 고려한 경우에, 외부 사양으로서 미리 결정된 내부 클록 CLKIN의 분산에 의해 발생되는 에러들의 정정에 필요한 최대 시간 또는 그 이상의 시간이다.
다음으로, 시간 t5에 후속하여 소정의 시간 tRC가 경과된 후의 시간 t6에서, 도 9 (3) 내지 도 9 (6) 에 나타낸 순서로, 로우-레벨 칩 선택 신호 /CS, 로우-레벨 로우 어드레스 스트로브 신호 /RAS, 로우 레벨 칼럼 어드레스 스트로브 신호 /CAS, 및 하이-레벨 기록 인에이블 신호 /WE 가 제공된다. 로우-레벨 칩 선택 신호 /CS, 로우-레벨 로우 어드레스 스트로브 신호 /RAS, 로우-레벨 칼럼 어드레스 스트로브 신호 /CAS, 및 하이-레벨 기록 인에이블 신호 /WE 는 자동-리프레시 동작들을 위한 명령을 발행하는데 사용되는 명령 ORC 를 나타낸다. 여기서,자동-리프레시 동작은 리프레시 카운터 (9) 를 이용하여 리프레시 어드레스를 지정하는 하나의 동작으로 수행된다. 또한, 필요하다면, 시간 t6에 후속하여 소정의 시간 tRC가 경과된후의 시간 t7에서, 도 9 (3) 내지 도 9 (6) 에 나타낸 순서로, 각 뱅크 11내지 14를 활성화시키기 위하여, 로우-레벨 칩 선택 신호 /CS, 로우-레벨 로우 어드레스 스트로브 신호 /RAS, 하이-레벨 칼럼 어드레스 스트로브 신호 /CAS, 및 하이-레벨 기록 인에이블 신호 /WE 가 제공된다. 로우-레벨 칩 선택 신호 /CS, 로우-레벨 로우 어드레스 스트로브 신호 /RAS, 하이-레벨 칼럼 어드레스 스트로브 신호 /CAS, 및 하이-레벨 기록 인에이블 신호 /WE 는 각 뱅크 11내지 14를 활성화시키는데 사용되는 명령 BAC 을 나타낸다.
(B) 통상의 셀프-리프레시 처리의 외부 사양
먼저, 시간 t1에서, 도 10 (1) 에 나타낸 클록 CLK 의 상승과 동기하여, 도 10 (3) 내지 도 10 (1) 에 나타낸 순서로, 로우-레벨 칩 선택 신호 /CS, 로우-레벨 로우 어드레스 스트로브 신호 /RAS, 하이-레벨 칼럼 어드레스 스트로브 신호 /CAS, 및 로우-레벨 기록 인에이블 신호 /WE, 뱅크 선택 신호 /BS, 및 어드레스 AD 가 공급된다. 로우-레벨 칩 선택 신호 /CS, 로우-레벨 로우 어드레스 스트로브 신호 /RAS, 하이-레벨 칼럼 어드레스 스트로브 신호 /CAS, 및 로우-레벨 기록 인에이블 신호 /WE, 뱅크 선택 신호 /BS 는 상술된 명령 PCC 를 나타낸다.
다음으로, 시간 t1에 후속하여 소정의 시간 tRF가 경과된 후의 시간 t2에서, 도 10 (2) 에 나타낸 순서로, 도 10 (1) 에 나타낸 클록 CLK 과 동기하여, 클록 인에이블 신호 CKE 는 하이 레벨으로부터 로우 레벨로 변경되고, 도 10 (3) 내지 도 10 (6) 에 나타낸 순서로, 로우 레벨 칩 선택 신호 /CS, 로우-레벨 로우 어드레스 스트로브 신호 /RAS, 로우-레벨 칼럼 어드레스 스트로브 신호 /CA, 및 하이-레벨 기록 인에이블 신호 /WE 가 공급된다. 로우 레벨 칩 선택 신호 /CS, 로우-레벨 로우 어드레스 스트로브 신호 /RAS, 로우-레벨 칼럼 어드레스 스트로브 신호 /CAS, 및 하이-레벨 기록 인에이블 신호 /WE 는 통상의 셀프-리프레시 모드의 설정을 위한 명령을 발행하는데 사용되는 명령 SRC 를 나타낸다. 이는 본 실시예의 반도체 기억 장치를 통상의 셀프-리프레시 모드로 되게 한다. 시간 t1에서의 명령 PCC, 뱅크 선택 신호 BS, 및 어드레스 AD 의 공급은 항상 필요하지는 않지만, 이러한 신호들이 공급되는 경우에, 이들은 명령 SRC 의 공급 전에 시간 tRP만큼 공급되어야 하고, 반도체 기억 장치의 내부 상태는 명령 SRC 의 공급시간에서 풀 (full) 아이들 상태 IST 로 변경되어야 한다. 그 후, 통상의 셀프-리프레시 모드를 해제하기 위하여, 예를 들어 시간 t3에서, 도 10 (2) 에 나타낸 클록 인에이블 신호는 로우 레벨로부터 하이 레벨로 변경된다. 이에 의해 본 실시예의 반도체 기억 장치는 통상의 셀프-리프레시 모드를 해제한다.
다음으로, 반도체 기억 장치가 다시 통상의 셀프-리프레시 모드로 되도록 하기 위해, 시간 t3에 후속하여 소정의 시간 tRC의 경과 이전에 클록 CKE (도 10(1) 참조) 이 즉시 상승하는 시간 t4이후에 클록 CLK 이 도달하는 시간 t5에서, 클록의 상승과 동기하여, 클록 인에이블 신호 CKE 는 하이 레벨로부터 로우 레벨로 변경되며, 도 10 (3) 내지 도 10 (6) 에 나타낸 순서로, 로우 레벨 칩 선택 신호 /CS, 로우-레벨 로우 어드레스 스트로브 신호 /RAS, 로우-레벨 칼럼 어드레스 스트로브 신호 /CA, 및 하이-레벨 기록 인에이블 신호 /WE 가 공급된다. 이는 본 실시예의 반도체 기억 장치를 통상의 셀프-리프레시 모드로 되게 한다. 그 후, 통상의 셀프-리프레시 모드를 다시 해제하기 위하여, 예를 들어 시간 t6에서, 도 10 (2) 에 나타낸 클록 인에이블 신호 CKK 는 로우 레벨로부터 하이 레벨로 변경된다. 이에 의해 본 실시예의 반도체 기억 장치는 통상의 셀프-리프레시 모드를 해제한다.
그 후, 자동-리프레시 동작들을 수행하기 위하여, 시간 t6에 후속하여 소정의 시간 tRC이 경과하기 바로 이전에, 클록 CKE (도 10 (1) 참조) 이상승하는 시간 t7 이후에 클록 CLK 이 도달하는 시간 t8에서 상승하고, 도 10 (3) 내지 도 10 (6) 에 나타낸 순서로, 로우-레벨 칩 선택 신호 /CS, 로우-레벨 로우 어드레스 스트로브 신호 /RAS, 로우-레벨 칼럼 어드레스 스트로브 신호 /CA, 및 하이-레벨 기록 인에이블 신호 /WE 가 공급되며, 이들 모두는 자동-리프레시 동작들을 위한 명령을 발행하는 명령 ORC 을 나타낸다.
따라서, 본 실시예의 반도체 기억 장치에 따르면, 반도체 기억 장치의 내부 상태를, 통상의 셀프-리프레시 상태 SRST 에 따라 ECC 인코더 상태 EEST, 버스트 셀프-리프레시 상태 BSST, 파워-오프 상태 PFST, 파워-ON 상태 PNST, 및 ECC 디코드 상태 EDST 로 동작되게 하는 초-저전력 소비 모드의 상태와 결합하여 얻어진 상태로 만듦으로써, 대기 상태의 전력 소비를 크게 감소시킬 수 있다.
여기서, 본 실시예의 반도체 기억 장치에 사용되는 전력 제어의 효과를 도 11 를 참조하여 설명한다. 도 11에서, 곡선 "a" 는 반도체 기억 장치에서의 직류가 50 ㎂ 인 경우, 실제 리프레시 능력 tREF에 대하여 데이터를 유지하기 위한 전류 특성 곡선을 나타내지만, 곡선 "b" 는 본 실시예의 반도체 장치에서의 평균 직류 용량이 10 ㎂ 인 경우, 실제 리프레시 능력 tREF에 대하여 데이터를 유지하기 위한 전류 특성 곡선을 나타낸다. 본 실시예의 반도체 기억 장치의 실제 리프레시 능력 tREF이 64 msec 이므로, 임의의 전력 제어 방법을 사용하지 않으면, 데이터 유지용 전류량은 도 11 의 포인트 P1에 나타낸 바와 같이 대략 200 ㎂ 가 된다. 그 후, 반도체 기억 장치가 ECC 인코드 상태 및 ECC 디코드 상태 EDST 로 되므로, 외견상의 리프레시 시간은 상기 특성에 의해 보증될 수 있는 최대 레벨로 연장되고, 교류전류의 량이 감소되므로, 도 11 에 나타낸 바와 같이, 외견상의 리프레시 능력 tREF은 포인트 P1의 레벨로부터 포인트 P2의 레벨로 연장되고, 데이터 유지 전류량은 대략 70 ㎂ 로 감소될 수 있다. 또한, 반도체 기억 장치가 파워-OFF상태 PFST 로 되므로, 직류전류량이 감소되어, 그 결과 데이터 유지 전류는 포인트 P2의 전류량으로부터 포인트 P3의 전류량으로 대략 200 ㎂ 감소된다. 본 실시예의 반도체 기억 장치에 사용되는 전력 제어 방법은 외부로부터의 유입 신호를 대기 상태에 있는 동안이나, 턴 ON 되는 경우에 신호를 수신하여 통상의 동작 상태로 전환될 수 있는 휴대용 셀룰라 폰, PHS 등 과 같은 휴대용 전자 장치들에 큰 효과를 제공할 수 있다.
본 발명은 상기 실시예들로 한정되지 않으며, 본 발명의 범위 및 사상을 벗어남 없이 변경될 수 있음을 알 수 있다. 예를 들어, 상기 실시예에서, 클록 CLK, 내부 클록 CLKIN, 및 클록 인에이블 신호 CKE 는 액티브 하이가 되고, 칩 선택 신호 /CS, 로우 어드레스 스트로브 신호 /RAS, 칼럼 어드레스 스트로브 신호 /CAS, 및 기록 인에이블 신호 /WE 는 액티브 로우로 되지만, 모든 신호들은 액티브 하이 또는 로우로 될 수 있으며, 즉 클록 CLK, 내부 클록 CLKIN, 로우 어드레스 스트로브 신호 /RAS, 칼럼 어드레스 스트로브 신호 /CAS, 및 기록 인에이블 신호 /WE 는 액티브 하이가 될 수 있다. 또한, 상기 실시예에서, 상기 항목들 (1) 내지 (4) 에서 설명된 내부 동작들에서, 초-저전력 소비 모드를 해제하기 위하여, 클록 인에이블 신호 CKE 가 로우 레벨로부터 하이 레벨로 변경되는 경우에, 내부 상태는, 실패없이 셀프-리프레시 상태 SRST 로 자동적으로 변경된 후, 아이들 상태 IST 로 변경된다. 그러나, 본 발명은 이것으로 한정되지는 않는다. 즉, 반도체 기억 장치는, 그 동작이 일단 통상의 셀프-리프레시 모드로 설정된 후 셀프-리프레시 모드로 남아있는 경우에, 아이들 상태 IST 로 되도록 구성될 수 있지만, 반도체 기억 장치는, 외부로부터 명령 SRC 를 공급함으로써, 반도체 기억 장치를 일단 통상의 셀프-리프레시 모드로 되게 한 후, 통상의 셀프-리프레시 모드로 남아있게 하고, 아이들 상태 IST 로의 천이가 발생하도록 구성될 수 있다.
또한, 상기 실시예에서는, 도 9 (3) 내지 도 9 (6) 및 도 10 (3) 내지 도 10 (6) 에 나타낸 결합 신호들이 제공되는 경우에, 초-저전력 소비 모드 또는 통상의 셀프-리프레시 모드로 되도록 ECC 모드 디코더 (31) 및 셀프-모드 디코더 (32) 가 판단되지만, ECC 모드 디코더 (31) 및 셀프-디코더 (32) 에 제공되는 신호들의 타입들 또는 신호들의 결합은 임의적이다. 상기 예들은 어드레스 신호들, 데이터 신호들, 및 이러한 신호들을 상기 로우 어드레스 스트로브 신호 /RAS 등과 결합함으로써 얻어지는 신호들을 포함한다. 즉, ECC 디코더 (31) 와 셀프-모드 디코더 (32) 로 공급되는 신호들은, 이들이 노이즈 및 의도하는 신호들과 다르기만 하면, 임의적인 것도 가능하다.
또한, 상기 실시예에서, 반도체 기억 장치의 내부 상태 ST 에 대한 정보를 얻을 수는 없지만, 반도체 기억 장치는 초-저전력 소비 모드에서 하이로 설정되는 상태 신호가 도 1 에 나타낸 입력/출력 단자 DQ 로부터 출력되도록 구성될 수 있다. 도 12 는 상기 상태 신호가 출력되는 경우에 사용되는 반도체 기억 장치의 외부 사양들을 나타내는 타이밍 차트이다. 도 12 에 있어서, 동일한 파형들을 가지거나 도 9 의 각 구성요소들로서 동일한 타이밍에 제공되는 부분들의 설명을 생략하였다. 이러한 구성에서, 반도체 기억 장치의 내부 상태가, 도 12 (9) 에나타낸 바와 같이 초-저전력 소비 모드로 설정되는 경우에, 하이-레벨 상태 신호는 데이터 입력/출력 단자 DQ 로부터 출력된다. 따라서, 이러한 상태 신호를 사용함으로써, 사용자는 반도체 기억 장치의 내부 상태가 초-저전력 소비 모드로 설정되는지에 관한 정보를 얻을 수 있다. 따라서, 사용자는, 초-저전력 소비 모드를 해제하기 위하여, 예를 들어 시간 t9에서, 도 12 (9) 에 나타낸 상태 신호가 하이 레벨로부터 로우 레벨로 변경됨을 검출함으로써, 도 12 (2) 에 나타낸 클록 인에이블 신호 CKE 를 로우 레벨로부터 하이 레벨로 변경시킨 후에, 시간 t6에서 자동-리프레시 처리를 위한 명령을 발행하는데 사용되는 명령 ORC 또는 시간 t7에서 각 뱅크 11내지 14를 활성화시키는데 사용되는 명령 BAC 를 공급할 수 있다. 한편, 반도체 기억 장치는, 시간 t3에서 도 12 (2) 에 나타낸 클록 인에이블 신호 CKE 가 로우 레벨로부터 하이 레벨로 변경되는 것에 응답하여, 내부 상태 ST 를 ECC 디코드 동작 상태 EDST 로 변경시킨 후에, 상태 신호를 출력하는 데이터 입/출력 단자 DQ 를 고임피던스 상태로 되게 한다. 상술한 구성들에 따르면, 사용자는, 초-저전력 소비 모드를 해제시킨 후에, 반도체 기억 장치의 내부 상태 ST 를 셀프-리프레시 상태 SRST 로 변경시키지 않고 반도체 기억 장치를 직접 사용할 수 있다. 또한, 반도체 기억 장치는, 상태 신호가 전용 핀을 이용하여 외부로 출력될 수 있도록 구성될 수 있다.
또한, 상기 실시예에 있어서, ECC (24) 는 내부 클록 CLKIN과 동기하여 동작하지만, 클록 CLK 과 동기하여 동작하도록 구성될 수도 있다. 또한, 상술된 구성에 있어서, ECC (24) 에서 에러 정정 처리에 필요한 사이클 수에 대한 정보를 얻음으로써, 상기 에러 정정 처리가 종료되었는지 여부에 대한 정확한 정보를 외부로부터 얻을 수 있어, 그 결과, 사용자는 상기 에러 정정 처리가 종료된 직후에 반도체 기억 장치를 이용할 수 있다.
또한, 실시예에서, 버스트 리프레시 처리는, 반도체 기억 장치가 버스트 셀프-리프레시 상태 BSST 로 되는 동안에 수행되지만, 리프레시 처리는 통상의 셀프-리프레시 처리에 사용되는 주기와 동일한 리프레시 주기 TR로 수행될 수 있다. 이 경우에, 내부 전원 OFF 시간은, 본 실시예와 비교되는 경우에 더 짧아지고, 직류 감소 효과는 더 작아지지만, 한 종류의 리프레시 주기 TR를 사용하므로, 반도체 기억 장치의 구성들을 간략화시킬 수 있다.
또한, 상기 실시예에서, 초-저전력 소비 모드로 설정한 후에, 반도체 기억 장치의 내부 상태는 먼저 ECC 인코드 상태 EEST 로 변경된 후, 순차적으로 버스트 셀프-리프레시 상태 BSST 와 파워-OFF 상태 PFST 를 거쳐 파워-ON 상태 PNST 로 변경되지만, 본 발명은 이것으로 한정되지 않는다. 즉, 반도체 기억 장치는, 초-저전력 소비 모드로 설정된 후에, 그 내부 상태가 먼저 ECC 인코드 상태 EEST 로 변경된 후, 순차적으로 파워-OFF 상태 PFST, 버스트 셀프-리프레시 상태 BSST, 파워-ON 상태 PNST 를 거쳐 버스 셀프-리프레시 상태 BSST 로 변경되고, 초-저전력 소비 모드가 해제될 때 까지, 버스트 셀프-리프레시 상태로부터 파워-OFF 상태로의천이, 파워-OFF 상태로부터 파워-ON 상태로의 천이, 파워-ON 상태로부터 버스트 셀프-리프레시 상태로의 천이를 반복할 수 있도록 구성될 수 있다. 리프레시 처리가 ECC 인코드 상태 EEST 로 실질적으로 수행되므로, ECC 인코드 상태 EEST 로부터 파워-OFF 상태 PFST 로의 천이가 발생하더라도, 메모리 셀에 기억되는 데이터는 파괴되지 않는다.
또한, 상기 실시예에서, 초-저전력 소비 모드, ECC 인코드 상태 EEST, 버스트 셀프-리프레시 상태 BSST, 파워-OFF 상태 PFST, 파워-ON 상태 PNST, 및 ECC 디코드 상태 EDST 가 제공된다. 그러나, 본 발명은 이것으로 한정되지 않는다. 예를 들어, 몇몇 큰 실제 리프레싱 능력 tREF을 가지는 반도체 기억 장치에서, 이는 초-저전력 소비 모드에서, 버스트 셀프-리프레시 상태 BSST, 파워-OFF 상태 PFST, 및 파워-ON 상태 PNST 가 제공되도록 구성될 수 있다. 이 경우에, 반도체 기억 장치가 초-저전력 소비 모드로 되는 경우에, 내부 상태가 아이들 상태 IST 로부터 버스트 셀프-리프레시 상태 BSST 로 천이된 후, 버스트 셀프-리프레시 상태 BSST 로부터 파워-OFF 상태 PFST 로의 천이, 파워-OFF 상태 PFST 로부터 파워-ON 상태 PNST로의 천이, 그리고 파워-ON 상태 PNST 로부터 버스트 셀프-리프레시 상태 BSST 로의 천이가 반복된다. 또한, 상기 반도체 기억 장치는 상기 초-저전력 소비 모드의 설정 및 상기 초-저전력 소비 모드의 해제가 상기 실시예에서 제공된 바와 같이 상기 설정 및 해제에 대하여 동일한 방식을 행하거나 또는 명령 디코더 (21) 의 내부에 상기 저소비 전력 모드 또는 통상의 셀프-리프레시 모드 중 어느 하나를선택하는데 적합한 레지스터를 설치하고, 그 레지스터의 값에 따라 상기 모드들 중 어느 하나를 선택함으로써 달성되도록 구성될 수 있다. 또한, 해제를 위한 명령이 제공되는 경우에 사용되는 반도체 기억 장치의 내부 상태 ST 에 따른 천이 방법은, ECC 인코드 상태 EEST 와 ECC 디코드 상태 EDST 가 해제되지 않는 것을 제외하고 상기 실시예에서와 동일하다. 즉, 반도체 기억 장치가, 초-저전력 소비 모드가 해제되는 경우에 버스트 셀프-리프레시 상태 BSST 로 되면, 셀프-리프레시 상태 SRST 로의 천이가 발생한다. 한편, 초-저전력 소비 모드가 해제되는 경우에 반도체 기억 장치가 파워-OFF 상태 PFST 로 되면, 파워-ON 상태 PNST 로의 천이가 발생한 후, 셀프-리프레시 상태 SRST 로의 천이가 발생한다.

Claims (38)

  1. 데이터를 유지하기 위하여 리프레시되어야 하는 메모리 셀을 가지는 반도체 기억 장치의 전력 제어 방법에 있어서,
    대기 상태에서 전력 제어를 실행하고, 집중적 리프레시 상태, 파워-OFF 상태, 및 파워-ON 상태를 제공하는 초-저전력 소비 모드를 채용하는 단계를 포함하며,
    상기 메모리 셀은 중앙 집중 방식에 의해 상기 집중적 리프레시 상태로 리프레시되며, 내부 전원 회로는 부분적으로 상기 파워-OFF 상태로 턴-OFF 되며, 부분적으로 턴 OFF 되는 상기 내부 전원 회로는 상기 파워-ON 상태로 턴 ON 되는 것을 특징으로 반도체 기억 장치의 전력 제어 방법.
  2. 제 1 항에 있어서,
    상기 초-저전력 소비 모드에서는, 에러 정정 회로 인코드 상태 및 에러 정정 회로 디코드 상태가 제공되며, 상기 에러 정정 회로 인코드 상태에서는, 상기 메모리 셀의 유지 특성들이 저하되는 것을 회복하기 위하여 상기 에러 정정 회로에 의해 패리티 비트들에 대하여 산술 연산을 수행하며, 상기 에러 정정 디코드 상태에서는, 상기 산술 연산으로부터의 결과들에 기초하여 상기 에러 정정 회로에 의해 에러 정정을 행하는 것을 특징으로 하는 반도체 기억 장치의 전력 제어 방법.
  3. 제 2 항에 있어서,
    상기 에러 정정 회로는 내부적으로 생성되거나 외부로부터 공급되는 클록에 동기하여 동작하는 것을 특징으로 하는 반도체 기억 장치의 전력 제어 방법.
  4. 제 1 항에 있어서,
    상기 반도체 기억 장치가 내부적으로 상기 초-저전력 소비 모드에 있음을 나타내는 상태 신호를 외부로 출력하는 것을 특징으로 하는 반도체 기억 장치의 전력 제어 방법.
  5. 제 1 항에 있어서,
    상기 반도체 기억 장치는, 상기 메모리 셀이 주기적으로 그리고 자동적으로 리프레시되는 셀프-리프레시 모드로 동작하도록 구성되는 것을 특징으로 하는 반도체 기억 장치의 전력 제어 방법.
  6. 제 1 항에 있어서,
    상기 집중적 리프레시 상태에서, 상기 메로리 셀의 유지 특성에 대응하는 주기보다 더 짧은 주기로 상기 메모리 셀에 대하여 상기 리프레시 처리를 수행하는 것을 특징으로 하는 반도체 기억 장치의 전력 제어 방법.
  7. 제 1 항에 있어서,
    상기 파워-OFF 상태에서, 상기 내부 전원 회로의 쌍극 (paired pole)들 이외의 모든 전원들을 턴 OFF 시키는 것을 특징으로 하는 반도체 기억 장치의 전력 제어 방법.
  8. 제 1 항에 있어서,
    상기 파워-OFF 상태에서, 복수의 상기 메모리 셀들을 구성하는 메모리 셀 어레이의 주변 회로들의 누설 경로들을 차단하는 것을 특징으로 하는 반도체 기억 장치의 전력 제어 방법.
  9. 제 1 항에 있어서,
    상기 반도체 기억 장치를 상기 초-저전력 소비 모드로 되게 하는 명령들이 제공되는 경우에, 상기 집중적 리프레시 상태로 천이한 후, 상기 집중적 리프레시 상태로부터 상기 파워-OFF 상태로의 천이, 상기 파워-OFF 상태로부터 상기 파워-ON 상태로의 천이, 그리고 상기 파워-ON 상태로부터 상기 집중적 상태로의 천이를 반복하는 것을 특징으로 하는 반도체 기억 장치의 전력 제어 방법.
  10. 제 1 항에 있어서,
    상기 초-저전력 소비 모드에서, 상기 초-저전력 소비 모드를 해제하기 위한 명령들이 제공되는 경우에, 상기 반도체 기억 장치가 상기 집중적 리프레시 상태로 되면, 상기 메모리 셀의 유지 특성에 대응하는 주기로 상기 메모리 셀을 리프레시하는 셀프-리프레시 상태로 천이하는 것을 특징으로 하는 반도체 기억 장치의 전력 제어 방법.
  11. 제 1 항에 있어서,
    상기 초-저전력 소비 모드에서, 상기 초-저전력 소비 모드를 해제하기 위한 명령들이 제공되는 경우에, 상기 반도체 기억 장치가 상기 파워-OFF 상태로 되면, 상기 메모리 셀의 유지 특성에 대응하는 주기로 상기 메모리 셀을 리프레시하는 셀프-리프레시 상태로 천이하는 것을 특징으로 하는 반도체 기억 장치의 전력 제어 방법.
  12. 제 2 항에 있어서,
    상기 반도체 기억 장치를 상기 초-저전력 소비 모드로 되게 하는 명령들이 제공되는 경우에, 상기 에러 정정 회로 인코드 상태 및 상기 집중적 리프레시 상태로의 천이가 순차적으로 발생하며, 상기 초-저전력 소비 모드를 해제하기 위한 명령들이 제공될 때 까지, 상기 집중적 리프레시 상태로부터 상기 파워-OFF 상태로의 천이, 상기 파워-OFF 상태로부터 상기 파워-ON 상태로의 천이, 그리고 상기 파워-ON 상태로부터 상기 집중적 리프레시 상태로의 천이를 반복하는 것을 특징으로 하는 반도체 기억 장치의 전력 제어 방법.
  13. 제 2 항에 있어서,
    상기 반도체 기억 장치를 상기 초-저전력 소비 모드로 되게 하는 명령들이 제공되는 경우에 상기 에러 정정 인코드 상태로의 천이, 상기 파워-OFF 상태로의 천이, 및 상기 집중적 리프레시 상태로의 천이가 순차적으로 발생하며, 상기 초-저전력 소비 모드를 해제하기 위한 명령들이 제공될 때 까지, 상기 집중적 리프레시 상태로부터 상기 파워-OFF 상태로의 천이, 상기 파워-OFF 상태로부터 상기 파워-ON 상태로의 천이, 그리고 상기 파워-ON 상태로부터 상기 집중적 리프레시 상태로의 천이를 반복하는 것을 특징으로 하는 반도체 기억 장치의 전력 제어 방법.
  14. 제 2 항에 있어서,
    상기 초-저전력 소비 모드에서, 상기 초-저전력 소비 모드를 해제한 경우에 상기 반도체 기억 장치가 상기 집중적 리프레시 상태로 되면, 상기 에러 정정 회로 디코드 상태로 천이한 후, 상기 메모리 셀의 유지 특성에 대응하는 주기로 상기 메모리 셀을 리프레시하는 셀프-리프레시 상태로 천이하는 것을 특징으로 하는 반도체 기억 장치의 전력 제어 방법.
  15. 제 2 항에 있어서,
    상기 초-저전력 소비 모드에서, 상기 초-저전력 소비 모드를 해제하기 위한 명령들이 제공되는 경우에 상기 반도체 기억 장치가 상기 파워-OFF 상태로 되면, 상기 파워-ON 상태 및 상기 에러 정정 회로 디코드 상태로 순차적으로 천이한 후, 상기 메모리 셀의 유지 특성에 대응하는 주기로 상기 메모리 셀을 리프레시하는 셀프-리프레시 상태로 천이하는 것을 특징으로 하는 반도체 기억 장치의 전력 제어 방법.
  16. 제 2 항에 있어서,
    상기 초-저전력 소비 모드에서, 상기 초-저전력 소비 모드를 해제하기 위한 명령들이 제공되는 경우에 상기 반도체 기억 장치가 상기 에러 정정 회로 인코드 상태로 되면, 상기 에러 정정 회로 인코드 상태의 종료 후에, 상기 메모리 셀의 유지 특성에 대응하는 주기로 상기 메모리 셀을 리프레시하는 셀프-리프레시 상태로 천이하는 것을 특징으로 하는 반도체 기억 장치의 전력 제어 방법.
  17. 제 1 항에 있어서,
    상기 반도체 기억 장치를 외부로부터 공급되는 특정 신호에서 발생하는 제 1 변환에 의해 상기 초-저전력 소비 모드로 되게 하는 명령, 및 상기 특정 신호에서 발생하는 제 2 변환에 의해 상기 초-저전력 소비 모드를 해제하기 위한 명령을 제공하는 것을 특징으로 하는 반도체 기억 장치의 전력 제어 방법.
  18. 제 17 항에 있어서,
    상기 초-저전력 소비 모드를 해제하기 위한 명령들을 제공한 후에, 상기 반도체 기억 장치의 내부 상태를 상기 특정 신호에서 발생하는 제 2 변환에 의해 어떠한 동작도 다시 수행하지 않는 아이들 상태로 천이하기 위한 명령들을 제공하는것을 특징으로 하는 반도체 기억 장치의 전력 제어 방법.
  19. 제 18 항에 있어서,
    상기 초-저전력 소비 모드를 해제하기 위한 명령들을 제공하기 위하여 상기 특정 신호가 상기 제 2 변환된 후에, 상기 에러 정정 회로 디코드 상태에서 에러 정정들에 필요한 최대 시간 이상이 경과하면, 상기 제 2 변환은 상기 아이들 상태로 상기 반도체 기억 장치의 내부 상태를 해제하기 위한 명령들을 제공하는데 사용되는 상기 특정 신호에서 생성되는 것을 특징으로 하는 반도체 기억 장치의 전력 제어 방법.
  20. 데이터를 유지하기 위하여 리프레시되어야 하는 메모리 셀을 가지는 반도체 기억 장치에 있어서,
    상기 메모리 셀을 리프레시하는 셀프-리프레시 실행 유닛;
    각 구성요소들에 전력을 공급하는 내부 전원 회로; 및
    대기 상태에서 전력 제어를 실행하기 위하여 초-저전력 소비 모드로 동작시키기 위한 명령들이 제공되는 경우에, 상기 셀프-리프레시 실행 유닛으로 하여금 집중적 리프레시 처리가 상기 메모리 셀에 대하여 수행되는 집중적 리프레시 상태로, 상기 내부 전원 회로가 부분적으로 턴 오프되는 파워-OFF 상태로, 그리고 부분적으로 턴 OFF 되는 상기 내부 전원 회로가 턴 ON 되는 파워-ON 상태로, 리프레시 동작들을 실행하게 하는 제어 유닛을 구비하는 것을 특징으로 하는 반도체 기억 장치.
  21. 제 20 항에 있어서,
    상기 메모리 셀의 유지 특성들이 저하되는 것을 회복하기 위해 패리티 비트들에 대하여 산술 연산들을 수행하고 상기 산술 연산들로부터의 결과들에 기초하여 에러 정정들을 행하는데 사용되는 에러 정정 회로를 더 구비하며, 상기 제어 유닛은 상기 에러 정정 회로로 하여금 에러 정정 회로 인코드 상태로 상기 산술 연산들을 수행하게 하는 동작, 및 상기 에러 정정 회로로 하여금 에러 정정 회로 디코드 상태로 상기 에러 정정을 행하게 하는 동작을 실행하는 것을 특징으로 하는 반도체 기억 장치.
  22. 제 21 항에 있어서,
    상기 에러 정정 회로는 내부적으로 발생되거나 외부로부터 공급된 클록에 동기하여 동작하는 것을 특징으로 하는 반도체 기억 장치.
  23. 제 20 항에 있어서,
    상기 제어 유닛은 상기 반도체 기억 장치가 내부적으로 상기 초-저전력 소비 모드에 있음을 나타내는 상태 신호를 출력하는 것을 특징으로 하는 반도체 기억 장치.
  24. 제 20 항에 있어서,
    셀프-리프레시 모드는 상기 메모리 셀을 주기적으로 그리고 자동적으로 리프레시하는데 사용되는 것을 특징으로 하는 반도체 기억 장치.
  25. 제 20 항에 있어서,
    상기 제어 유닛은, 상기 집중적 리프레시 상태에서, 상기 메모리 셀의 유지 특성에 대응하는 주기보다 더 짧은 주기로 상기 리프레시 처리를 수행하게 하는 상기 리프레시 실행 유닛을 구비하는 것을 특징으로 하는 반도체 기억 장치.
  26. 제 20 항에 있어서,
    상기 제어 유닛은, 상기 파워-OFF 상태에서, 상기 내부 전원 회로의 쌍극들 이외의 모든 전원들을 턴 OFF 시키는 것을 특징으로 하는 반도체 기억 장치.
  27. 제 20 항에 있어서,
    상기 제어 유닛은, 상기 파워-OFF 상태에서, 복수의 상기 메모리 셀들로 구성되는 메모리 어레이의 주변 회로들의 누설경로를 차단하는 것을 특징으로 하는 반도체 기억 장치.
  28. 제 20 항에 있어서,
    상기 제어 유닛은, 상기 초-저전력 소비 모드로 동작시키기 위한 명령들이제공되는 경우에, 상기 반도체 기억 장치의 내부 상태를 상기 집중적 리프레시 상태로 변경시키고, 상기 초-저전력 소비 모드를 해제하기 위한 명령들이 제공될 때 까지, 상기 집중적 리프레시 상태로부터 상기 파워-OFF 상태로의 천이, 상기 파워-OFF 상태로부터 상기 파워-ON 상태로의 천이, 그리고 상기 파워-ON 상태로부터 상기 집중적 리프레시 상태로의 천이를 반복하는 것을 특징으로 하는 반도체 기억 장치.
  29. 제 20 항에 있어서,
    상기 제어 유닛은, 상기 초-저전력 소비 모드 상태에서, 상기 초-저전력 소비 상태를 해제하기 위한 명령들이 제공되는 경우에 상기 반도체 기억 장치가 상기 집중적 리프레시 상태로 되면, 상기 메모리 셀의 유지 특성에 대응하는 주기로 상기 메모리 셀에 대하여 리프레시 처리를 수행하는 셀프-리프레시 상태로 상기 반도체 기억 장치의 내부 상태를 천이시키는 것을 특징으로 하는 반도체 기억 장치.
  30. 제 20 항에 있어서,
    상기 제어 유닛은, 상기 초-저전력 소비 모드에서, 상기 초-저전력 소비 모드를 해제하기 위한 명령들이 제공되는 경우에 상기 반도체 기억 장치가 상기 파워-OFF 상태로 되면, 상기 반도체 기억 장치의 내부 상태를 상기 파워-ON 상태로 변경시킨 후, 상기 메모리 셀의 유지 특성에 대응하는 주기로 상기 메모리 셀에 대하여 리프레시 처리를 수행하는 셀프-리프레시 상태로 천이시키는 것을 특징으로하는 반도체 기억 장치.
  31. 제 21 항에 있어서,
    상기 제어 유닛은, 상기 초-저전력 소비 모드로 동작시키기 위한 명령들이 제공되는 경우에, 상기 반도체 기억 장치의 내부 상태를 상기 에러 정정 회로 인코드 상태와 상기 집중적 리프레시 상태로 순차적으로 변경시키고, 상기 초-저전력 소비 모드를 해제하기 위한 명령들이 제공될 때 까지, 상기 집중적 리프레시 상태로부터 상기 파워-OFF 상태로의 천이, 상기 파워-OFF 상태로부터 상기 파워-ON 상태로의 천이, 그리고 상기 파워-ON 상태로부터 상기 집중적 리프레시 상태로의 천이를 반복하는 것을 특징으로 하는 반도체 기억 장치.
  32. 제 21 항에 있어서,
    상기 제어 유닛은, 상기 초-저전력 소비 모드로 동작시키기 위한 명령들이 제공되는 경우에, 상기 반도체 기억 장치의 내부 상태를 상기 에러 정정 회로 인코드 상태, 상기 파워-OFF 상태, 및 상기 집중적 리프레시 상태로 순차적으로 변경시키고, 상기 초-저전력 소비 모드를 해제하기 위한 명령들이 제공될 때 까지, 상기 집중적 리프레시 상태로부터 상기 파워-OFF 상태로의 천이, 상기 파워-OFF 상태로부터 상기 파워-ON 상태로의 천이, 그리고 상기 파워-ON 상태로부터 상기 집중적 리프레시 상태로의 천이를 반복하는 것을 특징으로 하는 반도체 기억 장치.
  33. 제 21 항에 있어서,
    상기 제어 유닛은, 상기 초-저전력 소비 모드에서, 상기 초-저전력 소비 모드를 해제하기 위한 명령들이 제공되는 경우에 상기 반도체 기억 장치가 상기 집중적 리프레시 상태로 되면, 상기 반도체 기억 장치의 내부 상태를 상기 에러 정정 회로 디코드 상태로 변경시킨 후, 상기 메모리 셀의 유지 특성에 대응하는 주기로 상기 메모리 셀을 리프레시하는 셀프-리프레시 상태로 상기 반도체 기억 장치의 내부 상태를 천이시키는 것을 특징으로 하는 반도체 기억 장치.
  34. 제 21 항에 있어서,
    상기 제어 유닛은, 상기 초-저전력 소비 모드에서, 상기 초-저전력 소비 모드를 해제하기 위한 명령들이 제공되는 경우에 상기 반도체 기억 장치가 상기 파워-OFF 상태로 되면, 상기 반도체 기억 장치의 내부 상태를 상기 파워-ON 상태 및 상기 에러 정정 회로 디코드 상태로 변경시킨 후, 상기 메모리 셀의 유지 특성에 대응하는 주기로 상기 메모리 셀에 대하여 리프레시 처리를 수행하는 셀프-리프레시 상태로 상기 반도체 기억 장치의 내부 상태를 천이시키는 것을 특징으로 하는 반도체 기억 장치.
  35. 제 21 항에 있어서,
    상기 제어 유닛은, 상기 초-저전력 소비 모드에서, 상기 초-저전력 소비 모드를 해제하기 위한 명령들이 제공되는 경우에 상기 반도체 기억 장치가 상기 에러정정 회로 인코드 상태로 되면, 상기 에러 정정 회로 인코드 상태가 종료된 후에, 상기 메모리 셀의 유지 특성에 대응하는 주기로 상기 메모리 셀에 대하여 리프레시 처리를 수행하는 셀프-리프레시 상태로 상기 반도체 기억 장치의 내부 상태를 천이시키는 것을 특징으로 하는 반도체 기억 장치.
  36. 제 20 항에 있어서,
    상기 초-저전력 소비모드로 동작시키기 위한 명령들은 상기 특정 신호에서 발생하는 제 2 변환에 의해 제공되고, 상기 초-저전력 소비 모드를 해제하기 위한 명령들은 상기 특정 신호에서 발생하는 제 2 변환에 의해 제공되는 것을 특징으로 하는 반도체 기억 장치.
  37. 제 36 항에 있어서,
    상기 초-저전력 소비 모드가 해제된 후, 어떠한 동작도 수행되지 않는 아이들 상태로 상기 반도체 기억 장치의 내부 상태를 천이시키기 위한 명령들은 상기 특정 신호에서 재발생하는 상기 제 2 변환에 의해 제공되는 것을 특징으로 하는 반도체 기억 장치.
  38. 제 37 항에 있어서,
    상기 2 변환이 상기 초-저전력 소비 모드를 해제하기 위한 명령들을 제공하는데 사용되는 상기 특정 신호에서 발생한 후, 상기 에러 정정 회로 디코드 상태에서 에러 정정에 필요한 최대시간 이상이 경과한 경우에, 상기 제 2 변환은 상기 반도체 기억 장치의 내부 상태를 상기 아이들 상태로 천이시키기 위한 명령들을 제공하기 위하여 상기 특정 신호에서 생성되는 것을 특징으로 하는 반도체 기억 장치.
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