JP4470161B2

JP4470161B2 - リフレッシュカウンタ回路及びリフレッシュ動作の制御方法

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Publication number: JP4470161B2
Application number: JP2004181453A
Authority: JP
Inventors: 正之金田; 剛橋本
Original assignee: Hitachi ULSI Systems Co Ltd; Elpida Memory Inc
Current assignee: Micron Memory Japan Ltd; Hitachi Solutions Technology Ltd
Priority date: 2004-06-18
Filing date: 2004-06-18
Publication date: 2010-06-02
Anticipated expiration: 2024-06-18
Also published as: US20060002221A1; JP2006004546A; US7142476B2

Description

本発明は、ＤＲＡＭ（Dynamic Random Access Memory）等の半導体記憶装置におけるリフレッシュ動作に用いられるリフレッシュカウンタ回路、及びリフレッシュ動作の制御方法に関し、特に、通常時のリフレッシュ動作に比べ、消費電力を低減するために長周期リフレッシュを制御してノーマル領域とパリティ領域を有するメモリアレイのリフレッシュ動作に用いられるリフレッシュカウンタ回路等の技術分野に関するものである。

従来から、ＤＲＡＭのデータ保持状態における一層の低消費電力化を実現するため、通常動作時よりも長い周期でリフレッシュ動作を制御することが求められている。そのため、ＤＲＡＭにおいてパリティビットを用いた誤り訂正機能を搭載し、リフレッシュ動作の長周期化によって増加するビット誤りを訂正可能な構成が提案されている。このように構成されたＤＲＡＭでは、メモリ素子に入力した情報データ（データビット）を記憶するノーマル領域とパリティビットを記憶するパリティ領域を設けるとともに、リフレッシュ動作時に、ノーマル領域とパリティ領域の双方に対応可能なリフレッシュカウンタを用意する必要がある。例えば、特許文献１に開示されたリフレッシュカウンタの構成を挙げることができる。

特許文献１においては、メモリ素子の行アドレスのアドレス空間として、１３ビットのアドレス空間に対応するリフレッシュカウンタを構成し、ノーマル領域のリフレッシュ動作時は１３ビットの全てを接続する一方、パリティ領域のリフレッシュ動作時は、１３ビット中の８ビットが接続されるようにスイッチの切替え制御が行われる。これにより、通常領域とパリティ領域のそれぞれに対応する回路の共用化を図り、リフレッシュカウンタ回路規模を大きくすることなくリフレッシュ動作を制御することができる。

また、特許文献１の構成において、リフレッシュカウンタがカウントアップするノーマル領域とパリティ領域は、互いにアドレス空間の構成及びサイズが異なっている。この場合、例えばリフレッシュカウンタの最終段に、ノーマル領域とパリティ領域の判別信号を発生する領域判別回路を付加する構成とし、いずれの領域のカウント動作を行っているかを判別できるようにすることが望ましい。
特開２００４−１１８９３８号公報

上記従来の構成においては、ノーマル領域で用いるカウンタのうち５ビット分のカウンタ部分については、パリティ領域では不定領域となる。そのため、パリティ領域のリフレッシュを伴う動作モードを実行中、その動作モードを一旦停止する場合（後述するバーストリフレッシュ処理又はパワーオフ状態からＥｘｉｔ及びＥｎｔｒｙする等の動作）、その後に再び不定領域の状態が不明のまま、パリティ領域のリフレッシュを再開することを避ける必要がある。この場合、パリティ領域のリフレッシュ動作を実行中には、動作モードの停止を禁止することも考えられる。

しかし、上述の動作モードでは、長周期のリフレッシュに先立つ符合化処理等、比較的負荷が大きく長時間を要する処理も想定される。また、消費電力低減のため、内部クロックを遅くして処理を行う必要もある。この場合、パリティ領域のリフレッシュ動作中に動作モードの停止を禁止するのでは、その後の動作が遅れることになり、迅速な制御の観点から動作モードの自由な停止を認める仕様が望ましい。この場合、その後の動作モード再開時に、リフレッシュカウンタがパリティ領域の不定領域にセットされる事態を避けるための方策が課題となる。

そこで、本発明はこれらの問題を解決する為になされたものであり、ノーマル領域とパリティ領域の双方の行アドレスを発生するリフレッシュカウンタ回路に対し、パリティ領域のリフレッシュ動作を一旦停止する場合、その後にリフレッシュ動作を再開する場合にリフレッシュカウンタが不定領域にセットされた状態になることを回避し、動作上の制約を受けることなく小さい規模の回路構成で、リフレッシュ動作に際して生じる可能性のある不具合を的確に防止し得るリフレッシュカウンタ回路等を提供することを目的とする。

上記課題を解決するために、本発明のリフレッシュカウンタ回路は、データビットを記憶するノーマル領域と、前記データビットの誤り検出訂正に用いるパリティビットを記憶するパリティ領域を有するメモリ素子に対するリフレッシュ動作時に、前記メモリ素子の行アドレスを発生するリフレッシュカウンタ回路であって、ｎビットで表される前記ノーマル領域のアドレス空間に対応するとともに、前記ｎビットに含まれるｍ（ｍ＜ｎ）ビットで表される前記パリティ領域のアドレス空間に対応する行アドレスを発生するｎ段のカウンタと、前記ｎ段のカウンタに接続され、前記ノーマル領域と前記パリティ領域のいずれかのカウント動作を判別するための領域判別信号を発生する領域判別回路と、前記ｎ段の全てのカウンタが連結された第１の接続状態と、前記ｎビットのうち前記ｍビットに含まれないｎ−ｍビットに対応するカウンタ部分を前記ｎ段のカウンタの経路から切り離してｍ段のカウンタを形成する第２の接続状態とを、切替え制御可能な第１のスイッチ回路と、前記第１のスイッチ回路が前記第２の接続状態に切替え制御されている際に前記リフレッシュ動作の停止を指令された場合、前記領域判別信号を前記ノーマル領域のカウント動作を判別する状態にリセットするためのリセット信号を発生して前記領域判別回路に供給するオートリセット回路と、を備え、前記第１のスイッチ回路は、前記領域判別信号により前記ノーマル領域のカウント動作が判別されたときは前記第１の接続状態に切替え制御され、前記領域判別信号により前記パリティ領域のカウント動作が判別されたときは前記第２の接続状態に切替え制御されることを特徴とする。

このように構成された本発明によれば、リフレッシュカウンタ回路のｎ段のカウンタは、ノーマル領域及びパリティ領域のリフレッシュ動作に共用可能であって、いずれの領域をカウントすべきかを領域判別信号により判別できる。そして、第１のスイッチ回路により接続状態を切替え制御して、ｎビットのノーマル領域の行アドレスとｍ（ｍ＜ｎ）ビットのパリティ領域の行アドレスの双方を発生可能である。このとき、パリティ領域ではノーマル領域と比べ小さいアドレス空間になるので、不定領域が存在する。そして、パリティ領域の行アドレスをカウント中にリフレッシュ動作を停止する状況が生じた場合、領域判別信号がノーマル領域を判別する状態となるようにリセット信号を発生する。これにより、その後に行アドレスが不定領域の状態でリフレッシュ動作を再開することを避けることができ、アドレス空間にリフレッシュされない部分が残る等の不具合を未然に防止でき、パリティ領域の行アドレスをカウント中にリフレッシュ動作の停止を禁止する必要がなく、小さい回路規模で制御の自由度が高いリフレッシュカウンタ回路を構成することができる。

本発明において、前記メモリ素子に対し、前記ノーマル領域の行アドレスのみを用いたリフレッシュ動作を行う第１の動作モードと、前記ノーマル領域と前記パリティ領域の双方の行アドレスを用いたリフレッシュ動作を行う第２の動作モードを選択的に指令可能とし、前記オートリセット回路は、前記第２の動作モードから前記第１の動作モードに移行する際、前記リセット信号を発生するようにしてもよい。

本発明において、前記第１の動作モードが指令されたとき、前記ｎ段のカウンタと前記領域判別回路を切り離す一方、前記第２の動作モードが指令されたとき、前記ｎ段のカウンタの最終段に前記領域判別回路を連結してｎ＋１段のカウンタを形成する第２のスイッチ回路を更に設けてもよい。

本発明における前記第１のスイッチ回路は、前記ｎ段のカウンタのうち、ｋ（ｋ＜ｍ）段目のカウンタの出力側とｋ＋１段目のカウンタの入力側の間に接続された第１のパススイッチと、ｋ＋ｎ−ｍ段目のカウンタの出力側とｋ＋ｎ−ｍ＋１段目のカウンタの入力側の間に接続された第２のパススイッチと、前記ｋ段目のカウンタの出力側と前記ｋ＋ｎ−ｍ＋１段目のカウンタの入力側の間に接続された第３のパススイッチを含むように構成し、前記第１の接続状態では、前記第１のパススイッチと前記第２のパススイッチをオンに切替え制御する一方、前記第３のパススッチをオフに切替え制御し、前記第２の接続状態では、前記第１のパススイッチと前記第２のパススイッチをオフに切替え制御する一方、前記第３のパススッチをオンに切替え制御するようにしてもよい。

また、前記ｎ段目のカウンタの出力側と前記領域判別回路の入力側の間に接続された第４のパススイッチを含んで構成し、前記第１の動作モードが指令されたとき、前記第４のパススイッチをオフに切替え制御し、前記第２の動作モードが指令されたとき、前記第４のパススイッチをオンに切替え制御してもよい。

本発明において前記各パススイッチは、ＰＭＯＳとＮＭＯＳからなる相補型のトランスファーゲートを用いて構成してもよい。

本発明において前記オートリセット回路は、前記リセット信号に加えて、外部から入力された外部リセット信号を前記領域判別回路に供給するようにしてもよい。

一方、本発明のリフレッシュ動作の制御方法は、データビットを記憶するノーマル領域と、前記データビットの誤り検出訂正に用いるパリティビットを記憶するパリティ領域を有するメモリ素子に対する行アドレスを発生するリフレッシュ動作の制御方法であって、共通のｎ段のカウンタを用いて、ｎビットで表される前記ノーマル領域のアドレス空間に対応する行アドレスと前記ｎビットに含まれるｍ（ｍ＜ｎ）ビットで表される前記パリティ領域のアドレス空間に対応する行アドレスとを発生する行アドレス発生処理と、前記ノーマル領域と前記パリティ領域のいずれかのカウント動作を判別するための領域判別ビットを発生する領域判別処理と、前記ｎ段の全てのカウンタが連結された第１の状態と、前記ｎ段のカウンタのうちｎ−ｍビットに対応するカウンタ部分を前記ｎ段のカウンタの経路から切り離してｍ段のカウンタが形成された第２の状態とを、切替え制御可能な行アドレス切替え処理と、前記行アドレス切替え処理において前記第２の状態に切替え制御されている際に前記リフレッシュ動作の停止を指令された場合、前記領域判別ビットが前記ノーマル領域のカウント動作を判別する状態となるようにリセットするオートリセット処理とを備え、前記行アドレス切替え処理は、前記領域判別ビットに基づき前記ノーマル領域のカウント動作が判別されたときは前記第１の状態に切替え制御され、前記領域判別ビットに基づき前記パリティ領域のカウント動作が判別されたときは前記第２の状態に切替え制御されることを特徴とする。

本発明において、前記メモリ素子に対し、前記ノーマル領域の行アドレスのみを用いたリフレッシュ動作を行う第１の動作モードと、前記ノーマル領域と前記パリティ領域の双方の行アドレスを用いたリフレッシュ動作を行う第２の動作モードを選択的に指令可能とし、前記オートリセット処理において、前記第２の動作モードから前記第１の動作モードに移行する際、前記領域判別ビットをリセットするようにしてもよい。

本発明によれば、ノーマル領域とパリティ領域の双方の行アドレスを発生するリフレッシュカウンタに対し、ノーマル領域とパリティ領域のそれぞれのアドレス空間に対応して接続状態を切替え制御しつつ、パリティ領域の行アドレスをカウントするタイミングでリフレッシュ動作を一旦停止する場合に、領域判別信号がノーマル領域を判別するようなリセット信号を発生するようにしたので、その後にリフレッシュ動作を再開する場合にリフレッシュカウンタが不定領域にセットされた状態になることを回避できる。よって、リフレッシュの未実行領域の発生等の不具合を防止することができ、動作上の制約を受けることなく簡単な回路構成で、自由度の高い制御によって消費電力の低減に好適なリフレッシュ動作を行い得るリフレッシュカウンタ回路等を提供することができる。

以下、本発明の実施形態について図面を参照しながら説明する。本実施形態においては、低消費電力化を実現するために、誤り訂正機能を担う回路を内蔵して長周期のリフレッシュ動作を制御可能に構成されたダイナミック形ＲＡＭ（ＤＲＡＭ）に対して本発明を適用する場合を説明する。

図１は、本実施形態に係るＤＲＡＭの全体構成を示すブロック図である。ここでは、記憶容量２５６ＭビットのＤＲＡＭを例にとって説明する。図１に示すＤＲＡＭは、４つのバンク０〜バンク３に対応する４つのメモリアレイ１０を備え、各々のメモリアレイ１０の周辺には、行デコーダ１１、ワードドライバ１２、センスアンプ１３、Ｉ／Ｏゲート１４、列デコーダ１５、コーデック１６が設けられている。更に、図１のＤＲＡＭは、制御回路２０、Ｉ／Ｏバッファ２１、アドレスレジスタ２２、リフレッシュカウンタ２３、アドレスセレクタ２４を備えて構成されている。

以上の構成において、各々のメモリアレイ１０は、行方向と列方向にマトリクス状の配置を備え、通常のデータビットを記憶するノーマル領域と、データビットのうち長周期のリフレッシュ動作に伴って発生する誤りビットの検出訂正に用いるパリティビットを記憶するパリティ領域が形成されている。なお、４つのバンク０〜３に対応する４つのメモリアレイ１０は、いずれも同一の構成を備え、その周辺の行デコーダ１１、ワードドライバ１２、センスアンプ１３、Ｉ／Ｏゲート１４、列デコーダ１５、コーデック１６についても、４つのバンク０〜３について同一の構成となっている。

メモリアレイ１０に対しては、動作を指令する各種制御コマンドに基づき、アクセスすべき所望の行アドレス及び列アドレスが指定される。行デコーダ１１は、後述する行アドレスによって指定される１本のワード線(不図示)を選択する。そして、ワードドライバ１２は、行デコーダ１１により選択されたワード線を選択レベルに駆動する。

一方、センスアンプ１３は、選択レベルに駆動されるワード線とそれに接続するメモリアレイ１０からの読出しデータに対応して相補データ線に生じる電位差を増幅し、Ｉ／Ｏゲート１４に出力する。列デコーダ１５は、上述のように指定された列アドレスに対応する列を選択し、Ｉ／Ｏゲート１４のデータのうち選択された列のデータがＩ／Ｏバッファ２１に送られる。Ｉ／Ｏバッファ２１は、メモリアレイ１０に対するアクセス時に、外部とＩ／Ｏゲート１４の間で１６ビットのデータＤ＜０：１５＞の入力又は出力を行うバッファとして機能する。

コーデック１６は、パリティビットの生成及び誤りビットの訂正を担う演算手段であり、例えば、巡回ハミング符号化に基づく所望の生成多項式を演算可能にする多段のシフトレジスタにより構成される。後述の符号化処理の際には、コーデック１６がデータビットに基づきパリティ領域に記憶すべきパリティビットを生成する。また、後述の復号化処理の際には、データビット及びパリティビットに基づき、誤りビットの検出訂正を行う。

制御回路２０は、本実施形態に係るＤＲＡＭの各種動作を制御し、図１の各構成要素における内部タイミングを制御する。この制御回路２０は、ＤＲＡＭに対する制御コマンドを判別するコマンドデコーダ２０１と、ＤＲＡＭのリフレッシュ動作を制御するリフレッシュ制御部２０２と、メモリアレイ１０に対する上述のコーデック１６による誤り訂正機能を制御するＥＣＣ（Error Correcting Code）制御部２０３が含まれる。

制御回路２０に対して外部から供給される制御信号としては、行アドレスストローブ信号（／ＲＡＳ）、列アドレスストローブ信号（／ＣＡＳ）、ライトイネーブル信号（／ＷＥ）、クロックイネーブル信号ＣＫＥ、クロック信号ＣＬＫがある（なお、記号／は、ローレベルの時に信号がアクティブとなることを意味する）。また、制御回路２０に対しては、１３ビットのアドレス信号Ａ＜０：１２＞が入力される。外部から入力される制御コマンドは、上述の各制御信号の組合せパターンにより規定されており、コマンドデコーダ２０１が組合せパターンに基づいて制御コマンドの種別を判別する。

リフレッシュ制御部２０２は、ＤＲＡＭのデータ保持状態におけるリフレッシュ動作を制御し、リフレッシュ開始時にリフレッシュカウンタ２３を起動させる。このリフレッシュカウンタ２３は、リフレッシュ用の行アドレスを発生する回路であり、行アドレスを順次カウントアップし、カウント値をアドレスセレクタ２４に出力する。アドレスセレクタ２４には、アドレスレジスタ２２から出力される行アドレスと、リフレッシュカウンタ２３から出力される行アドレスがそれぞれ入力され、ＤＲＡＭの動作状態に応じて一方を選択的に行デコーダ１１に供給する。

本実施形態では、後述するように通常に比べて長周期のリフレッシュ動作を実行する際に誤り検出訂正を行うので、リフレッシュカウンタ２３は、ノーマル領域をカウントアップすることに加えてパリティ領域もカウントアップする必要がある。なお、リフレッシュカウンタ２３の具体的な構成及び動作については後述する。

次に、メモリアレイ１０の行アドレスに対応するアドレス空間について説明する。本実施形態では、２５６Ｍビットのメモリアレイ１０における任意の行にアクセスするために１３ビットの行アドレスＸ０〜Ｘ１２を用いている。また、この行アドレスに、上述のノーマル領域とパリティ領域の一方を指定するための領域判別ビットＸ１３を付加している。よって、リフレッシュ動作時には、計１４ビットの行アドレスＸ０〜Ｘ１３が用いられる。

図２は、１４ビットの行アドレスＸ０〜Ｘ１３により規定されるアドレス空間を説明する図である。まず、行アドレスのうち最上位の領域判別ビットＸ１３に基づき、Ｘ１３＝０のときはノーマル領域が指定され、Ｘ１３＝１のときはパリティ領域が指定される。ノーマル領域が指定された場合、そのアドレス空間は１３ビットの行アドレスＸ０〜Ｘ１２の全てに基づき表される。よって、ノーマル領域は２の１３乗のアドレスに対応する８１９２の行（Ｘ）のアドレス空間を有する。

これに対し、パリティ領域が指定された場合、そのアドレス空間は行アドレスのうちＸ９〜Ｘ１２の４ビット、及びＸ０〜Ｘ３の４ビットの計８ビットに基づき表される。つまり、行アドレスのうちＸ４〜Ｘ８の５ビットは、パリティ領域に対しては用いられない。これにより、パリティ領域は２の８乗のアドレスに対応する２５６の行（Ｘ）のアドレス空間を有するので、ノーマル領域に比べて３２分の１のサイズを持つことになる。

ここで、図３を用いて、行アドレスＸ０〜Ｘ１３のメモリ空間とメモリアレイ１０のマット構成の関係を説明する。本実施形態のＤＲＡＭは、各メモリアレイ１０を分割し、それぞれ１６個のマット１００により構成されている。図３においては、１６個のマット０〜１５により構成されるメモリアレイ１０内で、各々のマットに対応するノーマル領域とパリティ領域との関係を示している。ＤＲＡＭにアクセスする際には、１６個のマット０〜１５の中から、Ｘ９〜Ｘ１２で選択される一つのマットに対して読み出し又は書き込みが行われる。

まず、行アドレスＸ０〜１３のうち、Ｘ９〜Ｘ１２の４ビットにより、１６個のマット０〜１５の１個を指定するように対応付けている。また、領域判別ビットＸ１３が０のときは、Ｘ０〜Ｘ８の９ビットにより一のマット中のノーマル領域における５１２本のワード線の１本を指定するように対応付けている。一方、領域判別ビットＸ１３が１のときは、Ｘ０〜Ｘ３の４ビットにより一のマット中のパリティ領域における１６本のワード線の１本を指定するように対応付けている。

このように対応付けを行うことにより、図３に示すように、一のマットに対するアドレス空間はノーマル領域では全てカバーされるが、パリティ領域では一部のみが用いられる。その結果、パリティ領域で用いられないアドレス空間が、不定領域（不連続領域）となる。よって、Ｘ１３＝１としてパリティ領域が指定される場合、後述のリフレッシュカウンタ２３によるパリティ領域のカウントアップに際し、行アドレスＸ０〜Ｘ３、Ｘ９〜Ｘ１２の８ビットのみを用い、それ以外のＸ４〜Ｘ８を除外するような構造にする必要がある。

次に図４は、本実施形態のＤＲＡＭにおける複数の動作状態の関係と機能を示す状態遷移図である。本実施系形態では、ＤＲＡＭの通常時の動作を制御する通常動作モード(第１の動作モード)と、ＤＲＡＭのデータ保持状態における消費電力を低減するように動作を制御する低消費電力モード（第２の動作モード）の２つのモードが設けられている。通常動作モードは、ＤＲＡＭにおける一般的なデータの読み出し動作・書き込み動作を行うモードである。一方、低消費電力モードは、上述したように、ＥＣＣ制御部２０３の制御の下、各メモリアレイ１０のコーデック１６による誤り検出訂正を実行させつつ長周期のリフレッシュ動作を行い、これによりＤＲＡＭの消費電力の低減を図るモードである。

図４に示すように、通常動作モードで動作しているＤＲＡＭが制御コマンドＥｎｔｒｙを受けると、動作状態は低消費電力モードに遷移する。一方、低消費電力モードで動作しているＤＲＡＭが制御コマンドＥｘｉｔを受けると、復号化処理を経て動作状態は通常動作モードに遷移する。低消費電力モードは、符合化処理、パワーオフ状態、バーストリフレッシュ処理、複合化処理の４つの状態（処理）を含んでいる。

符合化処理は、メモリアレイ１０における各行又は各列のデータビットに基づく行方向及び列方向のパリティビットを生成する符号化演算を実行し、パリティ領域に書き込む。また、パワーオフ状態では、符合化処理を終えた後に、ＤＲＡＭの各部に供給される電源のうち不要な電源を全て停止する。また、バーストリフレッシュ処理は、メモリアレイ１０の全データに対し連続的なリフレッシュ動作を行う。そして、バーストリフレッシュ処理とパワーオフ状態が所定期間にわたって交互に繰り返される。また、低消費電力モードを終了する際の複合化処理は、パリティ領域に保持されるパリティビットに基づき復号化演算を実行し、メモリアレイ１０の行方向又は列方向に生じたビット誤りを訂正する。

ここで、図５には、図４の状態遷移図に対応するタイミングフロー図を示している。図５に示されるように、通常動作モードでは外部から供給されるクロック（ＣＬＫ）を用いて動作を制御するのに対し、Ｅｎｔｒｙの発行タイミングで低消費電力モードに移行して符合化処理を行う際、内部クロックを用いて動作を制御する。このとき、符合化処理時の消費電力を一層抑えるため、内部クロックの周期を長く（周波数を低く）設定している。例えば、２００ｎｓの長周期の内部クロックが用いられる。

また、符合化処理を終えると、パワーオフ状態（Ｐｏｆｆ）、リフレッシュ動作に先立つパワーオン状態（Ｐｏｎ）、バーストリフレッシュ処理（Ｂｒｅｆ）を繰り返し実行する。この場合、隣接する２つのバーストリフレッシュ処理の間隔が、リフレッシュ周期に相当する。低消費電力モードでは、例えば１秒程度と長周期のリフレッシュ周期が設定される。最後に、通常動作モードに移行するタイミングは自在に定められ、Ｅｘｉｔの発行タイミングでパワーオン状態を経て復号化処理を行った後、通常動作モードに移行する。

低消費電力モードにおいて最初に遷移する符号化処理は、上述したように内部クロックの周期を長く設定したことから、比較的長い時間を要する。その結果、符合化処理時においても自動リフレッシュ処理を実行する必要が生じる。図６は、図５のタイミングフロー図のうち符合化処理の動作フローを示す図である。図６においては、符合化処理が開始された後、内部クロックに同期しながら制御コマンドが順次発行される状態を示している。そして、メモリアレイ１０の任意の行アドレスをアクティブ状態にするＡＣＴコマンド、選択された行アドレス及び列アドレスのデータを読み出すＲＥＡＤコマンド、読み出し後に選択されたバンクをプリチャージするＰＲＥコマンドを所定のタイミングで実行する。

このとき、所定のＡＣＴコマンドと後続するＡＣＴコマンドの間隔は２０μｓ程度必要になる。従って、図６に示すように、所定のＡＣＴコマンドの実行後、後続するＡＣＴコマンドの実行に先立ち、自動リフレッシュ処理を制御するＡＲＥＦコマンドが発行される。これにより、符合化処理の途中でリフレッシュカウンタ２３が動作し、ノーマル領域又はパリティ領域における行アドレスがカウントアップされる状況が想定される。

一方、ＤＲＡＭに対して迅速な動作状態の移行を保つため、図５に示すＥｘｉｔコマンドは、符合化処理の途中であってもＥｘｉｔを禁止するのは望ましくなく、許容する必要がある。これにより、符合化処理において自動リフレッシュ制御を行っているタイミングでＥｘｉｔが発行されると、迅速に通常動作モードに移行することになる。この場合、Ｅｘｉｔを実行するときに、Ｘ１３＝１の状態でカウントアップしている途中にリフレッシュ処理を中断する可能性もある。よって、その後に再びリフレッシュ処理を行う場合、リフレッシュカウンタ２３が図３の不定領域にセットされる事態を回避する必要がある。そのためには、低消費電力モードからＥｘｉｔを実行する際、後述するように領域判別ビットＸ１３をリセットする機能を付加することが有効である。

次に、図７〜図１２を参照して、リフレッシュカウンタ２３の構成及び動作について説明する。図７には、リフレッシュカウンタ２３の基本的な構成を説明する図を示している。図７に示すリフレッシュカウンタ２３は、１４段に連結された各１ビットのカウンタ（Ｘ０〜Ｘ１３）と、４つのパススイッチ３１〜３４と、オートリセット回路４０とを備えて構成されている。

リフレッシュカウンタ２３に含まれる上記１４段のカウンタは、図中、行アドレスＸ０〜Ｘ１３の各ビットを付記して示しており、それぞれからＸ０〜Ｘ１３のビットを出力して一体的に１４ビットの行アドレスを発生する。各々のカウンタＸ０〜Ｘ１３には、図示しないクロックが供給され、そのクロックに同期して行アドレスＸ０〜Ｘ１３が順次カウントアップされていく。

なお、カウンタＸ０〜Ｘ１３のうち、１３段のカウンタＸ０〜Ｘ１２は本発明のｎ段のカウンタ（ｎ＝１３）に対応する。また、最終段のカウンタＸ１３は、本発明の領域判別回路に対応し、領域判別信号としての領域判別ビットＸ１３を出力する。

４つのパススイッチ３１〜３４は、所定の経路の導通状態を制御する役割を担い、制御信号を印加してオン・オフを切替え制御可能になっている。なお、これら４つのパススイッチ３１〜３４のうち、３つのパススイッチ３１〜３３は本発明の第１のスイッチ回路に対応する。また、パススイッチ３４は本発明の第２のスイッチ回路に対応する。

図７に示すように、パススイッチ３１は、連続する４個のカウンタＸ０〜Ｘ３と、連続する５個のカウンタＸ４〜Ｘ８の間に接続されている。また、パススイッチ３２は、連続する５個のカウンタＸ４〜Ｘ８と、連続する４個のカウンタＸ９〜Ｘ１２の間に接続されている。また、パススイッチ３３は、カウンタＸ３の出力側とカウンタＸ９の入力側の間に接続されている。また、パススイッチ３４は、連続する４個のカウンタＸ９〜Ｘ１２と最終段のカウンタＸ１３の間に接続されている。

本実施形態では、４つのパススイッチ３１〜３４のオン・オフ制御により、ノーマル領域に対応する行アドレスＸ０〜Ｘ１２と、パリティ領域に対応する行アドレスＸ０〜Ｘ３、Ｘ９〜Ｘ１２のカウンタ構造の経路の切替え制御を行っている。ここで、図８は、図７の各パススイッチに対する切替え制御の条件を示す図である。

３つのパススイッチ３１、３２、３３には、制御信号として領域判別ビットＸ１３が印加される。そして、パススイッチ３１、３２は、Ｘ１３＝０のときオンとなり、Ｘ１３＝１のときオフとなるように制御される。一方、パススイッチ３３は、Ｘ１３＝０のときオフになり、Ｘ１３＝１のときオンとなるように制御され、パススイッチ３１、３２とは逆極性の制御となる。また、パススイッチ３４には、モード制御信号Ｓｍが印加され、Ｓｍ＝０のときオフとなり、Ｓｍ＝１のときオンとなるように制御される。なお、このモード制御信号Ｓｍは、通常動作モード時に０となり、低消費電力モードのときに１となるように変化する。

まず、Ｘ１３＝０となってノーマル領域が指定される場合、４個のカウンタＸ０〜Ｘ３は、パススイッチ３１を介して後方の５個のカウンタＸ４〜Ｘ８に接続されるとともに、この５個のカウンタＸ４〜Ｘ８は、パススイッチ３２を介して後方の４個のカウンタＸ９〜Ｘ１２に接続される。一方、パススイッチ３３の側の経路の接続は切り離される。このようなカウンタ構造により、１３個のカウンタＸ０〜Ｘ１２が一体的に連結された状態になり、ノーマル領域における２の１３乗の大きさのアドレス空間内でカウントアップを実行することができる。

このとき、通常動作モードが設定されているとすると、モード制御信号Ｓｍは０であり、上述のカウンタＸ０〜Ｘ１２がカウンタＸ１３と切り離された状態になるため、リフレッシュカウンタ２３のカウントアップによってカウンタＸ１３は変化しない。よって、通常動作モード時はリフレッシュカウンタ２３においてノーマル領域内でのみカウントアップが行われ、パリティ領域内でのカウントアップは実行されない。

次に、Ｅｎｔｒｙコマンドにより低消費電力モードに移行すると、Ｓｍ＝１となり、上述のカウンタＸ０〜Ｘ１２はパススイッチ３４を介してカウンタＸ１３と接続される構造になる。よって、この状態でノーマル領域のカウントアップが行われアドレス空間の最大範囲に達すると、そのタイミングでカウンタＸ１３が０から１に変化して、ノーマル領域からパリティ領域に移行する。

その結果、領域判別ビットＸ１３が印加されるパススイッチ３１、３２、３３のオン・オフの状態が切り替わる。中間の５個のカウンタＸ４〜Ｘ８は、前方の４個のカウンタＸ０〜Ｘ３及び後方の４個のカウンタＸ９〜Ｘ１２のいずれからも切り離された状態になる。一方、前方の４個のカウンタＸ０〜Ｘ３は、パススイッチ３３を介して後方の４個のカウンタＸ９〜Ｘ１２に直結され、更に最終段のカウンタＸ１３が連結される構造となる。このような構造により、９個のカウンタＸ０〜Ｘ３、Ｘ９〜Ｘ１３が一体的に連結された状態になり、このうちＸ１３＝１が保持される間、パリティ領域における２の８乗の大きさのアドレス空間内でカウントアップを実行することができる。

なお、図７の構成における各パススイッチ３１〜３４の制御状態は、通常動作モードが設定された状態に対応している。すなわち、パススイッチ３１、３２がオン、パススイッチ３３がオフ、パススイッチ３４がオフに切替え制御される状態になっている。これは、本発明の第１スイッチ回路に対する第１の接続状態に対応する。

一方、図９は図７の構成に対応して、低消費電力モードが設定された状態で、さらにＸ１３＝１になっている状態のリフレッシュカウンタ２３の構成を示している。すなわち、パススイッチ３１、３２がオフ、パススイッチ３３がオン、パススイッチ３４がオンに切替え制御される状態になっており、リフレッシュカウンタ２３の全体から、Ｘ４〜Ｘ８のカウンタ部分が切り離された接続状態になっている。これは、本発明の第１スイッチ回路に対する第２の接続状態に対応する。

次に図７において、オートリセット回路４０は、Ｅｘｉｔコマンドにより低消費電力モードから通常動作モードに移行する際、カウンタＸ１３に対しリセット信号Ｓｒを出力する。オートリセット回路４０には、モード制御信号Ｓｍ及び領域判別ビットＸ１３が印加され、ワンショットパルスとしてのリセット信号Ｓｒを発生するタイミングが制御される。このリセット信号Ｓｒにより、カウンタＸ１３がリセットされ、Ｘ１３＝１の状態からＸ１３＝０の状態に変化し、これによりアドレス空間がパリティ領域からノーマル領域に移行する。なお、オートリセット回路４０の構成及び動作について詳しくは後述する。

次に図１０は、図７の基本的な構成に対応するリフレッシュカウンタ２３の具体的な構成の一例を示すである。図１０の例では、図７の構成と基本的な動作は共通しているが、図７の各パススイッチ３１〜３４やその周辺回路をＣＭＯＳに対応する具体的な回路構成で実現している。

図１０において、１４段のカウンタＸ０〜Ｘ１３とオートリセット回路４０は、図７と共通するので説明を省略する。一方、図７のパススイッチ３１〜３４として、図１０のトランスファーゲート５１〜５４を用いて構成している。ここで、パススイッチ３３については、２つのトランスファーゲート５３ａ、５３ｂを用いることで、トランスファーゲート５１、５２と対称的な配置にしている。

これら５つのトランスファーゲート５１〜５４は、ＰＭＯＳとＮＭＯＳのそれぞれのドレイン同士、ソース同士を接続する相補型の構成を備えている。そして、トランスファーゲート５１〜５４の各ゲートに制御信号を印加し、ソースドレイン間の導通・非導通の状態を切替え制御する構成を備えている。４つのトランスファーゲート５１、５２、５３ａ、５３ｂの各ゲートには、それぞれ領域判別ビットＸ１３の内部ノードＸ１３＿ｉ又はそれと逆極性の信号が印加されている。この内部ノードＸ１３＿ｉは、上述の領域判別ビットＸ１３とは逆極性になる。また、トランスファーゲート５４のゲートには、モード制御信号Ｓｍ又はそれと逆極性の信号が印加されている。

図１０に示すように、ノーマル領域の場合の経路を形成する２つのトランスファーゲート５１、５２と、パリティ領域の場合の経路を形成する２つのトランスファーゲート５３ａ、５３ｂは、互いに逆極性となるように内部ノードＸ１３＿ｉが印加されている。よって、Ｘ１３＿ｉ＝１となる場合は、一方のトランスファーゲート５１、５２がオン状態になり、他方のトランスファーゲート５３ａ、５３ｂがオフ状態になる。これに対し、Ｘ１３＿ｉ＝０となる場合は、一方のトランスファーゲート５１、５２がオフ状態になり、他方のトランスファーゲート５３ａ、５３ｂがオン状態になる。これにより、Ｘ＝１３のレベルの変化に応じて、図７の場合と等価なカウンタ構造を実現することができる。

また、図１０において、各トランスファーゲート５１、５２、５４の出力側に、それぞれデータ保持用のバッファ部６１、６２、６３が設けられている。これらのバッファ部６１〜６３は、３つのインバータから構成され、各トランスファーゲート５１、５２、５３がオン状態からオフ状態に切替わるタイミングで、後方の各カウンタＸ４、Ｘ９、Ｘ１３の入力側がフローティング状態になることを避けるために設けられている。

次に、リフレッシュカウンタ２３に含まれるオートリセット回路４０の構成及び動作について説明する。図１１は、オートリセット回路４０の構成の具体例を示す図であり、図１２は、図１１のオートリセット回路４０の機能波形図である。

図１１に示すオートリセット回路４０は、トランスファーゲート７１〜７４と、ディレイ部７５と、多数のインバータ、ＮＡＮＤ回路、ＮＯＲ回路等の構成要素によって構成されている。このオートリセット回路４０には、上述したようにモード制御信号Ｓｍと内部ノードＸ１３＿ｉが入力されるとともに、更には外部リセット信号が入力される。この外部リセット信号は、本実施形態のオートリセット機能とは別に、所定のタイミングでカウンタＸ１３を任意にリセットする場合に供給される信号である。また、オートリセット回路４０からは、上述のリセット信号Ｓｒと、このリセット信号Ｓｒとは逆極性である反転リセット信号Ｓｒｂとが出力される。

ここで、図１２の機能波形図の例では、通常動作モードと低消費電力モードを交互に繰り返される状況を示している。まず、タイミングｔ０〜ｔ１の通常動作モードにおいては、モード制御信号Ｓｍ＝０、内部ノードＸ１３＿ｉ＝１となり、パリティ領域が無効となっている。この状態で、外部リセット信号が所定期間０となるパルスが入力される。このとき、図１１の構成において、外部リセット信号が０の間は、トランスファーゲート７１、７２がオフ状態になる一方、トランスファーゲート７３、７４がオン状態となる。そのため、図１２に示すように、リセット信号Ｓｒには外部リセット信号のパルスが反転して現れる。

次に、タイミングｔ１〜ｔ２の低消費電力モードに移行すると、モード制御信号Ｓｍ＝１に変化し、パリティ領域が有効になる。その後、パリティ領域のアドレス空間のカウントアップに伴い、内部ノードＸ１３＿ｉが１と０の間を変化する。また、図１２に示すように、低消費電力モードにおいても、外部リセット信号が所定期間０となるパルスが入力されると、それを反転したパルスがリセット信号Ｓｒに現れることがわかる。

そして、内部ノードＸ１３＿ｉが０となっている期間に、タイミングｔ２〜ｔ３の通常動作モードに移行してモード制御信号Ｓｍが１から０に変化したとき、ワンショットパルスが発生する。図１１に示すように、内部ノードＸ１３＿ｉが０になったときは、トランスファーゲート７１、７２がオン状態になるが、この状態でモード制御信号が１から０になって発生するワンショットパルスは、ディレイ部７５の遅延時間に相当するパルス幅を有している。これにより、図１２に示すように、リセット信号Ｓｒのワンショットパルスに続き、内部ノードＸ１３＿ｉがリセットされて１に変化する。すなわち、外部の領域判別ビットＸ１３は０となって、ノーマル領域が指定された状態になるので、以降のリフレッシュ動作で不具合が生じることを回避できる。

なお、図１１に示すオートリセット回路４０の構成は一例であって、領域判別ビットＸ１３をリセットし得るリセット信号を発生可能であれば、論理回路の組合せによって多様な回路構成を採用することができる。

以上説明した本実施形態のＤＲＡＭにより、メモリアレイ１０に形成されたノーマル領域とパリティ領域のそれぞれに対してリフレッシュ動作を行う場合の様々な不具合を防止することができる。すなわち、低消費電力モードにおいて、例えばパリティ領域のリフレッシュ動作を行っている際、そのリフレッシュ動作を停止する状況が生じると、オートリセット回路４０により領域判別ビットＸ１３に対してリセットをかける。よって、それ以降に領域判別ビットＸ１３を参照すると、ノーマル領域を示すことになり、リフレッシュカウンタ２３がパリティ領域中の不定領域にセットされることを回避できる。よって、低消費電力モードの符号化処理では、任意の時間にＥｘｉｔを許可することができ、ＤＲＡＭ制御の利便性を高めることができる。また、長周期のリフレッシュ期間中に電源をオフした場合、その後に電源を復帰して再び低消費電力モードに移行する場合に、パリティ領域中の不定領域にセットされる不具合を防止することができる。

更に、オートリセット回路４０は、上述したＸ１３の自動リセットに加えて、外部から入力される外部リセット信号を供給できるようにしたので、通常モードにおいて任意に領域判別ビットＸ１３にリセットをかけることができ、制御の自由度が高く使い勝手に優れたリフレッシュ動作制御を実現することができる。

以上、本実施形態に基づき本発明について具体的に説明したが、本発明は上述の実施形態に限定されるものではなく、その要旨を逸脱しない範囲で種々の変更を施すことができる。例えば、図２に示す行アドレスのアドレス空間や、図７に示すパススイッチ３１〜３４の位置は適宜に変更することができる。この場合、ノーマル領域がｎビット、パリティ領域がｍビット（ｍ＜ｎ）の行アドレスを用い、これに対応するように図７のパススイッチ３１〜３４の位置を設定した場合であっても、本発明を適用することができる。

本実施形態に係るＤＲＡＭの全体構成を示すブロック図である。行アドレスＸ０〜Ｘ１３により規定されるアドレス空間を説明する図である。行アドレスのアドレス空間とメモリアレイのマット構成の関係を示す図である。ＤＲＡＭにおける複数の動作状態の関係と機能を示す状態遷移図である。図４の状態遷移図に対応するタイミングフロー図である。図５のタイミングフロー図のうち符合化処理の動作フローを示す図である。符号の説明リフレッシュカウンタの基本的な構成を説明する図である。図７の各パススイッチに対する切替え制御の条件を示す図である。図７の基本的な構成に対応するリフレッシュカウンタの異なる接続状態の構成の一例を示すである。図７のリフレッシュカウンタの具体的な構成の一例を示す図である。オートリセット回路の構成を示す図である。図１１のオートリセット回路の機能波形図である。

符号の説明

符号の説明
１０…メモリアレイ
１１…行デコーダ
１２…ワードドライバ
１３…センスアンプ
１４…Ｉ／Ｏゲート
１５…列デコーダ
１６…コーデック
２０…制御回路
２１…Ｉ／Ｏバッファ
２２…アドレスレジスタ
２３…リフレッシュカウンタ
２４…アドレスセレクタ
３１〜３４…パススイッチ
４０…オートリセット回路
５１〜５４、７１〜７４…トランスファーゲート
６１、６２…データ保持用のバッファ部
７５…ディレイ部
２０１…コマンドデコーダ
２０２…リフレッシュ制御部
２０３…ＥＣＣ制御部
Ｓｍ…モード制御信号
Ｓｒ…リセット信号

Claims

データビットを記憶するノーマル領域と、前記データビットの誤り検出訂正に用いるパリティビットを記憶するパリティ領域を有するメモリ素子に対するリフレッシュ動作時に、前記メモリ素子の行アドレスを発生するリフレッシュカウンタ回路であって、
ｎビットで表される前記ノーマル領域のアドレス空間に対応するとともに、前記ｎビットに含まれるｍ（ｍ＜ｎ）ビットで表される前記パリティ領域のアドレス空間に対応する行アドレスを発生するｎ段のカウンタと、
前記ｎ段のカウンタに接続され、前記ノーマル領域と前記パリティ領域のいずれかのカウント動作を判別するための領域判別信号を発生する領域判別回路と、
前記ｎ段の全てのカウンタが連結された第１の接続状態と、前記ｎビットのうち前記ｍビットに含まれないｎ−ｍビットに対応するカウンタ部分を前記ｎ段のカウンタの経路から切り離してｍ段のカウンタを形成する第２の接続状態とを、切替え制御可能な第１のスイッチ回路と、
前記第１のスイッチ回路が前記第２の接続状態に切替え制御されている際に前記リフレッシュ動作の停止を指令された場合、前記領域判別信号を前記ノーマル領域のカウント動作を判別する状態にリセットするためのリセット信号を発生して前記領域判別回路に供給するオートリセット回路と、
を備え、
前記第１のスイッチ回路は、前記領域判別信号により前記ノーマル領域のカウント動作が判別されたときは前記第１の接続状態に切替え制御され、前記領域判別信号により前記パリティ領域のカウント動作が判別されたときは前記第２の接続状態に切替え制御されることを特徴とするリフレッシュカウンタ回路。
前記メモリ素子に対し、前記ノーマル領域の行アドレスのみを用いたリフレッシュ動作を行う第１の動作モードと、前記ノーマル領域と前記パリティ領域の双方の行アドレスを用いたリフレッシュ動作を行う第２の動作モードを選択的に指令可能であり、
前記オートリセット回路は、前記第２の動作モードから前記第１の動作モードに移行する際、前記リセット信号を発生することを特徴とする請求項１に記載のリフレッシュカウンタ回路。
前記第１の動作モードが指令されたとき、前記ｎ段のカウンタと前記領域判別回路を切り離す一方、前記第２の動作モードが指令されたとき、前記ｎ段のカウンタの最終段に前記領域判別回路を連結してｎ＋１段のカウンタを形成する第２のスイッチ回路を更に備えることを特徴とする請求項２に記載のリフレッシュカウンタ回路。
前記第１のスイッチ回路は、前記ｎ段のカウンタのうち、ｋ（ｋ＜ｍ）段目のカウンタの出力側とｋ＋１段目のカウンタの入力側の間に接続された第１のパススイッチと、ｋ＋ｎ−ｍ段目のカウンタの出力側とｋ＋ｎ−ｍ＋１段目のカウンタの入力側の間に接続された第２のパススイッチと、前記ｋ段目のカウンタの出力側と前記ｋ＋ｎ−ｍ＋１段目のカウンタの入力側の間に接続された第３のパススイッチを含んで構成され、
前記第１の接続状態では、前記第１のパススイッチと前記第２のパススイッチがオンに切替え制御される一方、前記第３のパススッチがオフに切替え制御され、
前記第２の接続状態では、前記第１のパススイッチと前記第２のパススイッチがオフに切替え制御される一方、前記第３のパススッチがオンに切替え制御されることを特徴とする請求項３に記載のリフレッシュカウンタ回路。
前記ｎ段目のカウンタの出力側と前記領域判別回路の入力側の間に接続された第４のパススイッチを含んで構成され、
前記第１の動作モードが指令されたとき、前記第４のパススイッチがオフに切替え制御され、前記第２の動作モードが指令されたとき、前記第４のパススイッチがオンに切替え制御されることを特徴とする請求項４に記載のリフレッシュカウンタ回路。
前記各パススイッチは、ＰＭＯＳとＮＭＯＳからなる相補型のトランスファーゲートを用いて構成されることを特徴とする請求項４又は５に記載のリフレッシュカウンタ回路。
前記オートリセット回路は、前記リセット信号に加えて、外部から入力された外部リセット信号を前記領域判別回路に供給することを特徴とする請求項１から６のいずれかに記載のリフレッシュカウンタ回路。
データビットを記憶するノーマル領域と、前記データビットの誤り検出訂正に用いるパリティビットを記憶するパリティ領域を有するメモリ素子に対する行アドレスを発生するリフレッシュ動作の制御方法であって、
共通のｎ段のカウンタを用いて、ｎビットで表される前記ノーマル領域のアドレス空間に対応する行アドレスと前記ｎビットに含まれるｍ（ｍ＜ｎ）ビットで表される前記パリティ領域のアドレス空間に対応する行アドレスとを発生する行アドレス発生処理と、
前記ノーマル領域と前記パリティ領域のいずれかのカウント動作を判別するための領域判別ビットを発生する領域判別処理と、
前記ｎ段の全てのカウンタが連結された第１の状態と、前記ｎ段のカウンタのうちｎ−ｍビットに対応するカウンタ部分を前記ｎ段のカウンタの経路から切り離してｍ段のカウンタが形成された第２の状態とを、切替え制御可能な行アドレス切替え処理と、
前記行アドレス切替え処理において前記第２の状態に切替え制御されている際に前記リフレッシュ動作の停止を指令された場合、前記領域判別ビットが前記ノーマル領域のカウント動作を判別する状態となるようにリセットするオートリセット処理と、
を備え、
前記行アドレス切替え処理は、前記領域判別ビットに基づき前記ノーマル領域のカウント動作が判別されたときは前記第１の状態に切替え制御され、前記領域判別ビットに基づき前記パリティ領域のカウント動作が判別されたときは前記第２の状態に切替え制御されることを特徴とするリフレッシュ動作の制御方法。
前記メモリ素子に対し、前記ノーマル領域の行アドレスのみを用いたリフレッシュ動作を行う第１の動作モードと、前記ノーマル領域と前記パリティ領域の双方の行アドレスを用いたリフレッシュ動作を行う第２の動作モードを選択的に指令可能であり、
前記オートリセット処理において、前記第２の動作モードから前記第１の動作モードに移行する際、前記領域判別ビットをリセットすることを特徴とする請求項８に記載のリフレッシュ動作の制御方法。