JP4299849B2 - 半導体記憶装置及びそのリフレッシュ制御方法 - Google Patents

半導体記憶装置及びそのリフレッシュ制御方法 Download PDF

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Description

本発明は、例えばＤＲＡＭ（Dynamic Random Access Memory）等の半導体メモリに対するリフレッシュ技術の分野に関し、特に、通常動作時のオートリフレッシュと待機時のセルフリフレッシュを実行する構成を備えた半導体記憶装置及びそのリフレッシュ制御方法の技術分野に関するものである。
近年、携帯機器に搭載される大容量のＤＲＡＭには、待機時の消費電流の低減を図ることの要望が強い。そのため、携帯用途のＤＲＡＭの低消費電力化を図る有効な手法として、パーシャルアレイセルリフレッシュ機能（以下、ＰＡＳＲ機能と呼ぶ）が知られている。このＰＡＳＲ機能は、複数のバンクに分割されるメモリセルアレイに対し、一部のバンクについて選択的にセルフリフレッシュを実行するものである。この場合、データを保持すべきリフレッシュ対象を一部のバンクのみに限定し、その一部のバンクのみに対し長い周期のリフレッシュが順次実行される。例えば、４バンクのうち２バンクのみをリフレッシュ対象として指定すれば、通常のリフレッシュ時に比べてリフレッシュを実行すべき部分は半減する。このように、ＰＡＳＲ機能を採用することはＤＲＡＭの消費電流の低減に有効である。また、ＰＡＳＲ機能を含め、メモリセルアレイにおける部分的な領域のみに対し選択的にリフレッシュを実行する多様なリフレッシュ制御技術が提案されている（特許文献１〜３参照）。
特開平２−１９２０９６号公報 特開２００２−３３４５７６号公報 特開２００４−２５９３４３号公報
しかし、従来のＤＲＡＭにおいてＰＡＳＲ機能を採用する場合、セルフリフレッシュに適用することを目的とし、通常動作時のオートリフレッシュはリフレッシュ対象のバンクを指定できない仕様が一般的である。通常動作時のオートリフレッシュにおいては、消費電流の低減という観点からＰＡＳＲ機能を適用する必要性はセルフリフレッシュに比べて小さいが、システム上又は処理上の理由でリフレッシュ対象を一部のバンクに限定する使用形態も想定される。例えば、表示用画像データ等のように一定時間内にメモリセルアレイの特定部分を常にアクセスするような状況があると、その特定部分については通常動作時にオートリフレッシュを実行することなく、全体のリフレッシュ回数を減らして使用効率の向上を図るような使用形態がある。しかし、ＰＡＳＲ機能に基づくバンクの指定をオートリフレッシュに適用したとしても、セルフリフレッシュにおいてリフレッシュが不要な部分と、オートリフレッシュにおいてリフレッシュが不要な部分は、一致しないことが多い。よって、セルフリフレッシュとオートリフレッシュのそれぞれの事情に応じた最適なリフレッシュ制御を実現することは困難である。
また、上記従来のＰＡＳＲ機能は、リフレッシュの実行の有無をバンク単位に設定するものであるが、実際にはバンク内にリフレッシュが必要な部分とリフレッシュが不要な部分が混在するケースも想定される。例えば、画像データ等を各バンクに振り分けて記憶しバンクインターリーブモードでアクセスする場合等が想定される。このようなケースでバンク単位にリフレッシュの実行の有無を設定すると、使用可能なバンク数が減少してアクセス効率の低下を招くことが問題となる。
さらに、上記従来のＰＡＳＲ機能は、リフレッシュ対象を限定することはできるが、限定されたリフレッシュ対象の個々のメモリセルのリフレッシュ周期を選択的に設定することは考慮されていない。すなわち、リフレッシュ対象が限定されて全体のリフレッシュ回数が減少する場合、メモリセルのリフレッシュ周期を維持しながら全体的にビジーレートを減少させてアクセス効率を高めるか、あるいはビジーレートを維持しながらメモリセルのリフレッシュ周期を短縮して動作マージンを向上させるかの選択はできなかった。特に、オートリフレッシュの場合、ＤＲＡＭの使用形態によりアクセス効率を高める場合と動作マージンを向上させる場合を使い分けることが望ましいが、上記従来のＰＡＳＲ機能ではこのような目的に対応できないことが問題となる。
そこで、本発明はこれらの問題を解決するためになされたものであり、セルフリフレッシュとオートリフレッシュのそれぞれの事情に適合するように、独立してリフレッシュ対象を選択的に指定し、半導体記憶装置の消費電力の低減及びアクセス効率の両立を図ることが可能な半導体記憶装置とそのリフレッシュ制御方法を提供することを目的とする。
上記課題を解決するために、本発明の半導体記憶装置は、複数のメモリセルを含むメモリセルアレイに対するリフレッシュを実行する半導体記憶装置であって、前記メモリセルアレイに対する外部からのアクセスを禁止してデータを保持するセルフリフレッシュを実行制御する第１のリフレッシュモードと、前記メモリセルアレイに対する外部からのアクセスを許可してデータを保持するオートリフレッシュを実行制御する第２のリフレッシュモードとを切り替え可能に制御し、リフレッシュアドレスにより特定される選択ワード線に対応する前記メモリセルのリフレッシュを順次実行するリフレッシュ制御手段と、前記メモリセルアレイのうち、前記第１のリフレッシュモードにおいてリフレッシュ対象とすべき部分を設定する第１のモードレジスタと、前記第２のリフレッシュモードにおいてリフレッシュ対象とすべき部分を設定する第２のモードレジスタとを、それぞれ別個に有する指定手段とを備え、前記リフレッシュ制御手段は、前記第１のリフレッシュモード又は前記第２のリフレッシュモードの制御時に、前記選択ワード線の属する部分がリフレッシュ対象として指定されている場合はリフレッシュを実行し、前記選択ワード線の属する部分がリフレッシュ対象として指定されていない場合はリフレッシュを実行しないように構成される。
このように構成される本発明によれば、第１のリフレッシュモードと第２のリフレッシュモードのそれぞれに対して個別にリフレッシュ対象を指定した上で、メモリセルアレイの部分的なリフレッシュを実行することができる。例えば、待機時のセルフリフレッシュモードを第１のリフレッシュモードとし、通常動作時のオートリフレッシュモードを第２のリフレッシュモードとし、それぞれの事情に応じてリフレッシュ対象とすべき部分を独立に指定することにより、セルフリフレッシュの場合は消費電流の低減を目的にリフレッシュ対象を限定する一方、オートリフレッシュの場合はアクセス効率の向上を目的にリフレッシュ対象を限定することができる。このように、目的が異なるリフレッシュモードを切り替え可能に制御する場合、それぞれ異なる部分をリフレッシュ対象として独立に指定することにより、最適なリフレッシュ制御を実現することができる。
この場合、前記指定手段は、前記第１のリフレッシュモードにおけるリフレッシュ対象と、前記第２のリフレッシュモードにおけるリフレッシュ対象とは、互いに異なる部分に指定可能である。
本発明において、前記メモリセルアレイは、複数のバンクに分割され、前記指定手段は、前記第１のリフレッシュモード及び前記第２のリフレッシュモードのそれぞれに関し、前記複数のバンクの中からリフレッシュ対象とすべきバンクを選択的に指定し、かつ、当該指定された各バンクを区分した複数のバンク内領域の中からリフレッシュ対象とすべきバンク内領域を選択的に指定するようにしてもよい。
本発明において、前記指定手段は、前記第１のリフレッシュモード及び前記第２のリフレッシュモードのそれぞれに関し、Ｎ個のバンクの各々に対してリフレッシュ対象とすべきか否かを指定するＮビットのバンク指定情報と、Ｍ個の前記バンク内領域の各々に対してリフレッシュ対象とすべきか否かを指定するＭビットの領域指定情報とを保持するようにしてもよい。
この場合、上述の前記バンク指定情報及び前記領域指定情報を、モードレジスタに保持してもよい。
本発明において、前記リフレッシュ制御手段は、選択ワード線の行アドレスに対応するリフレッシュアドレスと、前記選択ワード線の属するバンクを選択するバンク選択信号と、前記選択ワード線の属する前記バンク内領域を選択する領域選択信号とを、それぞれ発生して前記メモリセルアレイに供給するように構成してもよい。
この場合、前記リフレッシュ制御手段は、リフレッシュ対象の部分において前記リフレッシュアドレスを順次更新しつつリフレッシュを実行し、リフレッシュ対象ではない部分において前記リフレッシュアドレスを順次更新しつつリフレッシュを実行しないようにしてもよい。
一方、前記リフレッシュ制御手段は、リフレッシュ対象の部分において前記リフレッシュアドレスを順次更新しつつリフレッシュを実行し、リフレッシュ対象ではない部分において前記リフレッシュアドレスを更新せずに直ちに後続のリフレッシュ対象の部分に遷移させるようにしてもよい。
本発明において、前記リフレッシュ制御手段は、Ｎ個のバンクの対して多様な制御を選択することができる。すなわち、１バンク毎に選択して１本の前記選択ワード線に対応する前記リフレッシュアドレスを順番に更新する場合、所定数のバンクを選択して所定数の前記選択ワード線に対応する前記リフレッシュアドレスを同時に更新する場合、前記Ｎ個のバンクの全てのバンクを選択してＮ本の前記選択ワード線に対応する前記リフレッシュアドレスを同時に更新する場合、のいずれも適用することができる。
本発明において、前記第１のリフレッシュモードは待機時のセルフリフレッシュモードとし、前記第２のリフレッシュモードは通常動作時のオートリフレッシュモードとしてもよい。
上記課題を解決するために、本発明の半導体記憶装置の制御方法は、複数のメモリセルを含むメモリセルアレイを備えた半導体記憶装置のリフレッシュ制御方法あって、前記メモリセルアレイに対する外部からのアクセスを禁止してデータを保持するセルフリフレッシュを実行制御する第１のリフレッシュモードに関し、リフレッシュ対象とすべき部分を指定する第１の指定情報を第１のモードレジスタに設定し、前記メモリセルアレイに対する外部からのアクセスを許可してデータを保持するオートリフレッシュを実行制御する第２のリフレッシュモードに関し、リフレッシュ対象とすべき部分を指定する第２の指定情報を前記第１のモードレジスタとは別個に設けられた第２のモードレジスタに設定し、前記第１のリフレッシュモード時は、前記第１の指定情報に基づき、リフレッシュアドレスにより特定される選択ワード線の属する部分がリフレッシュ対象として指定されている場合はリフレッシュを実行し、前記選択ワード線の属する部分がリフレッシュ対象として指定されていない場合はリフレッシュを実行しないように制御し、前記第２のリフレッシュモード時は、前記第２の指定情報に基づき、前記選択ワード線の属する部分がリフレッシュ対象として指定されている場合はリフレッシュを実行し、前記選択ワード線の属する部分がリフレッシュ対象として指定されていない場合はリフレッシュを実行しないように制御する。
本発明において、前記第１の指定情報と前記第２の指定情報は多様な設定が可能である。すなわち、前記メモルセルアレイの互いに異なる部分をリフレッシュ対象として指定する情報、あるいは、前記メモルセルアレイの同一の部分をリフレッシュ対象として指定する情報を、前記第１及び第２の指定情報とすることができる。
本発明において、前記第１の指定情報と前記第２の指定情報は、前記第１のリフレッシュモード及び前記第２のリフレッシュモードのそれぞれに関し、前記メモリセルアレイを分割した複数のバンクの中からリフレッシュ対象とすべきバンクを選択的に指定するバンク指定情報と、前記指定された各バンクを区分した複数のバンク内領域の中からリフレッシュ対象とすべきバンク内領域を選択的に指定する領域指定情報を含めてもよい。
本発明において、前記複数のバンクの各々は、互いに同一のサイズを有するものとし、
前記複数のバンク内領域の各々は、バンク内で互いに同一のサイズを有する行アドレスが連続する領域としてもよい。
本発明において、前記メモリセルアレイの全体においてリフレッシュ対象に含まれる前記選択ワード線の総数が減少する場合は多様な制御が可能である。すなわち、平均的なリフレッシュ頻度を減少させつつ、各メモリセルに対するリフレッシュ周期を維持するように制御してもよいし、あるいは、平均的なリフレッシュ頻度を維持しつつ、各メモリセルに対するリフレッシュ周期を短くするように制御してもよい。
本発明によれば、半導体記憶装置のセルフリフレッシュとオートリフレッシュにおいて、それぞれ独立にリフレッシュ対象とすべき部分を指定し、指定された部分を選択的にリフレッシュすることができる。よって、待機時の消費電流の低減と通常動作時のアクセス効率の向上を両立させることができる。例えば、定期的にアクセスされる表示用画像データ等はオートリフレッシュを実行せず、セルフリフレッシュのみを実行するなど、使用形態に応じたフレキシブルなリフレッシュを実現可能となる。
また、リフレッシュの実行の有無をバンク単位に設定することに加えて、バンクを区分したバンク内領域単位に設定することができ、バンクインターリーブモードでアクセスする場合の効率を向上させることができる。さらに、リフレッシュ対象を限定することに伴いメモリセルのリフレッシュ回数が全体的に減少する場合、ビジーレートを減少させる場合とリフレッシュ周期を短縮する場合を使い分けることができ、アクセス効率と動作マージンのいずれを優先する場合であっても柔軟に対応することができる。
以下、本発明の実施形態について図面を参照しながら説明する。本実施形態においては、通常動作時のオートリフレッシュと待機時のセルフリフレッシュをそれぞれ実行可能な構成を備えたＤＲＡＭに対して本発明を適用するものとする。以下では、構成及び動作が異なる２つの実施形態について順次説明する。
（第１実施形態）
図１は、第１実施形態のＤＲＡＭにおいてリフレッシュ制御に関わる要部構成を示すブロック図である。図１に示すＤＲＡＭは、複数のワード線と複数のビット線の交点に形成された複数のメモリセルを含むメモリセルアレイ１０を備えている。このメモリセルアレイ１０は、４つのバンク（バンク０、バンク１、バンク２、バンク３として表記する）に分割されている。これらの各バンクはいずれも同一の記憶容量及び構成を備えている。メモリセルアレイ１０の読み出し時又は書き込み時には、所望のバンクを選択的にアクセスすることができる。
また、４つのバンク０〜３は、それぞれが４つのバンク内領域（以下、単に領域と呼ぶ）Ａ０、Ａ１、Ａ２、Ａ３に区分されている。これらの領域Ａ０〜Ａ３は同一のサイズに設定され、所定のバンクをリフレッシュする際、後述の制御に従って所望の領域Ａ０〜Ａ３を選択的にリフレッシュ対象として指定可能となっている。
リフレッシュ制御回路１１は、メモリセルアレイ１０に対するリフレッシュを制御する回路である。リフレッシュ制御回路１１には、メモリセルアレイ１０におけるリフレッシュ対象の選択ワード線の行アドレスに対応するリフレッシュアドレス等を順次発生するカウンタ回路と、リフレッシュを実行制御する際に必要な信号を発生する後述の各種デコーダが含まれる。なお、リフレッシュ制御回路１１は、後述のリフレッシュモード制御部１３と相まって、本発明のリフレッシュ制御手段として機能する。
第１実施形態のＤＲＡＭにおいては、２つのリフレッシュモードとして、待機時に外部からのアクセスを禁止してデータを保持するセルフリフレッシュを実行制御するセルフリフレッシュモード（本発明の第１のリフレッシュモード）と、通常動作時に外部からのアクセスを許可してデータを保持するオートリフレッシュを実行制御するオートリフレッシュモード（本発明の第２のリフレッシュモード）がある。上記のリフレッシュ制御回路１１は、セルフリフレッシュモード及びオートリフレッシュモードの両方の制御に共用される回路である。
図１に示すように、リフレッシュ制御回路１１は、４ビットのバンク選択信号ＢＳ０、ＢＳ１、ＢＳ２、ＢＳ３と、ｎ−１ビットのリフレッシュアドレスＲＡ０〜ＲＡｎ−２と、４ビットの領域選択信号ＡＳ０、ＡＳ１、ＡＳ２、ＡＳ３をそれぞれ発生する。バンク選択信号ＢＳ０〜ＢＳ３は、リフレッシュ時に選択ワード線の属するバンクを選択する信号である。領域選択信号ＡＳ０〜ＡＳ３は、各バンクが４つの領域Ａ０〜Ａ３に区分されるので、バンク内で選択ワード線の属する領域Ａ０〜Ａ３を選択する信号である。リフレッシュアドレスＲＡ０〜ＲＡｎ−２は、リフレッシュ時に選択されたバンク及び選択された領域Ａ０〜Ａ３内にて、選択ワード線の行アドレスのカウントアップに用いられる。なお、本来は１バンクの全体をカウントするためにｎ＋１ビットのリフレッシュアドレスを想定しているが、第１実施形態の各領域Ａ０〜Ａ３内はバンクを４つに区分したものであるため、２ビット分だけ少なくなっている。
モードレジスタ設定部１２は、外部から入力される設定データに基づき、リフレッシュに関する指定情報をモードレジスタに保持し、本発明の指定手段として機能する。モードレジスタ設定部１２に対しては、セルフリフレッシュに関する指定情報（第１の指定情報）とオートリフレッシュに関する指定情報（第２の指定情報）を独立に設定することができる。モードレジスタ設定部１２により、リフレッシュ対象のバンク０〜３の指定と領域Ａ０〜Ａ３の指定を行うことができる。なお、モードレジスタに保持される指定情報の具体的な内容については後述する。
リフレッシュモード制御部１３は、上述の２つのリフレッシュモードを切り替え選択制御し、リフレッシュモードの選択信号をリフレッシュ制御回路１１に送出する。また、外部からのリフレッシュ要求に基づき、オートリフレッシュについてのリフレッシュ起動信号をリフレッシュ制御回路１１に送出する。なお、セルフリフレッシュの場合は、ＤＲＡＭの内部タイマーに基づき所定のタイミングで起動される。
次に図２は、モードレジスタ設定部１２により指定情報が保持されるモードレジスタのデータ構成を示す図である。図２の例では、全部で１０ビットからなるモードレジスタにおいて、ビットＳ０〜Ｓ３が領域指定情報に割り当てられ、ビットＳ４〜Ｓ７がバンク指定情報に割り当てられ、ビットＳ８、Ｓ９が方式指定情報に割り当てられる。なお、セルフリフレッシュとオートリフレッシュに対し別々のモードレジスタが設けられるので、図２のモードレジスタは２系統設けられ、全部で２０ビットの指定情報が保持される。
領域指定情報により、ビットＳ０、Ｓ１、Ｓ２、Ｓ３の順で、各バンクの領域Ａ０、Ａ１、Ａ２、Ａ３に対するリフレッシュの実行の有無が設定される。ビットＳ０〜Ｓ３が１に設定されている場合は、対応する領域Ａ０〜Ａ３はリフレッシュ対象に指定され、ビットＳ０〜Ｓ３が０に設定されている場合は、対応する領域Ａ０〜Ａ３がリフレッシュ対象に指定されない。
バンク指定情報により、ビットＳ４、Ｓ５、Ｓ６、Ｓ７の順で、バンク０、１、２、３に対するリフレッシュの実行の有無が設定される。ビットＳ４〜Ｓ７が１に設定されている場合は、対応するバンクがリフレッシュ対象に指定され、ビットＳ４〜Ｓ７が０に設定されている場合は、対応するバンクがリフレッシュ対象に指定されない。
方式指定情報により、ビットＳ８、Ｓ９のパターンに基づき各バンクのリフレッシュのタイミングが設定される。すなわち、後述するように、各バンクのリフレッシュを同じタイミングで実行するか、あるいは異なるタイミングで実行するかを方式指定情報により選択可能となっている。ビットＳ８、Ｓ９が０、０に設定されている場合は、リフレッシュは４バンクの全てに対し同時に実行される。ビットＳ８、Ｓ９が１、０に設定されている場合は、リフレッシュは４バンク中の２バンクに対し同時に実行される。ビットＳ８、Ｓ９が１、１に設定されている場合は、リフレッシュは１バンク毎に実行される。なお、ビットＳ８、Ｓ９の０、１の設定は未使用となっている。
第１実施形態においては、モードレジスタに保持される指定情報により、セルフリフレッシュとオートリフレッシュをそれぞれの事情に応じて異なる条件で使い分けることが特徴となっている。以下、図３〜図１１を用いて、セルフリフレッシュ及びオートリフレッシュを適切に使い分けることを想定した複数の設定例を挙げながら、具体的に説明する。
図３の表においては、リフレッシュに関する１６通りの異なる設定例に対応するモードレジスタの指定情報を示している。図３では、セルフリフレッシュとオートリフレッシュに関し、それぞれ領域指定情報の４ビットＳ０〜Ｓ３とバンク指定情報の４ビットＳ４〜Ｓ７のパターンを示している。ここでは、モードレジスタの方式指定情報については考慮しないものとする。図３に示される第１〜第１６の設定例に対応して、セルフリフレッシュとオートリフレッシュの各バンク０〜３及び各領域Ａ０〜Ａ３の状態を図４〜図１１に示している。なお、図４〜図１１においては、リフレッシュ対象であるか否かに応じて、リフレッシュを実行する部分（濃く表した部分）とリフレッシュを実行しない部分（白抜きで表した部分）が区別可能に表示されている。
図４は、セルフリフレッシュにおいて全バンクをリフレッシュ対象としつつ、オートリフレッシュにおいてリフレッシュ対象のバンクを限定する場合を示す。なお、セルフリフレッシュ及びオートリフレッシュの領域Ａ０〜Ａ３については全てリフレッシュ対象に指定される。まず、図４（ａ）に示す第１の設定例では、リフレッシュ対象のバンクとして、セルフリフレッシュは全バンクが指定され、オートリフレッシュはバンク０，１が指定される。また、図４（ｂ）に示す第２の設定例では、リフレッシュ対象のバンクとして、セルフリフレッシュは全バンクが指定され、オートリフレッシュはバンク０のみが指定される。
また、図５は、セルフリフレッシュにおいて各バンク内の全領域をリフレッシュ対象としつつ、オートリフレッシュにおいてリフレッシュ対象の領域を限定する場合を示す。なお、セルフリフレッシュ及びオートリフレッシュのバンク０〜３については全てリフレッシュ対象に指定される。まず、図５（ａ）に示す第３の設定例では、リフレッシュ対象の領域として、セルフリフレッシュは全領域が指定され、オートリフレッシュは領域Ａ０、Ａ１が指定される。また、図５（ｂ）に示す第４の設定例では、リフレッシュ対象の領域として、セルフリフレッシュは全領域が指定され、オートリフレッシュは領域Ａ０のみが指定される。
図４及び図５の各設定例によれば、オートリフレッシュでは、例えば、通常動作時にリフレッシュが不要な画像データ等をリフレッシュ対象ではない部分に格納しつつ、リフレッシュ対象の部分をアプリケーションのワークエリアとして利用することができる。一般に、定期的にアクセスされる画像データ等のデータは、オートリフレッシュを省略することができる。一方、セルフリフレッシュでは、メモリセルアレイ１０の全体をリフレッシュして全てのデータが保持可能となり、セルフリフレッシュからの復帰後は直ちに元の状態を復元可能となる。
図６は、セルフリフレッシュとオートリフレッシュにおいて、互いに異なるバンクがリフレッシュ対象に指定される場合を示す。なお、セルフリフレッシュ及びオートリフレッシュの領域Ａ０〜Ａ３については全てリフレッシュ対象に指定される。まず、図６（ａ）に示す第５の設定例では、リフレッシュ対象のバンクとして、セルフリフレッシュはバンク２、３が指定され、オートリフレッシュはバンク０、１が指定される。また、図６（ｂ）に示す第６の設定例では、リフレッシュ対象のバンクとして、セルフリフレッシュはバンク１、２、３が指定され、オートリフレッシュはバンク０のみが指定される。
また、図７は、セルフリフレッシュとオートリフレッシュにおいて、互いに異なる領域がリフレッシュ対象に指定される場合を示す。なお、セルフリフレッシュ及びオートリフレッシュのバンク０〜３については全てリフレッシュ対象に指定される。まず、図７（ａ）に示す第７の設定例では、リフレッシュ対象の領域として、セルフリフレッシュは領域Ａ２、Ａ３が指定され、オートリフレッシュは領域Ａ０、Ａ１が指定される。また、図７（ｂ）に示す第８の設定例では、リフレッシュ対象の領域として、セルフリフレッシュは領域Ａ１、Ａ２、Ａ３が指定され、オートリフレッシュは領域Ａ０のみが指定される。
図６及び図７の各設定例によれば、例えば、画像データがメモリセルアレイ１０の一部に格納される場合、オートリフレッシュでは、その部分のリフレッシュが不要となる一方、他の部分をアプリケーションのワークエリアとして利用できる。これに対し、セルフリフレッシュでは、データ保持の必要がある画像データ等を選択的にリフレッシュし、セルフリフレッシュからの復帰後はアプリケーションを再実行する必要があるが、直ちに元の画像データを表示することができる。
図８は、セルフリフレッシュとオートリフレッシュにおいて、同一のバンクがリフレッシュ対象に指定される場合を示す。なお、セルフリフレッシュ及びオートリフレッシュの領域Ａ０〜Ａ３については全てリフレッシュ対象に指定される。まず、図８（ａ）に示す第９の設定例では、リフレッシュ対象のバンクとして、セルフリフレッシュ及びオートリフレッシュともバンク０、１が指定される。また、図８（ｂ）に示す第１０の設定例では、リフレッシュ対象のバンクとして、セルフリフレッシュ及びオートリフレッシュともバンク０のみが指定される。
また、図９は、セルフリフレッシュとオートリフレッシュにおいて、各バンク内の同一の領域がリフレッシュ対象に指定される場合を示す。なお、セルフリフレッシュ及びオートリフレッシュのバンク０〜３については全てリフレッシュ対象に指定される。まず、図９（ａ）に示す第１１の設定例では、リフレッシュ対象の領域として、セルフリフレッシュ及びオートリフレッシュとも領域Ａ０、Ａ１が指定される。また、図８（ｂ）に示す第１２の設定例では、リフレッシュ対象の領域として、セルフリフレッシュ及びオートリフレッシュとも領域Ａ０のみが指定される。
図８及び図９の各設定例によれば、例えば、画像データ等がメモリアレイ１０の一部に格納される場合、オートリフレッシュでは、その部分のリフレッシュが不要となる一方、他の部分をアプリケーションのワークエリアとして使用できる。これに対し、セルフリフレッシュでは、保持が不要な画像データについてはリフレッシュを行わないが、ワークエリアのデータのリフレッシュを行う場合が想定される。よって、セルフリフレッシュからの復帰後は、画像データの新たな生成が必要となるが、直ちにアプリケーションを続行することができる。
図１０は、セルフリフレッシュとオートリフレッシュにおいて、同一のバンクの異なる領域がリフレッシュ対象に指定される場合を示す。まず、図１０（ａ）に示す第１３の設定例では、リフレッシュ対象のバンクとして、セルフリフレッシュ及びオートリフレッシュともバンク０、１が指定されるが、リフレッシュ対象の領域として、セルフリフレッシュでは領域Ａ０、Ａ１が指定され、オートリフレッシュでは全領域が指定される。また、図１０（ｂ）に示す第１４の設定例では、リフレッシュ対象のバンクとして、セルフリフレッシュ及びオートリフレッシュともバンク０が指定されるが、リフレッシュ対象の領域として、セルフリフレッシュでは領域Ａ０、Ａ１が指定され、オートリフレッシュでは全領域が指定される。
また、図１１は、セルフリフレッシュとオートリフレッシュにおいて、異なるバンク内で同一の領域がリフレッシュ対象に指定される場合を示す。まず、図１１（ａ）に示す第１５の設定例では、リフレッシュ対象のバンクとして、セルフリフレッシュではバンク０、１が指定され、オートリフレッシュでは全バンクが指定されるとともに、リフレッシュ対象の領域として、セルフリフレッシュ及びオートリフレッシュとも領域Ａ０、Ａ１が指定される。また、図１１（ｂ）に示す第１６の設定例では、リフレッシュ対象のバンクとして、セルフリフレッシュではバンク０、１が指定され、オートリフレッシュでは全バンクが指定されるとともに、リフレッシュ対象の領域として、セルフリフレッシュ及びオートリフレッシュとも領域Ａ０のみが指定される。
図１０及び図１１の各設定例によれば、例えば、画像データ等が所定のバンク又は領域に格納される場合、オートリフレッシュでは、その部分のリフレッシュが不要となる一方、他の部分をアプリケーションのワークエリアとして使用できる。これに対し、セルフリフレッシュでは、保持が不要な画像データについてはリフレッシュを行わないが、ワークエリアのうち保持の必要がある一部のデータが選択的にリフレッシュされる。よって、セルフリフレッシュからの復帰後は、画像データの新たな生成が必要となるが、復帰に必要なデータを保持することにより、直ちにアプリケーションを続行することができる。
次に、第１実施形態におけるリフレッシュ制御回路１１の構成について図１２〜図１５を用いて説明する。図１２のブロック図に示すように、第１実施形態のリフレッシュ制御回路１１は、バンク内領域リフレッシュカウンタ２１と、バンク選択アドレスカウンタ２２と、領域選択信号デコーダ２３と、バンク選択信号デコーダ２４を含んで構成されている。
図１３は、バンク内領域リフレッシュカウンタ２１とバンク選択アドレスカウンタ２２の構成を示している。図１３（ａ）に示すように、バンク内領域リフレッシュカウンタ２１は、各バンク内の領域Ａ０〜Ａ３における行アドレスに対応するリフレッシュアドレスＲＡ０〜ＲＡｎをカウント値として出力し、リフレッシュが起動される度にカウントアップされるカウンタである。ビットＲＡ０を出力する最下位ビット（ＬＳＢ）に対応する初段から、ビットＲＡ１〜ＲＡｎ−１を出力するｎ−１段を挟んで、ビットＲＡｎを出力する最上位ビット（ＭＳＢ）の最終段に至るまで、全部でｎ＋１段のバイナリカウンタ回路が構成されている。また、バイナリカウンタ回路のカウント動作に伴う各段のキャリーＣＡ０〜ＣＡｎは、順次後段に伝送される。
一方、図１３（ｂ）に示すように、バンク選択アドレスカウンタ２２は、２ビットのバンク選択アドレスＢＡ０、ＢＡ１をカウント値として出力するカウンタである。バンク内領域リフレッシュカウンタ２１の最終段からのキャリーＣＡｎを入力してビットＢＡ０を出力する前段と、ビットＢＡ１を出力する後段からなる２段のバイナリカウンタ回路が構成されている。バイナリカウンタ回路のカウント動作に伴う各段のキャリーＢＣＡ０、ＢＣＡ１は、順次後段に伝送される。
図１４は、領域選択信号デコーダ２３の構成を示している。図１４に示すように、領域選択信号デコーダ２３は、４個のスイッチ１００〜１０３と、４個のＮＡＮＤゲート１１０〜１１３と、６個のインバータ１２０〜１２５から構成されている。そして、バンク内領域リフレッシュカウンタ２１から出力されるリフレッシュアドレスの上位２ビットＲＡｎ−１、ＲＡｎが領域選択信号デコーダ２３に入力され、４ビットの領域選択信号ＡＳ０〜ＡＳ３が出力される。
スイッチ１００〜１０３は、モードレジスタの領域指定情報のビットＳ０〜Ｓ３に応じてハイ又はローに切り替え制御される。例えば、スイッチ１００は、領域Ａ０に対応するビットＳ０に基づいて、Ｓ０＝１のときにハイがセットされ、Ｓ０＝０のときにローがセットされる。他のスイッチ１０１〜１０３についても、ビットＳ１〜Ｓ３に基づき同様に切り替え制御される。図１４の例は、全ての領域Ａ０〜Ａ３をリフレッシュ対象とすべくビットＳ０〜Ｓ３が全て１の設定に対応し、４個のスイッチ１００〜１０３が全てハイにセットされた状態を示している。
ＮＡＮＤゲート１１０〜１１３には、スイッチ１００〜１０３の出力である１ビットが入力されるとともに、ビットＲＡｎ−１、ＲＡｎあるいはインバータ１２４、１２５を経由した反転ビット／ＲＡｎ−１、／ＲＡｎの中の所定の２ビットが入力される。図１４の例では、ＮＡＮＤゲート１１０には、スイッチ１００の出力、反転ビット／ＲＡｎ−１、反転ビット／ＲＡｎが入力される。ＮＡＮＤゲート１１１には、スイッチ１０１の出力、ビットＲＡｎ−１、反転ビット／ＲＡｎが入力される。ＮＡＮＤゲート１１２には、スイッチ１０２の出力、反転ビット／ＲＡｎ−１、ビットＲＡｎが入力される。ＮＡＮＤゲート１１３には、スイッチ１０３の出力、ビットＲＡｎ−１、ビットＲＡｎが入力される。
ＮＡＮＤゲート１１０〜１１３の出力は、インバータ１２０〜１２３により反転された後、４ビットの領域選択信号ＡＳ０〜ＡＳ３として出力される。図１４の例では、リフレッシュアドレスの上位２ビットＲＡｎ−１、ＲＡｎのパターンに応じ、領域選択信号ＡＳ０〜ＡＳ３のいずれか１つが１となり、他の３つが０となる。具体的には、ＲＡｎ−１＝ＲＡｎ＝０のときにＡＳ０＝１となり、ＲＡｎ−１＝１、ＲＡｎ＝０のときにＡＳ１＝１となり、ＲＡｎ−１＝０、ＲＡｎ＝１のときにＡＳ２＝１となり、ＲＡｎ−１＝ＲＡｎ＝１のときにＡＳ３＝１となる。つまり、バンク内領域リフレッシュカウンタ２１のカウントアップの進行に伴い、領域選択信号ＡＳ０、ＡＳ１、ＡＳ２、ＡＳ３が順に所定期間だけ１に変化する。ただし、いずれかのスイッチ１００〜１０３がローにセットされている場合は、対応する領域選択信号ＡＳ０〜ＡＳ３が０の状態にとどまる。
図１５は、バンク選択信号デコーダ２４の構成を示している。図１５に示すように、バンク選択信号デコーダ２４は、６個のスイッチ１３０〜１３５と、４個のＮＡＮＤゲート１４０〜１４３と、６個のインバータ１５０〜１５５から構成されている。そして、バンク選択アドレスカウンタ２２から出力されるバンク選択アドレスＢＡ０、ＢＡ１がバンク選択信号デコーダ２４に入力され、４ビットのバンク選択信号ＢＳ０〜ＢＳ３が出力される。
図１５において、４個のスイッチ１３０〜１３３、４個のＮＡＮＤゲート１４０〜１４３、４個のインバータ１５０〜１５３を含む部分の接続関係は図１４と共通している。この場合、スイッチ１３０〜１３３は、モードレジスタのバンク指定情報のビットＳ４〜Ｓ７に応じてハイ又はローに切り替え制御される。図１５の例では、全バンクをリフレッシュ対象とすべくビットＳ４〜Ｓ７が全て１の設定に対応し、４個のスイッチ１３０〜１３３が全てハイにセットされた状態を示している。
一方、スイッチ１３４、１３５は、モードレジスタの方式指定情報のビットＳ８、Ｓ９に応じて切り替え制御される。１バンク毎のリフレッシュを指定するＳ８＝Ｓ９＝１の場合、スイッチ１３４はバンク指定選択アドレスのビットＢＡ０と、インバータ１５４を経由した反転ビット／ＢＡ０を出力するように制御されるとともに、スイッチ１３５はバンク選択アドレスのビットＢＡ１と、インバータ１５５を経由した反転ビット／ＢＡ１を出力するように制御される。また、２バンク同時のリフレッシュを指定するＳ８＝１、Ｓ９＝０の場合、スイッチ１３４は上記と同様に制御されるが、スイッチ１３５は２つの出力がともにハイになるように制御される。さらに、４バンク同時リフレッシュを指定するＳ８＝Ｓ９＝０の場合、両方のスイッチ１３４、１３５の各２つの出力がともにハイになるように制御される。
上述のスイッチ１３４、１３５の切り替え制御により、図１５の例のようにビットＳ４〜Ｓ７が１の状態で、バンク選択アドレスカウンタ２２のカウントアップの進行に伴う変化を考える。まず、１バンク毎のリフレッシュが指定された場合は、バンク選択信号ＢＳ０、ＢＳ１、ＢＳ２、ＢＳ３の順番で所定期間だけ１に変化する。また、２バンク同時のリフレッシュが指定された場合、バンク選択信号ＢＳ０、ＢＳ２が所定期間だけ１に変化した後、バンク選択信号ＢＳ１、ＢＳ３が所定期間だけ１に変化する。また、４バンク同時のリフレッシュが指定された場合、バンク選択信号ＢＳ０〜ＢＳ３が一斉に１に変化して所定期間その状態が保たれる。
次に、第１実施形態のリフレッシュ動作について図１６〜図１８を用いて説明する。以下の説明は、セルフリフレッシュモード時に実行されるセルフリフレッシュ動作と、オートリフレッシュモード時に実行されるオートリフレッシュ動作に対して共通である。
図１６は、第１実施形態において１バンク毎のリフレッシュが指定された場合の動作を説明する図である。図１６（ａ）は、リフレッシュ対象として２つのバンク０、２における全ての領域Ａ０〜Ａ３が指定されたときの動作であり、モードレジスタのビットＳ０〜Ｓ９が“１１１１１０１０１１”のパターンに対応する。また、図１６（ｂ）は、リフレッシュ対象として全バンクの１／２の領域Ａ０、Ａ１が指定されたときの動作であり、モードレジスタのビットＳ０〜Ｓ９が“１１００１１１１１１”のパターンに対応する。
まず、図１６（ａ）の設定によるリフレッシュは、バンク０の先頭位置ａ０ｓから開始され、リフレッシュアドレスのカウントアップに伴い、対応する選択ワード線のリフレッシュが実行される。バンク０の最終位置ａ０ｅに達すると、バンク１の先頭位置ａ１ｓに遷移する。このとき、バンク１がリフレッシュ対象ではないので、カウントアップだけが行われて対応する選択ワード線のリフレッシュは非実行となる。バンク１の最終位置ａ１ｅに達すると、バンク２の先頭位置ａ２ｓに遷移し、これ以降はバンク０、１の場合と同様の制御が行われる。このように、各バンクにおけるカウントアップはリフレッシュ対象の有無を問わずに行われるが、モードレジスタの設定に応じてリフレッシュの実行の有無だけが制御される。
また、図１６（ｂ）の設定によるリフレッシュは、バンク０の先頭位置ａ０ｓから開始され、領域Ａ０、Ａ１では上記と同様にカウントアップされ、対応する選択ワード線のリフレッシュが実行されるが、バンク内の１／２の位置を過ぎるとカウントアップだけが行われてリフレッシュが非実行となる。そして、バンク０の最終位置ａ０ｅに達すると、バンク１の先頭位置ａ１ｓに遷移し、バンク０の場合と同様の制御が行われる。これ以降、バンク２、３についても同様の制御が行われる。このように、カウントアップの動作は図１６（ａ）と同様となるが、各バンク内のリフレッシュの有無が異なるタイミングで切り替えられることになる。
次に図１７は、第１実施形態において２バンク同時のリフレッシュが指定された場合の動作を説明する図である。リフレッシュ対象のバンク及び領域の指定については、図１７（ａ）は図１６（ａ）と同様であり、図１７（ｂ）は図１６（ｂ）と同様である。モードレジスタのビットＳ０〜Ｓ９のパターンは、図７（ａ）の場合は“１１１１１０１０１０”に対応し、図１７（ｂ）の場合は “１１００１１１１１０”に対応する。
まず、図１７（ａ）の設定によるリフレッシュは、バンク０、２の先頭位置ａ０ｓ、ａ２ｓから同時に開始され、リフレッシュアドレスのカウントアップに伴い、対応する２本の選択ワード線のリフレッシュが実行される。そして、バンク０、２の最終位置ａ０ｅ、ａ２ｅに同時に達すると、それぞれバンク１、３の先頭位置ａ１ｓ、ａ３ｓに同時に遷移する。このとき、バンク１、３はリフレッシュ対象ではないので、カウントアップだけが行われて対応する２本の選択ワード線のリフレッシュは非実行となる。これ以降、バンク１、３の最終位置ａ１ｅ、ａ３ｅに同時に達した時点で制御が終了する。このように、図１７（ａ）を図１６（ａ）と比べると、リフレッシュアドレスのカウントアップを同じタイミングで制御する場合、半分のリフレッシュ回数でメモリアレイ１０の全体をリフレッシュすることができる。
また、図１７（ｂ）の設定によるリフレッシュは、図１７（ａ）と同様にバンク０、２の先頭位置ａ０ｓ、ａ２ｓから同時に開始され、上記と同様のカウントアップに伴い、対応する２本の選択ワード線のリフレッシュが実行される。そして、図１６（ｂ）と同様、バンク内の１／２の位置を過ぎるとリフレッシュが非実行となり、バンク０、２の最終位置ａ０ｅ、ａ２ｅに同時に達すると、それぞれバンク１、３の先頭位置ａ１ｓ、ａ３ｓに同時に遷移する。これ以降、バンク１、３ついてもバンク０、２と同様の制御が行われる。このように、カウントアップの動作は図１７（ａ）と同様となるが、各バンク内のリフレッシュの有無の切り替えタイミングが図１６（ｂ）と同様になる。
次に図１８は、第１実施形態において４バンク同時のリフレッシュが指定された場合の動作を説明する図である。リフレッシュ対象のバンク及び領域の指定については、図１８（ａ）は図１６（ａ）、図１７（ａ）と同様であり、図１８（ｂ）は図１６（ｂ）、図１７（ｂ）と同様である。モードレジスタのビットＳ０〜Ｓ９のパターンは、図１８（ａ）の場合は“１１１１１０１０００”に対応し、図１８（ｂ）の場合は “１１００１１１１００”に対応する。
まず、図１８（ａ）の設定によるリフレッシュは、バンク０〜３の先頭位置ａ０ｓ、ａ１ｓ、ａ２ｓ、ａ３ｓから同時に開始され、リフレッシュアドレスがカウントアップされる。この場合、リフレッシュ対象のバンク０、２の２本のワード線はリフレッシュが実行されるが、リフレッシュ対象ではないバンク１、３の２本のワード線はリフレッシュが非実行となる。そして、バンク０〜３の最終位置ａ０ｅ、ａ１ｅ、ａ２ｅ、ａ３ｅに同時に達した時点で制御が終了する。このように、図１８（ａ）を図１６（ａ）と比べると、リフレッシュアドレスのカウントアップを同じタイミングで制御する場合、１／４のリフレッシュ回数でメモリアレイ１０の全体をリフレッシュすることができる。
また、図１８（ｂ）の設定によるリフレッシュは、図１８（ａ）と同様にバンク０〜３の先頭位置ａ０ｓ、ａ１ｓ、ａ２ｓ、ａ３ｓから同時に開始され、リフレッシュアドレスのカウントアップに伴い、対応する４本の選択ワード線のリフレッシュが実行される。そして、バンク内の１／２の位置を過ぎると４本の選択ワード線のリフレッシュが非実行となる。その後、リフレッシュアドレスのカウントアップが継続され、バンク０〜３の最終位置ａ０ｅ、ａ１ｅ、ａ２ｅ、ａ３ｅに同時に達した時点で制御が終了する。このように、カウントアップの動作は図１８（ａ）と同様となるが、各バンク内のリフレッシュの実行の有無の切り替えタイミングが図１６（ｂ）、図１７（ｂ）と同様になる。
以上説明したように、第１実施形態のＤＲＡＭにおいては、多様な条件を選択的に設定することができる。特に、セルフリフレッシュモードとオートリフレッシュモードのそれぞれに対し、モードレジスタの領域指定情報、バンク指定情報、方式指定情報を互いに異なる設定とし、それぞれの使用形態あるいはシステム上の要請の観点から最適なリフレッシュ制御を実現することができる。この場合、リフレッシュ対象が限定された分だけリフレッシュ頻度が低減して、消費電流を低減することができる。そして、リフレッシュすべきデータ及びリフレッシュが不要なデータは、互いに別々のバンク０〜３に記憶される場合と、あるいはバンク内の別々の領域Ａ０〜Ａ３に記憶される場合のいずれに対しても最適な設定を選択できる。例えば、バンクインターリーブモードでＤＲＡＭにアクセスする場合、異なるバンクにまたがったデータに対して領域Ａ０〜Ａ３を指定できるので、バンク数の減少によるアクセス効率の低下を防止でき、利便性が高くなる。
（第２実施形態）
第２実施形態のＤＲＡＭにおいては、基本的な構成は第１実施形態のＤＲＡＭと共通する。よって、図１の要部構成、図２のモードレジスタのデータ構成、図３〜図１１のリフレッシュに関する設定例については、第２実施形態においても共通するので説明を省略する。一方、第２実施形態においては、リフレッシュ制御回路１１の構成及び動作が第１実施形態の場合と異なっている。
以下、第２実施形態におけるリフレッシュ制御回路１１の構成について図１９〜２５を用いて説明する。図１９のブロック図に示すように、第２実施形態のリフレッシュ制御回路１１は、バンク内領域リフレッシュカウンタ３１と、領域選択スイッチ３２と、バンク選択アドレスカウンタ３３と、バンク選択スイッチ３４と、領域選択信号デコーダ３５と、バンク選択信号デコーダ３６を含んで構成されている。
図２０は、バンク内領域リフレッシュカウンタ３１と領域選択スイッチ３２の構成を示している。図２０（ａ）に示すように、バンク内領域リフレッシュカウンタ３１は、第１実施形態の図１３（ａ）と同様のバイナリカウンタ回路の構成に加えて、スイッチ２０１が設けられている。また、バンク内領域リフレッシュカウンタ３１の初段からｎ−１段目までのｎ−１ビットのリフレッシュアドレスＲＡ０〜ＲＡｎ−２を出力するとともに、ｎ段目と最終段の２ビットのアドレスＲＡｎ−１’、ＲＡｎ’を出力する。
スイッチ２０１は、最終段のカウンタの入力側をｎ−１段目又はｎ段目の各カウンタの出力側と選択的に切り替え制御する。スイッチ２０１が経路ａに制御されると、ｎ段目のカウンタがバイパスされて、ｎ―１段目と最終段の各カウンタが直結される。スイッチ２０１が経路ｂに制御されると、ｎ−１段目とｎ段目を経て最終段の各カウンタまでが順番に接続される。
一方、図２０（ｂ）に示すように、領域選択スイッチ３２は、２つのスイッチ２０２、２０３を含んでいる。スイッチ２０２は、バンク内領域リフレッシュカウンタ３１から出力されるビットＲＡｎ−１’を入力してリフレッシュアドレスのビットＲＡｎ−１を出力する。スイッチ２０３は、バンク内領域リフレッシュカウンタ３１から出力されるビットＲＡｎ’を入力してリフレッシュアドレスのビットＲＡｎを出力する。２つのスイッチ２０２、２０３の出力側は、経路ａに制御されると電源（ハイ）に接続され、経路ｂに制御されると入力側に直結され、経路ｃに制御されるとグランド（ロー）に接続される。
ここで、スイッチ２０１〜２０３の制御状態とリフレッシュに関する設定の関係について図２１を用いて説明する。図２１においては、バンク内の領域Ａ０〜Ａ３のリフレッシュの有無と、モードレジスタの領域指定情報のビットＳ０〜Ｓ３に対応付けて、スイッチ２０１〜２０３の制御状態を示すとともに、バンク選択アドレスカウンタ３３に送られる後述のキャリー信号ＣＴＢとの対応関係を併せて示している。
キャリー信号ＣＴＢに着目すると、これにより１バンク内でリフレッシュ対象とすべき領域数が変化する。具体的には、図２１の領域Ａ０〜Ａ３に対し、４領域全てがリフレッシュ対象である場合はＣＴＢ＝ＣＡｎがセットされ、４領域中の２領域がリフレッシュ対象である場合はＣＴＢ＝ＣＡｎ−１がセットされ、４領域中の１領域のみがリフレッシュ対象である場合はＣＴＢ＝ＣＡｎ−２がセットされる。すなわち、キャリー信号ＣＴＢに基づきバンク内での遷移タイミングが制御されるが、詳しい動作については後述する。
４領域全てがリフレッシュ対象である場合は、スイッチ２０１〜２０３がいずれも経路ｂに制御され、リフレッシュアドレスＲＡ０〜ＲＡｎは通常通りカウントアップされる。４領域中の２領域のみがリフレッシュ対象である場合は、スイッチ２０１〜２０３の１個又は２個が経路ａ又はｃに制御されてハイ又はローに固定されるので、リフレッシュアドレスＲＡ０〜ＲＡｎのアドレス空間が半分になる。また、４領域中の１領域のみがリフレッシュ対象である場合は、スイッチ２０２、２０３の両方が経路ａ又はｃに制御されてハイ又はローに固定されるので、リフレッシュアドレスＲＡ０〜ＲＡｎのアドレス空間が１／４になる。
図２２は、バンク選択アドレスカウンタ３３とバンク選択スイッチ３４の構成を示している。図２２（ａ）に示すように、バンク選択アドレスカウンタ３３は、２ビットのアドレスＢＡ０’、ＢＡ１’をカウント値として出力するカウンタである。図２のキャリー信号ＣＴＢを入力してビットＢＡ０’を出力する前段と、ビットＢＡ１’を出力する後段からなる２段のバイナリカウンタ回路に加えて、スイッチ２０４が設けられている。スイッチ２０４は、後段のカウンタの入力側をキャリー信号ＣＴＢ又は前段のカウンタの出力側と選択的に切り替え制御する。スイッチ２０４が経路ａに制御されると、前段のカウンタがバイパスされて、後段のカウンタのみになり、スイッチ２０４が経路ｂに制御されると、図１３（ｂ）と同様、２段のバイナリカウンタが構成される。
一方、図２２（ｂ）に示すように、バンク選択スイッチ３４は、２つのスイッチ２０５、２０６を含んでいる。スイッチ２０５は、バンク選択アドレスカウンタ３３から出力されるビットＢＡ０’を入力してバンク選択アドレスのビットＢＡ０を出力する。スイッチ２０６は、バンク選択アドレスカウンタ３３から出力されるビットＢＡ１’を入力してバンク選択アドレスのビットＢＡ１を出力する。２つのスイッチ２０５、２０６の出力側は、経路ａに制御されると電源（ハイ）に接続され、経路ｂに制御されると入力側に直結され、経路ｃに制御されるとグランド（ロー）に接続される。
ここで、スイッチ２０４〜２０６の制御状態とリフレッシュ対象のバンクの関係について図２３を用いて説明する。図２３においては、バンク０〜３のリフレッシュの有無に関し、モードレジスタのバンク指定情報のビットＳ４〜Ｓ７に対応付けて、スイッチ２０４〜２０６の制御状態を示している。図２３に示されるように、バンク０〜３に関し、全バンクがリフレッシュ対象である場合はスイッチ２０４〜２０６がいずれも経路ｂに制御されるが、４バンク中の２バンクあるいは１バンクのみがリフレッシュ対象である場合は、スイッチ２０４〜２０６のうちの１個又は２個が経路ａ又はｃに制御される。
図２４は、領域選択信号デコーダ３５の構成を示している。図２４に示すように、領域選択信号デコーダ３５は、４個のＮＡＮＤゲート２１０〜２１３と、６個のインバータ２２０〜２２５から構成されている。そして、リフレッシュアドレスの上位２ビットＲＡｎ−１、ＲＡｎが領域選択信号デコーダ３５に入力され、４ビットの領域選択信号ＡＳ０〜ＡＳ３が出力される。第１実施形態の図１４と比べると、スイッチが設けられず、ＮＡＮＤゲートが２入力である点で相違する。その他の点では、図２４の接続関係は図１４と共通する。
図２５は、バンク選択信号デコーダ３６の構成を示している。図２５に示すように、バンク選択信号デコーダ３６は、２個のスイッチ２３０〜２３１と、４個のＮＡＮＤゲート２４０〜２４３と、６個のインバータ２５０〜２５５から構成されている。そして、バンク選択スイッチ３４から出力されるバンク選択アドレスＢＡ０、ＢＡ１がバンク選択信号デコーダ３６に入力され、４ビットのバンク選択信号ＢＳ０〜ＢＳ３を出力する。第１実施形態の図１５と比べると、ＮＡＮＤゲート２４０〜２４３は、入力側のスイッチが設けられず２入力である点で相違する。その他の点では、図２５の接続関係は図１５と共通する。
次に、第２実施形態のリフレッシュ動作について図２６〜図２８を用いて、第１実施形態の図１６〜図１８と比較しながら説明する。以下の説明は、セルフリフレッシュモード時に実行されるセルフリフレッシュ動作と、オートリフレッシュモード時に実行されるオートリフレッシュ動作に対して共通である。
図２６は、第２実施形態において１バンク毎のリフレッシュが指定された場合の動作を説明する図である。図２６（ａ）は、リフレッシュ対象として２つのバンク０、２における全ての領域Ａ０〜Ａ３が指定されたときの動作である。また、図２６（ｂ）は、リフレッシュ対象として全バンクの１／２の領域Ａ０、Ａ１が指定されたときの動作である。それぞれのモードレジスタの設定は、第１実施形態の図１６の場合と同様になる。
まず、図２６（ａ）の設定によるリフレッシュは、バンク０の先頭位置ａ０ｓから開始され、リフレッシュアドレスのカウントアップに伴い、対応する選択ワード線のリフレッシュが実行される。バンク０の最終位置ａ０ｅに達すると、リフレッシュ対象ではないバンク１がスキップされて、バンク２の先頭位置ａ２ｓに遷移する。バンク２に対してバンク０と同様の制御が行われ、最終位置ａ２ｅに達すると、バンク３がリフレッシュ対象ではないため、その時点で制御が終了する。このように、リフレッシュ対象のバンク数に応じてカウントアップ及びリフレッシュの実行回数が定まるので、第１実施形態の図１６（ａ）と比べると、カウントアップの間隔が同じ場合は各メモリセルのリフレッシュ周期を短縮することができる。
また、図２６（ｂ）の設定によるリフレッシュは、バンク０の先頭位置ａ０ｓから開始され、領域Ａ０、Ａ１では上記と同様のカウントアップに伴い、対応するワード線のリフレッシュが実行される。そして、バンク内の１／２の位置に達すると、リフレッシュ対象ではない領域Ａ２、Ａ３がスキップされ、バンク１の先頭位置ａ１ｓに遷移する。バンク１についてもバンク０と同様の制御が行われる。これ以降、バンク２、バンク３の順で同様の制御が行われる。このように、リフレッシュ対象の領域数に応じてカウントアップ及びリフレッシュの実行回数が定まるので、第１実施形態の図１６（ｂ）と比べると、カウントアップの間隔が同じ場合は各メモリセルのリフレッシュ周期を短縮することができる。
次に図２７は、第２実施形態において２バンク同時のリフレッシュが指定された場合の動作を説明する図である。リフレッシュ対象のバンク及び領域の指定については、図２７（ａ）は図２６（ａ）と同様であり、図２７（ｂ）は図２６（ｂ）と同様である。それぞれのモードレジスタの設定は、第１実施形態の図１７の場合と同様になる。
まず、図２７（ａ）の設定によるリフレッシュは、バンク０、２の先頭位置ａ０ｓ、ａ２ｓから同時に開始され、リフレッシュアドレスのカウントアップに伴い、対応する２本の選択ワード線のリフレッシュが実行される。そして、バンク０、２の最終位置ａ０ｅ、ａ２ｅに同時に達すると、他のバンク１、３はリフレッシュ対象ではないので、それ以降のリフレッシュを行うことなくその時点で制御が終了する。このように、第１実施形態の図１７（ａ）と比べると、カウントアップの間隔が同じ場合は各メモリセルのリフレッシュ周期を短縮することができるとともに、図２６（ａ）と比べてもリフレッシュ周期を半減することができる。
また、図２７（ｂ）の設定によるリフレッシュは、バンク０、２の先頭位置ａ０ｓ、ａ２ｓから同時に開始され、領域Ａ０、Ａ１では上記と同様のカウントアップに伴い、対応する２本の選択ワード線のリフレッシュが実行される。そして、バンク内の１／２の位置に達すると、リフレッシュ対象ではない領域Ａ２、Ａ３がスキップされ、バンク１、３の先頭位置ａ１ｓ、ａ３ｓに遷移する。バンク１、３ついてもバンク０、２と同様の制御が行われ、バンク内の１／２の位置に達すると制御が終了する。このように、第１実施形態の図１７（ｂ）と比べると、カウントアップの間隔が同じ場合は各メモリセルのリフレッシュ周期を短縮することができるとともに、図２６（ｂ）と比べてもリフレッシュ周期を半減することができる。
次に図２８は、第２実施形態において４バンク同時のリフレッシュが指定された場合の動作を説明する図である。リフレッシュ対象のバンク及び領域の指定については、図２８（ａ）は図２６（ａ）、図２７（ａ）と同様であり、図２８（ｂ）は図２６（ｂ）、図２７（ｂ）と同様である。それぞれのモードレジスタの設定は、第１実施形態の図１８の場合と同様になる。
まず、図２８（ａ）の設定によるリフレッシュは、バンク０〜３のうちリフレッシュ対象のバンク０、２の先頭位置ａ０ｓ、ａ２ｓから同時に開始され、リフレッシュアドレスのカウントアップに伴い、２本の選択ワード線のリフレッシュが実行される。リフレッシュ対象ではないバンク１、３はカウントアップ及びリフレッシュが行われない。そして、バンク０、２の最終位置ａ０ｅ、ａ２ｅに同時に達した時点で制御が終了する。この場合、図２８（ａ）におけるリフレッシュ制御は、リフレッシュ対象のバンク数に関わらず、第１実施形態の図１８（ａ）の場合と同様になるとともに、図２７（ａ）の場合とも同様になる。
また、図２８（ｂ）の設定によるリフレッシュは、バンク０〜３の先頭位置ａ０ｓ、ａ１ｓ、ａ２ｓ、ａ３ｓから同時に開始され、リフレッシュアドレスのカウントアップに伴い、対応する４本の選択ワード線のリフレッシュが実行される。そして、リフレッシュ対象の領域Ａ０、Ａ１のカウントアップ及びリフレッシュを行った後、バンク内の１／２の位置に達した時点で制御が終了する。このように、第１実施形態の図１８（ｂ）と比べると、カウントアップの間隔が同じ場合は各メモリセルのリフレッシュ周期を短縮することができるとともに、図２７（ｂ）と比べてもリフレッシュ周期を半減することができる。
以上説明したように、第２実施形態のＤＲＡＭにおいては、第１実施形態と同様、多様な条件を選択的に設定することができることに加え、リフレッシュ頻度とリフレッシュ周期をさらに柔軟に設定することができる。すなわち、リフレッシュ対象ではない部分については、リフレッシュを実行しないだけでなくリフレッシュアドレスのカウントアップを行わないので、リフレッシュ要求の頻度に応じて、各メモリセルのリフレッシュ周期を適切に調整することができる。例えば、動作マージンの向上を優先する場合は、リフレッシュ対象が限定された分だけリフレッシュ周期を短縮すればよく、消費電流の低減を優先する場合は、リフレッシュ対象が限定された分だけリフレッシュ要求の頻度を低下させればよい。リフレッシュ要求の頻度を低下させる場合は、ビジーレートの低減にも有効である。いずれの要因を優先させるかは、セルフリフレッシュモードとオートリフレッシュモードのそれぞれで事情が異なるので、両方に対して最適な設定のリフレッシュ制御を実現することができる。
以上、各実施形態に基づき本発明について具体的に説明したが、本発明は上述の各実施形態に限定されるものではなく、その要旨を逸脱しない範囲で種々の変更を施すことができる。例えば、メモリセルアレイ１０のバンク構成や領域の区分、リフレッシュ制御回路１０の構成、モードレジスタの割り当て等については、上述の具体例に限られることなく、多様な変更を施すことができるので、半導体記憶装置に対して本発明を広く適用することができる。
本実施形態のＤＲＡＭにおいてリフレッシュ制御に関わる要部構成を示すブロック図である。 モードレジスタ設定部により設定されるモードレジスタのデータ構成を示す図である。 リフレッシュに関する１６通りの異なる設定例に対応するモードレジスタの指定情報を示す表である。 リフレッシュに関する第１及び第２の設定例を説明する図である。 リフレッシュに関する第３及び第４の設定例を説明する図である。 リフレッシュに関する第５及び第６の設定例を説明する図である。 リフレッシュに関する第７及び第８の設定例を説明する図である。 リフレッシュに関する第９及び第１０の設定例を説明する図である。 リフレッシュに関する第１１及び第１２の設定例を説明する図である。 リフレッシュに関する第１３及び第１４の設定例を説明する図である。 リフレッシュに関する第１５及び第１６の設定例を説明する図である。 第１実施形態におけるリフレッシュ制御回路の構成を示すブロック図である。 図１２のバンク内領域リフレッシュカウンタとバンク選択アドレスカウンタの構成を示す図である。 図１２の領域選択信号デコーダの構成を示す図である。 図１２のバンク選択信号デコーダの構成を示す図である。 第１実施形態において１バンク毎のリフレッシュが指定された場合の動作を説明する図である。 第１実施形態において２バンク同時のリフレッシュが指定された場合の動作を説明する図である。 第１実施形態において４バンク同時のリフレッシュが指定された場合の動作を説明する図である。 第２実施形態におけるリフレッシュ制御回路の構成を示すブロック図である。 図１９のバンク内領域リフレッシュカウンタとバンク選択アドレスカウンタの構成を示す図である。 図２０のスイッチ２０１〜２０３の制御状態とリフレッシュに関する設定の関係について説明する図である。 図１９のバンク選択アドレスカウンタとバンク選択スイッチの構成を示す図である。 図２２のスイッチ２０４〜２０６の制御状態とリフレッシュ対象のバンクの関係について説明する図である。 図１９の領域選択信号デコーダの構成を示す図である。 図１９のバンク選択信号デコーダの構成を示す図である。 第２実施形態において１バンク毎のリフレッシュが指定された場合の動作を説明する図である。 第２実施形態において２バンク同時のリフレッシュが指定された場合の動作を説明する図である。 第２実施形態において４バンク同時のリフレッシュが指定された場合の動作を説明する図である。
符号の説明
１０…メモリセルアレイ
１１…リフレッシュ制御回路
１２…モードレジスタ設定部
１３…リフレッシュモード制御部
２１…バンク内領域リフレッシュカウンタ
２２…バンク選択アドレスカウンタ
２３…領域選択信号デコーダ
２４…バンク選択信号デコーダ
３１…バンク内領域リフレッシュカウンタ
３２…領域選択スイッチ
３３…バンク選択アドレスカウンタ
３４…バンク選択スイッチ
３５…領域選択信号デコーダ
３６…バンク選択信号デコーダ
１００〜１０３、１３０〜１３５、…スイッチ
１１０〜１１３、１４０〜１４３…ＮＡＮＤゲート
１２０〜１２５、１５０〜１５５…インバータ
２０１〜２０６、２３０、２３１…スイッチ
２１０〜２１３、２４０〜２４３…ＮＡＮＤゲート
２２０〜２２５、２５０〜２５５…インバータ
Ａ０、Ａ１、Ａ２、Ａ３…バンク内領域

Claims (15)

  1. 複数のメモリセルを含むメモリセルアレイに対するリフレッシュを実行する半導体記憶装置であって、
    前記メモリセルアレイに対する外部からのアクセスを禁止してデータを保持するセルフリフレッシュを実行制御する第１のリフレッシュモードと、前記メモリセルアレイに対する外部からのアクセスを許可してデータを保持するオートリフレッシュを実行制御する第２のリフレッシュモードとを切り替え可能に制御し、リフレッシュアドレスにより特定される選択ワード線に対応する前記メモリセルのリフレッシュを順次実行するリフレッシュ制御手段と、
    前記メモリセルアレイのうち、前記第１のリフレッシュモードにおいてリフレッシュ対象とすべき部分を設定する第１のモードレジスタと、前記第２のリフレッシュモードにおいてリフレッシュ対象とすべき部分を設定する第２のモードレジスタとを、それぞれ別個に有する指定手段と、
    を備え、前記リフレッシュ制御手段は、前記第１のリフレッシュモード又は前記第２のリフレッシュモードの制御時に、前記選択ワード線の属する部分がリフレッシュ対象として指定されている場合はリフレッシュを実行し、前記選択ワード線の属する部分がリフレッシュ対象として指定されていない場合はリフレッシュを実行しないことを特徴とする半導体記憶装置。
  2. 前記メモリセルアレイは、複数のバンクに分割され、
    前記指定手段は、前記第１のリフレッシュモード及び前記第２のリフレッシュモードのそれぞれに関し、前記複数のバンクの中からリフレッシュ対象とすべきバンクを選択的に指定し、かつ、当該指定された各バンクを区分した複数のバンク内領域の中からリフレッシュ対象とすべきバンク内領域を選択的に指定することを特徴とする請求項１に記載の半導体記憶装置。
  3. 前記指定手段は、前記第１のリフレッシュモード及び前記第２のリフレッシュモードのそれぞれに関し、Ｎ個のバンクの各々に対してリフレッシュ対象とすべきか否かを指定するＮビットのバンク指定情報と、Ｍ個の前記バンク内領域の各々に対してリフレッシュ対象とすべきか否かを指定するＭビットの領域指定情報とを保持することを特徴とする請求項２に記載の半導体記憶装置。
  4. 前記指定手段は、前記第１のリフレッシュモード及び前記第２のリフレッシュモードのそれぞれに関し、外部からの入力情報に基づいて前記バンク指定情報及び前記領域指定情報をモードレジスタに保持することを特徴とする請求項３に記載の半導体記憶装置。
  5. 前記リフレッシュ制御手段は、選択ワード線の行アドレスに対応する前記リフレッシュアドレスと、前記選択ワード線の属するバンクを選択するバンク選択信号と、前記選択ワード線の属する前記バンク内領域を選択する領域選択信号とを、それぞれ発生して前記メモリセルアレイに供給することを特徴とする請求項２に記載の半導体記憶装置。
  6. 前記リフレッシュ制御手段は、リフレッシュ対象の部分において前記リフレッシュアドレスを順次更新しつつリフレッシュを実行し、リフレッシュ対象ではない部分において前記リフレッシュアドレスを順次更新しつつリフレッシュを実行しないことを特徴とする請求項５に記載の半導体記憶装置。
  7. 前記リフレッシュ制御手段は、リフレッシュ対象の部分において前記リフレッシュアドレスを順次更新しつつリフレッシュを実行し、リフレッシュ対象ではない部分において前記リフレッシュアドレスを更新せずに直ちに後続のリフレッシュ対象の部分に遷移させることを特徴とする請求項５に記載の半導体記憶装置。
  8. 前記リフレッシュ制御手段は、Ｎ個のバンクを１バンク毎に選択し、１本の前記選択ワード線に対応する前記リフレッシュアドレスを順番に更新することを特徴とする請求項５に記載の半導体記憶装置。
  9. 前記リフレッシュ制御手段は、Ｎ個のバンクのうちの所定数のバンクを選択し、所定数の前記選択ワード線に対応する前記リフレッシュアドレスを同時に更新することを特徴とする請求項５に記載の半導体記憶装置。
  10. 前記リフレッシュ制御手段は、前記Ｎ個のバンクの全てのバンクを選択し、Ｎ本の前記選択ワード線に対応する前記リフレッシュアドレスを同時に更新することを特徴とする請求項５に記載の半導体記憶装置。
  11. 複数のメモリセルを含むメモリセルアレイを備えた半導体記憶装置のリフレッシュ制御方法あって、
    前記メモリセルアレイに対する外部からのアクセスを禁止してデータを保持するセルフリフレッシュを実行制御する第１のリフレッシュモードに関し、リフレッシュ対象とすべき部分を指定する第１の指定情報を第１のモードレジスタに設定し、
    前記メモリセルアレイに対する外部からのアクセスを許可してデータを保持するオートリフレッシュを実行制御する第２のリフレッシュモードに関し、リフレッシュ対象とすべき部分を指定する第２の指定情報を前記第１のモードレジスタとは別個に設けられた第２のモードレジスタに設定し、
    前記第１のリフレッシュモード時は、前記第１の指定情報に基づき、リフレッシュアドレスにより特定される選択ワード線の属する部分がリフレッシュ対象として指定されている場合はリフレッシュを実行し、前記選択ワード線の属する部分がリフレッシュ対象として指定されていない場合はリフレッシュを実行しないように制御し、
    前記第２のリフレッシュモード時は、前記第２の指定情報に基づき、前記選択ワード線の属する部分がリフレッシュ対象として指定されている場合はリフレッシュを実行し、前記選択ワード線の属する部分がリフレッシュ対象として指定されていない場合はリフレッシュを実行しないように制御する、
    ことを特徴とする半導体記憶装置のリフレッシュ制御方法。
  12. 前記第１の指定情報と前記第２の指定情報は、前記第１のリフレッシュモード及び前記第２のリフレッシュモードのそれぞれに関し、前記メモリセルアレイを分割した複数のバンクの中からリフレッシュ対象とすべきバンクを選択的に指定するバンク指定情報と、前記指定された各バンクを区分した複数のバンク内領域の中からリフレッシュ対象とすべきバンク内領域を選択的に指定する領域指定情報を含むことを特徴とする請求項１１に記載の半導体記憶装置のリフレッシュ制御方法。
  13. 前記複数のバンクの各々は、互いに同一のサイズを有するとともに、前記複数のバンク内領域の各々は、バンク内で互いに同一のサイズを有する行アドレスが連続する領域であることを特徴とする請求項１２に記載の半導体記憶装置のリフレッシュ制御方法。
  14. 前記メモリセルアレイの全体においてリフレッシュ対象に含まれる前記選択ワード線の総数が減少する場合、平均的なリフレッシュ頻度を減少させつつ、各メモリセルに対するリフレッシュ周期を維持することを特徴とする請求項１１に記載の半導体記憶装置のリフレッシュ制御方法。
  15. 前記メモリセルアレイの全体においてリフレッシュ対象に含まれる前記選択ワード線の総数が減少する場合、平均的なリフレッシュ頻度を維持しつつ、各メモリセルに対するリフレッシュ周期を短くすることを特徴とする請求項１１に記載の半導体記憶装置のリフレッシュ制御方法。
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