JP4299849B2 - 半導体記憶装置及びそのリフレッシュ制御方法 - Google Patents
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Description
この場合、前記指定手段は、前記第1のリフレッシュモードにおけるリフレッシュ対象と、前記第2のリフレッシュモードにおけるリフレッシュ対象とは、互いに異なる部分に指定可能である。
この場合、上述の前記バンク指定情報及び前記領域指定情報を、モードレジスタに保持してもよい。
この場合、前記リフレッシュ制御手段は、リフレッシュ対象の部分において前記リフレッシュアドレスを順次更新しつつリフレッシュを実行し、リフレッシュ対象ではない部分において前記リフレッシュアドレスを順次更新しつつリフレッシュを実行しないようにしてもよい。
前記複数のバンク内領域の各々は、バンク内で互いに同一のサイズを有する行アドレスが連続する領域としてもよい。
図1は、第1実施形態のDRAMにおいてリフレッシュ制御に関わる要部構成を示すブロック図である。図1に示すDRAMは、複数のワード線と複数のビット線の交点に形成された複数のメモリセルを含むメモリセルアレイ10を備えている。このメモリセルアレイ10は、4つのバンク(バンク0、バンク1、バンク2、バンク3として表記する)に分割されている。これらの各バンクはいずれも同一の記憶容量及び構成を備えている。メモリセルアレイ10の読み出し時又は書き込み時には、所望のバンクを選択的にアクセスすることができる。
第2実施形態のDRAMにおいては、基本的な構成は第1実施形態のDRAMと共通する。よって、図1の要部構成、図2のモードレジスタのデータ構成、図3〜図11のリフレッシュに関する設定例については、第2実施形態においても共通するので説明を省略する。一方、第2実施形態においては、リフレッシュ制御回路11の構成及び動作が第1実施形態の場合と異なっている。
11…リフレッシュ制御回路
12…モードレジスタ設定部
13…リフレッシュモード制御部
21…バンク内領域リフレッシュカウンタ
22…バンク選択アドレスカウンタ
23…領域選択信号デコーダ
24…バンク選択信号デコーダ
31…バンク内領域リフレッシュカウンタ
32…領域選択スイッチ
33…バンク選択アドレスカウンタ
34…バンク選択スイッチ
35…領域選択信号デコーダ
36…バンク選択信号デコーダ
100〜103、130〜135、…スイッチ
110〜113、140〜143…NANDゲート
120〜125、150〜155…インバータ
201〜206、230、231…スイッチ
210〜213、240〜243…NANDゲート
220〜225、250〜255…インバータ
A0、A1、A2、A3…バンク内領域
Claims (15)
- 複数のメモリセルを含むメモリセルアレイに対するリフレッシュを実行する半導体記憶装置であって、
前記メモリセルアレイに対する外部からのアクセスを禁止してデータを保持するセルフリフレッシュを実行制御する第1のリフレッシュモードと、前記メモリセルアレイに対する外部からのアクセスを許可してデータを保持するオートリフレッシュを実行制御する第2のリフレッシュモードとを切り替え可能に制御し、リフレッシュアドレスにより特定される選択ワード線に対応する前記メモリセルのリフレッシュを順次実行するリフレッシュ制御手段と、
前記メモリセルアレイのうち、前記第1のリフレッシュモードにおいてリフレッシュ対象とすべき部分を設定する第1のモードレジスタと、前記第2のリフレッシュモードにおいてリフレッシュ対象とすべき部分を設定する第2のモードレジスタとを、それぞれ別個に有する指定手段と、
を備え、前記リフレッシュ制御手段は、前記第1のリフレッシュモード又は前記第2のリフレッシュモードの制御時に、前記選択ワード線の属する部分がリフレッシュ対象として指定されている場合はリフレッシュを実行し、前記選択ワード線の属する部分がリフレッシュ対象として指定されていない場合はリフレッシュを実行しないことを特徴とする半導体記憶装置。 - 前記メモリセルアレイは、複数のバンクに分割され、
前記指定手段は、前記第1のリフレッシュモード及び前記第2のリフレッシュモードのそれぞれに関し、前記複数のバンクの中からリフレッシュ対象とすべきバンクを選択的に指定し、かつ、当該指定された各バンクを区分した複数のバンク内領域の中からリフレッシュ対象とすべきバンク内領域を選択的に指定することを特徴とする請求項1に記載の半導体記憶装置。 - 前記指定手段は、前記第1のリフレッシュモード及び前記第2のリフレッシュモードのそれぞれに関し、N個のバンクの各々に対してリフレッシュ対象とすべきか否かを指定するNビットのバンク指定情報と、M個の前記バンク内領域の各々に対してリフレッシュ対象とすべきか否かを指定するMビットの領域指定情報とを保持することを特徴とする請求項2に記載の半導体記憶装置。
- 前記指定手段は、前記第1のリフレッシュモード及び前記第2のリフレッシュモードのそれぞれに関し、外部からの入力情報に基づいて前記バンク指定情報及び前記領域指定情報をモードレジスタに保持することを特徴とする請求項3に記載の半導体記憶装置。
- 前記リフレッシュ制御手段は、選択ワード線の行アドレスに対応する前記リフレッシュアドレスと、前記選択ワード線の属するバンクを選択するバンク選択信号と、前記選択ワード線の属する前記バンク内領域を選択する領域選択信号とを、それぞれ発生して前記メモリセルアレイに供給することを特徴とする請求項2に記載の半導体記憶装置。
- 前記リフレッシュ制御手段は、リフレッシュ対象の部分において前記リフレッシュアドレスを順次更新しつつリフレッシュを実行し、リフレッシュ対象ではない部分において前記リフレッシュアドレスを順次更新しつつリフレッシュを実行しないことを特徴とする請求項5に記載の半導体記憶装置。
- 前記リフレッシュ制御手段は、リフレッシュ対象の部分において前記リフレッシュアドレスを順次更新しつつリフレッシュを実行し、リフレッシュ対象ではない部分において前記リフレッシュアドレスを更新せずに直ちに後続のリフレッシュ対象の部分に遷移させることを特徴とする請求項5に記載の半導体記憶装置。
- 前記リフレッシュ制御手段は、N個のバンクを1バンク毎に選択し、1本の前記選択ワード線に対応する前記リフレッシュアドレスを順番に更新することを特徴とする請求項5に記載の半導体記憶装置。
- 前記リフレッシュ制御手段は、N個のバンクのうちの所定数のバンクを選択し、所定数の前記選択ワード線に対応する前記リフレッシュアドレスを同時に更新することを特徴とする請求項5に記載の半導体記憶装置。
- 前記リフレッシュ制御手段は、前記N個のバンクの全てのバンクを選択し、N本の前記選択ワード線に対応する前記リフレッシュアドレスを同時に更新することを特徴とする請求項5に記載の半導体記憶装置。
- 複数のメモリセルを含むメモリセルアレイを備えた半導体記憶装置のリフレッシュ制御方法あって、
前記メモリセルアレイに対する外部からのアクセスを禁止してデータを保持するセルフリフレッシュを実行制御する第1のリフレッシュモードに関し、リフレッシュ対象とすべき部分を指定する第1の指定情報を第1のモードレジスタに設定し、
前記メモリセルアレイに対する外部からのアクセスを許可してデータを保持するオートリフレッシュを実行制御する第2のリフレッシュモードに関し、リフレッシュ対象とすべき部分を指定する第2の指定情報を前記第1のモードレジスタとは別個に設けられた第2のモードレジスタに設定し、
前記第1のリフレッシュモード時は、前記第1の指定情報に基づき、リフレッシュアドレスにより特定される選択ワード線の属する部分がリフレッシュ対象として指定されている場合はリフレッシュを実行し、前記選択ワード線の属する部分がリフレッシュ対象として指定されていない場合はリフレッシュを実行しないように制御し、
前記第2のリフレッシュモード時は、前記第2の指定情報に基づき、前記選択ワード線の属する部分がリフレッシュ対象として指定されている場合はリフレッシュを実行し、前記選択ワード線の属する部分がリフレッシュ対象として指定されていない場合はリフレッシュを実行しないように制御する、
ことを特徴とする半導体記憶装置のリフレッシュ制御方法。 - 前記第1の指定情報と前記第2の指定情報は、前記第1のリフレッシュモード及び前記第2のリフレッシュモードのそれぞれに関し、前記メモリセルアレイを分割した複数のバンクの中からリフレッシュ対象とすべきバンクを選択的に指定するバンク指定情報と、前記指定された各バンクを区分した複数のバンク内領域の中からリフレッシュ対象とすべきバンク内領域を選択的に指定する領域指定情報を含むことを特徴とする請求項11に記載の半導体記憶装置のリフレッシュ制御方法。
- 前記複数のバンクの各々は、互いに同一のサイズを有するとともに、前記複数のバンク内領域の各々は、バンク内で互いに同一のサイズを有する行アドレスが連続する領域であることを特徴とする請求項12に記載の半導体記憶装置のリフレッシュ制御方法。
- 前記メモリセルアレイの全体においてリフレッシュ対象に含まれる前記選択ワード線の総数が減少する場合、平均的なリフレッシュ頻度を減少させつつ、各メモリセルに対するリフレッシュ周期を維持することを特徴とする請求項11に記載の半導体記憶装置のリフレッシュ制御方法。
- 前記メモリセルアレイの全体においてリフレッシュ対象に含まれる前記選択ワード線の総数が減少する場合、平均的なリフレッシュ頻度を維持しつつ、各メモリセルに対するリフレッシュ周期を短くすることを特徴とする請求項11に記載の半導体記憶装置のリフレッシュ制御方法。
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