TWI796924B - 記憶體裝置 - Google Patents

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Abstract

一種記憶體裝置，其耦接一記憶體控制器，記憶體裝置包括一記憶陣列以及一存取電路。記憶陣列包括複數記憶胞。每一記憶胞耦接一字元線。存取電路配置於記憶體控制器與記憶陣列之間，並與記憶體控制器及記憶陣列耦接。在一正常模式下，當記憶體控制器發出一自動刷新指令時，存取電路對至少一字元線所耦接的記憶胞進行一刷新操作。在一待機模式下，存取電路每隔一特定時間，選擇字元線之一者，並根據所選擇的字元線的保持資料能力，決定是否對所選擇的字元線所耦接的記憶胞進行刷新操作。

Description

記憶體裝置
本發明係有關於一種記憶體裝置，特別是有關於一種具有自我刷新能力的記憶體裝置。
在動態隨機存取記憶體中，每一記憶胞包括一個電晶體以及一個電容器來儲存一個位元之資料。由於電容器之周圍存在各種漏電電流之路徑，導致電容上所儲存的電荷數量並不足以正確的判別資料，而導致資料毀損。為了維持電容器所儲存的電荷數量，即使記憶體進入待機模式，仍需定期對電容器進行刷新操作。因此，記憶體的待機電流無法有效地降低。
本發明之一實施例提供一種記憶體裝置，其耦接一記憶體控制器，並包括一記憶陣列以及一存取電路。記憶陣列包括複數記憶胞。每一記憶胞耦接一字元線。存取電路耦接於記憶體控制器與記憶陣列之間。在一正常模式下，當記憶體控制器發出一自動刷新指令時，存取電路對至少一字元線所耦接的記憶胞進行一刷新操作。在一待機模式下，存取電路每隔一特定時間，選擇字元線之一者，並根據所選擇的字元線的保持資料能力，決定是否對所選擇的字元線所耦接的記憶胞進行刷新操作。
第1圖為本發明之操作系統的示意圖。如圖所示，操作系統100包括一記憶體控制器110以及一記憶體裝置120。記憶體控制器110儲存資料至記憶體裝置120，或是讀取記憶體裝置120所儲存的資料。在一可能實施例中，記憶體控制器110發出一自動刷新指令(auto-refresh command)，用以命令記憶體裝置120刷新本身儲存的資料。
記憶體裝置120耦接記憶體控制器110，並根據記憶體控制器110所發出的指令而動作。在本實施例中，記憶體控制器110命令記憶體裝置120操作於一正常模式(normal mode)或是一待機模式(standby mode)。
在正常模式下，記憶體裝置120根據記憶體控制器110所發出的指令(如寫入指令或是讀取指令)而動作。在一可能實施例中，記憶體控制器110提供一時脈信號予記憶體裝置120。記憶體裝置120根據該時脈信號接收記憶體控制器110所發出的指令，並根據記憶體控制器110所發出的指令進行一存取操作。舉例而言，當記憶體控制器110發出一寫入指令時，記憶體裝置120接收並儲存來自記憶體控制器110的資料。當記憶體控制器110發出一讀取指令時，記憶體裝置120輸出本身所儲存的資料予記憶體控制器110。在其它實施例中，每當記憶體控制器110發出一自動刷新指令時，記憶體裝置120對內部的至少一記憶胞進行一刷新(refresh)操作。
在待機模式下，記憶體裝置120停止根據記憶體控制器110所發出的指令而動作。在一可能實施例中，在待機模式下，記憶體控制器110停止提供時脈信號，故記憶體裝置120不再根據記憶體控制器110所發出的指令進行存取操作。因此，記憶體裝置120在待機模式下的功耗低於在正常模式下的功耗。另外，在待機模式下，記憶體裝置120每隔一特定時間，便自行對內部的至少一記憶胞進行一刷新操作，用以維持資料的正確性。
在本實施例中，在正常模式下，記憶體裝置120於一刷新期間內對內部的所有記憶胞進行刷新操作的次數均相同，並且在待機模式下，記憶體裝置120於相同的刷新期間內，對內部不同的記憶胞進行刷新操作的次數並不相同。舉例而言，在正常模式下，記憶體裝置120可能在256ms中，對每一記憶胞進行了四次刷新操作。然而，在待機模式下，記憶體裝置120在256ms中，可能對一第一字元線所耦接的所有記憶胞進行兩次刷新操作，並對一第二字元線所耦接的所有記憶胞進行一次刷新操作。在本實施例中，記憶體裝置120對資料保存能力較好的記憶胞進行較少次的刷新操作，故可減少記憶體裝置120於待機模式下的功耗。
在其它實施例中，當記憶胞的資料保持能力變差時，記憶體裝置120可能對相對應的記憶胞進行較多次的刷新操作。因此，記憶體裝置120內的每一記憶胞都可維持正確的資料，使得記憶體裝置120的可靠度(reliability)大幅提高。
在一可能實施例中，在待機模式下，雖然記憶體裝置120不再根據記憶體控制器110所發出的指令而動作，但如果發生一喚醒事件，記憶體裝置120將離開待機模式並進入正常模式。該喚醒事件可能係由記憶體控制器110或是其它元件所引起。
在本實施例中，記憶體裝置120包括一存取電路121以及一記憶陣列122。記憶陣列122具有複數記憶胞C 00~C mn，用以儲存資料。每一記憶胞耦接一字元線以及一位元線。在一可能實施例中，記憶胞C 00~C mn係以陣列方式排列。存取電路121配置於記憶體控制器110與記憶陣列122之間並與記憶體控制器110及記憶陣列122耦接，並根據記憶體控制器110所發出的指令，存取記憶陣列122。在本實施例中，存取電路121利用字元線WL 0~WL m及位元線BL 0~BL n，存取記憶胞C 00~C mn。舉例而言，存取電路121可能透過字元線WL 0及位元線BL 0，存取記憶胞C 00。
在正常模式下，存取電路121根據記憶體控制器110所發出的自動刷新指令，對字元線WL 0~WL m之至少一者所耦接的記憶胞進行一刷新操作。舉例而言，當記憶體控制器110發出一自動刷新指令時，存取電路121根據內部的一計數值，對字元線WL 0所耦接的記憶胞C 00~C­ 0n進行一刷新操作。在完成刷新操作後，存取電路121調整計數值。因此，當存取電路121再次接收到自動刷新指令時，存取電路121根據調整後的計數值，對另一字元線(如WL 1)所耦接的記憶胞(如C 10~C­ 1n)進行一刷新操作。
在待機模式下，記憶體控制器110停止發出自動刷新指令。因此，存取電路121每隔一特定時間，選擇字元線WL 0~WL m之至少一者，並根據所選擇的字元線的保持資料能力(retention performance)，決定是否對所選擇的字元線所耦接的記憶胞進行刷新操作。舉例而言，假設字元線WL 0所耦接的記憶胞C 00~C 0n的平均保持資料能力高於字元線WL 1所耦接的記憶胞C 10~C 1n的平均保持資料能力。在此例中，存取電路121在待機模式下，於一刷新週期(如256ms)中，對字元線WL 0所耦接的記憶胞C 00~C 0n進行刷新操作的次數低於對字元線WL 1所耦接的記憶胞C 10~C 1n進行刷新操作的次數。
在一些實施例中，存取電路121先取得同一列(水平方向)的每一記憶胞的保持資料能力，再計算同一列的記憶胞的保持資料能力的平均值。在此例中，存取電路121將平均值作為相對應的字元線的保持資料能力。在另一可能實施例中，存取電路121比較同一列的記憶胞的保持資料能力，並將最小的保持資料能力作為相對應字元線的保持資料能力。
本發明並不限定存取電路121何時取得記憶胞C 00~C mn的保持資料能力。在一可能實施例中，在一第一測試期間，存取電路121對記憶陣列122進行一存取操作，用以取得記憶胞C 00~C mn的保持資料能力。接著，存取電路121根據記憶胞C 00~C mn的保持資料能力，設定相對應的字元線的保持資料能力。以記憶胞C 00為例，存取電路121可能先寫入一特定資料至記憶胞C 00，再讀取記憶胞C 00的資料，用以判斷記憶胞C 00維持特定資料的時間。假設，在150ms內，記憶胞C 00可維持正確的特定資料，但在150ms後，記憶胞C 00的資料將流失。因此，記憶胞C 00的保持資料能力為150ms。在此例中，存取電路121設定耦接記憶胞C 00的字元線WL 0的保持資料能力為150ms。在一些實施例中，存取電路121編碼字元線WL 0的保持資料能力，用以產生數位值(或稱能力資訊)。
第2圖為本發明的字元線的保持資料能力與刷新時間的關係示意圖。以字元線WL 0為例，如果字元線WL 0的保持資料能力落於維持區間40ms~100ms時，存取電路121於32ms內，對字元線WL 0上的所有記憶胞(如C 00~C 0n)進行一次刷新操作。假設，存取電路121耦接8192條字元線。在此例中，存取電路121每隔3.9us(32ms/8192)，便對字元線WL 0上的所有記憶胞進行一次刷新操作。在一些實施例中，存取電路121編碼字元線WL 0的保持資料能力，用以設定字元線WL 0的能力資訊為[1,1]。
在其它實施例中，如果字元線WL 0的保持資料能力落於維持區間101ms~192ms時，存取電路121於64ms內，對字元線WL 0上的所有記憶胞進行一次刷新操作。在此例中，存取電路121每隔7.8us(64ms/8192)，便對字元線WL 0上的所有記憶胞進行一次刷新操作。此外，存取電路121編碼字元線WL 0的保持資料能力，用以設定字元線WL 0的能力資訊為[0,0]。
如果記憶胞C 00的保持資料能力落於維持區間193ms~280ms時，存取電路121於128ms內，對記憶胞C 00進行一次刷新操作。在此例中，存取電路121每隔15.6us(128ms/8192)，便對字元線WL 0上的所有記憶胞進行一次刷新操作。另外，存取電路121編碼字元線WL 0的保持資料能力，用以產生能力資訊[0,1]。
如果記憶胞C 00的保持資料能力落於維持區間＞281ms時，存取電路121於256ms內，對記憶胞C 00進行一次刷新操作。在此例中，存取電路121每隔31.3us(256ms/8192)，便對字元線WL 0上的所有記憶胞進行一次刷新操作。另外，存取電路121編碼字元線WL 0的保持資料能力，用以產生能力資訊[1,0]。
在本實施例中，每一字元線的能力資訊具有2位元，用以表示四維持區間，如40ms~100ms、101ms~192ms、193ms~280ms、＞281ms。在其它實施例中，當能力資訊具有更多或更少的位元時，則可對應更多或更少的維持區間。舉例而言，當能力資訊具有3位元時，則可對應八個維持區間。
由於存取電路121於待機模式下根據字元線的能力資訊，調整相對應記憶胞C 00~C mn的刷新次數，故對於保持資料能力較高的字元線，減少執行刷新操作的次數。因此，大幅降低記憶體裝置120的待機電流，並可使得記憶體裝置120作為一低功率損耗(low power)記憶體。在本實施例中，即使減少刷新操作的次數，每一記憶胞仍可維持資料，故記憶體裝置120的可靠度不會受到影響。
在其它實施例中，記憶胞的保持資料能力可能因溫度或使用時間而逐漸衰退。因此，存取電路121可能在一操作時間後，判斷記憶胞C 00~C mn的保持資料能力是否發生變化。當記憶胞C 00~C mn的保持資料能力發生變化時(如由一維持區間變化至另一維持區間)，存取電路121更新相對應的字元線的能力資訊。在更新後，衰退的記憶胞可繼續儲存資料，故可增加記憶體裝置120的壽命及可靠度。
舉例而言，在一第二測試期間，再次寫入特定資料至記憶胞C 00~C mn中，用以得知記憶胞C 00~C mn的保持資料能力是否發生變化。以字元線WL 0的記憶胞C 00~C 0n為例，如果記憶胞C 00~C 0n的最低保持資料能力由200ms下降至90ms時，存取電路121更新字元線WL 0的能力資訊，如由[0,1]變化至[1,1]。
本發明並不限定何時對記憶胞C 00~C mn的保持資料能力進行測試操作。在一可能實施例中，在封裝(package)前的晶圓(wafer)測試階段，先對記憶胞C 00~C mn的保持資料能力進行一測試操作。然後，在封裝後，再次對記憶胞C 00~C mn的保持資料能力進行測試操作。在其它實施例中，在封裝後出廠前的測試階段進行一測試操作，然後在記憶體裝置120安裝於電子產品後的運行期間再次進行測試操作，用以更新字元線WL 0~WL m的能力資訊。舉例而言，記憶體裝置120在第一次上電後，便記錄上電次數。當上電次數達一預設值時，記憶體裝置120對記憶陣列121進行測試操作，用以更新字元線WL 0~WL m的保持資料能力。
第3圖為本發明之記憶體裝置120的方塊示意圖。記憶體裝置120包括一存取電路121以及一記憶陣列122。存取電路121用以存取記憶陣列122。在正常模式下，存取電路121根據外部的記憶體控制器所發出的一自動刷新指令，對記憶陣列122進行刷新操作。此時，記憶陣列122執行刷新操作的頻率相同於外部記憶體控制器發出自動刷新指令的頻率。在待機模式下，存取電路121每隔一特定時間，對記憶陣列122進行刷新操作。此時，刷新操作的執行頻率係由存取電路121決定。在一些實施例中，在正常模式下，存取電路121所執行的刷新操作稱為自動刷新(auto refresh；AR)，而在待機模式下，存取電路121所執行的刷新操作稱為自我刷新(self refresh；SR)。
本發明並不限定存取電路121的架構。只要在待機模式下，根據每一字元線的保持資料能力決定刷新操作的執行次數的電路，均可作為存取電路121。在本實施例中，存取電路121包括一記憶體310、一計時電路320、一控制邏輯電路330以及一驅動電路340。
記憶體310用以儲存每一字元線的能力資訊。本發明並不限定記憶體310的種類。在一可能實施例中，記憶體310係為一非揮發性記憶體(Non-Volatile Memory)。在其它實施例中，記憶體310係為一單次可程式化記憶體(one time programmable memory)。
在一些實施例中，記憶體310具有複數記憶胞。每一記憶胞具有一電子熔絲(e-Fuse)。當電子熔絲未被熔斷時，表示對應一第一數值，如0。當電子熔絲被熔斷時，表示對應一第二數值，如1。在本實施例中，由於每一字元線的能力資訊具有2位元，故每一字元線對應兩電子熔絲。假設字元線WL 0的能力資訊為[0,1]，並對應一第一電子熔絲以及一第二電子熔絲。在此例中，第一電子熔絲未被熔斷，而第二電子熔絲被熔斷。
由第2圖可知，能力資訊[0,1]對應維持區間193ms~280ms。存取電路121每隔128ms對字元線WL 0的記憶胞進行刷新操作。在此例中，當字元線WL 0的保持資料能力衰退時，存取電路121熔斷第一電子熔絲。由於第一及第二電子熔絲均被熔斷，代表字元線WL 0的能力資訊被改變成[1,1]。因此，存取電路121每隔32ms對字元線WL 0的記憶胞進行刷新操作。
計時電路320用以進行一計時操作。在本實施例中， 當存取電路121進入待機模式時，計時電路320每隔一特定時間，發出一觸發信號ST。本發明並不限定特定時間的長短。在一可能實施例中，特定時間與存取電路121的基本刷新時間以及字元線的數量有關。舉例而言，假設存取電路121的基本刷新時間為32ms，並且字元線的數量為8192。在此例中，由於存取電路121必需在32ms中，刷新8192條字元線所耦接的記憶胞。因此，計時電路320每隔3.9us(32ms/8192)，便發出一觸發信號ST。在一些實施例中，計時電路320係為一計時器(timer)。
控制邏輯電路330接收到觸發信號ST時，讀取一計數值CV，用以選擇記憶體310所儲存的一特定能力資訊，並根據特定能力資訊，產生一控制信號PFO。當存取電路121進入待機模式時，控制邏輯電路330解碼特定能力資訊，用以產生複數控制數值，並根據該等控制數值之一特定數值，產生控制信號PFO。在一可能實施例中，當特定數值等於一特定邏輯數值(如1)時，控制邏輯電路330致能控制信號PFO。在此例中，當特定數值不等於特定邏輯數值時，控制邏輯電路330不致能控制信號PFO。在一些實施例中，控制邏輯電路330根據一外部記憶體控制器(未顯示)所提供的信號，如/CS、/WR而動作。
驅動電路340根據外部位址A0~AN或是內部位址I0~IN選擇字元線WL 0~WL m之一者。舉例而言，當存取電路121操作於正常模式時，當一外部記憶體控制器發出一寫入指令時，驅動電路340根據外部位址A0~AN，將資料D0~DM寫入記憶陣列122。當該外部記憶體控制器發出一讀取指令時，驅動電路340根據外部位址A0~AN，讀取記憶陣列122，用以輸出資料D0~DM予記憶體控制器。當該外部記憶體控制器發出一自動刷新指令時，驅動電路340根據內部位址I0~IN選擇字元線WL 0~WL m之至少一者，用對所選擇的字元線的記憶胞進行刷新操作。
當存取電路121操作於待機模式時，驅動電路340不再根據外部位址A0~AN存取記憶陣列122。此時，驅動電路340根據內部位址I0~IN選擇字元線WL 0~WL m之選擇字元線WL 0~WL m之一特定字元線(如WL 0)，並根據控制信號PFO，決定是否對特字元線所耦接的記憶胞(如C 00~C 0n)進行刷新操作。在一可能實施例中，當控制信號PFO被致能時，驅動電路340對特定字元線(如WL 0)所耦接的記憶胞(如C 00~C 0n)進行刷新操作。當控制信號PFO未被致能時，驅動電路340不對特定字元線所耦接的記憶胞進行刷新操作。
在本實施例中，驅動電路340包括一緩衝電路341、一選擇電路342、解碼電路344及343。緩衝電路341用以暫存外部位址A0~AN。選擇電路342根據控制信號PFO，選擇外部位址A0~AN或是內部位址I0~IN。當選擇電路342選擇外部位址A0~AN時，選擇電路342根據外部位址A0~AN產生一列位址RA以及一行位址CA。當選擇電路342選擇內部位址I0~IN時，選擇電路342根據內部位址I0~IN產生一列位址RA以及一行位址CA。在一可能實施例中，選擇電路342係為一多工器。解碼電路342解碼列位址RA，用以選擇字元線WL 0~WL m之至少一者。解碼電路343解碼行位址CA，用以選擇位元線BL 0~BL n之至少一者，用以存入資料D0~DM至相對應的記憶胞之中，或是讀取相對應的記憶胞，用以輸出資料D0~DM。
在其它實施例中，存取電路121更包括一計數電路350。計數電路350用以提供計數值CV。在一些實施例中，計數電路350可能直接提供計數值CV控制邏輯電路330。在此例中，計數電路350可能將計數值CV轉換成內部位址I0~IN，再將內部位址I0~IN提供予驅動電路340。在本實施例中，每一計數值CV對應字元線WL 0~WL m之一者。在計數電路350輸出內部位址I0~IN後，計數電路350調整計數值CV。當計數值CV達一預設值時，計數電路350重置計數值。在一可能實施例中，預設值等於字元線的數量。在一些實施例中，計數電路350係為一計數器(counter)。
在其它實施例中，當存取電路121進入正常模式時，控制邏輯電路330根據一自動刷新指令，命令計數電路350將計數值CV轉換成內部位址I0~IN。控制邏輯電路330命令選擇電路342選擇內部位址I0~IN。解碼電路343根據列位址RA，選擇相對應的字元線，並將字元線的記憶胞進行刷新操作。在此例中，在計數電路350輸出內部位址I0~IN予驅動電路340後，控制邏輯電路330調整計數值CV。在一些實施例中，控制邏輯電路330直接讀取計數值CV，並將計數值CV轉換成內部位址I0~IN提供予驅動電路340。在此例中，在控制邏輯電路330讀取計數值CV後，計數電路350調整計數值。
第4圖為本發明之控制邏輯電路的內部示意圖。如圖所示，控制邏輯電路330包括一暫存電路410以及一解碼電路420。暫存電路410用以暫存記憶體310所儲存的每一字元線的能力資訊。假設字元線的數量為8192。在此例中，暫存電路410暫存8192筆能力資訊，每一筆能力資訊代表一字元線的保持資料能力。在本實施例中，每一筆能力資訊具有2位元(分別稱為C0及C1)的數量，因此，暫存電路410包括佇列411及412。佇列411儲存位元C0的數值。佇列412儲存位元C1的數值。佇列411及412以先進先出方式，依序輸出字元線WL 0~WL 8191的能力資訊。以字元線WL 0為例，在佇列411及412輸出位元C0及C1的數值後，佇列411及412將其餘的能力資訊往右位移，並將字元線WL 0的能力資訊儲存於字元線WL 8191的能力資訊之後。
解碼電路420解碼位元C1及C0的數值，用以產生複數控制數值P0~P7，並根據選擇信號ERC0~ERC2，選擇控制數值P0~P7之一者，產生控制信號PFO。在一可能實施例中，當被選擇的控制數值(如P0)等於一特定邏輯數值(如1)時，解碼電路420致能控制信號PFO。當被選擇的控制數值不等於特定邏輯數值時，解碼電路420不致能控制信號PFO。
在本實施例中，解碼電路420包括一解碼器421以及一選擇電路422。解碼器421解碼位元C1及C0的數值，用以產生複數控制數值P0~P7。本發明並不限定控制數值的數量。在其它實施例中，解碼器421可能產生更多或更少的控制數值。選擇電路422根據選擇信號ERC0~ERC2，選擇控制數值P0~P7之一者，產生控制信號PFO。在一可能實施例中，選擇電路422係為一多工器。
第5圖為本發明之能力資訊與控制數值之間的關係示意圖。能力資訊[0,0]對應的控制數值P0~P7為10101010。能力資訊[0,1]對應的控制數值P0~P7為10001000。能力資訊[1,0]對應的控制數值P0~P7為10000000。能力資訊[1,1]對應的控制數值P0~P7為11111111。
在其它實施例中，控制邏輯電路330更包括一刷新控制電路430。刷新控制電路430根據觸發信號ST，產生選擇信號ERC0~ERC2，用以命令選擇電路422選擇對應的控制數值。以字元線WL 0為例，解碼器421解碼字元線WL 0的能力資訊[0,0]，產生控制數值P0~P7。由第5圖可知，能力資訊[0,0]對應的控制數值P0~P7為10101010。當暫存電路410第一次輸出字元線WL 0的能力資訊時，刷新控制電路430透過選擇信號ERC2~ERC0，命令選擇電路422選擇P0。此時，由於P0=1，故選擇電路422致能控制信號PFO。因此，驅動電路340對字元線WL 0上的所有記憶胞進行刷新操作。當暫存電路410第二次輸出字元線WL 0的能力資訊時，刷新控制電路430命令選擇電路422選擇P1。此時，由於P1=0，故選擇電路422不致能控制信號PFO。因此，驅動電路340不對字元線WL 0上的所有記憶胞進行刷新操作。當暫存電路410第三次輸出字元線WL 0的能力資訊時，刷新控制電路430命令選擇電路422選擇P2。此時，由於P2=1，故選擇電路422再度致能控制信號PFO。因此，驅動電路340再次對字元線WL 0上的所有記憶胞進行刷新操作。當暫存電路410第八次輸出字元線WL 0的能力資訊時，刷新控制電路430命令選擇電路422選擇P7。此時，由於P7=0，故選擇電路422不致能控制信號PFO。因此，驅動電路340不對字元線WL 0上的所有記憶胞進行刷新操作。在此例中，當暫存電路410第九次輸出字元線WL 0的能力資訊時，刷新控制電路430命令選擇電路422選擇P0。此時，由於P0=1，故選擇電路422致能控制信號PFO。因此，驅動電路340對字元線WL 0上的所有記憶胞進行刷新操作。
在一些實施例中，觸發信號ST的頻率與字元線的保持資料能力有關。舉例而言，最差的字元線的保持資料能力落於維持區間101ms~192ms之間時，表示驅動電路340每隔7.8us，就要對最差的字元線進行刷新操作。因此，第3圖的計時電路320每隔7.8us，便輸出觸發信號ST。在此例中，刷新控制電路430每隔7.8us，便產生選擇信號ERC2~ERC0。然而，當一字元線的保持資料能力衰退至維持區間40ms~100ms之間時，第3圖的計時電路320改由每隔3.9us，便輸出觸發信號ST。在此例中，刷新控制電路430負責調整計時電路320。
在一些實施例中，刷新控制電路430可能具有一除頻器(未顯示)。在此例中，如果沒有字元線的保持資料能力落於維持區間40ms~100ms之間時，除頻器被禁能。因此，刷新控制電路430根據觸發信號ST，每隔7.8us產生選擇信號ERC2~ERC0。然而，當一字元線的保持資料能力衰退至維持區間40ms~100ms之間時，除頻器被啟動。此時，除頻器處理觸發信號ST，使得刷新控制電路430每隔3.9us(7.8/2)，產生選擇信號ERC2~ERC0。
在其它實施例中，刷新控制電路430發出一同步時脈(未顯示)予暫存電路410以及解碼電路420，用以同步化暫存電路410以及解碼電路420的操作。在一可能實施例中，刷新控制電路430內部具有一時脈產生器，用以產生同步時脈。在一些實施例中，刷新控制電路430調整一計數電路(如350)的計數值。在此例中，刷新控制電路430可能命令計數電路將計數值轉換成一內部位址。
在待機模式下，由於控制邏輯電路330根據每一字元線的保持資料能力，決定是否對相對應的記憶胞進行刷新操作。當字元線具有較佳的保持資料能力時，控制邏輯電路330減少相對應的記憶胞的刷新次數。因此，控制邏輯電路330具有較低的待機電流。此外，控制邏輯電路330命令驅動電路340對記憶陣列122進行測試操作，用以判斷每一字元線的保持資料能力是否衰退，並根據衰退程度，適當地調整相對應記憶胞的刷新次數。因此，大幅提高記憶體裝置的可靠度。
雖然本發明已以較佳實施例揭露如上，然其並非用以限定本發明，任何所屬技術領域中具有通常知識者，在不脫離本發明之精神和範圍內，當可作些許之更動與潤飾。舉例來說，本發明實施例所述之系統、裝置或是方法可以硬體、軟體或硬體以及軟體的組合的實體實施例加以實現。因此本發明之保護範圍當視後附之申請專利範圍所界定者為準。
100:操作系統 110:記憶體控制器 120:記憶體裝置 121:存取電路 122:記憶陣列 310:記憶體 320:計時電路 330:控制邏輯電路 340:驅動電路 341:緩衝電路 342、422:選擇電路 344、343、420:解碼電路 350:計數電路 410:暫存電路 411、412:佇列 421:解碼器 430:刷新控制電路 ST:觸發信號 CV:計數值 PFO:控制信號 /CS、/WR:信號 A0~AN:外部位址 I0~IN:內部位址 D0~DM:資料 RA:列位址 CA:行位址 C 00~C mn:記憶胞 WL 0~WL m:字元線 BL 0~BL n:位元線 C1、C0:位元 P0~P7:控制數值 ERC0~ERC2:選擇信號
第1圖為本發明之操作系統的示意圖。 第2圖為本發明的字元線的保持資料能力與刷新次數的關係示意圖。 第3圖為本發明之記憶體裝置的方塊示意圖。 第4圖為本發明之控制邏輯電路的內部示意圖。 第5圖為本發明之能力資訊與控制數值之間的關係示意圖。
120:記憶體裝置
121:存取電路
122:記憶陣列
310:記憶體
320:計時電路
330:控制邏輯電路
340:驅動電路
341:緩衝電路
342:選擇電路
344、343:解碼電路
350:計數電路
ST:觸發信號
CV:計數值
PFO:控制信號
/CS、/WR:信號
A0~AN:外部位址
I0~IN:內部位址
D0~DM:資料
RA:列位址
CA:行位址

Claims (10)

  1. 一種記憶體裝置，耦接一記憶體控制器，該記憶體裝置包括：一記憶陣列，包括複數記憶胞，其中，每一記憶胞耦接一字元線；以及一存取電路，配置於該記憶體控制器與該記憶陣列之間，並與該記憶體控制器及該記憶陣列耦接，其中：在一正常模式下，當該記憶體控制器發出一自動刷新指令時，該存取電路對至少一字元線所耦接的記憶胞進行一刷新操作；在一待機模式下，該存取電路每隔一特定時間，選擇該等字元線之一者，並根據所選擇的該字元線的保持資料能力，決定是否對所選擇的該字元線所耦接的記憶胞進行該刷新操作。其中，該存取電路包括：一非揮發性記憶體，儲存複數能力資訊，每一能力資訊代表一相對應字元線的保持資料能力；一計時電路，每隔該特定時間，發出一觸發信號；一控制邏輯電路，接收到該觸發信號時，讀取一計數值，用以選擇該等能力資訊之一特定能力資訊，並根據該特定能力資訊，產生一控制信號；以及一驅動電路，根據該計數值，選擇該等字元線之一特定字元線，並根據該控制信號，決定是否對該等定字元線所耦接的記憶胞進行該刷新操作，其中，當該控制信號被致能時，該驅動電路對該特定字元線所耦接的記憶胞進行該刷新操作，當該控制信號未被致能時，該驅動電路不對該特定字元線所耦接的記憶胞進行該刷新操作。
  2. 如請求項1所述之記憶體裝置，其中在該待機模式下，當該等字元線中之一第一字元線的保持資料能力高於該等字元線中之一第二字元線的保持資料能力時，該存取電路於一刷新週期中，對該第一字元線所耦接的記憶胞進行該刷新操作的次數低於對該第二字元線所耦接的記憶胞進行該刷新操作的次數。
  3. 如請求項2所述之記憶體裝置，其中在該正常模式下，該存取電路於該刷新週期內，對該第一字元線所耦接的記憶胞進行該刷新操作的次數等於對該第二字元線所耦接的記憶胞進行該刷新操作的次數。
  4. 如請求項1所述之記憶體裝置，其中在一第一測試期間，該存取電路存取該記憶陣列，用以取得該等記憶胞的保持資料能力，並編碼該等記憶胞的保持資料能力，用以產生該些能力資訊。
  5. 如請求項1所述之記憶體裝置，更包括：一計數電路，提供該計數值予該控制邏輯電路以及該驅動電路，其中，在提供該計數值予該控制邏輯電路以及該驅動電路後，該計數電路調整該計數值。
  6. 如請求項1所述之記憶體裝置，其中該非揮發性記憶體係為一單次可程式化記憶體。
  7. 如請求項1所述之記憶體裝置，其中該控制邏輯電路包括：一暫存電路，用以暫存該等能力資訊；以及一解碼電路，解碼該特定能力資訊，用以產生複數控制數值，並根據該等控制數值之一特定數值，產生該控制信號； 其中，當該特定數值等於一特定邏輯數值時，該解碼電路致能該控制信號，當該特定數值不等於該特定邏輯數值時，該解碼電路不致能該控制信號。
  8. 如請求項4所述之記憶體裝置，其中在一第二測試期間，該存取電路存取該等記憶胞，用以得知每一字元線的保持資料能力是否發生變化，當該等字元線之一特定字元線的保持資料能力由一第一維持區間變化至一第二維持區間時，該存取電路更新該等能力資訊中之一特定資訊，該特定資訊代表該特定字元線的保持資料能力。
  9. 如請求項8所述之記憶體裝置，其中在該待機模式下，當該特定字元線的保持資料能力位於該第一維持區間時，該存取電路在一更新週期中，對該特定字元線所耦接的記憶胞進行的刷新操作的次數等於一第一數值。
  10. 如請求項9所述之記憶體裝置，其中在該待機模式下，當該特定字元線的保持資料能力位於該第二維持區間時，該存取電路在該更新週期中，對該特定字元線所耦接的記憶胞進行的刷新操作的次數等於一第二數值，該第二數值大於該第一數值。
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