TW202032554A - 偽靜態隨機存取記憶體及其操作方法 - Google Patents

偽靜態隨機存取記憶體及其操作方法 Download PDF

Info

Publication number
TW202032554A
TW202032554A TW109103342A TW109103342A TW202032554A TW 202032554 A TW202032554 A TW 202032554A TW 109103342 A TW109103342 A TW 109103342A TW 109103342 A TW109103342 A TW 109103342A TW 202032554 A TW202032554 A TW 202032554A
Authority
TW
Taiwan
Prior art keywords
memory
signal
read
level
memory chip
Prior art date
Application number
TW109103342A
Other languages
English (en)
Other versions
TWI703563B (zh
Inventor
森郁
野村幸弘
Original Assignee
華邦電子股份有限公司
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by 華邦電子股份有限公司 filed Critical 華邦電子股份有限公司
Application granted granted Critical
Publication of TWI703563B publication Critical patent/TWI703563B/zh
Publication of TW202032554A publication Critical patent/TW202032554A/zh

Links

Images

Classifications

    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C11/00—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor
    • G11C11/21—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements
    • G11C11/34—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices
    • G11C11/40—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices using transistors
    • G11C11/401—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices using transistors forming cells needing refreshing or charge regeneration, i.e. dynamic cells
    • G11C11/406—Management or control of the refreshing or charge-regeneration cycles
    • G11C11/40603—Arbitration, priority and concurrent access to memory cells for read/write or refresh operations
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C11/00—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor
    • G11C11/21—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements
    • G11C11/34—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices
    • G11C11/40—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices using transistors
    • G11C11/401—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices using transistors forming cells needing refreshing or charge regeneration, i.e. dynamic cells
    • G11C11/406—Management or control of the refreshing or charge-regeneration cycles
    • G11C11/40615—Internal triggering or timing of refresh, e.g. hidden refresh, self refresh, pseudo-SRAMs
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C7/00—Arrangements for writing information into, or reading information out from, a digital store
    • G11C7/10—Input/output [I/O] data interface arrangements, e.g. I/O data control circuits, I/O data buffers
    • G11C7/1015—Read-write modes for single port memories, i.e. having either a random port or a serial port
    • G11C7/1045—Read-write mode select circuits
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C11/00—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor
    • G11C11/21—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements
    • G11C11/34—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices
    • G11C11/40—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices using transistors
    • G11C11/401—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices using transistors forming cells needing refreshing or charge regeneration, i.e. dynamic cells
    • G11C11/4063—Auxiliary circuits, e.g. for addressing, decoding, driving, writing, sensing or timing
    • G11C11/407—Auxiliary circuits, e.g. for addressing, decoding, driving, writing, sensing or timing for memory cells of the field-effect type
    • G11C11/4076—Timing circuits
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C7/00—Arrangements for writing information into, or reading information out from, a digital store
    • G11C7/10—Input/output [I/O] data interface arrangements, e.g. I/O data control circuits, I/O data buffers
    • G11C7/1048—Data bus control circuits, e.g. precharging, presetting, equalising
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C7/00—Arrangements for writing information into, or reading information out from, a digital store
    • G11C7/10—Input/output [I/O] data interface arrangements, e.g. I/O data control circuits, I/O data buffers
    • G11C7/1051—Data output circuits, e.g. read-out amplifiers, data output buffers, data output registers, data output level conversion circuits
    • G11C7/1063—Control signal output circuits, e.g. status or busy flags, feedback command signals
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C7/00—Arrangements for writing information into, or reading information out from, a digital store
    • G11C7/10—Input/output [I/O] data interface arrangements, e.g. I/O data control circuits, I/O data buffers
    • G11C7/1051—Data output circuits, e.g. read-out amplifiers, data output buffers, data output registers, data output level conversion circuits
    • G11C7/1066—Output synchronization
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C7/00—Arrangements for writing information into, or reading information out from, a digital store
    • G11C7/10—Input/output [I/O] data interface arrangements, e.g. I/O data control circuits, I/O data buffers
    • G11C7/1072—Input/output [I/O] data interface arrangements, e.g. I/O data control circuits, I/O data buffers for memories with random access ports synchronised on clock signal pulse trains, e.g. synchronous memories, self timed memories
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C7/00—Arrangements for writing information into, or reading information out from, a digital store
    • G11C7/10—Input/output [I/O] data interface arrangements, e.g. I/O data control circuits, I/O data buffers
    • G11C7/1078—Data input circuits, e.g. write amplifiers, data input buffers, data input registers, data input level conversion circuits
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C7/00—Arrangements for writing information into, or reading information out from, a digital store
    • G11C7/22—Read-write [R-W] timing or clocking circuits; Read-write [R-W] control signal generators or management 
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C11/00—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor
    • G11C11/21—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements
    • G11C11/34—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices
    • G11C11/40—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices using transistors
    • G11C11/401—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices using transistors forming cells needing refreshing or charge regeneration, i.e. dynamic cells
    • G11C11/4063—Auxiliary circuits, e.g. for addressing, decoding, driving, writing, sensing or timing
    • G11C11/407—Auxiliary circuits, e.g. for addressing, decoding, driving, writing, sensing or timing for memory cells of the field-effect type
    • G11C11/409—Read-write [R-W] circuits 
    • G11C11/4093—Input/output [I/O] data interface arrangements, e.g. data buffers
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C2207/00—Indexing scheme relating to arrangements for writing information into, or reading information out from, a digital store
    • G11C2207/10—Aspects relating to interfaces of memory device to external buses
    • G11C2207/105—Aspects related to pads, pins or terminals
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C2207/00—Indexing scheme relating to arrangements for writing information into, or reading information out from, a digital store
    • G11C2207/22—Control and timing of internal memory operations
    • G11C2207/2272—Latency related aspects
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C2211/00—Indexing scheme relating to digital stores characterized by the use of particular electric or magnetic storage elements; Storage elements therefor
    • G11C2211/401—Indexing scheme relating to cells needing refreshing or charge regeneration, i.e. dynamic cells
    • G11C2211/406—Refreshing of dynamic cells
    • G11C2211/4065—Low level details of refresh operations
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C2211/00—Indexing scheme relating to digital stores characterized by the use of particular electric or magnetic storage elements; Storage elements therefor
    • G11C2211/401—Indexing scheme relating to cells needing refreshing or charge regeneration, i.e. dynamic cells
    • G11C2211/406—Refreshing of dynamic cells
    • G11C2211/4066—Pseudo-SRAMs
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C2211/00—Indexing scheme relating to digital stores characterized by the use of particular electric or magnetic storage elements; Storage elements therefor
    • G11C2211/401—Indexing scheme relating to cells needing refreshing or charge regeneration, i.e. dynamic cells
    • G11C2211/406—Refreshing of dynamic cells
    • G11C2211/4067—Refresh in standby or low power modes
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C7/00—Arrangements for writing information into, or reading information out from, a digital store
    • G11C7/22—Read-write [R-W] timing or clocking circuits; Read-write [R-W] control signal generators or management 
    • G11C7/222—Clock generating, synchronizing or distributing circuits within memory device

Landscapes

  • Engineering & Computer Science (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Computer Hardware Design (AREA)
  • Dram (AREA)
  • Memory System (AREA)

Abstract

一種偽靜態隨機存取記憶體，包括多個記憶體晶片及資訊儲存元件。記憶體晶片使用同一個匯流排來傳遞多個讀寫資料擷取訊號給記憶體控制器。無論記憶體晶片是否發生自刷新碰撞，在記憶體晶片進行讀取操作時，記憶體晶片的讀取延遲均被設定為容許完成自刷新的固定時間。固定時間大於初始延遲。資訊儲存元件被配置為儲存用以定義固定時間的資訊。讀寫資料擷取訊號指示記憶體晶片是否發生自刷新碰撞，且在讀取延遲中讀寫資料擷取訊號的準位不變。另外，一種偽靜態隨機存取記憶體的操作方法亦被提出。

Description

偽靜態隨機存取記憶體及其操作方法
本發明是有關於一種記憶體及其操作方法，且特別是有關於一種偽靜態隨機存取記憶體及其操作方法。
偽靜態隨機存取記憶體（pseudo static random access memory，以下簡稱pSRAM）是以DRAM作為記憶體晶胞陣列來儲存資料，並且重新設計DRAM的存取介面，使其相容於SRAM的存取介面，且存取時序的特性也與SRAM類似。pSRAM可利用擴展序列週邊介面（Expanded Serial Peripheral Interface，以下簡稱xSPI）或HyperBus™介面作為其存取介面。以xSPI作為存取介面的pSRAM稱之為xSPI pSRAM；以HyperBus™作為存取介面的pSRAM稱之為HyperRAM pSRAM。
於記憶體裝置的突發讀/寫操作中，從突發讀/寫操作開始至有效資料的輸出與寫入的所需的最短延遲時間定義為初始延遲，當初始延遲期間發生自刷新時，稱之為自刷新碰撞（self refresh collision）。圖1及圖2分別繪示習知的記憶體晶片在進行讀取操作時未發生及發生自刷新碰撞的訊號時序圖。在xSPI pSRAM或HyperRAM pSRAM中，記憶體晶片在控制訊號CS#為低準位時從讀寫資料擷取（Read/Write Data Strobe）腳位（以下簡稱RWDS腳位）輸出讀寫資料擷取訊號（以下簡稱RWDS訊號）給記憶體控制器，以將是否發生自刷新碰撞的資訊告知記憶體控制器，並據此決定資料輸入及輸出的延遲（latency）時間。當未發生自刷新碰撞時，如圖1所示，RWDS腳位會輸出低準位的RWDS訊號，記憶體晶片的讀取延遲是一個單位（例如時脈訊號CK的3個週期）的週期延遲(即初始延遲)。當發生自刷新碰撞時，如圖2所示，RWDS腳位會輸出高準位的RWDS訊號，並在3個CK週期後下降為低準位，藉此記憶體晶片的讀取延遲被設定為兩個單位的週期延遲，使有效資料直到自刷新已完成才被輸出，藉以保證資料不被損壞。因此，在進行讀取操作時，記憶體晶片會依據發生自刷新碰撞而被設定為額外增加一個單位的週期延遲，導致讀取延遲並不固定。
此外，因應微型化的需求，習知的記憶體封裝結構包括多個堆疊的記憶體晶片，藉以增加記憶密度。為了不改變匯流排寬度，這些記憶體晶片可能使用同一個匯流排來傳輸RWDS訊號，然而，由於這些記憶體晶片的自刷新操作為不同步的，若這些記憶體晶片同時輸出不同準位的RWDS訊號，可能會有匯流排衝突的問題，從而導致電流消耗增加與非預期性的壓降。此外，由於製程的變異，即使這些記憶體晶片同時輸出高準位的RWDS訊號，然而由於反應快的記憶體晶片於讀取延遲中不會發生RWDS訊號自高準位至低準位的變換，但反應慢的記憶體晶片可能在相同期間發生上述變換，從而導致匯流排衝突的問題。
本發明提供一種偽靜態隨機存取記憶體及其操作方法，可避免匯流排衝突。
本發明的偽靜態隨機存取記憶體耦接於記憶體控制器，且包括多個記憶體晶片及資訊儲存元件。記憶體晶片使用同一個匯流排來傳遞多個讀寫資料擷取訊號給記憶體控制器。無論記憶體晶片是否發生自刷新碰撞，在記憶體晶片進行讀取操作時，記憶體晶片的讀取延遲均被設定為容許完成自刷新的固定時間。固定時間大於初始延遲。資訊儲存元件被配置為儲存用以定義固定時間的資訊。讀寫資料擷取訊號指示記憶體晶片是否發生自刷新碰撞，且在讀取延遲中讀寫資料擷取訊號的準位不變。
本發明的偽靜態隨機存取記憶體的操作方法包括：儲存用以定義固定時間的資訊；無論記憶體晶片是否發生自刷新碰撞，在記憶體晶片進行讀取操作時，將記憶體晶片的讀取延遲設定為容許完成自刷新的固定時間，其中固定時間大於初始延遲；以及使用同一個匯流排來傳遞多個讀寫資料擷取訊號給記憶體控制器。讀寫資料擷取訊號指示記憶體晶片是否發生自刷新碰撞，且在讀取延遲中讀寫資料擷取訊號的準位不變。
為讓本發明的上述特徵和優點能更明顯易懂，下文特舉實施例，並配合所附圖式作詳細說明如下。
以下提出多個實施例來說明本發明，然而本發明不僅限於所例示的多個實施例。又實施例之間也允許有適當的結合。
圖3繪示本發明一實施例之pSRAM及其記憶體控制器的概要示意圖。請參考圖3，本實施例之pSRAM 100包括多個記憶體晶片，在此以第一記憶體晶片110_0及第二記憶體晶片110_1來例示說明，惟記憶體晶片的數量不用以限定本發明。在本實施例中，第一記憶體晶片110_0及第二記憶體晶片110_1係共用控制訊號CS#及RWDS訊號。各記憶體晶片經由RWDS腳位130來輸出RWDS訊號，且使用相同的匯流排120來傳遞RWDS訊號。資料訊號DQ[7:0]包括晶片位址。在圖3的實施例中，第一記憶體晶片110_0及第二記憶體晶片110_1例如是xSPI pSRAM或HyperRAM pSRAM，但本發明並不加以限制。在本發明的實施例中，無論是否發生自刷新碰撞，記憶體晶片在進行讀取操作時，其讀取延遲被設定為固定時間，且所述固定時間容許完成自刷新。並且，在讀取延遲中所有的RWDS訊號的準位不變。其中，所述固定時間大於初始延遲。
圖4繪示本發明一實施例之記憶體晶片的概要示意圖。請參考圖3及圖4，圖3的第一記憶體晶片110_0或第二記憶體晶片110_1，其內部結構如圖4所示的記憶體晶片210。記憶體晶片210包括模式暫存器212及控制邏輯電路214。在本實施例中，記憶體控制器500將記憶體晶片的讀取延遲設定為固定的資訊儲存在模式暫存器212中。
在本實施例中，記憶體晶片210更包括輸入輸出介面、X解碼器電路、Y解碼器電路、記憶體晶胞陣列、資料閂鎖器電路及資料傳輸路徑等元件，其詳細功能及實施方式可以由所屬技術領域的通常知識獲致足夠的教示、建議與實施說明。
圖5繪示本發明另一實施例之記憶體晶片的概要示意圖。請參考圖3及圖5，圖5的第一記憶體晶片110_0或第二記憶體晶片110_1，其內部結構如圖5所示的記憶體晶片310。記憶體晶片310包括非揮發性記憶體（non-volatile memory，NVM）316及控制邏輯電路214。在本實施例中，非揮發性記憶體316例如包括電熔絲（efuse）。所述電熔絲可被程式化以將讀取延遲為固定的資訊設定在非揮發性記憶體316中。
圖6繪示本發明第一實施例之記憶體晶片的訊號時序圖。第一記憶體晶片110_0被選擇以進行讀取操作，且其中未發生自刷新碰撞；第二記憶體晶片110_1未被選擇而處於待機狀態，且其中發生自刷新碰撞。第一記憶體晶片110_0的讀取延遲被設定為容許完成自刷新的固定時間（例如兩個單位的週期延遲）。
在本實施例中，晶片位址在時脈訊號CK的第2個時脈的上升緣時輸入，在資料訊號DQ[7:0]中標示為”die add”，而在資料訊號DQ[7:0]中標示有斜線的部分表示資料被讀出。此外，在控制訊號CS#從高準位變為低準位時，第一記憶體晶片110_0輸出高準位的RWDS訊號。於此同時，第二記憶體晶片110_1也是輸出高準位的RWDS訊號，因此，至少在讀取延遲之前(即在時脈訊號CK的第1個至第3個時脈的時間區間)，可避免匯流排衝突。
圖7繪示本發明第二實施例之記憶體晶片的訊號時序圖。請參考圖3及圖7，在第二實施例中，第一記憶體晶片110_0及第二記憶體晶片110_1例如是xSPI pSRAM。第一記憶體晶片110_0被選擇以進行讀取操作，且其未發生自刷新碰撞；第二記憶體晶片110_1未被選擇而處於待機狀態。第一記憶體晶片110_0及第二記憶體晶片110_1是由不同的晶圓製程所製造而具有不同的操作速度。於本實施例中，第一記憶體晶片110_0具有較快的操作速度。第一記憶體晶片110_0的讀取延遲被設定為容許完成自刷新的固定時間（例如為兩個單位的週期延遲）。
在本實施例中，控制訊號CS#變為低準位時，第一記憶體晶片110_0及第二記憶體晶片110_1都是輸出高準位的RWDS訊號。並且，在第一記憶體晶片110_0的RWDS訊號自高準位變換為低準位之前或同時，使第二記憶體晶片110_1的RWDS腳位130變更為高阻抗（Hi-Z）狀態。詳細而言，在時脈訊號CK的第2個時脈的上升緣時，晶片位址被輸入，其在資料訊號DQ[7:0]中標示為”die add”。響應於時脈訊號CK，第一記憶體晶片110_0產生內部時脈訊號CK0，第二記憶體晶片110_1產生內部時脈訊號CK1，內部時脈訊號CK0的第1個時脈的上升緣早於內部時脈訊號CK1的第1個時脈的上升緣。響應於內部時脈訊號CK1的第2個時脈的上升緣，所述晶片位址被閂鎖以作為內部晶片位址die_add。響應於內部時脈訊號CK1的第2個時脈的下降緣，每一個記憶體晶片對內部晶片位址die_add進行解碼。在本實施例中，第二記憶體晶片110_1的晶片選擇訊號DIESEL_t經解碼後其準位為低，用以表示其未被選擇。響應於內部時脈訊號CK1的第3個時脈的上升緣，晶片選擇訊號DIESEL_t被閂鎖以產生晶片輸出訊號DIEOUT_t，用以判斷晶片位址。響應於低準位的晶片選擇訊號DIESEL_t，第二記憶體晶片110_1的晶片輸出訊號DIEOUT_t為低準位，使第二記憶體晶片110_1的RWDS腳位130處於高阻抗狀態。同時，響應於第一記憶體晶片110_0的內部時脈訊號CK0的第3個時脈的下降緣，第一記憶體晶片110_0的RWDS訊號變為低準位。其中，第二記憶體晶片110_1的內部時脈訊號CK1的第3個時脈的上升緣早於第一記憶體晶片110_0的內部時脈訊號CK0的第3個時脈的下降緣。於另一未繪示的實施例中，在第一記憶體晶片110_0的RWDS訊號變為低準位之前，第二記憶體晶片110_1的RWDS訊號變為高阻抗狀態。
因此，依據第二實施例的記憶體晶片的操作方法，即使這些記憶體晶片具有不同的操作速度，第一記憶體晶片110_0及第二記憶體晶片110_1之間也可避免產生匯流排衝突的問題。
圖8繪示本發明一實施例之訊號產生電路的概要示意圖。圖9繪示圖8實施例之訊號產生電路的內部示意圖。請參考圖8及圖9，訊號產生電路400例如設置在圖4或圖5的控制邏輯電路214中。在一實施例中，訊號產生電路400也可設置在記憶體晶片210及310的其他電路區塊。
在本實施例中，訊號產生電路400包括輸出控制電路410、延遲電路420、RWDS訊號控制電路430、讀取延遲決定電路440與脈衝產生電路450。訊號產生電路400用以產生RWDS訊號，並且將RWDS訊號輸出至記憶體晶片的RWDS腳位130。詳細而言，延遲電路420包括兩個延遲單元，其分別被配置以依據內部控制訊號CE_c產生延遲的內部控制訊號CED_c、CE2D_c。其中，內部控制訊號CE_c係響應於控制訊號CS#而產生。RWDS訊號控制電路430包括選擇器、兩個閘鎖器、反或閘與及閘。選擇器被配置以根據模式設定訊號SPI_t輸出訊號CLK1R_t或訊號CLK2R_t。RWDS訊號控制電路430的一個閘鎖器接收晶片選擇訊號DIESEL_t與選擇器的輸出，並依據內部控制訊號CE_c輸出訊號DIEOUT_t。RWDS訊號控制電路430的另一個閘鎖器接收與寫入操作有關的訊號WRITE_t及脈衝產生電路450的輸出，並依據內部控制訊號CE_c輸出訊號WROUT_t。反或閘對延遲的內部控制訊號CE2D_c與訊號WROUT_t進行邏輯運算，並輸出訊號WROUT_c。及閘對訊號DIEOUT_t與訊號WROUT_t進行邏輯運算，並輸出訊號OUTQSLZ_t。讀取延遲決定電路440包括兩個反向器、兩個閘鎖器與多個邏輯閘。讀取延遲決定電路440的一個反向器將訊號SPI_t反向為訊號SPI_c。讀取延遲決定電路440的另一個反向器將訊號CLK2F_t反向為訊號CLK2F_c。讀取延遲決定電路440的一個閘鎖器接訊號SPI_c與脈衝產生電路450的輸出，並依據內部控制訊號CE_c輸出訊號SPIOUT_c。讀取延遲決定電路440的另一個閘鎖器接訊號CLK2F_c與訊號VINT，並依據內部控制訊號CE_c輸出訊號VIOUT。讀取延遲決定電路440的多個邏輯閘對訊號SPIOUT_c、訊號LTNCY2_t、訊號DISLTNCY_c、延遲的內部控制訊號CED_c與訊號VIOUT進行邏輯訊算，以輸出訊號LTNCY2B_t。輸出控制電路410用以控制RWDS訊號的輸出，其耦接RWDS訊號控制電路430及讀取延遲決定電路440，並根據訊號OUTQSLZ_t、訊號OE_t、內部控制訊號CLKD_t、訊號LTNCY2B_t以輸出RWDS訊號。脈衝產生電路450根據內部時脈訊號CLK_t 與訊號CLK2R_t輸出訊號CLK2RB_t。在圖8中，OE是輸出致能訊號；LTNCY及DISLTNCY是延遲有關的訊號；SPI是與記憶體晶片種類有關的訊號，例如xSPI pSRAM的訊號SPI是高準位，HyperRAM pSRAM的訊號SPI是低準位；CLK是被選擇的記憶體晶片的內部時脈訊號；CE是晶片致能信號；VINT是與內部電壓有關的訊號；內部控制訊號CLKD_t是與資料輸出有關的訊號。在圖9中，OUTQSLZ_t可用來使RWDS腳位130處於高阻抗狀態。訊號產生電路400及輸出控制電路410是透過硬體描述語言（Hardware Description Language, HDL）或是其他任意本領域具通常知識者所熟知的數位電路的設計方式來進行設計，並透過現場可程式邏輯門陣列（Field Programmable Gate Array, FPGA）、複雜可程式邏輯裝置（Complex Programmable Logic Device, CPLD）或是特殊應用積體電路（Application-specific Integrated Circuit, ASIC）的方式來實現的硬體電路。訊號產生電路400及輸出控制電路410的詳細功能及實施方式可以由所屬技術領域的通常知識獲致足夠的教示、建議與實施說明。
以第二實施例的記憶體晶片的操作方法為例，圖10A繪示第一記憶體晶片110_0中的訊號產生電路400的主要訊號的概要波形圖；圖10B繪示第二記憶體晶片110_1中的訊號產生電路400的主要訊號的概要波形圖。
請參考圖10A及圖10B，在圖10A中，在訊號CED2_c變為低準位時，RWDS訊號變為高準位。在時脈訊號CLK_t的第3個時脈的下降緣，訊號CLK2F_t變為高準位，此時RWDS訊號變為低準位。在圖10B中，在訊號CED2_c變為低準位時，RWDS訊號變為高準位。在時脈訊號CLK_t的第3個時脈的上升緣，訊號CLK2R_t變為高準位，此時RWDS腳位130處於高阻抗狀態。
請參考圖9及圖10A至圖10B，在圖10A及圖10B中，當訊號CE_c為低準位時，訊號LTNCY2_t變為高準位。於此同時，訊號SPIOUT_c為低準位，接著，訊號LTNCY2A_c變為低準位。訊號VIOUT為低準位且訊號CED_c為高準位，接著，訊號LTNCYSEL_c為高準位。訊號LTNCY2B_t為低準位。
當訊號CED_c為低準位時，訊號LTNCYSEL_c變為低準位。由於訊號LTNCY2A_c為低準位且訊號LTNCYSEL_c為低準位，因此，訊號LTNCY2B_t變為高準位。
當訊號CED2_c為低準位時，訊號WROUT_c變為高準位，其為低準位的訊號WROUT_t的反相值。由於訊號DIEOUT_t為高準位且訊號WROUT_c為高準位，因此，訊號OUTQSLZ_t變為高準位，且RWDS訊號變為低準位。由於訊號LTNCY2B_t為高準位且訊號OUTQSLZ_t為高準位，因此，RWDS腳位130處於高阻抗狀態。
當訊號CLK2R_t為高準位時，在未被選擇的晶片中，訊號DIESEL_t被閂鎖且訊號DIEOUT_t變為低準位。由於訊號DIEOUT_t為低準位，因此，訊號OUTQSLZ_t變為低準位，且在未被選擇的晶片中，RWDS腳位130處於高阻抗狀態。
當訊號CLK2R_t為高準位且訊號CLK_t為低準位時，訊號WRITE_t被閂鎖。在寫入操作時，訊號WROUT_t為高準位且訊號WROUT_c變為低準位，接著，訊號OUTQSLZ_t變為低準位且RWDS腳位130處於高阻抗狀態。在讀取操作時，訊號WROUT_t為低準位且訊號WROUT_c保持高準位，接著訊號OUTQSLZ_t保持高準位。訊號SPI_c被閂鎖。由於圖10A及圖10B揭示的是xSPI pSRAM的實施例，因此訊號SPI_c為低準位且SPIOUT_c保持低準位。
當訊號CLK2F_t為高準位時，訊號VINT被閂鎖且訊號VIOUT變為高準位，接著，訊號LTNCYSEL_c變為高準位且訊號LTNCY2B_t變為低準位。由於訊號OUTQSLZ_t為高準位且訊號LTNCY2B_t為低準位，因此，在被選擇的晶片中，RWDS訊號變為低準位。
圖11繪示本發明第三實施例之記憶體晶片的訊號時序圖。第三實施例與第二實施例主要的區別在於，在第三實施例中，在時脈訊號CK的第1個時脈的上升緣時，晶片位址被輸入。第一記憶體晶片110_0及第二記憶體晶片110_1例如是HyperRAM pSRAM。
詳細而言，在時脈訊號CK的第1個時脈的上升緣時，晶片位址被輸入，其在資料訊號DQ[7:0]中標示為”die add”。響應於內部時脈訊號CK1的第1個時脈的上升緣，所述晶片位址被閂鎖以作為內部晶片位址die_add。在內部時脈訊號CK1的第1個時脈的下降緣時，每一個記憶體晶片對內部晶片位址die_add進行解碼。在本實施例中，第二記憶體晶片110_1的晶片選擇訊號DIESEL_t經解碼後其準位為低。響應於時脈訊號CK1的第2個時脈的上升緣，晶片選擇訊號DIESEL_t被閂鎖以產生晶片輸出訊號DIEOUT_t。響應於低準位的晶片選擇訊號DIESEL_t，第二記憶體晶片110_1的晶片輸出訊號DIEOUT_t為低準位，使第二記憶體晶片110_1的RWDS腳位130處於高阻抗狀態。接著，響應於第一記憶體晶片110_0的內部時脈訊號CK0的第3個時脈的下降緣，第一記憶體晶片110_0的RWDS訊號變為低準位。根據本實施例，在第一記憶體晶片110_0的RWDS訊號變為低準位之前，第二記憶體晶片110_1的RWDS腳位130已處於高阻抗狀態。
因此，依據第三實施例的記憶體晶片的操作方法，即使這些記憶體晶片具有不同的操作速度，第一記憶體晶片110_0及第二記憶體晶片110_1之間也可避免產生匯流排衝突的問題。
圖12繪示本發明第四實施例之記憶體晶片的訊號時序圖。第四實施例與第三實施例主要的區別在於，第一記憶體晶片110_0具有較慢的操作速度。在本實施例中，在第一記憶體晶片110_0的內部時脈訊號CK0的第3個時脈的下降緣之前，第一記憶體晶片110_0的RWDS訊號變為低準位。例如，響應於內部時脈訊號CK0的第3個時脈的上升緣，第一記憶體晶片110_0的RWDS訊號變為低準位。其中，內部時脈訊號CK0的第3個時脈的上升緣早於時脈訊號CK的第4個時脈的上升緣。亦即，在初始延遲之前，第一記憶體晶片110_0輸出低準位的RWDS訊號。
以第四實施例的記憶體晶片的操作方法為例，圖13A繪示第一記憶體晶片110_0中的訊號產生電路400的主要訊號的概要波形圖；圖13B繪示第二記憶體晶片110_1中的訊號產生電路400的主要訊號的概要波形圖。在第四實施例中，第一記憶體晶片110_0被選擇以進行讀取操作，且其未發生自刷新碰撞；第二記憶體晶片110_1未被選擇而處於待機狀態，且其發生自刷新碰撞。
請參考圖13A及圖13B，相較於第三實施例，訊號LTNCY2A_c的重置時間是由訊號CLK2R_t及時脈訊號CK來決定。當訊號CLK2R_t為高準位且時脈訊號CK為低準位時，訊號LTNCY2A_c被重置。與此同時，訊號LTNCY2B_t變為低準位。藉此，在內部時脈訊號CK0的第3個時脈的下降緣之前，第一記憶體晶片110_0的RWDS訊號可變為低準位。
請參考圖9及圖13A至圖13B，在圖13A及圖13B中，當訊號CE_c為低準位、訊號CED_c為低準位且訊號CED2_c為低準位時，其電路操作方式類似於圖10A及圖10B的實施例。
當訊號CLK1R_t為高準位時，在未被選擇的晶片中，訊號DIESEL_t被閂鎖且訊號DIEOUT_t變為低準位。由於訊號DIEOUT_t為低準位，因此，訊號OUTQSLZ_t變為低準位，且在未被選擇的晶片中，RWDS腳位130處於高阻抗狀態。
當訊號CLK2R_t為高準位且訊號CLK_t為低準位時，訊號WRITE_t被閂鎖，其電路操作方式類似於圖10A及圖10B的實施例。訊號SPI_c被閂鎖。由於圖13A及圖13B揭示的是HyperRAM pSRAM的實施例，因此訊號SPI_c為高準位且SPIOUT_c變為高準位。接著，訊號LTNCY2A_c變為高準位，LTNCY2B_t變為低準位。由於訊號OUTQSLZ_t為高準位且訊號LTNCY2B_t為低準位，因此，在被選擇的晶片中，RWDS訊號變為低準位。
當訊號CLK2F_t為高準位時，訊號VINT被閂鎖且訊號VIOUT變為高準位，接著，訊號LTNCYSEL_c變為高準位。此時訊號LTNCY2B_t為低準位，因此，在被選擇的晶片中，RWDS訊號保持低準位。
在第二至第四實施例中，在時脈訊號CK的前幾個時脈，這些記憶體晶片的RWDS訊號都是處於高準位。對記憶體控制器而言，其控制操作無需改變，從系統的觀點來看，易於實施。
圖14繪示本發明第五實施例之記憶體晶片的訊號時序圖。在本實施例中，第一記憶體晶片110_0及第二記憶體晶片110_1例如是xSPI pSRAM或HyperRAM pSRAM。第一記憶體晶片110_0被選擇以進行讀取操作，且其中發生自刷新碰撞；第二記憶體晶片110_1未被選擇而處於待機狀態，且其中未發生自刷新碰撞。第一記憶體晶片110_0的讀取延遲被設定為容許完成自刷新的固定時間（例如兩個單位的週期延遲）。
在本實施例中，當發生自刷新碰撞時，在控制訊號CS#變為低準位時，第一記憶體晶片110_0及第二記憶體晶片110_1輸出低準位的RWDS訊號。在週期延遲結束之後，第一記憶體晶片110_0輸出高準位的RWDS訊號。在週期延遲開始之前，第二記憶體晶片110_1的RWDS腳位130變更為高阻抗狀態。因此，至少在時脈訊號CK的第1個至第3個時脈的時間區間，可避免匯流排衝突。
以第五實施例的記憶體晶片的操作方法為例，圖15A繪示第一記憶體晶片110_0中的訊號產生電路400的主要訊號的概要波形圖；圖15B繪示第二記憶體晶片110_1中的訊號產生電路400的主要訊號的概要波形圖。在本實施例中，通過將訊號DISLTNCY2_c設定為低準位，即使訊號LTNCY2_t變換為高準位，亦可保持訊號LTNCY2A_c為高準位。因此，在控制訊號CS#變為低準位時，第一記憶體晶片110_0及第二記憶體晶片110_1可輸出低準位的RWDS訊號。
請參考圖9及圖15A至圖15B，在圖15A及圖15B中，當訊號CE_c為低準位時，訊號LTNCY2_t變為高準位。然而由於訊號DISLTNCY_c為低準位，因此，訊號LTNCY2A_c保持高準位，且訊號LTNCY2B_t為低準位。
當訊號CED_c為低準位時，訊號LTNCYSEL_c變為低準位。由於訊號LTNCY2A_c為高準位且訊號LTNCYSEL_c為低準位，因此，訊號LTNCY2B_t保持低準位。
當訊號CED2_c為低準位時，由於訊號DIEOUT_t為高準位且訊號WROUT_c為高準位，因此，訊號OUTQSLZ_t變為高準位，且RWDS訊號變為低準位。由於訊號LTNCY2B_t為低準位且訊號OUTQSLZ_t為高準位，因此，RWDS訊號為低準位。
當訊號CLK2R_t為高準位時，在未被選擇的晶片中，訊號DIESEL_t被閂鎖且訊號DIEOUT_t變為低準位。由於訊號DIEOUT_t為低準位，因此，訊號OUTQSLZ_t變為低準位，且在未被選擇的晶片中，RWDS腳位130處於高阻抗狀態。
當訊號CLK2R_t為高準位且訊號CLK_t為低準位時，訊號WRITE_t被閂鎖，其電路操作方式類似於圖10A及圖10B的實施例。訊號SPI_c被閂鎖。然而，無論訊號SPIOUT_c的值為何，訊號LTNCY2A_c保持高準位，訊號LTNCY2B_c保持低準位。
當訊號CLK2F_t為高準位時，訊號VINT被閂鎖且訊號VIOUT變為高準位，接著，訊號LTNCYSEL_c變為高準位。由於訊號LTNCY2A_c保持高準位，因此，訊號LTNCY2B_c保持低準位。由於訊號OUTQSLZ_t為高準位且訊號LTNCY2B_t為低準位，因此，在被選擇的晶片中，RWDS訊號保持低準位。
圖16繪示本發明第六實施例之記憶體晶片的訊號時序圖。請參考圖3及圖16，在第六實施例中，第一記憶體晶片110_0及第二記憶體晶片110_1例如是xSPI pSRAM或HyperRAM pSRAM。於本實施例中，第一記憶體晶片110_0具有較快的操作速度。第一記憶體晶片110_0被選擇以進行讀取操作，且其中未發生自刷新碰撞；第二記憶體晶片110_1未被選擇而處於待機狀態，且其中發生自刷新碰撞。
在本實施例中，在控制訊號CS#變為低準位時，第一記憶體晶片110_0及第二記憶體晶片110_1的RWDS腳位130均處於高阻抗狀態。在週期延遲結束之後，第一記憶體晶片110_0輸出低準位的RWDS訊號。在週期延遲開始之前，第二記憶體晶片110_1的RWDS保持在高阻抗狀態。因此，至少在時脈訊號CK的第1個至第3個時脈的時間區間，可避免匯流排衝突。
以第六實施例的記憶體晶片的操作方法為例，圖17A繪示第一記憶體晶片110_0中的訊號產生電路400的主要訊號的概要波形圖；圖17B繪示第二記憶體晶片110_1中的訊號產生電路400的主要訊號的概要波形圖。在本實施例中，通過將訊號DISLTNCY2_c設定為低準位，即使訊號LTNCY2_t變換為高準位，訊號LTNCY2A_c仍可保持於高準位。因此，在控制訊號CS#為低準位時，第一記憶體晶片110_0及第二記憶體晶片110_1的RWDS腳位130的輸出處於高阻抗狀態。
請參考圖9及圖17A至圖17B，在圖17A及圖17B中，當訊號CE_c為低準位時，訊號LTNCY2_t變為高準位。然而由於訊號DISLTNCY_c為低準位，因此，訊號LTNCY2A_c保持高準位，且訊號LTNCY2B_t為低準位。
當訊號CED_c為低準位時，訊號LTNCYSEL_c變為低準位。由於訊號LTNCY2A_c為高準位且訊號LTNCYSEL_c為低準位，因此，訊號LTNCY2B_t保持低準位。
當訊號CED2_c為低準位時，訊號WROUT_c變為高準位，其為低準位的訊號WROUT_t的反相值。在被選擇的晶片中，由於訊號DIEOUT_t為高準位且訊號WROUT_c為高準位，因此，訊號OUTQSLZ_t變為高準位，且RWDS訊號變為低準位。由於訊號LTNCY2B_t為低準位且訊號OUTQSLZ_t為高準位，因此，RWDS訊號變為低準位。在未被選擇的晶片中，由於訊號DIEOUT_t為低準位，因此，訊號OUTQSLZ_t保持低準位，且RWDS訊號保持低準位。
當訊號CLK2R_t為高準位時，在未被選擇的晶片中，訊號DIESEL_t被閂鎖且訊號DIEOUT_t變為低準位。此時訊號OUTQSLZ_t為低準位，且在未被選擇的晶片及被選擇的晶片中，RWDS腳位130處於高阻抗狀態。
當訊號CLK2R_t為高準位且訊號CLK_t為低準位時，訊號WRITE_t被閂鎖，其電路操作方式類似於圖10A及圖10B的實施例。訊號SPI_c被閂鎖。然而，無論訊號SPIOUT_c的值為何，訊號LTNCY2A_c保持高準位，訊號LTNCY2B_c保持低準位。
當訊號CLK2F_t為高準位時，訊號VINT被閂鎖且訊號VIOUT變為高準位，接著，訊號LTNCYSEL_c變為高準位。由於訊號LTNCY2A_c保持高準位，因此，訊號LTNCY2B_c保持低準位。由於訊號OUTQSLZ_t為低準位且訊號LTNCY2B_t為低準位，因此，在未被選擇的晶片及被選擇的晶片中，RWDS腳位130處於高阻抗狀態。
在第五至第六實施例中，在時脈訊號CK的前幾個時脈這些記憶體晶片的RWDS訊號都是處於相同的狀態(同為低準位或同為高阻抗狀態)，因此，可避免匯流排衝突。另外，相較於第二至第四實施例，由於在開始輸出有效資料之前第一記憶體晶片110_0的RWDS訊號是從低準位或高阻抗狀態改變至低準位，而非從高準位改變至低準位，其RWDS訊號易於保持在低準位。
圖18繪示本發明一實施例之pSRAM的操作方法的步驟流程圖。請參考圖18，在步驟S100中，資訊儲存元件(例如模式暫存器212或非揮發性記憶體316)儲存用以定義固定時間的資訊。在步驟S110中，無論是否發生自刷新碰撞，將第一記憶體晶片110_0及第二記憶體晶片110_1的讀取延遲設定為容許完成自刷新的固定時間。並且，在讀取延遲中所有的RWDS訊號的準位不變。其中，所述固定時間大於初始延遲。在步驟S120中，第一記憶體晶片110_0及第二記憶體晶片110_1使用同一個匯流排120來傳遞對應的RWDS訊號給記憶體控制器120。本實施例之pSRAM的操作方法的詳細步驟可以由圖3至圖17B實施例的揭示內容中獲致足夠的教示、建議與實施說明。
綜上所述，在本發明的實施例中，記憶體晶片的操作方法可避免匯流排衝突，以降低電流消耗、改善晶片特性及提升晶片的可靠度。即使記憶體晶片是由不同的晶圓製程所製造而具有不同的操作速度，記憶體晶片的操作方法也可避免匯流排衝突。在本發明的實施例中，在時脈訊號的前幾個時脈，這些記憶體晶片所對應的RWDS訊號的準位相同。對記憶體控制器而言，其控制操作無需改變，從系統的觀點來看，易於實施。在本發明的一實施例中，由於在開始輸出有效資料之前被選擇的記憶體晶片的RWDS訊號是從低準位或高阻抗狀態改變至低準位，其RWDS訊號易於保持在低準位。
雖然本發明已以實施例揭露如上，然其並非用以限定本發明，任何所屬技術領域中具有通常知識者，在不脫離本發明的精神和範圍內，當可作些許的更動與潤飾，故本發明的保護範圍當視後附的申請專利範圍所界定者為準。
100:偽靜態隨機存取記憶體 110_0、110_1、210、310:記憶體晶片 120:匯流排 130:讀寫資料擷取腳位 212:模式暫存器 214:控制邏輯電路 316:非揮發性記憶體 400:訊號產生電路 410:輸出控制電路 420:延遲電路 430:RWDS訊號控制電路 440:讀取延遲決定電路 450:脈衝產生電路 500:記憶體控制器 CE、CE_t、CE_c、CED_c、CED2_c、CK、CK#、CK0、CK1、CK2、CLK、CLK_t、CLK2F_t、CLK1R_t、CLK2R_t、CS#、DIESEL、DIESEL_t、DIE_STK[1:0]、die_add、DIEOUT_t、DISLTNCY、DISLTNCY_c、DQ[7:0]、LTNCY、LTNCY2_t、LTNCY2A_c、LTNCY2B_t、LTNCYSEL_c、OE、OUTQSLZ_t、PSC、PSC#、RWDS、RESET#、SPI、SPI_t、SPIOUT_t、VINT、VIOUT、WRITE、WRITE_t、WROUT_t:訊號 S100、S110、S120:方法步驟
圖1及圖2繪示習知的記憶體晶片的訊號時序圖。 圖3繪示本發明一實施例之pSRAM及其記憶體控制器的概要示意圖。 圖4繪示本發明一實施例之記憶體晶片的概要示意圖。 圖5繪示本發明另一實施例之記憶體晶片的概要示意圖。 圖6繪示本發明第一實施例之記憶體晶片的訊號時序圖。 圖7繪示本發明第二實施例之記憶體晶片的訊號時序圖。 圖8繪示本發明一實施例之訊號產生電路的概要示意圖。 圖9繪示圖8實施例之訊號產生電路的內部示意圖。 圖10A繪示第二實施例的第一記憶體晶片中的訊號產生電路的主要訊號的概要波形圖。 圖10B繪示第二實施例的第二記憶體晶片中的訊號產生電路的主要訊號的概要波形圖。 圖11繪示本發明第三實施例之記憶體晶片的訊號時序圖。 圖12繪示本發明第四實施例之記憶體晶片的訊號時序圖。 圖13A繪示第四實施例的第一記憶體晶片中的訊號產生電路的主要訊號的概要波形圖。 圖13B繪示第四實施例的第二記憶體晶片中的訊號產生電路的主要訊號的概要波形圖。 圖14繪示本發明第五實施例之記憶體晶片的訊號時序圖。 圖15A繪示第五實施例的第一記憶體晶片中的訊號產生電路的主要訊號的概要波形圖。 圖15B繪示第五實施例的第二記憶體晶片中的訊號產生電路的主要訊號的概要波形圖。 圖16繪示本發明第六實施例之記憶體晶片的訊號時序圖。 圖17A繪示第六實施例的第一記憶體晶片中的訊號產生電路的主要訊號的概要波形圖。 圖17B繪示第六實施例的第二記憶體晶片中的訊號產生電路的主要訊號的概要波形圖。 圖18繪示本發明一實施例之pSRAM的操作方法的步驟流程圖。
S100、S110、S120:方法步驟

Claims (19)

  1. 一種偽靜態隨機存取記憶體，耦接於一記憶體控制器，該偽靜態隨機存取記憶體包括： 多個記憶體晶片，使用同一個匯流排來傳遞多個讀寫資料擷取訊號給該記憶體控制器，其中無論該些記憶體晶片是否發生自刷新碰撞，在該些記憶體晶片進行讀取操作時，該些記憶體晶片的一讀取延遲均被設定為容許完成自刷新的固定時間，該固定時間大於初始延遲；及 一資訊儲存元件，被配置為儲存用以定義該固定時間的資訊， 其中該些讀寫資料擷取訊號指示該些記憶體晶片是否發生自刷新碰撞，且在該讀取延遲中該些讀寫資料擷取訊號的準位不變。
  2. 如請求項1所述的偽靜態隨機存取記憶體，其中該資訊儲存元件為一模式暫存器。
  3. 如請求項1所述的偽靜態隨機存取記憶體，其中該資訊儲存元件為一非揮發性記憶體。
  4. 如請求項1所述的偽靜態隨機存取記憶體，其中該記憶體控制器輸出一控制訊號至該些記憶體晶片，當該控制訊號從一第一準位變為一第二準位時，該些記憶體晶片輸出該第一準位的該些讀寫資料擷取訊號給該記憶體控制器。
  5. 如請求項4所述的偽靜態隨機存取記憶體，其中該些記憶體晶片包括一第一記憶體晶片以及一第二記憶體晶片，該第一記憶體晶片被選擇以進行該讀取操作，該第二記憶體晶片未被選擇而處於待機狀態，在該讀取延遲之前，該第一記憶體晶片所輸出的該讀寫資料擷取訊號自該第一準位變更為該第二準位，且該第二記憶體晶片所輸出的該讀寫資料擷取訊號自該第一準位變更為一高阻抗狀態。
  6. 如請求項5所述的偽靜態隨機存取記憶體，其中該第一記憶體晶片輸出該第二準位的該讀寫資料擷取訊號的時序晚於判斷出一晶片位址的時序。
  7. 如請求項5所述的偽靜態隨機存取記憶體，其中該第一記憶體晶片輸出該第二準位的該讀寫資料擷取訊號的時序不早於該第二記憶體晶片輸出該高阻抗狀態的該讀寫資料擷取訊號的時序。
  8. 如請求項1所述的偽靜態隨機存取記憶體，其中在該讀取延遲之前，當該些記憶體晶片的任一者發生自刷新碰撞時，該記憶體控制器輸出一控制訊號至該些記憶體晶片，當該控制訊號從一第一準位變為一第二準位時，該些記憶體晶片所輸出的該些讀寫資料擷取訊號的準位相同但不為該第一準位。
  9. 如請求項8所述的偽靜態隨機存取記憶體，其中當該控制訊號從該第一準位變為該第二準位時，該些記憶體晶片輸出該第二準位的該些讀寫資料擷取訊號給該記憶體控制器。
  10. 如請求項9所述的偽靜態隨機存取記憶體，其中該些記憶體晶片包括一第一記憶體晶片以及一第二記憶體晶片，該第一記憶體晶片被選擇以進行該讀取操作，該第二記憶體晶片未被選擇而處於待機狀態，在該讀取延遲結束之後，該第一記憶體晶片輸出該第一準位的該讀寫資料擷取訊號，在該讀取延遲之前，該第二記憶體晶片的該讀寫資料擷取訊號自該第二準位變更為一高阻抗狀態。
  11. 如請求項8所述的偽靜態隨機存取記憶體，其中當該控制訊號從該第一準位變為該第二準位時，各該記憶體晶片的一讀寫資料擷取腳位處於一高阻抗狀態。
  12. 如請求項11所述的偽靜態隨機存取記憶體，其中該些記憶體晶片包括一第一記憶體晶片以及一第二記憶體晶片，該第一記憶體晶片被選擇以進行讀取操作，該第二記憶體晶片未被選擇而處於待機狀態，在該讀取延遲結束之後，該第一記憶體晶片所輸出的該讀寫資料擷取訊號自該高阻抗狀態變更為該第二準位，在該讀取延遲之前，該第二記憶體晶片的該讀寫資料擷取腳位保持在該高阻抗狀態。
  13. 如請求項1所述的偽靜態隨機存取記憶體，其中各該記憶體晶片包括一訊號產生電路，該訊號產生電路用以產生該讀寫資料擷取訊號，或者使各該記憶體晶片的一讀寫資料擷取腳位處於一高阻抗狀態。
  14. 一種偽靜態隨機存取記憶體的操作方法，其中偽靜態隨機存取記憶體包括多個記憶體晶片及一資訊儲存元件，所述偽靜態隨機存取記憶體的操作方法包括： 儲存用以定義一固定時間的資訊， 無論該些記憶體晶片是否發生自刷新碰撞，在該些記憶體晶片進行讀取操作時，將該些記憶體晶片的一讀取延遲設定為容許完成自刷新的該固定時間，其中該固定時間大於初始延遲；及 使用同一個匯流排來傳遞多個讀寫資料擷取訊號給一記憶體控制器； 其中該些讀寫資料擷取訊號指示該些記憶體晶片是否發生自刷新碰撞，且在該讀取延遲中該些讀寫資料擷取訊號的準位不變。
  15. 如請求項14所述的偽靜態隨機存取記憶體的操作方法，其中該資訊儲存元件為一模式暫存器，在儲存用以定義該固定時間的資訊的步驟中是將用以定義該固定時間的資訊儲存至該模式暫存器。
  16. 如請求項14所述的偽靜態隨機存取記憶體的操作方法，其中該資訊儲存元件為一非揮發性記憶體，在儲存用以定義該固定時間的資訊的步驟中是將用以定義該固定時間的資訊儲存至該非揮發性記憶體。
  17. 如請求項14所述的偽靜態隨機存取記憶體的操作方法，其中該記憶體控制器輸出一控制訊號至該些記憶體晶片，所述偽靜態隨機存取記憶體的操作方法更包括： 當該控制訊號從一第一準位變為一第二準位時，輸出該第一準位的該些讀寫資料擷取訊號給該記憶體控制器。
  18. 如請求項14所述的偽靜態隨機存取記憶體的操作方法，其中該記憶體控制器輸出一控制訊號至該些記憶體晶片，所述偽靜態隨機存取記憶體的操作方法更包括： 當該控制訊號從一第一準位變為一第二準位時，輸出該第二準位的該些讀寫資料擷取訊號給該記憶體控制器。
  19. 如請求項14所述的偽靜態隨機存取記憶體的操作方法，其中該記憶體控制器輸出一控制訊號至該些記憶體晶片，所述偽靜態隨機存取記憶體的操作方法更包括： 當該控制訊號從一第一準位變為一第二準位時，使各該記憶體晶片的一讀寫資料擷取腳位處於一高阻抗狀態。
TW109103342A 2019-02-25 2020-02-04 偽靜態隨機存取記憶體及其操作方法 TWI703563B (zh)

Applications Claiming Priority (2)

Application Number Priority Date Filing Date Title
JP2019-032118 2019-02-25
JP2019032118A JP6894459B2 (ja) 2019-02-25 2019-02-25 疑似スタティックランダムアクセスメモリとその動作方法

Publications (2)

Publication Number Publication Date
TWI703563B TWI703563B (zh) 2020-09-01
TW202032554A true TW202032554A (zh) 2020-09-01

Family

ID=72141797

Family Applications (1)

Application Number Title Priority Date Filing Date
TW109103342A TWI703563B (zh) 2019-02-25 2020-02-04 偽靜態隨機存取記憶體及其操作方法

Country Status (5)

Country Link
US (1) US11127440B2 (zh)
JP (1) JP6894459B2 (zh)
KR (1) KR102183338B1 (zh)
CN (1) CN111613259B (zh)
TW (1) TWI703563B (zh)

Cited By (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
TWI796924B (zh) * 2022-01-05 2023-03-21 華邦電子股份有限公司 記憶體裝置

Families Citing this family (6)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US11164617B1 (en) * 2020-07-01 2021-11-02 Winbond Electronics Corp. Memory system and operating method thereof
US11967363B2 (en) * 2020-11-25 2024-04-23 Ap Memory Technology Corporation Display controller having a surge protection unit and display system thereof
CN115116512A (zh) * 2021-03-19 2022-09-27 长鑫存储技术有限公司 数据处理电路及设备
KR20230087293A (ko) 2021-12-09 2023-06-16 윈본드 일렉트로닉스 코포레이션 의사 정적 랜덤 액세스 메모리
KR102656401B1 (ko) 2022-06-23 2024-04-09 윈본드 일렉트로닉스 코포레이션 반도체 기억장치 및 이의 제어 방법
KR20240037100A (ko) 2022-09-14 2024-03-21 윈본드 일렉트로닉스 코포레이션 의사 스태틱 랜덤 액세스 메모리

Family Cites Families (24)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
IL96808A (en) 1990-04-18 1996-03-31 Rambus Inc Introductory / Origin Circuit Agreed Using High-Performance Brokerage
US6038651A (en) * 1998-03-23 2000-03-14 International Business Machines Corporation SMP clusters with remote resource managers for distributing work to other clusters while reducing bus traffic to a minimum
JP4106811B2 (ja) * 1999-06-10 2008-06-25 富士通株式会社 半導体記憶装置及び電子装置
US7043599B1 (en) 2002-06-20 2006-05-09 Rambus Inc. Dynamic memory supporting simultaneous refresh and data-access transactions
US6762973B2 (en) * 2002-12-17 2004-07-13 Giga Semiconductor, Inc. Data coherent logic for an SRAM device
US6996016B2 (en) * 2003-09-30 2006-02-07 Infineon Technologies Ag Echo clock on memory system having wait information
US7042777B2 (en) * 2004-01-28 2006-05-09 Infineon Technologies Ag Memory device with non-variable write latency
JP2005222581A (ja) * 2004-02-03 2005-08-18 Renesas Technology Corp 半導体記憶装置
US6967886B2 (en) * 2004-02-13 2005-11-22 Elite Semiconductor Memory Technology, Inc. Pseudo static random access memory and data refresh method thereof
JP4275033B2 (ja) * 2004-08-23 2009-06-10 Ｎｅｃエレクトロニクス株式会社 半導体記憶装置とテスト回路及び方法
KR100574989B1 (ko) * 2004-11-04 2006-05-02 삼성전자주식회사 데이터 스트로브 버스라인의 효율을 향상시키는메모리장치 및 이를 구비하는 메모리 시스템, 및 데이터스트로브 신호 제어방법
JP4620504B2 (ja) * 2005-03-10 2011-01-26 富士通セミコンダクター株式会社 半導体メモリおよびシステム装置
KR100670665B1 (ko) * 2005-06-30 2007-01-17 주식회사 하이닉스반도체 반도체 메모리 장치의 레이턴시 제어 회로
JP5226669B2 (ja) * 2006-04-24 2013-07-03 サンディスク テクノロジィース インコーポレイテッド 高効率フラッシュメモリデータ転送
JP5157207B2 (ja) 2007-03-16 2013-03-06 富士通セミコンダクター株式会社 半導体メモリ、メモリコントローラ、システムおよび半導体メモリの動作方法
JP5228468B2 (ja) * 2007-12-17 2013-07-03 富士通セミコンダクター株式会社 システム装置およびシステム装置の動作方法
JP5303985B2 (ja) * 2008-03-27 2013-10-02 富士通セミコンダクター株式会社 半導体記憶装置、半導体記憶装置の動作方法およびメモリシステム
CN101788963B (zh) * 2010-03-18 2012-05-02 烽火通信科技股份有限公司 Dram存储控制方法及装置
US9223726B2 (en) * 2010-09-10 2015-12-29 Cypress Semiconductor Corporation Apparatus and method for programmable read preamble with training pattern
KR101780422B1 (ko) * 2010-11-15 2017-09-22 삼성전자주식회사 불휘발성 메모리 장치, 그것의 읽기 방법, 그리고 그것을 포함하는 메모리 시스템
US8593902B2 (en) * 2011-09-06 2013-11-26 Mediatek Inc. Controller and access method for DDR PSRAM and operating method thereof
CN105304117B (zh) * 2014-06-03 2018-09-07 华邦电子股份有限公司 存储器自我刷新装置及方法
US20160350002A1 (en) 2015-05-29 2016-12-01 Intel Corporation Memory device specific self refresh entry and exit
US10153014B1 (en) * 2017-08-17 2018-12-11 Micron Technology, Inc. DQS-offset and read-RTT-disable edge control

Cited By (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
TWI796924B (zh) * 2022-01-05 2023-03-21 華邦電子股份有限公司 記憶體裝置

Also Published As

Publication number Publication date
CN111613259A (zh) 2020-09-01
TWI703563B (zh) 2020-09-01
KR20200104197A (ko) 2020-09-03
KR102183338B1 (ko) 2020-11-27
CN111613259B (zh) 2022-07-19
JP2020135914A (ja) 2020-08-31
US11127440B2 (en) 2021-09-21
US20200273504A1 (en) 2020-08-27
JP6894459B2 (ja) 2021-06-30

Similar Documents

Publication Publication Date Title
TWI703563B (zh) 偽靜態隨機存取記憶體及其操作方法
US8189424B2 (en) Semiconductor memory device having plurality of types of memories integrated on one chip
US8050118B2 (en) Semiconductor memory device
US6557090B2 (en) Column address path circuit and method for memory devices having a burst access mode
US8230140B2 (en) Latency control circuit and method using queuing design method
JP2008004218A (ja) 半導体集積回路装置
US7835204B2 (en) Semiconductor memory device for generating column address
US7254090B2 (en) Semiconductor memory device
US20070070677A1 (en) Internal signal generator for use in semiconductor memory device
JP4266436B2 (ja) 半導体記憶装置
US7492661B2 (en) Command generating circuit and semiconductor memory device having the same
JP4241087B2 (ja) 半導体記憶装置
TWI749598B (zh) 一種記憶體裝置及其連續讀寫方法
CN111800126B (zh) 在时钟重新启动之前复位时钟分频器电路
KR100826549B1 (ko) 반도체 기억 장치
US20230215483A1 (en) Semiconductor memory device and memory system including the same
KR100948080B1 (ko) 반도체 메모리 소자
JP5256879B2 (ja) 半導体記憶装置
TW202407702A (zh) 虛擬靜態隨機存取記憶體
JP2023069655A (ja) 疑似スタティックランダムアクセスメモリ