JP2005222581A - 半導体記憶装置 - Google Patents

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Abstract

【課題】 適切なタイミングで内部でレイテンシを設定する半導体記憶装置を提供する。
【解決手段】 トリガ生成回路１０４は、トリガ信号を出力する。遅延回路１１０は、トリガ信号を受けて、トリガ信号を遅延させた遅延信号を出力する。クロックカウンタ１０６は、クロックを受け、トリガ信号が受けてから遅延信号を受けるまでの間、受けたクロックの数をカウントし、カウント結果を出力する。判定回路１０７は、クロックの数とレイテンシとの対応関係を記憶し、クロックカウンタから出力されるカウント結果に対応するレイテンシを判定する。レイテンシ用レジスタ１０８は、判定されたレインテンシを保持する。ＷＡＩＴ制御回路１０９は、レイテンシ用レジスタ１０８に保持されたレインテンシに基づき、外部にＷＡＩＴ信号を出力する。
【選択図】 図１

Description

本発明は、半導体記憶装置に関し、特に、携帯端末への搭載に適した半導体記憶装置に関する。
携帯電話などの携帯端末において用いられる半導体記憶装置は、大容量および制御の簡易性を実現するために、擬似ＳＲＡＭが用いられている。擬似ＳＲＡＭ(Static Random Access Memory)では、内部のメモリセルとしてはＤＲＡＭ(Dynamic Random Access Memory)セルが用いられ、入力される制御信号およびアドレス信号などを規定する外部インタフェースとしては、ＳＲＡＭと類似のクロックに同期しない非同期のインタフェースが用いられている。そして、リフレッシュ動作は、外部からの信号によって制御されるのではなく、内部で自動的に行なわれる（たとえば、特許文献１を参照）。
さらに、より高速化を実現するために、たとえば、非特許文献１に記載されているＣｅｌｌｕｌａｒＲＡＭ（Ｒ）のように、擬似ＳＲＡＭに、同期式のインタフェースを追加した同期式擬似ＳＲＡＭが実用化されている。この同期式擬似ＳＲＡＭでは、ＳＲＡＭ類似のクロックに同期しない非同期式のインタフェースに加えて、クロックに同期した同期式のインタフェースを備える。
ところで、同期式の擬似ＳＲＡＭでは、読出しまたは書込み要求を受けてから、データが出力されるまでのクロック数であるコマンドレイテンシＣＬが経過するまでと、セルフリフレッシュを行なっている間には、外部からアクセスすることができないことをＷＡＩＴ信号により通知する。従来コマンドレイテンシＣＬは、外部から与えられるが、同期式の擬似ＳＲＡＭでは、内部からＷＡＩＴ信号によりアクセス不可能な旨を通知することができるので、外部から与える必要がないといえる。むしろ、同期式擬似ＳＲＡＭの内部で、そのときの状態に応じてコマンドレイテンシＣＬを設定した方が、外部から設定するよりも適切な値に設定することができるといえる。
これに対して、特許文献２には、クロック周波数によってレイテンシ調整が可能なレイテンシ決定回路が開示されている。このレインテンシ決定回路は、クロック信号に同期してレイテンシ決定を始めるレイテンシ決定開始信号の活性化に応答して内部開始信号を発するレイテンシ決定指示入力部と、レイテンシ決定開始信号に応答してクロック信号のエッジごとに所定のレイテンシ決定区間信号を発するレイテンシ区間定義回路と、内部開始信号を所定時間遅延させてレイテンシを調整するように遅延信号を発する遅延部と、遅延信号の活性化時点でレイテンシ決定開始信号およびレイテンシ決定区間信号に応答してレイテンシ数を決定するレイテンシ指示回路を具備する。このようなレイテンシ決定回路によって、レイテンシを外部からの指示によらずに、内部で決定することができる。
また、たとえば、特許文献３には、擬似ＳＲＡＭが複数個のバンクを有する場合には、セルフリフレッシュと読出しまたは書込みとを同時実行する方法が開示されている。すなわち、特許文献３の段落［００２０］には、第１乃至第４ローアドレスラッチ回路及びバッファ８０〜８３は、第１乃至第４セルバンク１０〜１３の内のある一つのセルバンクがリフレッシュモードにあるとしても、残りの３つのセルバンク側にローアドレスラッチ回路７０によりラッチされた第２ローアドレス信号Ａ0〜Ａn-2を伝送してリフレッシュモード中にもデータのアクセスを可能にすることができる。
特開２００２−３５２５７７号公報 特開２００１−１５５４８４号公報 特開平７−２２６０７７号公報 ＣｅｌｌｕｌａｒＲＡＭTM Ｍｅｍｏｒｙ、インターネット＜ＵＲＬ：http://www.micron.com/products/psram/cellularram/＞
しかしながら、上述の特許文献および非特許文献に記載の方法では、以下のような問題がある。
まず、特許文献２には、内部でレイテンシを設定する方法について記載されているものの、レイテンシを設定するタイミングについては記載されていない。
また、特許文献３には、リフレッシュするバンクと読出しまたは書込みを行なうバンクが異なるときに、リフレッシュと読出しまたは書込みとを同時に行なう方法について記載されているものの、読出しまたは書込みを行なうバンクと重ならないように、リフレッシュするバンクを決める方法については記載されていない。
また、複数個の擬似ＳＲＡＭを１つのパッケージに収容したときに、各々が異なるタイミングでリフレッシュを行なうので、各々が出力するＷＡＩＴ信号が競合するという問題がある。
また、コマンドレイテンシＣＬで規定されるタイミングよりも早いタイミングでデータを出力することができないという問題がある。
また、同期モードと非同期式モードなどのように複数のモードを有し、１つのモードを選択して動作する場合には、あるモードでは適切に動作するプリアンプであっても、他のモードでは適切に動作せず、増幅が正常に行なわれない場合がある。
また、連続読出しまたは書込みの途中に、次のロウに移行する場合において、外部からは、ＷＡＩＴ信号によって、次のロウに移行するための処理（移行前のワード線の非活性化、移行後のワード線の活性化、およびセンスアンプによる増幅など）が終了されたことを知ってから、バイトマスク信号を与えなければならないという問題がある。
また、ビット線対をプリチャージさせるために、外部からチップイネーブル信号を非活性にしなければならず、外部からの制御を要するという問題がある。
また、ＣｅｌｌｕｌａｒＲＡＭ（Ｒ）のような半導体記憶装置では、低周波数のクロックで、かつ同期式で動作させることができないという問題がある。
また、スタンバイ状態、または他のチップにアクセス中で、非活性になっているチップにおいて、入出力バッファが動作し続け、無駄に電流を消費するという問題がある。
それゆえに、本発明の目的は、適切なタイミングで内部でレイテンシを設定する半導体記憶装置を提供することである。
また、本発明の他の目的は、読出しまたは書込みを行なうバンクと重ならないように、リフレッシュするバンクを適切に決める半導体記憶装置を提供することである。
また、本発明のさらに他の目的は、複数個の擬似ＳＲＡＭを１つのパッケージに収容したときに、同一のタイミングでリフレッシュを行なうことができる半導体記憶装置を提供することである。
また、本発明のさらに他の目的は、コマンドレイテンシＣＬで規定されるタイミングよりも早いタイミングでデータを出力することができる半導体記憶装置を提供することである。
また、本発明のさらに他の目的は、複数のモードを有し、１つのモードを選択して動作する場合には、すべてのモードでプリアンプが適切に動作するような半導体記憶装置を提供することである。
また、本発明のさらに他の目的は、連続読出しまたは書込みの途中に、次のロウに移行する場合においても、外部からは、次のロウに移行しない場合と同様にしてバイトマスク信号を与えることができる半導体記憶装置を提供することである。
また、本発明のさらに他の目的は、外部からの制御を要することなく、内部の制御のみでビット線対をプリチャージさせることのできる半導体記憶装置を提供することである。
また、本発明のさらに他の目的は、低周波数のクロックで、かつ同期式で動作させることができる半導体記憶装置を提供することである。
また、本発明のさらに他の目的は、非活性になっているチップにおいて、入出力バッファが動作し続け、無駄に電流を消費することを防止した半導体記憶装置を提供することである。
上記課題を解決するために、この発明のある局面による半導体記憶装置は、クロックに同期して動作する半導体記憶装置であって、行列状に配置された複数のメモリセルを有するメモリアレイと、トリガ信号を出力するトリガ生成回路と、トリガ信号を受けて、トリガ信号を遅延させた遅延信号を出力する遅延回路と、クロックを受け、トリガ信号を受けてから遅延信号を受けるまでの間、受けたクロックの数をカウントし、カウント結果を出力するクロックカウンタと、クロックの数とレイテンシとの対応関係を記憶し、クロックカウンタから出力されるカウント結果に対応するレイテンシを判定する判定回路と、判定されたレインテンシを保持するレジスタと、レジスタに保持されたレインテンシに基づき、外部にウエイト信号を出力するウエイト制御回路とを備える。
この発明の別の局面による半導体記憶装置は、行列状に配置された複数のダイナミックランダムアクセスメモリのメモリセルを有し、１度のリフレッシュの単位となるバンクを複数個有するメモリアレイと、リフレッシュのトリガを出力する回路と、リフレッシュトリガを受けたときに、外部から指示された動作を実行中のときに、動作を実行中のバンクと異なるバンクを選択して、選択したバンクのアドレスを出力するバンク選択回路と、受けたアドレスのバンクのリフレッシュを実行するリフレッシュ制御回路とを備え、バンク選択回路は、リフレッシュが実施済みのバンクのアドレスを保持し、すべてのバンクのアドレスが保持されると、保持されているすべてのアドレスが消去されるレジスタと、リフレッシュトリガを受けたときに、レジスタを参照してリフレッシュが未実施のバンクのアドレスを特定する特定回路と、未実施のバンクアドレスと、動作を実行中のバンクアドレスとを比較し、異なる場合に、未実施のバンクアドレスを出力する比較回路とを含む。
この発明のさらに別の局面による半導体記憶装置は、行列状に配置された複数のダイナミックランダムアクセスメモリのメモリセルを有するメモリアレイと、リフレッシュのタイミングを規定する第１の信号を生成する第１の回路と、第１の信号を出力する出力端子と、外部からリフレッシュのタイミングを規定する第２の信号を受ける入力端子と、第１の信号および第２の信号を受けて、いずれかの信号を出力するスイッチと、スイッチから出力される信号を受けて、当該信号に基づきリフレッシュ制御を行なう第２の回路とを備える。
この発明のさらに別の局面による半導体記憶装置は、クロックに同期して動作し、バーストモードでのアクセスを行ない、読出し信号または書込み信号が生成されるのに先立って、ロウアドレスおよびコラムアドレスを取得する半導体記憶装置であって、行列上に配置された複数のメモリセルを有するメモリアレイと、外部から受けた制御信号によって読出し信号または書込み信号が生成された第１のクロックに同期して、選択されたロウのロウアクセス処理と、先頭から１個以上かつバーストレングス以下である第１の個数のコラムのコラムアクセス処理を行ない、レイテンシで規定される第２のクロック以降のクロックに同期して、バーストモードアクセスの残りの第２の個数のコラムのコラムアクセス処理を行なうように制御する制御回路とを備える。
この発明のさらに別の局面による半導体記憶装置は、外部信号の組合せによって、複数の動作モードのいずれかのモードに設定される半導体記憶装置であって、行列上に配置された複数のメモリセルを有するメモリアレイと、メモリセルに各々接続されたビット線対と、ビット線対の電位を増幅する第１の増幅回路と、複数のビット線対に接続されたＩＯ線対と、各モードに応じていずれかが活性化され、ＩＯ線対の電位を増幅する２種類以上の第２の増幅回路とを備える。
この発明のさらに別の局面による半導体記憶装置は、クロックに同期して動作する半導体記憶装置であって、行列状に配置された複数のメモリセルを有するメモリアレイと、外部からバイトマスク信号を受けて、バイトマスク信号に基づきバイトマスク処理を制御するバイトマスク制御回路と、メモリセルから出力されたデータを受けて、バイトマスク制御回路による指示に従って、メモリセルから出力されたデータのバイトマスク信号に対応するバイトの出力を行なわない出力回路とを備え、バイトマスク制御回路は、連続読出しまたは連続書込みが第１のロウと第２のロウの２つのロウに渡る場合、途中で第１のロウの最後のコラムに達したため第２のロウへの移行のためロウアクセス処理を行なっている間に、外部からバイトマスク信号を受けたときに、バイトマスク信号に対応するバイトのマスク処理を、ロウアクセスが終了し、次のビットのデータが出力されるタイミングまで延長する。
この発明のさらに別の局面による半導体記憶装置は、クロックに同期して動作する半導体記憶装置であって、行列状に配置された複数のメモリセルを有するメモリアレイと、メモリセルに接続されたビット線対と、コラム選択信号を受けて、バーストアクセスの最後のカラムを選択する選択信号が活性化された後の次のクロックでバーストレングスリセット信号を出力するバーストレングスカウンタと、バーストレングスリセット信号を受けて、ビット線対をプリチャージする制御回路とを備える。
この発明のさらに別の局面による半導体記憶装置は、クロックに同期して動作する同期モードと、非同期で動作する非同期モードとを有する半導体記憶装置であって、行列状に配置された複数のメモリセルを有するメモリアレイと、同期固定モードと、非同期固定モードと、同期および非同期の混載モードのいずれかに設定可能な設定回路と、混載モード時に、外部チップイネーブル信号がアサートされてから、外部クロックの立ち上がりまでの時間が所定値以上か否かを調べ、所定値以上のときに、非同期固定モードに移行する非同期移行回路と、同期固定モードまたは混載モードに設定されたときに同期動作を制御する同期制御回路と、非同期固定モード若しくは混載モードに設定されたとき、または非同期固定モードに移行したときに、非同期動作を制御する非同期制御回路とを備え、非同期移行回路は、設定回路の出力に応じて非活性化される。
この発明のさらに別の局面による半導体記憶装置は、クロックに同期して動作する半導体記憶装置であって、行列状に配置された複数のメモリセルを有するメモリアレイと、外部チップイネーブル信号を受けて内部チップイネーブル信号を生成するチップイネーブルバッファと、外部クロックを受けて内部クロックを生成するクロックバッファと、外部アドレス信号を受けて内部アドレス信号を生成するアドレスバッファと、外部チップイネーブル信号以外の外部制御信号を受けて内部制御信号を生成する制御バッファとを備え、クロックバッファ、アドレスバッファ、および制御バッファは、内部チップイネーブル信号を受けて、内部チップイネーブル信号がチップの非活性を示すときに、その動作を停止し、クロックバッファ、アドレスバッファ、および制御バッファは、内部チップイネーブル信号が活性化を示すときに、動作を実行し、制御バッファは、外部アドレス取込信号を受けて、内部アドレス取込信号を生成し、半導体記憶装置は、さらに、内部アドレス取込信号を所定の遅延量だけ遅延させる遅延回路と、遅延回路の出力と内部クロックとを受けるクロックドインバータと、クロックドインバータの出力と内部クロックとの論理積信号を出力する論理回路と、論理積信号の先頭のパルスに基づき、ロウアドレスストローブ信号を活性化する回路とを備え、論理積信号の先頭のパルスが、外部アドレス取込み信号が活性化されている間に立ち上がる外部クロックパルスから生成された内部クロックパルスとなるように、遅延回路の所定の遅延量が定められている。
本発明のある局面による半導体記憶装置によれば適切なタイミングで内部でレイテンシを設定することができる。
また、本発明の別の局面による半導体記憶装置によれば、読出しまたは書込みを行なうバンクと重ならないように、リフレッシュするバンクを適切に決めることができる。
また、本発明のさらに別の局面による半導体記憶装置によれば、複数個の擬似ＳＲＡＭを１つのパッケージに収容したときに、同一のタイミングでリフレッシュを行なうことができる。
また、本発明のさらに別の局面による半導体記憶装置によれば、コマンドレイテンシで規定されるタイミングよりも早いタイミングでデータを出力することができる。
また、本発明のさらに別の局面による半導体記憶装置によれば、複数のモードを有し、１つのモードを選択して動作する場合には、すべてのモードでプリアンプが適切に動作するようにすることができる。
また、本発明のさらに別の局面による半導体記憶装置によれば、連続読出しまたは書込みの途中に、次のロウに移行する場合においても、外部からは、次のロウに移行しない場合と同様にしてバイトマスク信号を与えることができる。
また、本発明のさらに別の局面による半導体記憶装置によれば、外部からの制御を要することなく、内部の制御のみでビット線対プリチャージさせることができる。
また、本発明のさらに別の局面による半導体記憶装置によれば、低周波数のクロックで、かつ同期式で動作させることができる。
また、本発明のさらに別の局面による半導体記憶装置によれば、非活性になっているチップにおいて、入出力バッファが動作し続け、無駄に電流を消費することを防止することができる。
以下、本発明の実施の形態について、図面を用いて説明する。
［第１の実施形態］
本実施の形態は、レイテンシを適切なタイミングで内部で自動的に適切な値に設定する同期式擬似ＳＲＡＭに関する。
（構成）
図１は、本実施の形態に係る同期式擬似ＳＲＡＭ１００の構成を示す。同図を参照して、この同期式擬似ＳＲＡＭ１００は、ＤＲＡＭセルアレイ＋周辺回路群１０１と、アドレスバッファ１０３と、制御回路１０２とを含む。
ＤＲＡＭセルアレイ＋周辺回路群１０１のＤＲＡＭセルアレイは、ダイナミックランダムアクセスメモリ（ＤＲＡＭ）のセルで構成されるメモリアレイである。周辺回路群１０１は、グローバル入出力線対ＧＩＯＰ（ＧＩＯおよび／ＧＩＯ）と、各列に対応して設けられた列選択線と、列選択ゲートと、センスアンプと、プリアンプと、ライトドライバと、ロウデコーダ、コラムデコーダなどを含む。
アドレスバッファ１０３は、外部アドレス信号ＡＤＤ［２１：０］を受けて、内部アドレス信号を生成する。
制御回路１０２は、トリガ生成回路１０４と、カウンタイネーブル回路１０５と、クロックカウンタ１０６と、判定回路１０７と、レイテンシ用レジスタ１０８と、ＷＡＩＴ制御回路１０９と、遅延回路１１０と、リフレッシュ制御回路１１１とを含む。
リフレッシュ制御回路１１１は、図示しない内部のリフレッシュタイマに基づいて、ＤＲＡＭセルアレイのセルフリフレッシュ動作を制御する。
トリガ生成回路１０４は、レイテンシの設定のトリガとなるトリガ信号Ｔｒｉｇｇｅｒを出力する。
遅延回路１１０は、複数段のインバータからなり、トリガ信号Ｔｒｉｇｇｅｒを受けて、遅延トリガ信号ｄＴｒｉｇｇｅｒを出力する。
カウンタイネーブル回路１０５は、トリガ信号Ｔｒｉｇｇｅｒが入力されてから、遅延トリガ信号ｄＴｒｉｇｇｅｒが入力されるまでの間、カウンタイネーブル信号ＣＥを「Ｈ」にする。
クロックカウンタ１０６は、カウンタイネーブル信号ＣＥが「Ｈ」の間、入力される外部クロックＣＬＫの数をカウントする。カウント数は、入力される外部ＣＬＫの数と、カウンタイネーブル信号ＣＥが「Ｈ」の期間、つまり遅延回路１１０でのトリガ信号Ｔｒｉｇｇｅｒの遅延量に依存する。遅延回路１１０での遅延量は、温度などの周囲環境に依存する。
判定回路１０７は、クロックのカウント数と、そのカウント数で動作可能な最小のレイテンシとの対応関係を記憶する。対応関係は、クロックのカウント数が多いほど、最小のレイテンシが大きくなるように定められる。判定回路１０７は、この対応関係に基づいて、クロックカウンタ１０６から出力されるカウント数に応じた最小のレイテンシを判定し、レイテンシ用レジスタ１０８に出力する。
レイテンシ用レジスタ１０８は、判定回路１０７から送られる最小のレイテンシを保存する。
ＷＡＩＴ制御回路１０９は、レイテンシ用レジスタ１０８に保存されている最小のレイテンシに応じた期間だけ、ＷＡＩＴ信号を「Ｌ」にする。
図２は、トリガ生成回路１０４の詳細な構成を示す。同図に示すように、トリガ生成回路１０４は、ラッチ回路１２１と、インバータＩＶ１，ＩＶ２，ＩＶ３と、論理積回路ＡＮＤ１とからなる。
図３は、トリガ生成回路１０４で生成される信号のタイミングチャートである。同図を参照して、ラッチ回路１２１は、外部アドレス取込信号ＡＤＶ＃をラッチして、アドレス取込ラッチ信号ＡＤＶ＃Ｌを出力する。ラッチ回路１２１は、外部チップイネーブル信号ＣＥ＃をラッチして、チップイネーブルラッチ信号ＣＥ＃Ｌを出力する。ラッチ回路１２１は、外部ライトイネーブル信号ＷＥ＃をラッチして、ライトイネーブルラッチ信号ＷＥ＃Ｌを出力する。ラッチ回路１２１は、外部コンフィギュレーションレジスタイネーブル信号ＣＲＥ＃をラッチして、コンフィギュレーションレジスタイネーブルラッチ信号ＣＲＥＬを出力する。ＡＮＤ回路１は、アドレス取込ラッチ信号ＡＤＶ＃Ｌが「Ｌ」、チップイネーブルラッチ信号ＣＥ＃Ｌが「Ｌ」、書込みラッチ信号ＷＥ＃Ｌが「Ｈ」、コンフィギュレーションレジスタイネーブルラッチ信号ＣＲＥＬが「Ｌ」、かつ外部クロックＣＬＫが「Ｈ」のときに、読出し信号ＲＥＡＤを「Ｈ」に活性化するとともに、トリガ信号Ｔｒｉｇｇｅｒを「Ｈ」にする。
このようなトリガ信号生成回路１０４により、外部信号の論理値の組合せによって読出し信号ＲＥＡＤが生成されて読出しが行なわれるときに、トリガ信号Ｔｒｉｇｇｅｒも同時に生成され、レイテンシの設定が行なわれる。
以上のように、本実施の形態に係る同期式擬似ＳＲＡＭによれば、読出し信号ＲＥＡＤが生成されて、実際に読出し処理のためにコマンドレイテンシが必要となるタイミングで、入力される外部クロックＣＬＫの周波数および温度などの周囲環境の下で動作可能な最小の値にレイテンシを設定することができる。
なお、本実施の形態では、遅延回路１０１は、複数個のインバータで構成されるものとしたが、これに限定するものではなく、たとえば、特定の回路を模擬的に再現したレプリカ回路などを用いてもよい。また、クロックカウンタ１０６は、外部クロックＣＬＫを受けるのではなく、内部クロックを受けるものとしてもよい。
また、本実施の形態は、同期式擬似ＳＲＡＭに限定して適用されるものではなく、クロックに同期して動作する半導体記憶装置であればどのようなものにも適用することができる。
［第１の実施形態の変形例］
第１の実施形態において、トリガ生成回路１０４は、読出し信号ＲＥＡＤが生成されたことを検知して、トリガ信号Ｔｒｉｇｇｅｒを生成したが、これに限定するものではない。たとえば、以下のような場合に、トリガ信号Ｔｒｉｇｇｅｒを生成するものとしてもよい。
（１） 書込み信号ＷＲＩＴＥなどの他の動作指示信号が入力されたことを検知して、トリガ信号Ｔｒｉｇｇｅｒを生成する。
（２） 電源投入検知回路により電源が投入されたことを検知したときに、トリガ信号Ｔｒｉｇｇｅｒを生成する。
（３） 動作モード設定コマンド判定回路により外部信号によりレイテンシ、バースト長などのモード設定が行なわれたことを判定したときに、Ｔｒｉｇｇｅｒ信号を生成する。
（４） 温度変化検地回路により温度変化を検知したときに、トリガ信号Ｔｒｉｇｇｅｒを生成する。
（５） 内部発信回路により、一定周期でトリガ信号Ｔｒｉｇｇｅｒを生成する。
［第２の実施形態］
本実施の形態は、セルフリフレッシュするバンクを適切に切替えて、ＷＡＩＴ期間を短くした同期式擬似ＳＲＡＭに関する。
（構成）
図４は、本実施の形態に係る同期式擬似ＳＲＡＭ２００の構成を示す。同図を参照して、この同期式擬似ＳＲＡＭ２００は、ＤＲＡＭセルアレイ＋周辺回路群２０１と、制御回路２０２とを備える。
ＤＲＡＭセルアレイ＋周辺回路群２０１のＤＲＡＭセルアレイは、ダイナミックランダムアクセスメモリ（ＤＲＡＭ）のセルで構成されるメモリアレイであり、４個のバンクを有する。バンクは、ＤＲＡＭセルアレイを分割したメモリセル群であって、１度のリフレッシュ動作の単位となる。つまり、１度のリフレッシュでは、１個のバンクがリフレッシュされる。
周辺回路群は、グローバル入出力線対ＧＩＯＰ（ＧＩＯおよび／ＧＩＯ）と、各列に対応して設けられた列選択線と、列選択ゲートと、センスアンプと、プリアンプと、ライトドライバと、ロウデコーダ、コラムデコーダなどを含む。
制御回路２０２は、コマンドデコーダ２１４と、リフレッシュバンクアドレス指定回路２１３と、リフレッシュタイマ２１２と、リフレッシュ制御回路２１１と、ＷＡＩＴ制御回路２１５とを備える。
コマンドデコーダ２１４は、外部制御信号より生成された内部制御信号の論理レベルの組合せに従って、ロウ活性化信号ＡＣＴ、読出し信号ＲＥＡＤ、および書込み信号ＷＲＩＴＥを生成する。
リフレッシュタイマ２１２は、リング発振器で構成され周期的に活性化されたリフレッシュサイクル信号／Ｒｅｆｃｙｃを出力する。
リフレッシュバンクアドレス指定回路２１３は、リフレッシュサイクル信号／Ｒｅｆｃｙｃと、読出し信号ＲＥＡＤまたは書込み信号ＷＲＩＴＥと、バンクアドレスとを受けて、リフレッシュするバンクのアドレスおよびそのリフレッシュのタイミングを指定する。
リフレッシュ制御回路２１１は、リフレッシュバンクアドレス指定回路２１３からバンクアドレスのみを受けると、即座にそのアドレスのバンクのリフレッシュ動作を制御する。また、リフレッシュ制御回路２１１は、リフレッシュバンクアドレス指定回路２１３からバンクアドレスとともに、そのバンクアドレスのバンクの読出し動作終了後にリフレッシュを行なう旨の指令を受けると、所定の時間経過した後、そのバンクのリフレッシュ動作を制御する。
ＷＡＩＴ制御回路２１５は、リフレッシュ制御回路２１１がリフレッシュ動作を制御している間、ＷＡＩＴ信号のレベル「Ｌ」とする。
図５は、リフレッシュバンクアドレス指定回路２１３の詳細な構成を示す。同図を参照して、リフレッシュバンクアドレス指定回路２１３は、ＯＲ回路２２１と、バンクアドレスカウンタ２２２と、リフレッシュ実施済／未実施判定回路２２３と、リフレッシュ実施済バンク保持回路２２４と、第１比較回路２２５と、第２比較回路２２７と、読出し／書込み動作バンク検知回路２２６とを備える。
ＯＲ回路２２１は、リフレッシュタイマ２１２からリフレッシュサイクル信号／Ｒｅｆｃｙｃ、リフレッシュ実施済／未実施判定回路２２３から次のバンクを指示する信号ＮＥＸＴ、または第１比較回路２２５から次のバンク指示する信号ＮＥＸＴを受けると、カウントアップ信号を出力する。
バンクアドレスカウンタ２２２は、カウントアップ信号を受けると、「１」〜「４」の範囲でカウントをアップする。ただし。カウント値の初期値は、「０」とし、カウント「４」の次は、カウント「１」とする。
リフレッシュ実施済バンク保持回路２２４は、リフレッシュを実施済みのバンクアドレスを保持する。リフレッシュ実施済バンク保持回路２２４は、「１」〜「４」のバンクアドレスがすべて保持されたときには、保持しているバンクアドレスをすべて消去するとともに、バンクアドレスカウンタ２２２のカウント値を「０」にリセットさせる。したがって、４回のリフレッシュで、バンク１〜バンク４のすべてのリフレッシュが完了される。
リフレッシュ実施済／未実施判定回路２２３は、バンクアドレスカウンタ２２２のカウンタ値のバンクアドレスが、リフレッシュ実施済バンク保持回路２２４に保持されているか否かを調べる。リフレッシュ実施済／未実施判定回路２２３は、カウンタ値のバンクアドレスが保持されていない場合には、未実施と判定し、そのバンクアドレスを第１比較回路２２５または第２比較回路２２７のいずれかに出力する。ここで、リフレッシュ実施済／未実施判定回路２２３は、出力するバンクアドレスがリフレッシュ実施済バンク保持回路２２４に保持されていない、最後の１つのバンクアドレスのときには、第２比較回路２２７にそのバンクアドレスを出力する。リフレッシュ実施済／未実施判定回路２２３は、上記以外のときには、第１比較回路２２５にそのバンクアドレスを出力する。
リフレッシュ実施済／未実施判定回路２２３は、カウンタ値のバンクアドレスが保持されている場合には、実施済みと判定し、次のバンクアドレスを指示する信号ＮＥＸＴを出力する。
読出し／書込み動作バンク検知回路２２６は、読出し信号ＲＥＡＤまたは書込み信号ＷＲＩＴＥを受けたときに、入力されるバンクアドレス（読出しまたは書込みを行なっているバンクのアドレス）を第１比較回路２２５および第２比較回路２２７に出力する。
第１比較回路２２５は、読出し／書込み動作バンク検知回路２２６およびリフレッシュ実施済／未実施判定回路２２３から受けた２つのバンクアドレスが同一か否かを調べる。
第１比較回路２２５は、２つのバンクアドレスが異なるときには、リフレッシュ実施済／未実施判定回路２２３から受けたバンクアドレスをリフレッシュ制御回路２１１に送るとともに、リフレッシュ実施済みバンク保持回路２２４にそのバンクアドレスを出力し保持させる。第１比較回路２２５は、２つのバンクアドレスが同一のときには、次のバンクアドレスを指示する信号ＮＥＸＴを出力する。
第２比較回路２２７は、読出し／書込み動作バンク検知回路２２６およびリフレッシュ実施済／未実施判定回路２２３から受けた２つのバンクアドレスが同一か否かを調べる。
第２比較回路２２７は、２つのバンクアドレスが異なるときには、リフレッシュ実施済／未実施判定回路２２３から受けたバンクアドレスをリフレッシュ制御回路２１１に送るとともに、リフレッシュ実施済みバンク保持回路２２４にそのバンクアドレスを出力し保持させる。第２比較回路２２７は、２つのバンクアドレスが同一のときには、リフレッシュ実施済／未実施判定回路２２３から受けたバンクアドレスと、そのバンクアドレスのバンクの読出し動作終了後にリフレッシュを行なう旨の指令とをリフレッシュ制御回路２１１に送る。
（従来の同期式擬似ＳＲＡＭの動作例）
まず、本実施の形態に係る同期式擬似ＳＲＡＭ２００の動作の比較のため、従来の同期式擬似ＳＲＡＭの動作を説明する。
図６は、従来の同期式擬似ＳＲＡＭの動作を説明するための図である。同図に示すように、外部指示による読出し信号ＲＥＡＤに基づき、読出し動作が行なわれている途中に、リフレッシュタイマが、リフレッシュサイクル信号／Ｒｅｆｃｙｃを出力したときには、リフレッシュ制御回路は、実行中の読出し動作の終了後に、リフレッシュ動作の制御を開始する。また、ＷＡＩＴ制御回路は、リフレッシュ動作を実行中には外部にＷＡＩＴ信号を出力する。
したがって、従来の同期式擬似ＳＲＡＭでは、読出し動作のタイミングとセルフリフレッシュのタイミングとが重なった場合に、セルフリフレッシュのタイミングが遅れるとともに、外部からは、セルフリフレッシュが終了まで、読出し指示を出すことができない。
（本実施の形態の同期式擬似ＳＲＡＭ２００の動作例１）
図７は、本実施の形態に係る同期式擬似ＳＲＡＭ２００の動作例を説明するための図である。
まず、外部からのバンク２を指定した読出し信号ＲＥＡＤに基づき、バンク２の読出し動作が行なわれる。
次に、外部からのバンク３を指定した読出し信号ＲＥＡＤに基づき、バンク３の読出し動作が行なわれる。バンク３の読出し動作中に、リフレッシュタイマ２１２は、リフレッシュサイクル信号／Ｒｅｆｃｙｃを出力する。リフレッシュバンクアドレス指定回路２１３内のＯＲ回路２２１は、リフレッシュサイクル信号／Ｒｅｆｃｙｃを受けるとカウントアップ信号を出力する。バンクアドレスカウンタ２２２は、バンクアドレスのカウント値を「１」とする。リフレッシュ実施済／未実施判定回路２２３は、リフレッシュ実施済バンク保持回路２２４に未だ何も保持されていないので、未実施と判定し、バンクアドレス「１」を第１比較回路２２５に出力する。読出し／書込み動作バンク検知回路２２６は、読出し信号ＲＥＡＤおよびバンクアドレス「３」を受けて、バンクアドレス「３」を第１比較回路２２５および第２比較回路２２７に出力する。第１比較回路２２５は、受けた２つのバンクアドレスが異なるので、リフレッシュ実施済／未実施判定回路２２３から受けたバンクアドレス「１」をリフレッシュ制御回路２１１に送るとともに、リフレッシュ実施済みバンク保持回路２２４にバンクアドレス「１」を出力し保持させる。リフレッシュ制御回路２１１は、バンクアドレス「１」を受けるとバンク１のリフレッシュ動作を制御する。
次に、外部からのバンク１を指定した読出し信号ＲＥＡＤに基づき、バンク１の読出し動作が行なわれる。
次に、外部からのバンク２を指定した読出し信号ＲＥＡＤに基づき、バンク２の読出し動作が行なわれる。バンク２の読出し動作中に、リフレッシュタイマ２１２は、リフレッシュサイクル信号／Ｒｅｆｃｙｃを出力する。リフレッシュバンクアドレス指定回路２１３内ＯＲ回路２２１は、リフレッシュサイクル信号／Ｒｅｆｃｙｃを受けるとカウントアップ信号を出力する。バンクアドレスカウンタ２２２は、バンクアドレスのカウント値を「２」とする。リフレッシュ実施済バンク保持回路２２４には、バンクアドレス「１」のみが保持され、バンクアドレス「２」が保持されていないので、リフレッシュ実施済／未実施判定回路２２３は、未実施と判定し、バンクアドレス「２」を第１比較回路２２５に出力する。読出し／書込み動作バンク検知回路２２６には、読出し信号ＲＥＡＤおよびバンクアドレス「２」を受けて、バンクアドレス「２」を第１比較回路２２５および第２比較回路２２７に出力する。第１比較回路２２５は、受けた２つのバンクアドレスが同一なので、次のバンク指示する信号ＮＥＸＴを出力する。
ＯＲ回路２２１は、次のバンク指示する信号ＮＥＸＴを受けるとカウントアップ信号を出力する。バンクアドレスカウンタ２２２は、バンクアドレスのカウント値を「３」とする。リフレッシュ実施済バンク保持回路２２４には、バンクアドレス「１」のみが保持され、バンクアドレス「３」が保持されていないので、リフレッシュ実施済／未実施判定回路２２３は、未実施と判定し、バンクアドレス「３」を第１比較回路２２５に出力する。読出し／書込み動作バンク検知回路２２６には、読出し信号ＲＥＡＤおよびバンクアドレス「２」を受けて、バンクアドレス「２」を第１比較回路２２５および第２比較回路２２７に出力する。第１比較回路２２５は、受けた２つのバンクアドレスが異なるので、リフレッシュ実施済／未実施判定回路２２３から受けたバンクアドレス「３」をリフレッシュ制御回路２１１に送るとともに、リフレッシュ実施済みバンク保持回路２２４にバンクアドレス「３」を出力し保持させる。リフレッシュ制御回路２１１は、バンクアドレス「３」を受けるとバンク３のリフレッシュ動作を制御する。
次に、外部からのバンク４を指定した読出し信号ＲＥＡＤに基づき、バンク４の読出し動作が行なわれる。
次に、外部からのバンク１を指定した読出し信号ＲＥＡＤに基づき、バンク１の読出し動作が行なわれる。バンク１の読出し動作中に、リフレッシュタイマ２１２は、リフレッシュサイクル信号／Ｒｅｆｃｙｃを出力する。リフレッシュバンクアドレス指定回路２１３内のＯＲ回路２２１は、リフレッシュサイクル信号／Ｒｅｆｃｙｃを受けるとカウントアップ信号を出力する。バンクアドレスカウンタ２２２は、バンクアドレスのカウント値を「４」とする。リフレッシュ実施済バンク保持回路２２４には、バンクアドレス「１」および「３」のみが保持され、バンクアドレス「４」が保持されていないので、リフレッシュ実施済／未実施判定回路２２３は、未実施と判定し、バンクアドレス「４」を第１比較回路２２５に出力する。読出し／書込み動作バンク検知回路２２６には、読出し信号ＲＥＡＤおよびバンクアドレス「１」を受けて、バンクアドレス「１」を第１比較回路２２５および第２比較回路２２７に出力する。第１比較回路２２５は、受けた２つのバンクアドレスが異なるので、リフレッシュ実施済／未実施判定回路２２３から受けたバンクアドレス「４」をリフレッシュ制御回路２１１に送るとともに、リフレッシュ実施済みバンク保持回路２２４にバンクアドレス「４」を出力し保持させる。リフレッシュ制御回路２１１は、バンクアドレス「４」を受けるとバンク４のリフレッシュ動作を制御する。
次に、外部からのバンク３を指定した読出し信号ＲＥＡＤに基づき、バンク３の読出し動作が行なわれる。
次に、外部からのバンク４を指定した読出し信号ＲＥＡＤに基づき、バンク４の読出し動作が行なわれる。バンク４の読出し動作中に、リフレッシュタイマ２１２は、リフレッシュサイクル信号／Ｒｅｆｃｙｃを出力する。リフレッシュバンクアドレス指定回路２１３内のＯＲ回路２２１は、リフレッシュサイクル信号／Ｒｅｆｃｙｃを受けるとカウントアップ信号を出力する。バンクアドレスカウンタ２２２は、バンクアドレスのカウント値を「１」（循環的に更新）とする。リフレッシュ実施済バンク保持回路２２４には、バンクアドレス「１」、「３」および「４」が保持されているので、リフレッシュ実施済／未実施判定回路２２３は、実施と判定し、次のバンクを指示する信号ＮＥＸＴを出力する。
ＯＲ回路２２１は、次のバンク指示する信号ＮＥＸＴを受けるとカウントアップ信号を出力する。バンクアドレスカウンタ２２２は、バンクアドレスのカウント値を「２」とする。リフレッシュ実施済バンク保持回路２２４には、バンクアドレス「１」、「３」、「４」が保持され、バンクアドレス「２」が保持されていないので、リフレッシュ実施済／未実施判定回路２２３は、未実施と判定し、バンクアドレス「２」を第２比較回路２２７に出力する。ここで、バンクアドレス「２」を第１比較回路２２５でなく、第２比較回路２２７に出力したのは、バンクアドレス「１」〜「４」のうち、このバンクアドレス「２」が未実施の最後のバンクだからである。読出し／書込み動作バンク検知回路２２６には、読出し信号ＲＥＡＤおよびバンクアドレス「４」を受けて、バンクアドレス「４」を第１比較回路２２５および第２比較回路２２７に出力する。第２比較回路２２７は、受けた２つのバンクアドレスが異なるので、リフレッシュ実施済／未実施判定回路２２３から受けたバンクアドレス「２」をリフレッシュ制御回路２１１に送るとともに、リフレッシュ実施済みバンク保持回路２２４にバンクアドレス「２」を出力し保持させる。リフレッシュ制御回路２１１は、バンクアドレス「２」を受けるとバンク２のリフレッシュ動作を制御する。
リフレッシュ実施済バンク保持回路２２４は、すべてのバンクアドレス「１」〜「４」を保持すると、保持しているバンクアドレスを消去するとともに、バンクアドレスカウンタ２２２に、バンクアドレスのカウント値を「０」にリセットさせる。
（リフレッシュバンクアドレス指令回路の動作例２）
図８は、本実施の形態に係る同期式擬似ＳＲＡＭ２００の別の動作例を説明するための図である。
動作例１の最後の段階で、外部からのバンク４を指定した読出し信号ＲＥＡＤの代りに、バンク２を指定した読出し信号ＲＥＡＤが入力されたときの処理について説明する。
外部からのバンク２を指定した読出し信号ＲＥＡＤに基づき、バンク２の読出し動作が行なわれる。バンク２の読出し動作中に、リフレッシュタイマ２１２は、リフレッシュサイクル信号／Ｒｅｆｃｙｃを出力する。リフレッシュバンクアドレス指定回路２１３内のＯＲ回路２２１は、リフレッシュサイクル信号／Ｒｅｆｃｙｃを受けるとカウントアップ信号を出力する。バンクアドレスカウンタ２２２は、バンクアドレスのカウント値を「１」（循環的に更新）とする。リフレッシュ実施済バンク保持回路２２４には、バンクアドレス「１」、「３」および「４」が保持されているので、リフレッシュ実施済／未実施判定回路２２３は、実施と判定し、次のバンクを指示する信号ＮＥＸＴを出力する。
ＯＲ回路２２１は、次のバンク指示する信号ＮＥＸＴを受けるとカウントアップ信号を出力する。バンクアドレスカウンタ２２２は、バンクアドレスのカウント値を「２」とする。リフレッシュ実施済バンク保持回路２２４には、バンクアドレス「１」、「３」、「４」が保持され、バンクアドレス「２」が保持されていないので、リフレッシュ実施済／未実施判定回路２２３は、未実施と判定し、バンクアドレス「２」を第２比較回路２２７に出力する。
ここで、バンクアドレス「２」を第１比較回路２２５でなく、第２比較回路２２７に出力したのは、バンクアドレス「１」〜「４」のうち、このバンクアドレス「２」が未実施の最後のバンクだからである。読出し／書込み動作バンク検知回路２２６には、読出し信号ＲＥＡＤおよびバンクアドレス「２」を受けて、バンクアドレス「２」を第１比較回路２２５および第２比較回路２２７に出力する。第２比較回路２２７は、受けた２つのバンクアドレスが同一なので、リフレッシュ実施済／未実施判定回路２２３から受けたバンクアドレス「２」と、バンク２の読出し動作終了後にリフレッシュを行なう旨の指令とをリフレッシュ制御回路２１１に送るとともに、リフレッシュ実施済みバンク保持回路２２４にバンクアドレス「２」を出力し保持させる。リフレッシュ制御回路２１１は、バンクアドレス「２」と、バンク２の読出し動作終了後にリフレッシュを行なう旨の指令を受けると、所定の時間経過した後、バンク２のリフレッシュ動作を制御する。
リフレッシュ実施済バンク保持回路２２４は、すべてのバンクアドレス「１」〜「４」を保持すると、保持しているバンクアドレスを消去するとともに、バンクアドレスカウンタ２２２に、バンクアドレスのカウント値を「０」にリセットさせる。
以上のように、本実施の形態に係る同期式擬似ＳＲＡＭによれば、読出しまたは書込みを行なうバンクと重ならず、かつリフレッシュが未実施のバンクがリフレッシュするバンクが決められるので、セルフリフレッシュのタイミングが遅れることなく、かつ公平な頻度でリフレッシュを行なうことができる。
なお、本実施の形態では、１回〜４回、および５回〜８回などの各４回のセルフリフレッシュにおいて、４個のバンクすべてのリフレッシュを完了するものとしたが、これに限定するものではない。たとえば、８回のセルフリフレッシュごとに４個すべてのリフレッシュを完了するものとしてもよい。この場合には、動作例２では、４回目のバンク２のセルフリフレッシュのタイミングを遅らせないようにすることができる。また、外部のシステム側が読出し信号ＲＥＡＤに先立って、読出すバンクアドレスのスケジュールを指定できるものとしてもよい。この場合には、スケジュール指定されたバンクアドレスの読出しと重ならず、かつリフレッシュ回数がすべてのバンクで均等になるように、リフレッシュするバンクアドレスのスケジュールを設定することができる。
また、本実施の形態の動作例では、読出し動作中にリフレッシュ要求が発生する場合にいて説明したが、書込み動作中にリフレッシュ要求が発生する場合についても、同様にして処理される。
また、本実施の形態は、同期式擬似ＳＲＡＭに限定して適用されるものではなく、クロックに同期して動作しない擬似ＳＲＡＭにも適用可能である。
［第３の実施形態］
本実施の形態は、複数個の同期式擬似ＳＲＡＭを１つのパッケージに収容し、複数個の同期式擬似ＳＲＡＭのリフレッシュのタイミングを同一にする構成に関する。
（構成）
図９は、本実施の形態に係る１つのパッケージに収容される各同期式擬似ＳＲＡＭ３００の構成を示す。この同期式擬似ＳＲＡＭ３００は、リフレッシュタイマ３０１と、制御回路３０２と、ＤＲＡＭセルアレイ＋周辺回路群３０３と、スイッチ３０４とを含む。
ＤＲＡＭセルアレイ＋周辺回路群３０３のＤＲＡＭセルアレイは、ダイナミックランダムアクセスメモリ（ＤＲＡＭ）のセルで構成されるメモリアレイである。周辺回路群は、グローバル入出力線対ＧＩＯＰ（ＧＩＯおよび／ＧＩＯ）と、各列に対応して設けられた列選択線と、列選択ゲートと、センスアンプと、プリアンプと、ライトドライバと、ロウデコーダ、コラムデコーダなどを含む。
制御回路３０２は、制御信号端子３１５を介して外部制御信号を受けるとともに、データ入出力端子３１６を介してＤＲＡＭセルアレイへの書込みデータを受けて、これらに基づいて、この同期式擬似ＳＲＡＭ３００全体の処理を制御するとともに、データ入出力端子３１６を介して、ＤＲＡＭセルアレイからの読出しデータを出力する。また、制御回路３０２は、リフレッシュ制御回路３０５と、ＷＡＩＴ制御回路３０６とを含む。
リフレッシュタイマ３０１は、リング発振器で構成され周期的に活性化されたリフレッシュサイクル信号／Ｒｅｆｃｙｃをスイッチ３０４およびリフレッシュタイマ出力ＰＡＤ３１１に出力する。リフレッシュタイマ出力ＰＡＤ３１１に与えられたリフレッシュサイクル信号／Ｒｅｆｃｙｃは、他の同期式擬似ＳＲＡＭに送られる。
リフレッシュタイマ入力ＰＡＤ３１２は、他の同期式擬似ＳＲＡＭのリフレッシュタイマからのリフレッシュサイクル信号／Ｒｅｆｃｙｃを受ける。
ボンディングオプションＰＡＤ３１３は、印可される電位に応じてスイッチ３０４を制御する。
スイッチ３０４は、リフレッシュタイマ３０１からのリフレッシュサイクル信号／Ｒｅｆｃｙｃおよびリフレッシュタイマ入力ＰＡＤ３１２からのリフレッシュサイクル信号／Ｒｅｆｃｙｃを受ける。２つのリフレッシュサイクル信号／Ｒｅｆｃｙｃは、周期は同一であるが、タイミングが異なる。
スイッチ３０４は、ボンディングオプションＰＡＤ３１３の印可電位に応じて、受けたリフレッシュサイクル信号／Ｒｅｆｃｙｃのいずれかをリフレッシュ制御回路３０５に出力する。すなわち、スイッチ３０４は、ボンディングオプションＰＡＤ３１３に接地電位が印可されたときに、リフレッシュタイマ入力ＰＡＤ３１２からのリフレッシュサイクル信号／Ｒｅｆｃｙｃを出力し、接地電位以外の電位が印可されたときに、リフレッシュタイマ３０１からのリフレッシュサイクル信号／Ｒｅｆｃｙｃを出力する。
リフレッシュ制御回路３０５は、セルフリフレッシュの制御を行なう。
図１０は、リフレッシュ制御回路３０５の詳細な構成を示す。同図を参照して、リフレッシュ制御回路３０５は、指令信号活性化回路５０と、判定回路６０と、ＮＡＮＤゲート４１，４４と、インバータ４２と、バッファ４８と、遅延回路４３，４９と、フリップフロップ４５とを含む。
指令信号活性化回路５０はリフレッシュ指令信号／ＲＥＦＥを活性化させるためにリフレッシュフラッグ信号Ｒｅｆｆｌａｇを出力する。判定回路６０は、リフレッシュフラッグ信号Ｒｅｆｆｌａｇにより活性化されたリフレッシュ指令信号／ＲＥＦＥを出力するか否かを判定するために判定信号Ｒｅｆｗｉｎを出力する。
ＮＡＮＤゲート４１は、リフレッシュフラッグ信号Ｒｅｆｆｌａｇと判定信号Ｒｅｆｗｉｎとを受け、リフレッシュフラッグ信号Ｒｅｆｆｌａｇと判定信号Ｒｅｆｗｉｎとの論理積を演算し、その演算結果を反転した信号を反転論理積信号／ＲＥＦＳＦとして出力する。
インバータ４２はＮＡＮＤゲート４１から出力された信号／ＲＥＦＳＦを受けて反転した信号φＡ１を出力する。また、遅延回路４３は反転論理積信号／ＲＥＦＳＦを受けて一定時間遅延させる。
ＮＡＮＤゲート４４はインバータ４２の出力信号φＡ１と遅延回路４３の出力信号とを受け、信号φＡ１と遅延回路４３の出力信号との論理積を演算し、その演算結果を反転した信号／ＲＥＦＳを出力する。
フリップフロップ４５はＮＡＮＤゲート４６および４７で構成される。ＮＡＮＤゲート４６は信号／ＲＥＦＳとＮＡＮＤゲート４７から出力された出力信号φＡ３とを受け、信号／ＲＥＦＳと信号φＡ３との論理積を演算し、その演算結果を反転した信号φＡ２を出力する。ＮＡＮＤゲート４７はＮＡＮＤゲート４６から出力された信号φＡ２と遅延回路４９から出力された信号φＡ４とを受け、信号Ａ２と信号Ａ４との理論積を演算し、その演算結果を反転した信号をリフレッシュ指令信号／ＲＥＦＥとして出力する。リフレッシュ指令信号／ＲＥＦＥの活性化に応じて、リフレッシュ動作が行なわれる。
遅延回路４９は、フリップフロップ４５から出力されたリフレッシュ指令信号／ＲＥＦＥを受けて一定時間遅延させた信号φＡ４を出力する。
バッファ４８は信号φＡ３を受けてリフレッシュ指令信号／ＲＥＦＥを出力する。
指令信号活性化回路５０は、フリップフロップ５２と、ＮＡＮＤゲート５５と、インバータ５６および５７と、遅延回路５８とを含む。
フリップフロップ５２は、ＮＡＮＤゲート５３および５４で構成される。ＮＡＮＤゲート５３はリフレッシュサイクル信号／ＲｅｆｃｙｃとＮＡＮＤゲート５４の出力信号φＡ１１とを受け、リフレッシュサイクル信号／Ｒｅｆｃｙｃと信号φＡ１１との論理積を演算し、その演算結果を反転した信号φＡ１０を出力する。また、ＮＡＮＤゲート５４は、ＮＡＮＤゲート５３から出力された出力信号φＡ１０と、ＮＡＮＤゲート５５から出力された出力信号φＡ１２とを受け、信号φＡ１０と信号φＡ１２との論理積を演算し、その演算結果を反転した信号φＡ１１を出力する。
インバータ５６は、フリップフロップ５２から出力された信号φＡ１１を受け、反転し、反転した信号をリフレッシュフラッグ信号Ｒｅｆｆｌａｇとして出力する。
インバータ５７は、リフレッシュ指令信号／ＲＥＦＥを受け、反転する。また、遅延回路５８は、インバータ５７により反転されたリフレッシュ指令信号／ＲＥＦＥを受け、反転されたリフレッシュ指令信号／ＲＥＦＥを一定時間遅延させた信号φＡ１３を出力する。
ＮＡＮＤゲート５５は、リフレッシュ指令信号／ＲＥＦＥと遅延回路５８から出力された信号φＡ１３とを受け、リフレッシュ指令信号／ＲＥＦＥと信号φＡ１３との論理積を演算し、その演算結果を反転した信号φＡ１２を出力する。
判定回路６０はバッファ回路６１で構成される。バッファ回路６１は内部チップイネーブル信号ＺＩＮＴＣＥを受け、判定信号Ｒｅｆｗｉｎを出力する。
再び、図９を参照して、ＷＡＩＴ制御回路３０６は、リフレッシュ制御回路３０５の制御によりリフレッシュ制御が行なわれている間、ＷＡＩＴ端子３１４を介して出力するＷＡＩＴ信号のレベルを「Ｌ」とする。
（パッケージ）
図１１は、本実施の形態に係る２個の同期式擬似ＳＲＡＭを収納したパッケージの構成を示す。同図を参照して、第１の同期式擬似ＳＲＡＭ３００ａおよび第２の同期式擬似ＳＲＡＭ３００ｂは、それぞれ、図９の同期式擬似ＳＲＡＭと同様の構成である。第１の同期式擬似ＳＲＡＭ３００ａのボンディングオプションＰＡＤ３１３ａは、開放されており、スイッチ３０４ａは、リフレッシュタイマ３０１ａから出力されたリフレッシュサイクル信号／Ｒｅｆｃｙｃをリフレッシュ制御回路３０５ａに送る。
一方、第２の同期式擬似ＳＲＡＭ３００ｂのボンディングオプションＰＡＤ３１３ｂは、接地電位が与えられ、スイッチ３０４ｂは、リフレッシュタイマ入力ＰＡＤ３１２ｂを通じて受けた第１の同期式擬似ＳＲＡＭ３００ａのリフレッシュタイマ３０１ａから出力されたリフレッシュサイクル信号／Ｒｅｆｃｙｃをリフレッシュ制御回路３０５ｂに送る。これにより、リフレッシュ制御回路３０５ａおよび３０５ｂは、いずれもリフレッシュタイマ３０１ａのリフレッシュサイクル信号／Ｒｅｆｃｙｃにより動作するので、第１の同期式擬似ＳＲＡＭ３００ａおよび３００ｂのリフレッシュのタイミングが同一となる
ＷＡＩＴ制御回路３０６ａは、ＷＡＩＴ端子３１４ａおよび３１４を通じてＷＡＩＴ信号を出力し、ＷＡＩＴ制御回路３０６ｂは、ＷＡＩＴ端子３１４ｂおよび３１４を通じてＷＡＩＴ信号を出力する。リフレッシュ制御回路３０５ａおよび３０５ｂのリフレッシュのタイミングが同一となるので、各ＷＡＩＴ信号が「Ｌ」に変化するタイミングも同一となる。
以上のように、複数個の同期式擬似ＳＲＡＭにおいて、リフレッシュ中により、外部から指示された動作を受け付けることができない旨を知らせるＷＡＩＴのレベル変化のタイミングを同一にすることができる。
なお、本実施の形態では、２個の同期式擬似ＳＲＡＭを搭載したパッケージを例にして説明したが、２個以上の任意の個数の同期式擬似ＳＲＡＭを搭載させるものとしてもよい。
また、本実施の形態では、複数の同期式擬似ＳＲＡＭで、リフレッシュサイクル信号／Ｒｅｆｃｙｃを共用することとし、リフレッシュタイマ出力ＰＡＤを通じて自己のリフレッシュサイクル信号／Ｒｅｆｃｙｃを出力し、リフレッシュタイマ入力ＰＡＤを通じて、他の同期式擬似ＳＲＡＭのリフレッシュサイクル信号／Ｒｅｆｃｙｃを受けたが、これに限定するものではない。たとえば、複数の同期式擬似ＳＲＡＭでリフレッシュフラッグ信号Ｒｅｆｆｌａｇ、反転論理積信号／ＲＥＦＳＦ、またはリフレッシュ指令信号／ＲＥＦＥを共用することとし、リフレッシュタイマ出力ＰＡＤおよびリフレッシュタイマ入力ＰＡＤを通じて、これらの信号の授受を行なうこととしてもよい。
さらに、本実施の形態では、複数の同期式擬似ＳＲＡＭがそれぞれのＷＡＩＴ信号を出力したが、これに限定するものではない。たとえば、ＷＡＩＴ制御回路３０６ａとＷＡＩＴ端子３１４ａとの間、およびＷＡＩＴ制御回路３０６ｂとＷＡＩＴ端子３１４ｂとの間に、それぞれボンディングオプションＰＡＤで制御できるスイッチを設け、一方のスイッチのみ、ＷＡＩＴ端子とＷＡＩＴ制御回路とが接続するように制御することによって、１つの同期式擬似ＳＲＡＭからのみＷＡＩＴ信号を出力するものとしてもよい。
さらに、複数個の同期式擬似ＳＲＡＭがＷＡＩＴ信号を出力しない場合、つまり、セルフリフレッシュのタイミングと、外部からの読出し信号ＲＥＡＤまたは書込み信号ＷＲＩＴＥのタイミングとが重なったときに、読出し信号ＲＥＡＤまたは書込み信号ＷＲＩＴＥを保持しておき、セルフリフレッシュ終了後に、読出し動作または書込み動作を行なう場合においては、リフレッシュサイクル信号／Ｒｅｆｃｙｃのみを共用するものとしてもよい。つまり、ＷＡＩＴの制御は行なわない。この場合においても、複数個の同期式擬似ＳＲＡＭが同時にリフレッシュを行なうので、信号の干渉が起こりにくいという一定の効果がある。
また、本実施の形態は、同期式擬似ＳＲＡＭに限定して適用されるものではなく、クロックに同期して動作しない擬似ＳＲＡＭにも適用可能である。
［第４の実施形態］
本実施の形態は、バースト読出し／書込みにおいて、読出しまたは書込み信号が生成された第１のクロックに従って先頭から数個のビットの読出し／書込みを行ない、コマンドレイテンシＣＬで規定される第２のクロック以降のクロックに従って、残りのビットの読出し／書込みを行なう同期式擬似ＳＲＡＭに関する。
（構成）
図１２は、本実施の形態に係る同期式擬似ＳＲＡＭ４００の構成を示す。同図を参照して、この同期式擬似ＳＲＡＭ４００は、ＤＲＡＭセルアレイ４０１と、制御回路４０２と、アドレスバッファ４０３と、ＲＣＲ(Refresh Configuration Register)４０４と、ＢＣＲ４０５(Bus Configuration Register)と、入出力回路およびバッファ４０６とを備える。
ＤＲＡＭセルアレイ４０１は、ダイナミックランダムアクセスメモリ（ＤＲＡＭ）のセルで構成されるメモリアレイである。
入出力回路およびバッファ４０６は、データ入出力端子ＤＱを通じて、外部のシステム側との間でデータの入出力を行なう。入出力回路およびバッファ４０６は、入出力制御回路４１１から与えられるクロック信号ＣＬＫＱに同期して、ＤＲＡＭセルから出力されたデータを出力する。
ＲＣＲ４０４は、セルフリフレッシュの方法を規定する。
ＢＣＲ４０５は、外部のシステムとのインタフェース、たとえば、バーストレングスＢＬ、およびコマンドレイテンシＣＬなどを記憶する。
アドレスバッファ４０３は、外部アドレス信号ＡＤＤ［２１：０］を受けて、内部アドレス信号を生成する。同期式擬似ＳＲＡＭでは、アドレスバッファ４０３は、外部アドレス取込み信号ＡＤＶ＃が「Ｌ」のときに、外部アドレス信号ＡＤＤ［２１：０］を取込む。外部アドレス取込信号ＡＤＶ＃が「Ｌ」となるタイミングは、読出し信号ＲＥＡＤまたは書込み信号ＷＲＩＴＥが生成されるタイミングよりも早い。そして、このとき与えられる外部アドレス信号ＡＤＤ［２１：０］は、ロウアドレスだけでなくコラムアドレスも含む。したがって、ロウアドレスおよびコラムアドレスは、読出し信号ＲＥＡＤまたは書込み信号ＷＥＩＴＥが生成されるよりも先立って、取得される。
このように、ロウアドレスだけでなくコラムアドレスも、読出し信号ＲＥＡＤまたは書込み信号が生成されるのに先立った取得できるので、ロウアクセスの後、コマンドレイテンシＣＬで規定されるクロックが入力されるまで待たずに、コラムアクセスを開始することができる。本実施の形態では、このような特徴を利用して、読出し信号ＲＥＡＤまたは書込み信号が生成されたときのクロック（第１のクロックという）に従って、バーストアクセスの先頭のコラムのデータを読出すためのコラムアクセス処理を行なう。そして、コマンドレイテンシＣＬで規定されるクロック（第２のクロックという）に従って、バーストアクセスの残りのコラムのデータを読出すためのコラムアクセス処理を行なう。
制御回路４０２は、コマンドデコーダ４１０と、入出力制御回路４１１と、ロウ制御回路４０９と、コラム制御回路４０７と、ＷＡＩＴ制御回路４１２と、リフレッシュ制御回路４２０とを含む。
コマンドデコーダ４１０は、外部制御信号より生成された内部制御信号の論理レベルの組合せに従って、ロウ活性化信号ＡＣＴ、読出し信号ＲＥＡＤ、および書込み信号ＷＲＩＴＥを生成する。
ロウ制御回路４０９は、コラムイネーブル信号ＣＯＬＥ、メモリセルとグローバルビット線対ＧＩＯ，ＺＧＩＯとの間に設けられたビット線対ＢＬ，ＺＢＬに接続されたセンスアンプを活性化させるセンスアンプ活性化信号ＳＥＮＳＥを生成する。図１３は、ロウ制御回路４０９の構成を示す。同図を参照して、遅延回路（Ｄｅｌａｙ）ＤＬ１０１は、読出し信号ＲＥＡＤまたは書込み信号ＷＲＩＴＥが生成されたクロックである第１クロックＣＬＫ０の立ち上がりに応じて活性化されるロウ活性化信号ＡＣＴを受ける。遅延回路（Ｄｅｌａｙ）ＤＬ１０１は、ロウ活性化信号ＡＣＴを遅延させたセンスアンプ活性化信号ＳＥＮＳＥを出力する。遅延回路（Ｄｅｌａｙ）ＤＬ１０２は、センスアンプ活性化信号ＳＥＮＳＥを受けて、センスアンプ活性化信号ＳＥＮＳＥを遅延させたコラムイネーブル信号ＣＯＬＥを生成する。
コラム制御回路４０７は、グローバルビット線対ＧＩＯ，ＺＧＩＯに接続されたプリアンプを活性化させるプリアンプ活性化信号ＰＡＲＭと、コラムデコーダ活性化トリガ信号ＣＤＥＴＲＧを生成する。図１４は、コラム制御回路４０７の構成の一部を示す。同図を参照して、コラム制御回路４０７は、ＣＯＬＰ＿ＳＨＦＴ発生器４２２と、ＣＤＥＴＲＧ発生器４２１とを備える。
ＣＯＬＰ＿ＳＨＦＴ発生器４２２は、外部クロックＣＬＫ、読出し信号ＲＥＡＤ（または書込み信号ＷＲＩＴＥ）、コマンドレイテンシＣＬ、読出し信号ＲＥＡＤ（または書込み信号ＷＲＩＴＥ）が生成されたときのクロックである第１のクロックＣＬＫ０で読出すビット数Ｎ１（本実施の形態では「１」である）、およびバーストレングスＢＬに基づいて、コラムシフト信号ＣＯＬＰ＿ＳＨＦＴを生成する。すなわち、ＣＯＬＰ＿ＳＨＦＴ発生器４２２は、読出し信号ＲＥＡＤ（または書込み信号ＷＲＩＴＥ）が生成されたときのクロックの後の、（ＣＬ−Ｎ１）個目のクロックＣＬＫの立ち下りに応じて、コラムシフト信号ＣＯＬＰ＿ＳＨＦＴを活性化し、バーストレングスカウンタのカウンタ値がバーストレングスＢＬになったことに応じて、コラムシフト信号ＣＯＬＰ＿ＳＨＦＴを非活性化する。
ＣＤＥＴＲＧ発生器４２１は、コラムシフト信号ＣＯＬＰ＿ＳＨＦＴ、外部クロックＣＬＫ、およびコラムイネーブル信号ＣＯＬＥに基づいて、コラムデコーダ活性化トリガ信号ＣＤＥＴＲＧを生成する。
図１５は、ＣＤＥＴＲＧ発生器４２１の詳細な構成を示す。同図を参照して、ＣＤＥＴＲＧ発生器４２１は、ワンショットパルス発生器４３１と、論理積回路ＡＮＤ４１と、論理和回路ＯＲ４２とを備える。ワンショットパルス発生器４３１は、コラムイネーブル信号ＣＯＬＥの立ち上がりで、レベルが「Ｈ」のワンショットパルスを生成する。このワンショットパルスは、第１のクロックＣＬＫ０に同期してアクセスされる第１番目のコラムを活性化させる信号となる。
論理積回路ＡＮＤ４１は、コラムイネーブル信号ＣＯＥが「Ｈ」であり、ＣＯＬＰ＿ＳＨＦＴが「Ｈ」のときに、レベルが「Ｈ」のクロックパルスを出力する。このクロックパルスが、第２のクロックＣＬＫ２以降のクロックに同期してアクセスされる第２番目〜第４番目のコラムを活性化させる信号となる。
論理和回路ＯＲ４２は、ワンショットパルス発生器４３１から出力されるワンショットパルス、および論理積回路ＡＮＤ４１から出力されるクロックパルスを合成する。合成されたパルスがコラムデコーダ活性化トリガ信号ＣＤＥＴＲＧのパルスとなる。
図１６は、ＷＡＩＴ制御回路４１２の構成を示す。同図を参照して、このＷＡＩＴ制御回路４１２は、ＷＡＩＴ＿ＡＳＹＮ発生回路４３２と、ＷＡＩＴ発生回路４３３とを備える。
ＷＡＩＴ＿ＡＳＹＮ発生回路４３２は、コマンドデコーダ４１０から読出し信号ＲＥＡＤまたは書込み信号ＷＲＩＴＥが入力され、かつ外部チップイネーブル信号ＣＥ＃が「Ｌ」に活性化されていることに応じて、ＷＡＩＴ＿ＡＳＹＮ信号を「Ｌ」にする。その後、ＷＡＩＴ＿ＡＳＹＮ発生回路４３２は、プリアンプ活性化信号ＰＡＥを受けた後、先頭のビットのデータＤ０がデータ出力端子ＤＱから出力されるのに要する所定時間の経過後、ＷＡＩＴ＿ＡＳＹＮ信号を「Ｈ」にする。その後、ＷＡＩＴ＿ＡＳＹＮ発生回路４３２は、外部チップイネーブル信号ＣＥ＃が「Ｈ」に非活性化されたことに応じて、ＷＡＩＴ＿ＡＳＹＮ信号をＨｉ−Ｚにする。
ＷＡＩＴ発生回路４３３は、コマンドデコーダ４１０から読出し信号ＲＥＡＤまたは書込み信号ＷＲＩＴＥが入力され、かつ、外部チップイネーブル信号ＣＥ＃が「Ｌ」に活性化されていることに応じて、ＷＡＩＴ信号を「Ｌ」にする。その後、ＷＡＩＴ発生回路４３３は、（ＣＬ−１）＋（読出し信号ＲＥＡＤまたは書込み信号ＷＲＩＴＥが生成されたときのクロックである第１のクロックＣＬＫ０で読出すビット数Ｎ１）の個数のクロックを受けた後、ＷＡＩＴ信号を「Ｈ」に活性化する。その後、ＷＡＩＴ発生回路４３３は、外部チップイネーブル信号ＣＥ＃が「Ｈ」に非活性化されたことに応じて、ＷＡＩＴ信号をＨｉ−Ｚにする。
（従来の同期式擬似ＳＲＡＭのＷＡＩＴ信号のタイミング）
図１７は、従来の同期式擬似ＳＲＡＭのＷＡＩＴ信号のタイミングを表す図である。同図に示すように、読出し信号ＲＥＡＤが入力され、かつ、外部チップイネーブル信号ＣＥ＃が「Ｌ」に活性化されていることに応じて、ＷＡＩＴ信号は、「Ｌ」になる。その後、（ＣＬ−１）（ＣＬ＝３）の個数のクロックを受けた後、ＷＡＩＴ信号が「Ｈ」になる。その後、外部チップイネーブル信号ＣＥ＃が「Ｈ」に非活性化されたことに応じて、ＷＡＩＴ信号は、Ｈｉ−Ｚになる。
（本実施の形態の同期式擬似ＳＲＡＭ４００のＷＡＩＴ＿ＡＳＹＮ信号およびＷＡＩＴ信号のタイミング）
図１８は、本実施の形態の同期式擬似ＳＲＡＭ４００のＷＡＩＴ＿ＡＳＹＮ信号およびＷＡＩＴ信号のタイミングを表す図である。同図に示すように、読出し信号ＲＥＡＤが入力され、かつ、外部チップイネーブル信号ＣＥ＃が「Ｌ」に活性化されていることに応じて、ＷＡＩＴ＿ＡＳＹＮ信号は、「Ｌ」になる。その後、プリアンプ活性化信号ＰＡＥを受けた後、先頭のビットのデータＤ０がデータ出力端子ＤＱから出力されるのに要する所定時間の経過後、ＷＡＩＴ＿ＡＳＹＮ信号は、「Ｈ」になる。これにより、クロックＣＬＫ０に従ってコラムアクセスが行なわれる先頭のビットのデータＤ０が出力されるタイミングを外部のシステム側に通知することができる。その後、外部チップイネーブル信号ＣＥ＃が「Ｈ」に非活性化されたことに応じて、ＷＡＩＴ＿ＡＳＹＮ信号はＨｉ−Ｚになる。
また、同図に示すように、読出し信号ＲＥＡＤが入力され、かつ、外部チップイネーブル信号ＣＥ＃が「Ｌ」に活性化されていることに応じて、ＷＡＩＴ信号は、「Ｌ」になる。その後、（ＣＬ−１＋Ｎ１）（ＣＬ＝３、Ｎ１＝１）の個数のクロックを受けた後、ＷＡＩＴ信号が「Ｈ」になる。これにより、コマンドレイテンシＣＬに基づいて定められるクロックに同期してコラムアクセスが行なわれる先頭のビットのデータＤ１が出力されるタイミングを外部のシステム側に通知することができる。その後、外部チップイネーブル信号ＣＥ＃が「Ｈ」に非活性化されたことに応じて、ＷＡＩＴ信号は、Ｈｉ−Ｚになる。
再び、図１２を参照して、周辺回路群４０８は、ロウデコーダ４１８と、コラムデコーダ４１７と、図示しないセンスアンプと、図示しないプリアンプとを含む。
ロウデコーダ４１８は、選択されたワード線を活性化する。
図１９は、コラムデコーダ４１７の構成を示す。同図に示すように、コラムデコーダ活性化トリガ信号ＣＤＥＴＲＧが活性化されたときに、入力されたコラムアドレスに対応するコラム選択信号ＣＳＬを活性化する。
図示しないセンスアンプは、第１の増幅回路であり、ビット線対ＢＬ，ＺＢＬの間の電位差を増幅する。
図示しないプリアンプは、第２の増幅回路であり、複数のビット線対ＢＬ，ＺＢＬに接続されたグローバルビット線対ＧＩＯ，ＺＧＩＯの間の電位差を拡大する。
図１２のリフレッシュ制御回路４２０は、図示しない内部のリフレッシュタイマに基づいて、ＤＲＡＭセルアレイのセルフリフレッシュ動作を制御する。
（本実施の形態の同期式擬似ＳＲＡＭの動作）
図２０は、本実施の形態の同期式擬似ＳＲＡＭ４００の動作を示すタイミングチャートである。同図を参照して、まず、読出し信号ＲＥＡＤが生成されたクロックＣＬＫ０（第１のクロック）の立ち上がりに同期して、以下のようにロウアクセス処理が行なわれる。
コマンドデコーダ４１０は、クロックＣＬＫ０に同期して活性化されたロウ活性化信号を出力する。
ロウデコーダ４１８は、アドレスバッファ４０３から送られるロウアドレスに基づいて、ワード線を選択して、選択したワード線を活性化する。
ロウ制御回路４０９は、ロウ活性化信号ＡＣＴを遅延させてセンスアンプイネーブル信号ＳＥＮＳＥが活性化する。これにより、周辺回路群４０８内の図示しないセンスアンプがビット線対の増幅を行なう。
ロウ制御回路４０９は、センスアンプイネーブル信号ＳＥＮＳＥを遅延させて、コラムイネーブル信号ＣＯＬＥを活性化する。
次に、第１のクロックＣＬＫ０の立ち上がりに同期して、第１番目のコラムのコラムアクセス処理が行なわれる。
ＣＤＥＴＲＧ発生器４２１は、コラムイネーブル信号ＣＯＬＥの立ち上がりから、ワンショットパルスを生成する。これがコラムデコーダ活性化トリガ信号ＣＤＥＴＲＧの第１番目のパルスとなる。
コラムデコーダ４１７は、コラムデコーダ活性化トリガ信号ＣＤＥＴＲＧの第１番目のパルスに応じて、入力された第１番目のコラムのコラムアドレスに対応するコラム選択信号ＣＳＬを活性化する。
コラム選択信号ＣＳＬで選択された第１番目のコラムのビット線対の電位が周辺回路群４０８内の図示しないプリアンプに送られて、増幅が行なわれる。
プリアンプで増幅された第１番目のコラムのデータは、入出力回路およびバッファ４０６に送られる。一方、入出力制御回路４１１は、外部クロックＣＬＫを受けて内部クロック信号ＣＬＫＱを出力する。ここで、第１のクロックＣＬＫ０の立ち上がりに応じて、先頭のクロック信号ＣＬＫＱのパルスが生成される。
入出力回路およびバッファ４０６は、クロック信号ＣＬＫＱに同期して、第１番目のコラムから出力されたデータＤ０をデータ出力端子ＤＱを通じて外部へ出力する。
次に、第１のクロックＣＬＫ０から（ＣＬ−Ｎ１）＝２個目のクロックＣＬＫ２（第２のクロック）以降のクロックに同期して、第２番目〜第４番目のコラムのコラムアクセス処理が行なわれる。
ＣＯＬＰ＿ＳＨＦＴ発生器４２２は、クロックＣＬＫ２（第２のクロック）の立ち下りに応じて、コラムシフト信号ＣＯＬＰ＿ＳＨＦＴを活性化し、バーストレングスカウンタのカウンタ値がバーストレングスＢＬになったことに応じて、コラムシフト信号ＣＯＬＰ＿ＳＨＦＴを非活性化する。
ＣＤＥＴＲＧ発生器４２１は、コラムシフト信号ＣＯＬＰ＿ＳＨＦＴが「Ｈ」の期間に含まれる３個のクロックパルスを抽出する。それらがコラムデコーダ活性化トリガ信号ＣＤＥＴＲＧの第２番目〜第４番目のパルスとなる。
コラムデコーダ４１７は、コラムデコーダ活性化トリガ信号ＣＤＥＴＲＧの第２番目〜第４番目のパルスに応じて、入力された第２番目〜第４番目のコラムのコラムアドレスに対応するコラム選択信号ＣＳＬを活性化する。
コラム選択信号ＣＳＬで選択された第２番目〜第４番目のコラムのビット線対の電位が周辺回路群４０８内の図示しないプリアンプに送られて、増幅が行なわれる。
プリアンプで増幅された第２番目〜第４番目のコラムのデータは、入出力回路およびバッファ４０６に送られる。一方、入出力制御回路４１１は、外部からクロック信号ＣＬＫを受けて内部クロック信号ＣＬＫＱを出力する。クロック信号ＣＬＫＱの第２番目〜第４番目のパルスのタイミングは、通常通りのタイミングである。
入出力回路およびバッファ４０６は、クロック信号ＣＬＫＱの第２番目〜第４番目のパルスに同期して、第２番目〜第４番目のコラムから出力されたデータＤ１〜Ｄ３をデータ出力端子ＤＱを通じて外部へ出力する。
以上のように、本実施の形態に係る同期式擬似ＳＲＡＭによれば、コマンドレインテンシＣＬで規定されるタイミングよりも早期にデータを出力するので、システム側では、データを早く受け取ることができ、処理を早く開始することができる。また、バスが不確定な時間を短くできる。
本実施の形態では、第１のクロックＣＬＫ０に同期して１個のデータを出力したが、これに限定するものではなく、２個または３個のデータを出力するものとしてもよい。第１のクロックＣＬＫ０に同期して出力するデータの個数は、システム側の都合で決めればよい。
なお、本実施の形態では、外部チップイネーブル信号ＣＥ＃が「Ｈ」に非活性化されたことに応じて、ＷＡＩＴ＿ＡＳＹＮ信号はＨｉ−Ｚになるものとしたが、これに限定されるものではない。たとえば、ＷＡＩＴ信号が「Ｈ」になったことに応じて、ＷＡＩＴ＿ＡＳＹＮ信号はＨｉ−Ｚになるものとしてもよい。
また、第１のクロックＣＬＫ０で読出すビット数Ｎ１は、固定値であっても、外部信号によってレジスタに値が設定されるものであってもよい。
また、本実施の形態では、第１のクロックＣＬＫ０で読出すビット数Ｎ１が「１」のため、ワンショットパルス発生器４３１を用いて、第１のクロックＣＬＫ０に同期してアクセスされる１個のコラムを活性化させる信号を生成したが、Ｎ１が２以上の場合には、生成したワンショットパルスを１サイクルごとにシフトしたパルスをＮ１個出力する回路を追加すればよい。
また、ロウ制御回路は、図１３に示すものに限定されるものではなく、たとえば、図２１に示すようなものであってもよい。図２１を参照して、遅延回路（Ｄｅｌａｙ）ＤＬ１９１および遅延回路（Ｄｅｌａｙ）ＤＬ１９２は、読出し信号ＲＥＡＤまたは書込み信号ＷＲＩＴＥが生成されたクロックである第１クロックＣＬＫ０の立ち上がりに応じて活性化されるロウ活性化信号ＡＣＴを受ける。遅延回路（Ｄｅｌａｙ）ＤＬ１９１は、ロウ活性化信号ＡＣＴを遅延させたセンスアンプ活性化信号ＳＥＮＳＥを出力する。遅延回路（Ｄｅｌａｙ）ＤＬ１９２は、ロウ活性化信号ＡＣＴを遅延させたコラムイネーブル信号ＣＯＬＥを生成する。
また、本実施の形態は、同期式擬似ＳＲＡＭに限定して適用されるものではなく、フラッシュメモリなどのようなのでもよく、クロックに同期して動作する半導体記憶装置であればどのようなものにも適用することができる。特に、高集積、高速が要求の高い同期式擬似ＳＲＡＭへの応用が適している。
なお、本実施の形態の動作例では、外部信号によって読出し信号ＲＥＡＤが生成されたときの動作を説明したが、外部信号によって書込み信号ＷＲＩＴＥが生成されたときも同様に動作する。
［第４の実施形態の変形例］
本変形例は、リフレッシュ動作中に読出し信号ＲＥＡＤまたは書込み信号ＷＲＩＴＥが生成されたときにおいても、第４の実施形態と同様に、バースト読出し／書込みにおいて、第１のクロックに従って先頭から数個のビットを読出し／書込みし、コマンドレイテンシＣＬで規定される第２のクロック以降のクロックに従って、残りのビットを読出し／書込みする同期式擬似ＳＲＡＭに関する。
本変形例は、リフレッシュ動作中に読出し信号ＲＥＡＤまたは書込み信号ＷＲＩＴＥが生成されたときにおいても対応できるように、第４の実施形態の制御回路４０２にコマンドシフト回路４８０を追加する。
図２２は、コマンドシフト回路４８０の入出力信号を表す図である。コマンドシフト回路４０８には、コマンドデコーダ４１０から読出し信号ＲＥＡＤと、リフレッシュ制御回路４２０からリフレッシュ動作信号ＲＥＦＲＥＳＨとが入力されて、修正読出し信号ＲＥＡＤＦを出力する。この修正読出し信号ＲＥＡＤＦは、読出し信号ＲＥＡＤが送られている回路に、読出し信号ＲＥＡＤに代わって送られる。
図２３は、コマンドシフト回路４８０の詳細な構成を示す。同図を参照して、リフレッシュ動作信号ＲＥＦＲＥＳＨを受ける反転論理積回路ＮＡＮＤ８１と、読出し信号ＲＥＡＤを受ける反転論理積回路ＮＡＮＤ８２とは、フリップフロップを構成する。インバータＩＶ８１は、リフレッシュ動作信号ＲＥＦＲＥＳＨを反転する。
インバータＩＶ８１の出力を受ける反転論理積回路ＮＡＮＤ８３と、読出し信号ＲＥＡＤを受ける反転論理積回路ＮＡＮＤ８４とは、フリップフロップを構成する。
反転論理積回路ＮＡＮＤ８３の出力およびリセット信号ＺＰＯＲを受ける反転論理積回路ＮＡＮＤ８５と、反転論理積回路ＮＡＮＤ８２の出力および反転論理積回路ＮＡＮＤ８４の出力とを受ける反転論理積回路ＮＡＮＤ８６とは、フリップフロップを構成する。リセット信号ＺＰＯＲは、電源がオンにされると「Ｈ」に活性化される。
インバータＩＶ８２は、反転論理積回路ＮＡＮＤ８６の出力を受ける。インバータＩＶ８３は、インバータＩＶ８２の出力を受ける。反転論理和回路ＮＯＲ８１は、反転論理積回路ＮＡＮＤ８６の出力とインバータＩＶ８３の出力とを受ける。
反転論理積回路ＮＡＮＤ８７は、反転論理和回路ＮＯＲ８１の出力とインバータＩＶ８２の出力とを受ける。遅延回路ＤＬ８１は、反転論理積回路ＮＡＮＤ８７の出力を遅延させる。反転論理和回路ＮＯＲ８２は、インバータＩＶ８３の出力と遅延回路ＤＬ８１の出力とを受ける。遅延回路ＤＬ８２は、反転論理和回路ＮＯＲ８２の出力を遅延させる。
反転論理積回路ＮＡＮＤ８８は、遅延回路ＤＬ８２の出力と反転論理和回路ＮＯＲ８１の出力とを受ける。遅延回路ＤＬ８３は、反転論理積回路ＮＡＮＤ８８の出力を遅延させる。反転論理積回路ＮＡＮＤ８９は、遅延回路ＤＬ８３の出力と反転論理和回路ＮＯＲ８１の出力とを受ける。
インバータＩＶ８４は、反転論理積回路ＮＡＮＤ８９の出力を受ける。インバータＩＶ８５は、インバータＩＶ８４の出力を受ける。反転論理積回路ＮＡＮＤ９０は、インバータＩＶ８５の出力と反転論理積回路ＮＡＮＤ８９の出力とを受ける。反転論理和回路ＮＯＲ８３は、反転論理積回路ＮＡＮＤ９０の出力とインバータＩＶ８４の出力とを受ける。インバータＩＶ８６は、反転論理和回路ＮＯＲ８３の出力を反転する。インバータＩＶ８７は、インバータＩＶ８６の出力を反転する。
反転論理積回路ＮＡＮＤ９１は、反転論理和回路ＮＯＲ８３の出力とインバータＩＶ８７の出力とを受ける。反転論理和回路ＮＯＲ８４は、反転論理積回路ＮＡＮＤ９１の出力とインバータＩＶ８４の出力とを受ける。インバータＩＶ８８は、反転論理和回路ＮＯＲ８４の出力を反転する。反転論理和回路ＮＡＮＤ８５は、インバータＩＶ８４の出力とインバータＩＶ８８の出力とを受ける。インバータＩＶ８９は、反転論理和回路ＮＡＮＤ８５の出力を反転して修正読出し信号ＲＥＡＤＦを出力する。
図２４（ａ）は、リフレッシュ動作が行なわれていないときに読出し信号ＲＥＡＤが入力されたときの修正読出し信号ＲＥＡＤＦを表す図である。同図に示すように、リフレッシュ動作が行なわれていないとき、リフレッシュ動作信号ＲＥＦＲＥＳＨは、「Ｌ」である。コマンドシフト回路４８０で生成された修正読出し信号ＲＥＡＤＦが活性化されるタイミングは、読出し信号ＲＥＡＤが活性化されるタイミングとほほ同一である。したがって、この修正読出し信号ＲＥＡＤＦを読出し信号ＲＥＡＤの代りに用いても、第４の実施形態と同様の動作を行なうことができる。
図２４（ｂ）は、リフレッシュ動作中に読出し信号ＲＥＡＤが入力されたときの修正読出し信号ＲＥＡＤＦを表す図である。同図に示すように、リフレッシュ動作が行なわれているときに、リフレッシュ動作信号ＲＥＦＲＥＳＨは、「Ｈ」であるが、リフレッシュ動作が終了すると「Ｌ」となる。コマンドシフト回路４８０で生成された修正読出し信号ＲＥＡＤＦが活性化されるタイミングは、リフレッシュ動作信号ＲＥＦＲＥＳＨの立ち下り、リフレッシュの終了直後となる。したがって、この修正読出し信号ＲＥＡＤＦを読出し信号ＲＥＡＤの代りに用いれば、リフレッシュ終了後から直ちに第４の実施形態と同様の動作を行なうことができる。つまり、図２０では、読出し信号ＲＥＡＤが生成されたときのクロックＣＬＫ０を起点として一連の処理が行なわれたが、本変形例は、修正読出し信号ＲＥＡＤＦが入力されたときのクロックを起点として一連の処理が行なわれることになる。
なお、本変形例では、リフレッシュ動作中に読出し信号ＲＥＡＤまたは書込み信号ＷＲＩＴＥが生成された場合について説明したが、読出しまたは書込み動作などの実行中に、新たな読出し信号ＲＥＡＤまたは書込み信号ＷＲＩＴＥが生成された場合についても、同様に適用することができる。特に、この新たな読出しまたは書込みを行なうワード線が、その前の読出しまたは書込みを行なっていたワード線と異なるときは、もとのワード線の非活性化、新たなワード線の活性化、およびセンスアンプによる増幅などの処理が必要なことから、本変形は、有効であるといえる。
なお、本変形例では、コマンドシフト回路４８０は、読出し信号ＲＥＡＤによって修正読出し信号ＲＥＡＤを生成するものとしたが、これに限定するものではなく、書込み信号ＷＲＩＴＥによって修正書込み信号ＷＲＩＴＥＦを生成するものであってもよい。
［第５の実施形態］
本実施の形態は、同期モードと、非同期モードの両方のモードを有し、それぞれのモードに適した第２の増幅回路であるプリアンプを有する同期式擬似ＳＲＡＭに関する。なお、第１の増幅回路であるセンスアンプは、ビット線対ＢＬ，ＺＢＬの電位を増幅するものであり、第２の増幅回路であるプリアンプは、複数のビット線対ＢＬ，ＺＢＬに接続されたグローバルビット線対ＧＩＯ，ＺＧＩＯの電位を増幅するものである。
（構成）
図２５は、本実施の形態に係る同期式擬似ＳＲＡＭ５００の構成を示す。同図を参照して、この同期式擬似ＳＲＡＭ５００は、ＤＲＡＭセルアレイ５０１と、制御回路５０２と、周辺回路群５０４と、アドレスバッファ５０３とを含む。
ＤＲＡＭセルアレイ５０１は、ダイナミックランダムアクセスメモリ（ＤＲＡＭ）のセルで構成されるメモリアレイである。
アドレスバッファ５０３は、外部アドレス信号ＡＤＤ［２１：０］を受けて、内部アドレス信号を生成する。
制御回路５０２は、コラム制御回路５０５と、コマンドデコーダ５０６と、共通信号生成回路５０７と、同期対応プリアンプ制御回路５０８と、非同期対応プリアンプ制御回路５０９と、リフレッシュ制御回路５１０と、ＷＡＩＴ制御回路５１１とを備える。
コラム制御回路５０５は、入力されるアドレスに基づいて、コラム選択信号ＣＳＬを出力する。
リフレッシュ制御回路５１０は、図示しない内部のリフレッシュタイマに基づいて、ＤＲＡＭセルアレイのセルフリフレッシュ動作を制御する。
ＷＡＩＴ制御回路５１１は、リフレッシュ制御回路５１０の制御によりリフレッシュ制御が行なわれている間、ＷＡＩＴ端子を介して出力するＷＡＩＴ信号のレベルを「Ｌ」とする。
コマンドデコーダ５０６は、外部制御信号より生成された内部制御信号の論理レベルの組合せに従って、ロウ活性化信号ＡＣＴ、読出し信号ＲＥＡＤ、および書込み信号ＷＲＩＴＥを生成する。
図２６は、共通信号生成回路５０７の構成を示す。同図を参照して、共通信号生成回路５０７は、プリアンプ活性化準備信号発生器５２３と、同期指示信号発生器５２４とを含む。同図に示すように、プリアンプ活性化準備信号ＰＡＥＭは、コラム制御回路５０５から送られたコラム選択信号ＣＳＬを遅延回路（Ｄｅｌａｙ）ＤＬ５３でα時間だけ遅延させて生成される。プリアンプ活性化準備信号ＰＡＥＭは、同期対応プリアンプ制御回路５０８と、非同期対応プリアンプ制御回路５０９とに送られる。
同期指示信号発生器５２４は、外部チップイネーブル信号ＣＥ＃を受けるインバータＩＶ５４と、インバータＩＶ５４の出力と外部クロックＣＬＫとを受ける反転論理積回路ＮＡＮＤ５３と、外部チップイネーブル信号ＣＥ＃を受けるインバータＩＶ５３と、インバータＩＶ５３の出力をβ時間だけ遅延させる遅延回路（Ｄｅｌａｙ）ＤＬ５１と、外部チップイネーブル信号ＣＥ＃と遅延回路（Ｄｅｌａｙ）ＤＬ５１の出力とを受ける反転論理積回路ＮＡＮＤ５４と、反転論理積回路ＮＡＮＤ５３の出力と反転論理積回路ＮＡＮＤ５５の出力とを受ける反転論理積回路ＮＡＮＤ５８と、反転論理積回路ＮＡＮＤ５４の出力と反転論理積回路ＮＡＮＤ５８の出力とを受ける反転論理積回路ＮＡＮＤ５５とを備える。
図２７（ａ）および（ｂ）は、同期指示信号ＳＹＮＣが生成されるタイミングチャートを示す。
図２７（ａ）を参照して、外部クロックＣＬＫが入力されているときには、同期指示信号ＳＹＮＣは、外部チップイネーブル信号ＣＥ＃が「Ｌ」に活性化された後、最初のクロックＣＬＫの立ち上がりで同期モードを示す「Ｈ」となり、その後、外部チップイネーブル信号ＣＥ＃が「Ｈ」に非活性化されて遅延回路（Ｄｅｌａｙ）ＤＬ５１によるβ時間だけ遅延後に「Ｌ」となる。
図２７（ｂ）を参照して、外部クロックＣＬＫが入力されないときに、同期指示信号ＳＹＮＣは、非同期モードを示す「Ｌ」となる。
同期指示信号ＳＹＮＣは、同期対応プリアンプ制御回路５０８と、非同期対応プリアンプ制御回路５０９とに送られる。
図２８は、同期対応プリアンプ制御回路５０８の構成を示す。同図に示すように、同期対応プリアンプ制御回路５０８は、基準信号発生器５２１と、同期式動作用プリアンプ制御信号発生器５２２とを含む。
図２９は、基準信号発生器５２１の構成を示す。同図に示すように、基準信号発生器５２１は、プリアンプ活性化準備信号ＰＡＥＭおよび同期指示信号ＳＹＮＣを受ける反転論理積回路ＮＡＮＤ５６と、反転論理積回路ＮＡＮＤ５６の出力を受けるインバータＩＶ５５と、インバータＩＶ５５の出力をγ時間だけ遅延させる遅延回路（Ｄｅｌａｙ）ＤＬ５２と、遅延回路（Ｄｅｌａｙ）ＤＬ５２の出力の「Ｈ」レベル側をε時間だけ遅延させる遅延回路（Ｈｉｇｈ側Ｄｅｌａｙ）ＨＤＬ５３とを備える。遅延回路（Ｄｅｌａｙ）ＤＬ５２の出力が第１の基準信号ＰＡＣＬであり、遅延回路（Ｈｉｇｈ側Ｄｅｌａｙ）ＨＤＬ５３の出力が第２の基準信号ＰＡＥＬである。
図３０は、Ｈｉｇｈ側Ｄｅｌａｙの一例を示す図である。Ｈｉｇｈ側Ｄｅｌａｙは、ＰチャネルＭＯＳトランジスタＰ６２と、ＮチャネルＭＯＳトランジスタＮ６２と、抵抗Ｒと、コンデンサＣ５１と、インバータＩＶ５６とを備える。Ｈｉｇｈ側ＤｅｌａｙのノードＢが「Ｌ」から「Ｈ」に変化するタイミングは、ノードＡが「Ｌ」から「Ｈ」に変化するタイミングよりも遅れるが、ノードＢが「Ｈ」から「Ｌ」に変化するタイミングは、ノードＡが「Ｈ」から「Ｌ」に変化するタイミングと同一となる。
図３１は、同期対応プリアンプ制御信号発生器５２２の構成を示す。同図に示すように、同期対応プリアンプ制御信号発生器５２２は、第１の基準信号ＰＡＥＬおよび第２の基準信号ＰＡＣＬを受けて、反転プリアンプ接続信号ＺＰＡＤＴ、プリアンプ活性化信号ＰＡＥ、反転プリアンプ活性化信号ＺＰＡＥ、反転プリアンプイコライズ信号ＺＰＡＥＱを生成する。
図３２は、同期対応プリアンプ５１２に関連する信号が生成されるタイミングを示す。同図を参照して、同期モードを指示するときには、図２７（ａ）で説明したように、同期指示信号ＳＹＮＣが「Ｈ」となる。コラム選択信号ＣＳＬは、適切なタイミングで「Ｈ」に活性化される。
プリアンプ活性化準備信号ＰＡＥＭは、コラム選択信号ＣＳＬをα時間だけ遅延させて生成される。
プリアンプ活性化準備信号ＰＡＥＭおよび同期指示信号ＳＹＮＣが同期活性化信号発生器５２１の反転論理積回路ＮＡＮＤ５６に入力されて、プリアンプ活性化準備信号ＰＡＥＭからγ時間だけ遅延した第１の基準信号ＰＡＣＬが生成される。
さらに、この第１の基準信号ＰＡＣＬのパルスの先頭がε時間だけ遅延した第２の基準信号ＰＡＥＬが生成される。
同期対応プリアンプ制御信号発生器５２２は、第１の基準信号ＰＡＣＬが「Ｈ」、かつ第２の基準信号ＰＡＥＬが「Ｌ」の時に、反転プリアンプ接続信号ＺＰＡＤＴを「Ｌ」に活性化する。また、同期対応プリアンプ制御信号発生器５２２は、第２の基準信号ＰＡＥＬをδ時間だけ遅延させて、プリアンプ活性化信号ＰＡＥを生成する。また、同期対応プリアンプ制御信号発生器５２２は、プリアンプ活性化信号ＰＡＥを反転させて、反転プリアンプ活性化信号ＺＰＡＥおよび反転プリアンプイコライズ信号ＺＰＡＥＱを生成する。
一方、同期指示信号ＳＹＮＣが非同期モードを示す「Ｌ」のときには、第１の基準信号ＰＡＣＬおよび第２の基準信号ＰＡＥＬが活性化されず、その結果、反転プリアンプ接続信号ＺＰＡＤＴ、プリアンプ活性化信号ＰＡＥ、反転プリアンプ活性化信号ＺＰＡＥ、および反転プリアンプイコライズ信号ＺＰＡＥＱが活性化されない。
図３３は、非同期対応プリアンプ制御回路５０９の構成を示す。同図に示すように、非同期対応プリアンプ制御回路５０９は、プリアンプ活性化準備信号ＰＡＥＭおよび同期指示信号ＳＹＮＣの反転を受ける反転論理積回路ＮＡＮＤ５７と、反転論理積回路ＮＡＮＤ５７の出力をρ時間だけ遅延させる遅延回路（Ｄｅｌａｙ）ＤＬ５４と、遅延回路（Ｄｅｌａｙ）ＤＬ５４の出力を受けるインバータＩＶ５９とを備える。インバータＩＶ５９の出力がプリアンプ活性化信号ＰＡＥＤである。
図３４は、非同期対応プリアンプ５１３に関連する信号が生成されるタイミングを示す。同図を参照して、非同期モードを指示するときには、図２７（ｂ）で説明したように、同期指示信号ＳＹＮＣが「Ｌ」となる。コラム選択信号ＣＳＬは、適切なタイミングで「Ｈ」に活性化される。
プリアンプ活性化準備信号ＰＡＥＭは、コラム選択信号ＣＳＬをα時間だけ遅延させて生成される。
プリアンプ活性化準備信号ＰＡＥＭおよび同期指示信号ＳＹＮＣが非同期対応プリアンプ制御回路５０９に送られて、プリアンプ活性化準備信号ＰＡＥＭがρ時間だけ遅延したプリアンプ活性化信号ＰＡＥＤが生成される。
一方、同期指示信号ＳＹＮＣが同期モードを示す「Ｈ」のときには、プリアンプ活性化信号ＰＡＥＤは、活性化されない。
再び、図２５を参照して、周辺回路群５０４は、同期対応プリアンプ５１２と、非同期対応プリアンプ５１３と、同期対応ＤＢドライバ５１４と、非同期対応ＤＢドライバ５１６と、出力回路５１５とを含む。
（同期対応プリアンプ５１２）
図３５は、同期対応プリアンプ５１２の構成を示す。同図に示すように、この同期対応プリアンプ５１２は、反転プリアンプ接続信号ＺＰＡＤＴで制御されるスイッチ部５６１と、反転プリアンプイコライズ信号ＺＰＡＥＱで制御されるイコライズ部５６２と、プリアンプ活性化信号ＰＡＥおよび反転プリアンプ活性化信号ＺＰＡＥで制御される増幅部５６３と、プリアンプ活性化信号ＰＡＥおよび反転プリアンプ活性化信号ＺＰＡＥで制御されるバッファ部５６４，５６５とを備える。
スイッチ部５６１は、ＰチャネルＭＯＳトランジスタＰ３２と、ＰチャネルＭＯＳトランジスタＰ３１とを含む。ＰチャネルＭＯＳトランジスタＰ３２は、グローバル入出力線ＧＩＯとＮＯＤＥＸとの間に配置される。ＰチャネルＭＯＳトランジスタＰ３１は、反転グローバル入出力線ＺＧＩＯとＮＯＤＥＹとの間に配置される。ＰチャネルＭＯＳトランジスタＰ３２およびＰチャネルＭＯＳトランジスタＰ３１のゲートには、反転プリアンプ接続信号ＺＰＡＤＴが印加される。
イコライズ部５６２は、ＰチャネルＭＯＳトランジスタＰ３４と、ＰチャネルＭＯＳトランジスタＰ３３とを含む。ＰチャネルＭＯＳトランジスタＰ３４は、ＮＯＤＥＸと電源との間に配置される。ＰチャネルＭＯＳトランジスタＰ３３は、ＮＯＤＥＹと電源との間に配置される。ＰチャネルＭＯＳトランジスタＰ３４およびＰチャネルＭＯＳトランジスタＰ３３のゲートには、反転プリアンプイコライズ信号ＺＰＡＥＱが印加される。
増幅部５６３は、ＰチャネルＭＯＳトランジスタＰ３５〜Ｐ３９と、ＮチャネルＭＯＳトランジスタＮ３１とを含む。ＮＯＤＥＳとＮＯＤＥＴとの間には、直列に接続されたＰチャネルＭＯＳトランジスタＰ３６およびＰチャネルＭＯＳトランジスタＰ３７が置かれ、これと並列に、直列に接続されたＰチャネルＭＯＳトランジスタＰ３８およびＰチャネルＭＯＳトランジスタＰ３９が配置される。ＰチャネルＭＯＳトランジスタＰ３６およびＰ３７のゲートは、ＮＯＤＥＹと接続する。ＰチャネルＭＯＳトランジスタＰ３８およびＰ３９のゲートは、ＮＯＤＥＸと接続する。ＰチャネルＭＯＳトランジスタＰ３５は、電源とＮＯＤＥＳとの間に配置される。ＮチャネルＭＯＳトランジスタＮ３１は、ＮＯＤＥＴとグランドとの間に配置される。ＰチャネルＭＯＳトランジスタＰ３５のゲートには、反転プリアンプ活性化信号ＺＰＡＥが印加され、ＮチャネルＭＯＳトランジスタＮ３１のゲートには、プリアンプ活性化信号ＰＡＥが印加される。
バッファ５６４は、ＰチャネルＭＯＳトランジスタＰ４０〜Ｐ４２と、ＮチャネルＭＯＳトランジスタＮ３２とを含む。ＰチャネルＭＯＳトランジスタＰ４０およびＰチャネルＭＯＳトランジスタＰ４１は、電源とＮＯＤＥＯとの間に配置される。ＰチャネルＭＯＳトランジスタＰ４０のゲートは、ＮＯＤＥＸと接続する。ＰチャネルＭＯＳトランジスタＰ４１のゲートは、プリアンプ活性化信号ＰＡＥが印加される。ＰチャネルＭＯＳトランジスタＰ４２は、ＮＯＤＥＯとＮＯＤＥＰとの間に配置される。ＰチャネルＭＯＳトランジスタＰ４２のゲートには、反転プリアンプ活性化信号ＺＰＡＥが印加される。ＮチャネルＭＯＳトランジスタＮ３２は、ＮＯＤＥＰとグランドとの間に配置される。ＮチャネルＭＯＳトランジスタＮ３２のゲートは、ＮＯＤＥＸと接続する。ＮＯＤＥＸから反転プリアンプ出力データＺＰＤＤが出力される。
バッファ５６５は、ＰチャネルＭＯＳトランジスタＰ４３〜Ｐ４５と、ＮチャネルＭＯＳトランジスタＮ３３とを含む。ＰチャネルＭＯＳトランジスタＰ４３およびＰチャネルＭＯＳトランジスタＰ４４は、電源とＮＯＤＥＱとの間に配置される。ＰチャネルＭＯＳトランジスタＰ４３のゲートは、ＮＯＤＥＹと接続する。ＰチャネルＭＯＳトランジスタＰ４４のゲートは、プリアンプ活性化信号ＰＡＥが印加される。ＰチャネルＭＯＳトランジスタＰ４５は、ＮＯＤＥＱとＮＯＤＥＲとの間に配置される。ＰチャネルＭＯＳトランジスタＰ４５のゲートには、反転プリアンプ活性化信号ＺＰＡＥが印加される。ＮチャネルＭＯＳトランジスタＮ３３は、ＮＯＤＥＲとグランドとの間に配置される。ＮチャネルＭＯＳトランジスタＮ３３のゲートは、ＮＯＤＥＹと接続する。ＮＯＤＥＹからプリアンプ出力データＰＤＤが出力される。
この同期対応プリアンプ５１２は、スイッチ部５６１を有するため、反転プリアンプ接続信号ＺＰＡＤＴにより適当なタイミングでグローバル入出力対ＧＩＯ，ＺＧＩＯを増幅部５２３から切り離すことができる。これにより、増幅部５２３は、グローバル入出力対ＧＩＯ，ＺＧＩＯの電位を一度取り込んだら、その後の変化に左右されることなく増幅を行なうという、いわゆる閉じ込め式の増幅が可能となり、増幅が高速化できる。また、グローバル入出力対ＧＩＯ，ＺＧＩＯが増幅部５２３から切り離されるので、増幅部５２３での増幅と同時に、イコライズ部５６２でプリチャージ処理を行なうことができ、プリアンプ全体の処理も高速化できる。
また、特に、クロックに同期した読出し処理が行なわれるときには、一定のタイミングでアドレスが変化し、ランダムなタイミングではアドレスは変化しないので、アドレスが変化しないタイミングでスイッチ部５６１による切り離しを行なえば、グローバル入出力線対ＧＩＯ，ＺＧＩＯのデータを取りのがすことがない。
以上より、この同期対応プリアンプ５１２は、クロックに同期した読出し動作に適しているといえる。
一方、この同期対応プリアンプ５１２は、以下に示すように、クロックに同期しない、非同期の読出し動作には適していない。
図３６は、同期対応プリアンプ５１２が非同期読出しには適さないことを説明するための図である。同図に示すように、非同期読出しでは、アドレスの変化に応じて、読出し処理が行なわれる。
同図の（１）に示すように、コラムアドレスが変化した後、さらに短期間にコラムアドレスが変化したときには、それぞれの変化に対応して、反転プリアンプイコライズ信号ＺＰＡＱが活性化されるが、同図の（２）に示すように、それらの活性化されるタイミングが接近する。その結果、プリチャージが十分に行なわれない。そして、プリチャージが行なわれないまま、増幅が行なわれるため、同図の（３）に示すように、プリアンプの出力データＰＤＤにゆがみが生じる。このような問題を回避するためには、プリチャージ期間を十分に設けた後、次のコラムのアクセスを行なう必要があり、同期対応プリアンプ５１２による処理が遅くなる。
また、同図の（４）の示すように、ノイズなどの影響でイリーガルなアドレス変化が生じた場合において、グローバル入出力線対ＧＩＯ，ＺＧＩＯには、イリーガルなコラムアドレス変化のコラムのデータが出力された後、正しいコラムアドレス変化のコラムデータが出力される。この場合、グローバル入出力線対ＧＩＯ，ＺＧＩＯと増幅部５６３との切り離しのタイミングが早いと、同図の（５）に示すように、イリーガルなデータを増幅し、正しいデータを増幅しない。このような問題を回避するためには、グローバル入出力線対ＧＩＯ，ＺＧＩＯと増幅部５６３との切り離しのタイミングを遅くする必要があり、同期対応プリアンプ５１２による処理が遅くなる。
以上のように、この同期対応プリアンプ５１２を非同期の読出しに用いた場合、処理が遅くなり、適切でないといえる。
（非同期対応プリアンプ５１３）
図３７は、非同期対応プリアンプ５１３の構成を示す。同図に示すように、この非同期対応プリアンプ５１３は、差動式のカレントミラータイプの増幅器である。
図３７を参照して、ＰチャネルＭＯＳトランジスタＰ５１およびＰ５２は、カレントミラー回路を構成する。ＮチャネルＭＯＳトランジスタＮ５１は、ノードＺＰＡＮとＮＯＤＥＣとの間に配置される。ＮチャネルＭＯＳトランジスタＮ５２は、ＮＯＤＥＥとＮＯＤＥＤとの間に配置される。ＮチャネルＭＯＳトランジスタＮ５１のゲートは、グローバル入出力線ＧＩＯと接続する。ＮチャネルＭＯＳトランジスタＮ５２のゲートは、反転グローバル入出力線ＺＧＩＯと接続する。ＰチャネルＭＯＳトランジスタＰ５３は、ＮＯＤＥＣとＮＯＤＥＤとの間に配置される。ＰチャネルＭＯＳトランジスタＰ５３のゲートには、プリアンプ活性化信号ＰＡＥＤが印加される。
ＰチャネルＭＯＳトランジスタＰ５５およびＰ５６は、カレントミラー回路を構成する。ＮチャネルＭＯＳトランジスタＮ５４は、ノードＰＡＮとＮＯＤＥＨとの間に配置される。ＮチャネルＭＯＳトランジスタＮ５３は、ＮＯＤＥＦとＮＯＤＥＧとの間に配置される。ＮチャネルＭＯＳトランジスタＮ５４のゲートは、反転グローバル入出力線ＺＧＩＯと接続する。ＮチャネルＭＯＳトランジスタＮ５３のゲートは、グローバル入出力線ＧＩＯと接続する。ＰチャネルＭＯＳトランジスタＰ５７は、ＮＯＤＥＧとＮＯＤＥＨとの間に配置される。ＰチャネルＭＯＳトランジスタＰ５７のゲートには、プリアンプ活性化信号ＰＡＥＤが印加される。
ＮチャネルＭＯＳトランジスタＮ５５は、ＮＯＤＥＤとグランドとの間に配置される。ＮチャネルＭＯＳトランジスタＮ５５のゲートには、プリアンプ活性化信号ＰＡＥＤが印加される。ＰチャネルＭＯＳトランジスタＰ５４は、ＮＯＤＥＥとＮＯＤＥＦとの間に配置される。ＰチャネルＭＯＳトランジスタＰ５４のゲートには、プリアンプ活性化信号ＰＡＥＤが印加される。
さらに、電源とノードＺＰＡＮ２との間にＰチャネルＭＯＳトランジスタＰ５８とＰチャネルＮＯＳトランジスタＰ５９とが並列に配置される、ＰチャネルＭＯＳトランジスタＰ５８のゲートには、プリアンプ活性化信号ＰＡＥＤが入力され、ＰチャネルＭＯＳトランジスタＰ５９のゲートは、ノードＰＡＮと接続する。
ノードＺＰＡＮ２とグランドとの間に、ＮチャネルＭＯＳトランジスタＮ５６、ＮチャネルＭＯＳトランジスタ５７、およびＮチャネルＭＯＳトランジスタＮ５８が直列に接続する。ＮチャネルＭＯＳトランジスタＮ５６のゲートは、反転グローバル入出力線ＺＧＩＯと接続する。ＮチャネルＭＯＳトランジスタＮ５７のゲートは、ノードＰＡＮ２と接続する。ＮチャネルＭＯＳトランジスタＮ５８のゲートには、プリアンプ活性化信号ＰＡＥＤが入力される。
さらに、電源とノードＰＡＮ２との間にＰチャネルＭＯＳトランジスタＰ６０とＰチャネルＮＯＳトランジスタＰ６１とが並列に配置される、ＰチャネルＭＯＳトランジスタＰ６１のゲートには、プリアンプ活性化信号ＰＡＥＤが入力され、ＰチャネルＭＯＳトランジスタＰ６０のゲートは、ノードＺＰＡＮと接続する。
ノードＰＡＮ２とグランドとの間に、ＮチャネルＭＯＳトランジスタＮ５９、ＮチャネルＭＯＳトランジスタ６０、およびＮチャネルＭＯＳトランジスタＮ６１が直列に接続する。ＮチャネルＭＯＳトランジスタＮ５９のゲートは、反転グローバル入出力線ＺＧＩＯと接続する。ＮチャネルＭＯＳトランジスタＮ６０のゲートは、ノードＺＰＡＮ２と接続する。ＮチャネルＭＯＳトランジスタＮ６１のゲートには、プリアンプ活性化信号ＰＡＥＤが入力される。
さらに、ノードＰＡＮ２と接続する反転論理和回路ＮＯＲ９９と、ノードＺＰＡＮ２と接続する反転論理和回路ＮＯＲ９８とは、フリップフロップを構成する。インバータＩＶ５１は、反転論理和回路ＮＯＲ９９の出力を反転してプリアンプ出力信号ＰＡＮ３を出力する。インバータＩＶ５２は、反転論理和回路ＮＯＲ９８の出力を反転して反転プリアンプ出力信号ＺＰＡＮ３を出力する。
図３８は、非同期対応プリアンプ５１３の各ノードの電位の時間変化を示す図である。
この非同期対応プリアンプ５１３は、同期対応プリアンプ５１２のようなスイッチ部を有しない、いわゆる非閉じ込め式のプリアンプである。したがって、非同期対応プリアンプ５１３は、増幅中に、グローバル入出力線ＧＩＯ，ＺＧＩＯと切り離されることがないので、アドレス変化に応じて読出しが行われる非同期の読出しに適している。
再び、図２５を参照して、同期対応ＤＢドライバ５１４は、受けた電位をデータバスＤＢに出力する。図３９は、同期対応ＤＢドライバ５１４の構成を示す。同図に示すように、この同期対応ＤＢドライバ５１４は、同期対応プリアンプ５１２の出力ＰＤＤを受けて、それを反転してデータバスＤＢへ出力するインバータＩＶ７４で構成される。
非同期対応ＤＢドライバ５１６は、受けた電位をデータバスＤＢに出力する。図４０は、非同期対応ＤＢドライバ５１６の構成を示す。この非同期対応ＤＢドライバ５１６は、非同期対応プリアンプ５１３の出力ＰＡＮ３を受けて、それを反転してデータバスＤＢへ出力するインバータＩＶ７２で構成される。
図２５の出力回路５１５は、データバスＤＢのデータを受けてデータ出力端子ＤＱを通じて外部へ出力する。
以上のように、本実施の形態に係る同期式擬似ＳＲＡＭによれば、同期モードにおいて適切に動作するプリアンプと、非同期モードで適切に動作するプリアンプとを有するので、すべてのモードで正常にグローバル入出力線ＧＩＯ，ＺＧＩＯの電位差を増幅を行なうことができる。
なお、本実施の形態では、同期動作用のプリアンプと、非同期対応のプリアンプとに分けたが、これに限定するものではなく、バーストモード用のプリアンプとランダムアクセスモード用のプリアンプを設けてもよい。この場合には、半導体記憶装置は、同期モードと非同期モードを有するものではなく、バーストモードとランダムアクセスモードを有するものとなる。バーストモード用としては、先読み動作およびパイプライン動作を効率的に実行できるように、プリアンプ５１２のような閉じ込め式の増幅が可能なプリアンプが適している。
本実施の形態は、同期指示信号ＳＹＮＣによって、同期モードと非同期モードが切り替わるものとしたが、これに限定するものではなく、ボンディングオプションＰＡＤを有し、それに印可する電位によって、同期モードと非同期モードとを切替えるものとしてもよい。
また、本実施の形態では、同期対応ＤＢドライバ５１４と非同期対応ＤＢドライバ５１６を有するものとしたが、同期と非同期に対応したＤＢドライバを用いるものとしてもよい。
図４１は、同期対応ＤＢドライバ５１４と、非同期対応ＤＢドライバ５１６とを兼ねる共用ＤＢドライバ５９０の構成を示す。同図に示すように、この共用ＤＢドライバ５９０は、一方のバッファ部５２５の出力を受けて、それをデータバスＤＢへ出力するインバータＩＶ７４で構成される。同期対応プリアンプ５１２の出力ＰＤＤと非同期対応プリアンプ５１３の出力ＰＡＮ３とを受ける反転論理和回路ＮＯＲ７１と、反転論理和回路ＮＯＲ７１の出力を反転してデータバスＤＢへ出力するインバータＩＶ７３で構成される。
図４２は、同期対応プリアンプ５１２および非同期対応プリアンプ５１３のレイアウトを表す図である。同図に示すように、同期対応プリアンプ配置領域５９６には同期対応プリアンプ５１２が置かれ、非同期対応プリアンプ配置領域５９７には非同期対応プリアンプ５１３が配置されている。
各グローバル入出力線対ＧＩＯ，ＺＧＩＯと接続する同期対応プリアンプ５１２と非同期対応プリアンプ５１３とは、コラム方向に並んで配置される。グローバル入出力線対ＧＩＯ，ＺＧＩＯの配置層とプリアンプの配置層とが異なり、グローバル入出力線対ＧＩＯ，ＺＧＩＯは、分岐を有せずに、同期対応プリアンプ５１２および非同期対応プリアンプ５１３と接続する。
以上のように、図４２に示すレイアウトでは、グローバル入出力線対ＧＩＯ，ＺＧＩＯを分岐させる必要がなく、グローバル入出力線対ＧＩＯ，ＺＧＩＯの配線が容易である。また、このレイアウトは、コラム方向に同期式擬似ＳＲＡＭ５００のサイズが大きくとれるような場合に適している。
図４３は、同期対応プリアンプ５１２および非同期対応プリアンプ５１３の別のレイアウトを表す図である。同図に示すように、同期／非同期対応プリアンプ配置領域５９８には同期対応プリアンプ５１２と非同期対応プリアンプ５１３とが配置されている。
各グローバル入出力線対ＧＩＯ，ＺＧＩＯと接続する同期対応プリアンプ５１２と非同期対応プリアンプ５１３とは、ロウ方向に並んで配置される。グローバル入出力線対ＧＩＯ，ＺＧＩＯは、分岐を有し、分岐した一方が同期対応プリアンプ５１２に接続し、分岐した他方が非同期対応プリアンプ５１３と接続する。
以上のように、図４３に示すレイアウトでは、グローバル入出力線対ＧＩＯ，ＺＧＩＯを分岐させる必要があり。また、このレイアウトは、ロウ方向に同期式擬似ＳＲＡＭ５００のサイズが大きくとれるような場合に適している。
［第６の実施形態］
本実施の形態は、バイトマスク機能を有する同期式擬似ＳＲＡＭに関する。同期式擬似ＳＲＡＭには、上位バイトまたは下位バイトのマスクを行なうことで、メモリセルから読み出したデータを外部へ出力させないようにすることができる。ところで、バーストモードにおいて、ノーラップモードというものがある。ノーラップモードでは、バースト読出しまたは書込みの途中に最後のコラムに達すると、次のロウへ移行する。この場合、選択していたワード線の不活性化、新たに選択するワード線の活性化、およびセンスアンプによる増幅処理などのロウアクセス処理が必要となる。ロウアクセス処理が行なわれている間、外部に対してＷＡＩＴ信号が出力される。外部のシステム側は、このＷＡＩＴ信号が解除されてから、バイトマスク信号を与えればよいが、外部のシステムにとっては、このような次のロウへ移行するためのロウアクセス処理の有無に係らず、同一の方法でバイトマスクの設定ができた方が望ましい。本実施の形態は、バースト読出しまたはバースト書込みが第１のロウと第２のロウの２つのロウに渡り、途中で第１のロウの最後のコラムに達したため第２のロウへ移行する場合においても、外部からは２つのロウに渡らない場合と同様にしてバイトマスク信号を与えることを可能とする同期式擬似ＳＲＡＭに関する。
提供する。
（構成）
図４４は、本実施の形態に係る同期式擬似ＳＲＡＭ６００の構成を示す。同図を参照して、この同期式擬似ＳＲＡＭ６００は、ＤＲＡＭセルアレイ６０１と、ＣＬＫバッファ６０４と、ＵＢバッファ６０５と、ＬＢバッファ６０６と、ＷＥバッファ６０７と、ＡＤＶバッファ６０８と、制御回路６０２と、周辺回路群６０３と、ＢＣＲ(Bus Configuration Register)６１０とを備える。
ＤＲＡＭセルアレイ６０１は、ダイナミックランダムアクセスメモリ（ＤＲＡＭ）のセルで構成されるメモリアレイである。
周辺回路群６０３は、図示しないグローバル入出力線対ＧＩＯＰ（ＧＩＯおよび／ＧＩＯ）と、各列に対応して設けられた列選択線と、列選択ゲートと、センスアンプと、プリアンプと、ライトドライバと、ロウデコーダ、コラムデコーダなどを含む。周辺回路群６０３は、さらに出力回路６２０を含む。
出力回路６２０は、ＤＲＡＭセルアレイ６０１から出力されたデータを保持する。出力回路６２０は、上位バイトおよび下位バイトごとに出力イネーブル信号ＯＥを受ける。出力回路６２０は、上位バイトの出力イネーブル信号ＯＥがイネーブル「Ｈ」を示すときに、保持しているデータの上位バイトをデータ入出力端子ＤＱを通じて外部に出力する。出力回路６２０は、下位バイトの出力イネーブル信号ＯＥがイネーブル「Ｈ」を示すときに、保持しているデータの下位バイトをデータ入出力端子ＤＱを通じて外部に出力する。
ＢＣＲ６１０は、外部のシステムとのインタフェース、たとえば、バーストレングスＢＬ、およびコマンドレイテンシＣＬなどを記憶する。
図４５は、ＣＥバッファ６０９の詳細な構成を示す。同図を参照して、ＣＥバッファ６０８は、外部チップイネーブル信号ＣＥ＃が入力される、ＰチャネルＭＯＳトランジスタＰ７１およびＮチャネルＭＯＳトランジスタＮ７１で構成されるインバータ１と、そのインバータ１に接続される、ＰチャネルＭＯＳトランジスタＰ７２およびＮチャネルＭＯＳトランジスタＮ７２で構成されるインバータ２と、そのインバータ２に接続される、ＰチャネルＭＯＳトランジスタＰ７３およびＮチャネルＭＯＳトランジスタＮ７３で構成されるインバータ３とを含む。インバータ２の出力が反転内部チップイネーブル信号ＺＩＮＴＣＥであり、インバータ３の出力が内部チップイネーブル信号ＩＮＴＣＥである。
図４６は、ＵＢバッファ６０５の詳細な構成を示す。同図を参照して、ＵＢバッファ６０５は、外部上位バイトマスク信号ＵＢ＃が入力される、ＰチャネルＭＯＳトランジスタＰ７５およびＮチャネルＭＯＳトランジスタＮ７４で構成されるインバータ１と、そのインバータ１に接続される、ＰチャネルＭＯＳトランジスタＰ７６およびＮチャネルＭＯＳトランジスタＮ７６で構成されるインバータ２と、そのインバータ２に接続される、インバータＩＶ４４とを含む。インバータＩＶ４４の出力が内部上位バイトマスク信号ＩＮＴＵＢとなる。さらに、電源とＰチャネルＭＯＳトランジスタＰ７５との間にＰチャネルＭＯＳトランジスタＰ７４を配置する。インバータ１とインバータ２の接続ノードとグランドとの間に、ＮチャネルＭＯＳトランジスタＮ７５を配置する。
ＰチャネルＭＯＳトランジスタＰ７４のゲートおよびＮチャネルＭＯＳトランジスタＮ７５のゲートには、反転内部チップイネーブル信号ＺＩＮＴＣＥが入力される。チップが活性化されているとき、反転チップイネーブル信号ＺＩＮＴＣＥが「Ｌ」となる。このときには、ＰチャネルＭＯＳトランジスタＰ７５が電源と接続するとともに、インバータ１とインバータ２の接続ノードが接地されない。したがって、通常の動作が行なわれる。
一方、チップが非活性化されているとき、反転チップイネーブル信号ＺＩＮＴＣＥが「Ｈ」となる。このときには、ＰチャネルＭＯＳトランジスタＰ７５が電源と切断されるとともに、インバータ１とインバータ２の接続ノードが接地される。したがって、内部上位バイトマスク信号ＩＮＴＵＢは、常に「Ｌ」のままとなる。
その他の入力バッファＣＬＫバッファ６０４，ＬＢバッファ６０６，ＷＥバッファ６０７、ＡＤＶバッファ６０８の構成は、ＵＢバッファ６０５の構成と同一なので、説明は繰返さない。
再び、図４４を参照して、制御回路６０２は、コマンドデコーダ６１１と、ＺＲＳＴ生成回路６１２と、ＺＵＢ０生成回路６１３と、ＺＬＢ０生成回路６１４と、ＡＤＶ０生成回路６１５と、ＺＷＥ０生成回路６１６と、マスク制御回路６１７と、ロウ制御回路６１８と、ＷＡＩＴ制御回路６１９と、リフレッシュ制御回路６２１とを備える。
コマンドデコーダ６１１は、外部制御信号より生成された内部制御信号の論理レベルの組合せに従って、ロウ活性化信号ＡＣＴ、および読出し信号ＲＥＡＤを生成する。
図４７は、ＺＵＢ０生成回路６１３の詳細な構成を示す。同図を参照して、クロックドインバータＣＩＶ６１には、内部上位バイトマスク信号ＩＮＴＵＢを受ける。クロックドインバータＣＩＶ６１の出力がインバータＩＶ２１とインバータＩＶ２２とからなる双安定回路に送られる。双安定回路の出力がインバータＩＶ２３に送られる。インバータＩＶ２３の出力および内部クロックＩＮＴＣＬＫが反転論理積回路ＮＡＮＤ２１に送られる。反転論理積回路ＮＡＮＤ２１の出力がインバータＩＶ２４に送られ、インバータＩＶ２４の出力がＺＵＢ０となる。
図４８は、ＺＬＢ０生成回路６１４の詳細な構成を示す。同図を参照して、クロックドインバータＣＩＶ６２には、内部下位バイトマスク信号ＩＮＴＬＢを受ける。クロックドインバータＣＩＶ６２の出力がインバータＩＶ２５とインバータＩＶ２６とからなる双安定回路に送られる。双安定回路の出力がインバータＩＶ２７に送られる。インバータＩＶ２７の出力および内部クロックＩＮＴＣＬＫが反転論理積回路ＮＡＮＤ２２に送られる。反転論理積回路ＮＡＮＤ２２の出力がインバータＩＶ２８に送られ、インバータＩＶ２８の出力がＺＬＢ０となる。
図４９は、ＡＤＶ０生成回路６１５の詳細な構成を示す。同図を参照して、クロックドインバータＣＩＶ６３には、内部アドレス取込信号ＩＮＴＡＤＶを受ける。クロックドインバータＣＩＶ６３の出力がインバータＩＶ２９とインバータＩＶ３０とからなる双安定回路に送られる。双安定回路の出力および内部クロックＩＮＴＣＬＫが反転論理積回路ＮＡＮＤ２３に送られる。反転論理積回路ＮＡＮＤ２３の出力がインバータＩＶ３１に送られ、インバータＩＶ３１の出力がＡＤＶ０となる。一方、双安定回路の出力がインバータＩＶ３２に送られる。インバータＩＶ３２の出力および内部クロックＩＮＴＣＬＫが反転論理積回路ＮＡＮＤ２４に送られる。反転論理積回路ＮＡＮＤ２４の出力がインバータＩＶ３３に送られ、インバータＩＶ３３の出力がＺＡＤＶ０となる。
図５０は、ＺＷＥ０生成回路６１６の詳細な構成を示す。同図を参照して、クロックドインバータＣＩＶ６４には、内部ライトイネーブル信号ＩＮＴＷＥを受ける。クロックドインバータＣＩＶ６４の出力がインバータＩＶ３４とインバータＩＶ３５とからなる双安定回路に送られる。双安定回路の出力がインバータＩＶ３６に送られる。インバータＩＶ３６の出力および内部クロックＩＮＴＣＬＫが反転論理積回路ＮＡＮＤ２５に送られる。反転論理積回路ＮＡＮＤ２５の出力がインバータＩＶ３７に送られ、インバータＩＶ３７の出力がＺＷＥ０となる。
図５１は、ＺＲＳＴ生成回路６１２の詳細な構成を示す。同図を参照して、インバータＩＶ３８は、読出し信号ＲＥＡＤを受ける。遅延回路（Ｄｅｌａｙ）ＤＬ９９は、インバータＩＶ９９の出力を遅延させる。反転論理和回路ＮＯＲ２１は、読出し信号ＲＥＡＤと遅延回路（Ｄｅｌａｙ）ＤＬ９９の出力を受ける。インバータＩＶ４２は、反転論理和回路ＮＯＲ２１の出力を受ける。インバータＩＶ４２の出力が反転リセット信号ＺＲＳＴとなる。
図５２は、反転リセット信号ＺＲＳＴが生成されるタイミングを表す図である。同図に示すように、反転リセット信号ＺＲＳＴは、読出し信号ＲＥＡＤが「Ｌ」に非活性化されるときに、活性化されて「Ｌ」レベルのパルスとなる。
図５３は、マスク制御回路６１７の詳細な構成を示す。同図は、下位側（ＬＢ）のみを示しているが、上位側（ＵＢ）も、これと同様である。図５３を参照して、第１制御回路６３１において、反転論理積回路ＮＡＮＤ２６は、ＡＤＶ０、ＺＬＢ０、およびＺＷＥ０を受ける。反転論理積回路ＮＡＮＤ２９および反転論理積回路ＮＡＮＤ３０は、フリップフロップを構成する。反転論理積回路ＮＡＮＤ２９は、反転論理積回路ＮＡＮＤ２６の出力を受ける。反転論理積回路ＮＡＮＤ３０は、反転リセット信号ＺＲＳＴを受ける。インバータＩＶ３９は、反転論理積回路ＮＡＮＤ２９の出力を受ける。インバータＩＶ３９の出力は、第１出力イネーブル信号ＯＥ１となる。このような構成により、第１の制御回路６３１は、外部バイトマスク信号ＬＢ＃がバーストアクセスの先頭のビットのバイトマスクを行なうことを示す時には、外部バイトマスク信号ＬＢ＃が「Ｈ」となったクロックＣＬＫから、出力回路６２０から先頭のビットが出力されるタイミングを含む時点まで、第１の出力イネーブル信号ＯＥ１を「Ｌ」にする。
第２制御回路６３２において、反転論理積回路ＮＡＮＤ２７は、ＺＡＤＶ０、ＺＬＢ０、およびＺＷＥ０を受ける。反転論理積回路ＮＡＮＤ３１および反転論理積回路ＮＡＮＤ３２は、フリップフロップを構成する。反転論理積回路ＮＡＮＤ３１は、反転論理積回路ＮＡＮＤ２７の出力を受ける。反転論理積回路ＮＡＮＤ３１は、反転リセット信号ＺＲＳＴを受ける。反転論理積回路ＮＡＮＤ３５は、ＺＷＡＩＴ信号および反転論理積回路ＮＡＮＤ３１の出力とを受ける。反転論理積回路ＮＡＮＤ３５の出力は、第２出力イネーブル信号ＯＥ２となる。このような構成により、第２制御回路６３２は、外部バイトマスク信号ＬＢ＃が、先頭のビット以外のビットのバイトマスクを行なうことを示す時に、次のロウへの移行のためのロウアクセス処理が行なわれなかったとした場合にそのビットが出力回路６２０出力されるタイミングにＷＡＩＴ信号が「Ｈ」のときに、通常通り第２の出力イネーブル信号ＯＥ２を「Ｌ」にし、そのタイミングにＷＡＩＴ信号が「Ｌ」のときに、第２の出力イネーブル信号ＯＥ２を「Ｌ」にせず、バイトマスク信号に基づいて生成された信号（すなわち、反転論理積回路ＮＡＮＤ２７の出力）を第３制御回路６３３に出力する。
第３制御回路６３３において、インバータＩＶ４１は、ＺＷＡＩＴ信号を受ける。遅延回路（Ｄｅｌａｙ）ＤＬ２１は、インバータＩＶ４１の出力を遅延させる。反転論理積回路ＮＡＮＤ２８は、ＺＷＡＩＴ信号と遅延回路（Ｄｅｌａｙ）ＤＬ２１の出力を受ける。反転論理積回路ＮＡＮＤ３３および反転論理積回路ＮＡＮＤ３４は、フリップフロップを構成する。反転論理積回路ＮＡＮＤ３３は、反転論理積回路ＮＡＮＤ２７の出力を受ける。反転論理積回路ＮＡＮＤ３４、反転リセット信号ＺＲＳＴおよび反転論理積回路ＮＡＮＤ２８の出力を受ける。インバータＩＶ４０は、ＺＷＡＩＴ信号を受ける。反転論理積回路ＮＡＮＤ３６は、インバータＩＶ４０の出力と、反転論理積回路ＮＡＮＤ３３の出力を受ける。反転論理積回路ＮＡＮＤ３６の出力は、第３出力イネーブル信号ＯＥ３となる。このような構成により、第３制御回路６３３は、バイトマスク信号に基づいて生成された信号を受けて保持し、ＷＡＩＴ信号が「Ｌ」から「Ｈ」になったタイミングに、第３の出力イネーブル信号ＯＥ３を「Ｌ」にする。
反転論理積回路ＮＡＮＤ６０は、第１の出力イネーブル信号ＯＥ１、第２の出力イネーブル信号ＯＥ２、および第３の出力イネーブル信号ＯＥ３を受ける。インバータＩＶ４３は、反転論理積回路ＮＡＮＤ６０の出力を受けて、出力イネーブル信号ＯＥを出力する。反転論理積回路ＮＡＮＤ６０およびインバータＩＶ４３によって、第１の出力イネーブル信号ＯＥ１、第２の出力イネーブル信号ＯＥ２、および第３の出力イネーブル信号ＯＥ３のうちの少なくとも１つが「Ｌ」のときに、出力イネーブル信号ＯＥは「Ｌ」となる。
再び、図４４を参照して、ロウ制御回路６１８は、ロウアクセス処理（ワード線の活性化、センスアンプによる増幅など）を制御する。
リフレッシュ制御回路６２１は、図示しない内部のリフレッシュタイマに基づいて、ＤＲＡＭセルアレイのセルフリフレッシュ動作を制御する。
ＷＡＩＴ制御回路６１９は、リフレッシュ制御回路６２１の制御によりリフレッシュ制御が行なわれている間、およびノーラップモードでバースト読出しの途中で最後のコラムに達したため、次のロウへの移行のためのロウアクセス処理（もとのロウのワード線の非活性化、新たなロウのワード線の活性化、およびセンスアンプによる増幅など）を行なっている間に、ＷＡＩＴ端子介して出力するＷＡＩＴ信号のレベルを「Ｌ」とする。つまり、ＷＡＩＴ信号が「Ｌ」によって、データが出力されるまで待つことを外部に知らせる。
（次のロウへの移行を伴わないときのアクセス動作）
図５４は、本実施の形態の同期式擬似ＳＲＡＭ６００におけるバースト読出し時に次のロウへの移行を伴わないときの信号の変化を表すタイミングチャートである。同図を参照して、例１〜例３の動作を説明する。
（例１） マスクなしのとき
外部バイトマスク信号ＬＢ＃，ＵＢ＃は、「Ｈ」となることがない。この場合には、第１出力イネーブル信号ＯＥ１、第２出力イネーブル信号ＯＥ２、および第３出力イネーブル信号ＯＥ３は、全期間「Ｈ」となる。
（例２） 第２ビットをマスクするとき
外部バイトマスク信号ＬＢ＃，ＵＢ＃は、同図の（１）において、「Ｈ」となる。この場合には、第１出力イネーブル信号ＯＥ１および第３出力イネーブル信号ＯＥ３は、全期間「Ｈ」となる。一方、第２出力イネーブル信号ＯＥ２は、同図の（２）に示すように、第２ビットが出力回路６２０から出力されるタイミング（クロックＣＬＫ３の立ち上がりからクロックＣＬＫ４の立ち上がりまで）において「Ｌ」となる。
（例３） 第１ビットをマスクするとき
外部バイトマスク信号ＬＢ＃，ＵＢ＃は、同図の（３）において、「Ｈ」となる。この場合には、第２出力イネーブル信号ＯＥ２および第３出力イネーブル信号ＯＥ３は、全期間「Ｈ」となる。第１出力イネーブル信号ＯＥ１は、同図の（４）に示すように、外部バイトマスク信号ＬＢ＃，ＵＢ＃が「Ｈ」となったクロックＣＬＫから、第１ビットが出力回路６２０から出力されるタイミングを含む時点まで（クロックＣＬＫ０の立ち上がりからクロックＣＬＫ３の立ち上がりまで）、「Ｌ」となる。
（ノーラップモードにおいて、次のロウへの移行を伴うときのアクセス動作）
図５５は、本実施の形態の同期式擬似ＳＲＡＭ６００におけるノーラップモード設定時に、バースト読出し時に次のロウへの移行を伴うときの変化を表すタイミングチャートである。同図を参照して、例１〜例３の動作を説明する。
（例１）マスクなしのとき
外部バイトマスク信号ＬＢ＃，ＵＢ＃は、「Ｈ」となることがない。第１出力イネーブル信号ＯＥ１、第２出力イネーブル信号ＯＥ２、および第３出力イネーブル信号ＯＥ３は、全期間「Ｈ」となる。
（例２）第２ビットをマスクするとき（次のロウへの移行処理を伴う）
外部バイトマスク信号ＬＢ＃，ＵＢ＃は、同図の（１）において、「Ｈ」となる。この場合には、第１出力イネーブル信号ＯＥ１および第２出力イネーブル信号ＯＥ２は、全期間「Ｈ」となる。第３出力イネーブル信号ＯＥ３は、同図の（３）に示すように、ＷＡＩＴ信号が「Ｈ」となったときのタイミング（クロックＣＬＫ７の立ち上がりからクロックＣＬＫ８の立ち上がりまで）において「Ｌ」となる。
これにより、第２ビットのマスク処理は、次のロウのロウアクセス処理が終了してＷＡＩＴ信号が「Ｈ」となる時点まで延長される。
（例３）第３ビットをマスクするとき
外部バイトマスク信号ＬＢ＃，ＵＢ＃は、同図の（３）において、「Ｈ」となる。この場合、第１出力イネーブル信号ＯＥ１および第３出力イネーブル信号ＯＥ３は、全期間「Ｈ」となる。第２出力イネーブル信号ＯＥ２は、同図の（４）に示すように、第３ビットが出力回路６２０から出力されるタイミング（クロックＣＬＫ８の立ち上がりからクロックＣＬＫ９の立ち上がりまで）において「Ｌ」となる。
（例４）第１ビットをマスクするとき
図示しないが、図５４の（例３）のとき同一である。
以上の説明から明らかなように、第２ビットのバイトマスク信号の設定タイミング、すなわち、外部バイトマスク信号ＬＢ＃，ＵＢ＃を与えるタイミングは、図５４および図５５のいずれの（Ａ）で示されるタイミングである。したがって、バースト読出しまたはバースト書込みの途中に、次のロウに移行する場合においても、外部からは、次のロウに移行しない場合と同様にしてバイトマスク信号を与えることができる。
なお、本実施の形態は、ノーラップモードにのみ適用できるものではなく、チップイネーブル信号が非活性になるまで連続して読出し／書込みを行なうコンティニュアスモードにおいても有効である。
また、本実施の形態は、同期式擬似ＳＲＡＭに限定して適用されるものではなく、クロックに同期して動作する半導体記憶装置であればどのようなものにも適用することができる。
［第７の実施形態］
本実施の形態は、モバイルＲＡＭと、セルラーＲＡＭの両方の機能を備えたモバイル／セルラー兼用ＲＡＭに関する。ここで、セルラーＲＡＭとは、非特許文献１に記載されている同期型の擬似ＳＲＡＭである。モバイルＲＡＭは、携帯電話用の特有の機能を備えた擬似ＳＲＡＭである。
（構成）
図５６は、本実施の形態のモバイル／セルラー兼用ＲＡＭ７００の構成を示す。同図を参照して、このモバイル／セルラー兼用ＲＡＭ７００は、ＤＲＡＭセルアレイ７０１と、制御回路７０７と、入出力回路７０５とを備える。
ＤＲＡＭセルアレイ７０７は、ダイナミックランダムアクセスメモリ（ＤＲＡＭ）のセルで構成されるメモリアレイである。
入出力回路７０５は、データ出力端子ＤＱを通じて外部からデータを受けるとともに、外部にデータを出力する。
制御回路７０７は、共通部７０２と、モバイルＲＡＭ専用部７０３と、セルラーＲＡＭ専用部７０４と、モバイルＲＡＭ／セルラーＲＡＭ判定回路７０６とを含む。
モバイルＲＡＭ／セルラーＲＡＭ判定回路７０６は、外部信号に応じて、共通部７０２、モバイルＲＡＭ専用部７０３、およびセルラーＲＡＭ専用部７０４のいずれを動作させるかを判定して、動作させる。
共通部７０２は、モバイルＲＡＭとセルラーＲＡＭに共通の機能を実行する。
モバイルＲＡＭ専用部７０３は、モバイルＲＡＭのみが有する機能を実行する。
セルラーＲＡＭ専用部７０４は、セルラーＲＡＭのみが有する機能を実行する。
図５７は、共通部７０２の構成を示す。同図に示すように、共通部７０２は、リフレッシュタイマ７２１と、センス動作制御回路７２２と、アドレスキュー対策回路７２３と、入出力バッファ７２４とを備える。
リフレッシュタイマ７２１は、セルフリフレッシュを行なうタイミング信号を出力する。
センス動作制御回路７２２は、センスアンプの動作を制御する。
アドレスキュー対策回路７２３は、アドレスキューが発生しないように制御する回路である。
入出力バッファ７２４は、外部制御信号、外部アドレス信号、外部クロックなどを受けて保持し、内部制御信号、内部アドレス信号、内部クロックなどを生成するとともに、外部へ出力するデータを保持する。
図５８は、セルラーＲＡＭ専用部７０４の構成を示す。同図に示すように、セルラーＲＡＭ専用部７０４は、同期インタフェース回路７４１と、ＺＡＤＶ制御回路７４２と、ＮＯＲインタフェース回路７４３と、その他のセルラー互換動作制御回路７４４と、ＢＣＲ／ＲＣＲセット回路７４５とを備える。
同期インタフェース回路７４１は、クロックに同期した動作を制御する。
ＺＡＤＶ制御回路７４２は、外部アドレス取込信号ＡＤＶ＃に基づき、外部アドレスの取込みを制御する。
ＮＯＲインタフェース回路７４３は、ＮＯＲ型フラッシュメモリとのインタフェースを制御する。
その他のセルラー互換動作制御回路７４４は、たとえば、ＳＲＡＭ互換のインタフェースを制御する。
ＢＣＲ／ＲＣＲセット回路７４５は、ＢＣＲ、およびＲＣＲをセットする。
図５９は、モバイルＲＡＭ専用部７０３の構成を示す。同図に示すように、モバイルＲＡＭ専用部７０３は、コマンドモード回路７３１と、バーストリフレッシュ回路７３２と、アーリーライト回路７３３と、データ保持ブロック制御回路７３４とを備える。
コマンドモード回路７３１は、外部の信号の組合せによって、内部のレジスタのセットおよびリセットを行なう。
バーストリフレッシュ回路７３２は、リフレッシュ要求を内部カウンタに保持しておき、ある一定のタイミングが入力された時に、連続してリフレッシュ動作を行なう。
アーリーライト回路７３３は、ライト動作のタイミングを早くしたアーリーライト動作を制御する。
データ保持ブロック制御回路７３４は、選択したブロックのみリフレッシュを行なうように制御することで、選択したブロックのデータのみ保持する。
以上のように、本実施の形態に係るＲＡＭによれば、セルラーＲＡＭとモバイルＲＡＭの両方の機能を効率よく実現するように構成したので、生産管理を効率化でき、製品切替え時期における在庫の低減を防止し、さらに開発コストを削減できる。
［第８の実施形態］
本実施の形態は、バーストレングスカウンタを用いてプリチャージを実行する同期式擬似ＳＲＡＭに関する。
（構成）
図６０は、本実施の形態に係る同期式擬似ＳＲＡＭ８００の構成を示す。同図を参照して、この同期式擬似ＳＲＡＭ８００は、ＤＲＡＭセルアレイ＋周辺回路群８０１と、制御回路８０２と、コマンドデコーダ８０３と、ＢＣＲ(Burst Configuration Register)８０４と、バーストレングスカウンタ８０５とを備える。
ＤＲＡＭセルアレイ＋周辺回路群８０１のＤＲＡＭセルアレイは、ダイナミックランダムアクセスメモリ（ＤＲＡＭ）のセルで構成されるメモリアレイである。周辺回路群は、グローバル入出力線対ＧＩＯＰ（ＧＩＯおよび／ＧＩＯ）と、各列に対応して設けられた列選択線と、列選択ゲートと、センスアンプと、プリアンプと、ライトドライバと、ロウデコーダ、コラムデコーダなどを含む。
コマンドデコーダ８０３は、外部制御信号より生成された内部制御信号の論理レベルの組合せに従って、ロウ活性化信号ＡＣＴ、読出し信号ＲＥＡＤ、および書込み信号ＷＲＩＴＥを生成する。
ＢＣＲ８０４は、外部のシステムとのインタフェース、たとえば、バーストレングスＢＬ、およびコマンドレイテンシＣＬなどを記憶する。
図６１は、バーストレングスカウンタ８０５の詳細な構成を示す。同図を参照して、バーストレングスカウンタ８０５は、ＣＳＬカウンタ９９９と、論理積回路ＡＮＤ１０１とを含む。ＣＳＬカウンタ９９９は、コラム選択信号ＣＳＬを受ける。ＣＳＬカウンタ９９９は、バーストレングスＢＬ個のコラム選択信号ＣＳＬのパルスをカウントすると、「Ｈ」を出力する。論理積回路ＡＮＤ１０１は、外部クロックＣＬＫおよびＣＳＬカウンタ９９９の出力を受けて、ＣＳＬカウンタ９９９の出力が「Ｈ」となった後の最初のクロックＣＬＫが入力されたタイミングで、バーストレングスリセット信号ＢＬＲＳＴを「Ｈ」に活性化する。
制御回路８０２は、ロウ制御回路８０６を含む。ロウ制御回路８０６は、バーストレングスリセット信号ＢＬＲＳＴを受けると、プリチャージ信号ＰＲＣを活性化する。このプリチャージ信号ＰＲＣによって、ワード線が非活性化され、ビット線対がプリチャージされる。
（動作）
図６２は、ワード線が非活性化されるタイミングチャートを示す。同図に示すように、読出し信号ＲＥＡＤまたは書込み信号ＷＲＩＴＥを受けたクロックのタイミングをクロックＣＬＫ０とした時に、コマンドレイテンシＣＬ＝２、バーストレングスＢＬ＝４より、バーストアクセスの最後のコラムの選択のためのコラム選択信号ＣＳＬがクロックＣＬＫ４のタイミングで活性化される。バーストレングスカウンタ８０５は、ＣＬＫ０から、（ＣＬ＋ＢＬ−１）＝５個後のクロックであるクロックＣＬＫ５のタイミングで、バーストレングスリセット信号ＢＬＲＳＴを「Ｈ」に活性化する。そして、このバーストレングスリセット信号ＢＬＲＳＴに基づいて、プリチャージ信号ＰＲＣが活性化され、選択されていたワード線（Ｘ0）が非活性化され、ビット線対がプリチャージされる。
以上のように、本実施の形態に係る同期式擬似ＳＲＡＭによれば、バーストレングスカウンタ８０５は、バーストレングスＢＬ個のコラム選択信号ＣＳＬのパルスをカウントすると、バーストレングスリセット信号ＢＬＲＳＴを活性化するので、外部チップイネーブル信号ＣＥ＃を「Ｈ」にもどさなくても、ワード線を非活性化することができる。
以上のように、本実施の形態に係る同期式擬似ＳＲＡＭによれば、外部制御によって、ワード線を非活性化するのではなく、内部制御でワード線を非活性化するので、制御が簡易になる。
なお、外部アドレス取込み信号ＡＤＶ＃の立ち下りを起点にリセット信号を発生させて、このリセット信号によってプリチャージ信号ＰＲＣを発生するようにしてもよい。
なお、本実施の形態では、バーストレングスリセット信号ＢＬＲＳＴに基づき、ワード線の非活性化を行なったが、これに限定するものではなく、たとえば、読出しも書込みも行なわれていないスタンバイ状態にするものとしてもよい。
また、本実施の形態は、同期式擬似ＳＲＡＭに限定して適用されるものではなく、クロックに同期して動作する半導体記憶装置であればどのようなものにも適用することができる。
［第９の実施形態］
本実施の形態は、同期モード固定のモードを有する同期式擬似ＳＲＡＭに関する。
（従来の同期モード／非同期モードの設定）
まず、従来のＣｅｌｌｕｌａｒＲＡＭ（Ｒ）の同期／非同期モードの設定について説明する。
図６３は、従来の同期／非同期モードの設定方法を表す図である。同図に示すように、ｔＣＳＰが２０ｎｓ以上のときには、ＢＣＲ(Bus Configuration Register)の第１５ビット目であるＢＣＲ［１５］の値に係らず、非同期固定モードに設定される。ｔＣＳＰが２０ｎｓ未満のときには、ＢＣＲ［１５］の値によって、モードが設定される。ｔＣＳＰとは、外部チップイネーブル信号ＣＥ＃の立ち下りから外部クロックＣＬＫが立ち上がるまでの時間である。
図６４（ａ）および（ｂ）は、ｔＣＳＰの値によるモードの設定を説明するための図である。図６４（ａ）では、ｔＣＳＰは７．５ｎｓである。この場合、ｔＣＳＰが２０ｎｓ未満なので、ＢＣＲ［１５］の値が参照され、値が０のときには、同期／非同期混合モードに設定され、値が１のときには、非同期固定モードに設定される。
図６４（ｂ）では、ｔＣＳＰは２２．５ｎｓである。この場合、ｔＣＳＰが２０ｎｓ以上なので、外部クロックＣＬＫの立ち下りから２０ｎｓとなった時点で、ＢＣＲ［１５］の値に係らず、非同期固定モードに設定される。
以上の説明から明らかなように、図６４（ｂ）のように、クロック周波数が低いときには、強制的に非同期固定モードに設定される。したがって、低速のクロック周波数で、かつ同期モードで動作させることができない。
したがって、本実施の形態は、ｔＣＳＰが２０ｎｓ以上のようにクロック周波数が低いときでも、同期モードに設定することができる同期式擬似ＳＲＡＭを提供する。
（本実施の形態の同期／非同期モードの設定）
図６５は、本実施の形態の同期／非同期モードの設定方法を表す図である。同図に示すように、ＢＣＲ［１６］の値が０のときには、ｔＣＳＰ、およびＢＣＲ［１５］の値に係らず、同期固定モードに設定される。一方、ＢＣＲ［１６］の値が１のときには、ｔＣＳＰおよびＢＣＲ［１５］の値に応じて、従来と同様に設定される。
（構成）
図６６は、本実施の形態に係る同期式擬似ＳＲＡＭ９００の構成を示す。同図を参照して、この同期式擬似ＳＲＡＭ９００は、ＤＲＡＭセルアレイ＋周辺回路群９０１と、ＢＣＲ(Bus Configuration Register)９０３と、ｔＣＳＰ判定回路９０６と、同期制御回路９０４と、非同期制御回路９０５と、共通制御回路９０２とを含む。
ＤＲＡＭセルアレイ＋周辺回路群９０１のＤＲＡＭセルアレイは、ダイナミックランダムアクセスメモリ（ＤＲＡＭ）のセルで構成されるメモリアレイである。周辺回路群は、グローバル入出力線対ＧＩＯＰ（ＧＩＯおよび／ＧＩＯ）と、各列に対応して設けられた列選択線と、列選択ゲートと、センスアンプと、プリアンプと、ライトドライバと、ロウデコーダ、コラムデコーダなどを含む。
ＢＣＲ９０３は、外部のシステムとのインタフェースを規定する。
ｔＣＳＰ判定回路９０６は、外部チップイネーブル信号ＣＥ＃の立ち下りから、外部クロックＣＬＫが立ち上がるまでの時間が２０ｎｓ以上となった時点で、非同期制御信号ＡＳＹＮＴＲＧをアサ−トする。ｔＣＳＰ判定回路９０６は、ＢＣＲ［１５］と、ＢＣＲ［１６］とを受けて、ＢＣＲ［１５］＝１のとき、またはＢＣＲ［１６］＝０のときには、ｔＣＳＰを判定する処理を行なわない。なぜなら、ＢＣＲ［１６］＝０のときには、同期固定モードであり、ＢＣＲ［１５］＝１のときには、非同期固定モードなので、ｔＣＳＰを判定する必要がないからである。
同期制御回路９０４は、ＢＣＲ［１６］、非同期制御信号ＡＳＹＮＴＲＧ、ＢＣＲ［１５］を受けて、それらの組合せが図６５に示す同期固定モードまたは同期／非同期混合モードを示すときに、活性化する。すなわち、同期制御回路９０４は、ＢＣＲ［１６］＝０のときと、ＢＣＲ［１６］＝１、非同期制御信号ＡＳＹＮＴＲＧが非活性化、かつＢＣＲ［１５］＝０のときに活性化し、それ以外のときには非活性化する。同期制御回路９０４は、活性化しているときに、同期式擬似ＳＲＡＭ９００の外部クロックＣＬＫに同期した動作を制御する。
非同期制御回路９０５は、ＢＣＲ［１６］、非同期制御信号ＡＳＹＮＴＲＧ、およびＢＣＲ［１５］を受けて、それらの組合せが図６５に示す非同期固定モードまたは同期／非同期混合モードを示すときに、活性化し、それ以外のときには、非活性化する。すなわち、非同期制御回路９０５は、ＢＣＲ［１６］＝１のときに活性化し、ＢＣＲ［１６］＝０のときに非活性化する。非同期制御回路９０５は、活性化しているときに、同期式擬似ＳＲＡＭ９００の外部クロックＣＬＫに同期しない動作を制御する。
共通制御回路９０２は、外部クロックＣＬＫの同期の有無に係らない動作を制御する。
以上のように、本実施の形態に係る同期式擬似ＳＲＡＭによれば、ｔＣＳＰの値に係らずに同期固定モードに設定することができるので、クロック周波数が低速でも、クロックに同期して動作することができる。
本実施の形態では、ＢＣＲ［１５］、ＢＣＲ［１６］のように隣接するビットを用いて、同期モード／非同期モードの設定をするので、回路接続を容易にすることができる。
なお、本実施の形態では、ＢＣＲ［１６］の値によって同期固定モードに設定することとしたが、これに限定するものではない。たとえば、ＢＣＲの他のビット、他のレジスタのビット、ボンディングオプション、または外部信号などによって、同期固定モードに設定するものとしてもよい。
また、本実施の形態は、同期式擬似ＳＲＡＭに限定して適用されるものではなく、クロックに同期して動作する同期モードと、クロックに対して非同期に動作する非同期モードとを有する半導体記憶装置であればどのようなものにも適用することができる。
［第１０の実施形態］
本実施の形態は、外部チップイネーブル信号ＣＥ＃によって、入力バッファの活性／非活性を制御するともに、外部チップイネーブル信号ＣＥ＃をクロックに同期せずに活性化したときの問題を回避する同期式擬似ＳＲＡＭに関する。
（構成）
図６７は、本実施の形態に係る同期式擬似ＳＲＡＭ１０００の構成を示す。同図を参照して、この同期式擬似ＳＲＡＭ１０００は、ＤＲＡＭセルアレイ＋周辺回路群１００１と、制御回路１００２と、ＣＥバッファ１００３と、ＣＬＫバッファ１００４と、制御バッファ１００５と、アドレスバッファ１００６とを含む。
ＤＲＡＭセルアレイ＋周辺回路群１００１のＤＲＡＭセルアレイは、ダイナミックランダムアクセスメモリ（ＤＲＡＭ）のセルで構成されるメモリアレイである。周辺回路群は、グローバル入出力線対ＧＩＯＰ（ＧＩＯおよび／ＧＩＯ）と、各列に対応して設けられた列選択線と、列選択ゲートと、センスアンプと、プリアンプと、ライトドライバと、ロウデコーダ、コラムデコーダなどを含む。
アドレスバッファ１００６は、外部アドレス信号ＡＤＤ［２１：０］を受けて、内部アドレス信号を生成する。
ＣＥバッファ１００３は、外部チップイネーブル信号ＣＥ＃を受けて、内部チップイネーブル信号ＩＮＴＣＥを生成する。内部チップイネーブル信号ＩＮＴＣＥは、ＣＬＫバッファ１００４、制御バッファ１００５、およびアドレスバッファ１００６に送られる。これらの入力バッファは、内部チップイネーブル信号ＩＮＴＣＥがチップの非活性化を示す「Ｌ」のときには、動作を停止し、内部チップイネーブル信号ＩＮＴＣＥがチップの活性化を示す「Ｈ」のときには、通常の動作を行なう。これらの入力バッファは、動作の停止中には、外部からの信号を受けても、保持することができず、内部信号を出力できない。
ＣＬＫバッファ１００４は、外部クロックＣＬＫを受けて、バッファクロックＢＵＦＦＣＬＫとして保持し、内部クロックＩＮＴＣＬＫを生成する。
制御バッファ１００５は、外部チップイネーブル信号ＣＥ＃を除く制御信号（アドレス取込み信号ＡＤＶ＃を含む）を受けて、内部制御信号を生成する。たとえば、制御バッファ１００５は、外部アドレス取込み信号ＡＤＶ＃を受けたときには、内部アドレス取込み信号ＩＮＴＡＤＶを生成する。
制御回路１００２は、ＡＤＶ０発生回路１０１０と、ＲＡＳ発生回路１０１１とを含む。
ＡＤＶ０発生回路１０１０は、内部チップイネーブル信号ＩＮＴＣＥ、内部クロックＩＮＴＣＬＫ、および反転内部アドレス取込み信号ＺＩＮＴＡＤＶにより、アドレス取込みトリガ信号ＡＤＶ０を生成する。
ＲＡＳ発生回路１０１１は、アドレス取込トリガ信号ＡＤＶ０により、ロウアドレスストローブ信号ＲＡＳを生成する。
（従来のＡＤＶ０発生回路）
図６８は、従来のＡＤＶ０発生回路１０５０の構成を示す。同図を参照して、反転内部アドレス取込み信号ＺＩＮＴＡＤＶがクロックドインバータＣＩＶ１に入力される。クロックドインバータＣＩＶ１の出力と、内部クロックＩＮＴＣＬＫとが反転論理積回路ＮＡＮＤ１に入力され、反転論理積回路ＮＡＮＤ１の出力がインバータＩＶ１に入力される。インバータＩＶ１の出力がアドレス取込みトリガ信号ＡＤＶ０となる。
（従来の動作）
従来のＡＤＶ０発生回路を用いた場合に、外部クロックＣＬＫと同期せずに、非同期に外部チップイネーブル信号ＣＥ＃を変化させたときに発生する問題について説明する。
図６９は、従来のＡＤＶ０発生回路１０５０を用いたときの各信号の変化のタイミングを表す図である。同図を参照して、外部クロックＣＬＫ、外部アドレス取込信号ＡＤＶ＃、および外部チップイネーブル信号ＣＥ＃が図６９に示すように与えられる。外部チップイネーブル信号ＣＥ＃が「Ｈ」のときには、ＣＬＫバッファ１００４および制御バッファ１００５が停止中であり、外部チップイネーブル信号ＣＥ＃のみがＣＥバッファ１００３に取り込まれ、内部チップイネーブル信号ＩＮＴＣＥが生成される。外部チップイネーブル信号ＣＥ＃が「Ｌ」に活性化されることに応じて、反転内部チップイネーブル信号ＺＩＮＴＣＥが「Ｌ」となる。
反転内部チップイネーブル信号ＺＩＮＴＣＥが「Ｌ」になると、制御バッファ１００５は、動作を再開し、外部アドレス取込み信号ＡＤＶ＃が制御バッファ１００５に取り込まれ、内部アドレス取込み信号ＩＮＴＡＤＶが生成される。この時点で、外部アドレス取込信号ＡＤＶ＃が「Ｌ」となっているので、反転内部アドレス取込み信号ＺＩＮＴＡＤＶが「Ｌ」となる。
また、反転内部チップイネーブル信号ＺＩＮＴＣＥが「Ｌ」になると、ＣＬＫバッファ１００４は、動作を再開し、外部クロックＣＬＫがＣＬＫバッファ１００４に取込まれ、ＣＬＫバッファ１００４は、保持されているバッファクロックＢＵＦＦＣＬＫの立ち上がりに応じて、一定のパルス幅の内部クロックＩＮＴＣＬＫを生成する。ここで、反転内部チップイネーブル信号ＺＩＮＴＣＥが「Ｌ」となる以前には、ＣＬＫバッファ１００４は、外部クロックＣＬＫを保持しないので、図６９の（１）に示すＣＬＫバッファ１００４内のバッファクロックＢＵＦＦＣＬＫは、外部クロックＣＬＫのパルス幅を有しない。これにより、第１番目の内部クロックＩＮＴＣＬＫのタイミングと第２番目のＩＮＴＣＬＫのタイミングとの間隔が狭くなる。
ＡＤＶ０発生回路１０５０内のクロックドインバータＣＩＶ１は、反転内部アドレス取込み信号ＺＩＮＴＡＤＶを受けて、その出力ＮＯＤＥＡは、図６９の（２）に示されるように、内部クロックＩＮＴＣＬＫの立ち上がりで「Ｈ」に立ち上がる。
ＡＤＶ０発生回路１０５０内の反転論理積回路ＮＡＮＤ１およびインバータＩＶ１１は、クロックドインバータＣＩＶ１の出力ＮＯＤＥＡと内部クロックＩＮＴＣＬＫとにより、アドレス取込みトリガ信号ＡＤＶ０を生成する。アドレス取込みトリガ信号ＡＤＶ０のパルスは、図６９の（３）に示されるように、内部クロックＩＮＴＣＬＫの先頭からのパルスとなる。
ＲＡＳ発生回路１０１１は、アドレス取込みトリガ信号ＡＤＶ０の先頭のパルスの立ち上がりに応じて、ロウアドレスストローブ信号ＲＡＳを「Ｈ」に活性化する。その結果、本来ロウアドレスストローブ信号ＲＡＳを活性したいタイミング、すなわち、外部チップイネーブル信号ＣＥ＃が入力された時点以降の、次のクロックＣＬＫの立ち上がり（これが、本来アクセスを開始するポイント）よりも、早いタイミングでロウアドレスストローブ信号ＲＡＳが活性化され、その活性化により後続の処理が開始されてしまう問題が生じることがわかってきた。
（本実施の形態のＡＤＶ０発生回路）
上述の問題を回避するために、本実施の形態のＡＤＶ０発生回路の構成は、従来のものと相違する。
図７０は、本実施の形態のＡＤＶ０発生回路１０１０の構成を示す。このＡＤＶ０発生回路は、従来のＡＤＶ０発生回路１０５０に、遅延回路（Ｄｅｌａｙ）ＤＬ１と、反転論理和回路ＮＯＲ９５と、インバータＩＶ１２とが追加されている。同図を参照して、遅延回路（Ｄｅｌａｙ）ＤＬ１１は、反転内部チップイネーブル信号ＺＩＮＴＣＥを受ける。反転論理和回路ＮＯＲ９５は、遅延回路（Ｄｅｌａｙ）ＤＬ１１の出力と、反転内部アドレス取込み信号ＺＩＮＴＡＤＶとを受ける。インバータＩＶ１２は、反転論理和回路ＮＯＲ９５の出力を受け、反転遅延内部アドレス取込み信号ＺＩＮＴＡＤＶＤを出力する。反転遅延内部アドレス取込み信号ＺＩＮＴＡＤＶＤがクロックドインバータＣＩＶ１に入力される。クロックドインバータＣＩＶ１の出力と、内部クロックＩＮＴＣＬＫとが反転論理積回路ＮＡＮＤ１に入力され、反転論理積回路ＮＡＮＤ１の出力がインバータＩＶ１に入力される。インバータＩＶ１の出力がアドレス取込みトリガ信号ＡＤＶ０となる。
（本実施の形態の動作）
図７１は、本実施の形態のＡＤＶ０発生回路１０１０を用いたときの各信号の変化のタイミングを表す図である。
外部クロックＣＬＫ、外部アドレス取込信号ＡＤＶ＃、外部チップイネーブル信号ＣＥ＃、内部チップイネーブル信号ＩＮＴＣＥ、内部アドレス取込み信号ＩＮＴＡＤＶ、バッファクロックＢＵＦＦＣＬＫ、および内部クロックＩＮＴＣＬＫの変化するタイミングは、図に示す従来のタイミングと同一である。
ＡＤＶ０発生回路１０１０内の遅延回路（Ｄｅｌａｙ）ＤＬ１１、反転論理和回路ＮＯＲ９５、およびインバータＩＶ１は、反転内部チップイネーブル信号ＺＩＮＴＣＥおよび反転内部アドレス取込み信号ＺＩＮＴＡＤＶを受けて、図７１の（２）に示すように、反転遅延内部アドレス取込み信号ＺＩＮＴＡＤＶＤを出力する。
クロックドインバータＣＩＶ１は、反転遅延内部アドレス取込み信号ＺＩＮＴＡＤＶＤを受けて、その出力ＮＯＤＥＡは、図７１の（３）に示されるように、内部クロックＩＮＴＣＬＫの立ち下がりで「Ｈ」に立ち上がる。
ＡＤＶ０発生回路１０５０内の反転論理積回路ＮＡＮＤ１およびインバータＩＶ１１は、クロックドインバータＣＩＶ１の出力ＮＯＤＥＡと内部クロックＩＮＴＣＬＫとにより、アドレス取込みトリガ信号ＡＤＶ０を生成する。アドレス取込みトリガ信号ＡＤＶ０のパルスは、図７１の（４）に示されるように、内部クロックＩＮＴＣＬＫの第２番目以降のパルスとなる。つまり、ＡＤＶ０発生回路１０５０が生成するアドレス取込みトリガ信号ＡＤＶ０の先頭のパルスは、外部アドレス取込み信号ＡＤＶ＃が活性化されている間に立ち上がる外部クロックパルスから生成される内部クロックパルスとなる。これを実現するために、遅延回路（Ｄｅｌａｙ）ＤＬ１１の遅延量が定められている。
ＲＡＳ発生回路１０１１は、アドレス取込みトリガ信号ＡＤＶ０の先頭のパルスの立ち上がりに応じて、ロウアドレスストローブ信号ＲＡＳを「Ｈ」に活性化する。その結果、本来ロウアドレスストローブ信号ＲＡＳを活性したいタイミング、すなわち、外部チップイネーブル信号ＣＥ＃が入力された時点以降の、次のクロックＣＬＫの立ち上がりでロウアドレスストローブ信号ＲＡＳが活性化される。言い換えると、遅延回路（Ｄｅｌａｙ）ＤＬ１１の遅延量は、これを実現するための遅延量に設定されている。
以上のように、本実施の形態に係る同期式擬似ＳＲＡＭによれば、チップが非活性のときに、入力バッファの動作を停止するので、無駄な電流の消費を抑えることができる。
また、反転内部チップイネーブル信号ＺＩＮＴＣＥを遅延させるので、非同期に外部チップイネーブル信号ＣＥ＃を変化させたときにも、誤動作が起こらない。
なお、本実施の形態では、外部チップイネーブル信号ＣＥ＃によって入力バッファを停止させる場合において、外部チップイネーブル信号ＣＥ＃をクロックに同期せずに活性化したときの問題点を回避する構成と方法について説明したが、これは、外部チップイネーブル信号ＣＥ＃によって入力バッファを停止させるかどうかに係りなく、有効である。
なお、遅延回路ＤＬ１１の遅延量は、外部クロックＣＬＫの１サイクルの半分の半分（つまり、１／４）以下が望ましい。なぜなら、遅延量が多いと、他の動作への影響が生じるためである。
なお、本実施の形態では、外部チップイネーブル信号ＣＥ＃をクロックに同期せずに活性化したときの問題点を回避する構成と方法を説明したが、外部チップイネーブル信号ＣＥ＃をクロックに同期せずに非活性するときにも、次のような問題がある。すなわち、外部チップイネーブル信号ＣＥ＃が非活性になったときに、メモリセルに書込みを行なっていた場合に、即座にプリチャージをすると、メモリセル内のデータが破壊されてしまうことがある。
図７２は、外部チップイネーブル信号ＣＥ＃をクロックに同期せずに非活性にしたときのときに、プリチャージするタイミングを遅らせたことを表す図である。同図に示すように、外部チップイネーブル信号が「Ｈ」に非活性になった時点移行のコラム選択信号ＣＳＬの立ち下りから所定時間（Ｄｅｌａｙ）だけ経過したとき、すなわち、書込み中であれば正常に書込みが終了するまで待った後で、ワード線を非活性化する。このようにすることによって、メモリセル内のデータの破壊を防止することができる。
なお、本実施の形態は、同期式擬似ＳＲＡＭに限定して適用されるものではなく、クロックに同期して動作する半導体記憶装置であればどのようなものにも適用することができる。
今回開示された実施の形態はすべての点で例示であって制限的なものではないと考えられるべきである。本発明の範囲は上記した説明ではなくて特許請求の範囲によって示され、特許請求の範囲と均等の意味および範囲内でのすべての変更が含まれることが意図される。
第１の実施の形態に係る同期式擬似ＳＲＡＭ１００の構成を示す図である。 トリガ生成回路１０４の詳細な構成を示す図である。 トリガ生成回路１０４で生成される信号のタイミングチャートである。 第２の実施の形態に係る同期式擬似ＳＲＡＭ２００の構成を示す図である。 リフレッシュバンクアドレス指定回路２１３の詳細な構成を示す図である。 従来の同期式擬似ＳＲＡＭの動作を説明するための図である。 第２の実施の形態に係る同期式擬似ＳＲＡＭ２００の動作例を説明するための図である。 第２の実施の形態に係る同期式擬似ＳＲＡＭ２００の別の動作例を説明するための図である。 第３の実施の形態に係る１つのパッケージに収容される各同期式擬似ＳＲＡＭ３００の構成を示す図である。 リフレッシュ制御回路３０５の詳細な構成を示す図である。 第３の実施の形態に係る２個の同期式擬似ＳＲＡＭを収納したパッケージの構成を示す図である。 第４の実施の形態に係る同期式擬似ＳＲＡＭ４００の構成を示す図である。 ロウ制御回路４０９の構成を示す図である。 コラム制御回路４０７の構成を示す図である。 ＣＤＥＴＲＧ発生器４２１の詳細な構成を示す図である。 ＷＡＩＴ制御回路４１２の構成を示す図である。 従来の同期式擬似ＳＲＡＭのＷＡＩＴ信号のタイミングを表す図である。 第４の実施形態に係る同期式擬似ＳＲＡＭ４００のＷＡＩＴ＿ＡＳＹＮ信号およびＷＡＩＴ信号のタイミングを表す図である。 コラムデコーダ４１７の構成を示す図である。 第４の実施の形態に係る同期式擬似ＳＲＡＭ４００の動作を示すタイミングチャートである。 ロウ制御回路４９９の構成を示す図である。 コマンドシフト回路４８０の入出力信号を表す図である。 コマンドシフト回路４８０の詳細な構成を示す図である。 （ａ）は、リフレッシュ動作が行なわれていないときに読出し信号ＲＥＡＤが入力されたときの修正読出し信号ＲＥＡＤＦを表す図であり、（ｂ）は、リフレッシュ動作中に読出し信号ＲＥＡＤが入力されたときの修正読出し信号ＲＥＡＤＦを表す図である。 第５の実施の形態に係る同期式擬似ＳＲＡＭ５００の構成を示す図である。 共通信号生成回路５０７の構成を示す図である。 （ａ）は、外部クロックＣＬＫが入力されているときの同期指示信号ＳＹＮＣが生成されるタイミングチャートを示し、（ｂ）は、外部クロックＣＬＫが入力されていないときの同期指示信号ＳＹＮＣが生成されるタイミングチャートを示す図である。 同期対応プリアンプ制御回路５０８の構成を示す図である。 基準信号発生器５２１の構成を示す図である。 Ｈｉｇｈ側Ｄｅｌａｙの一例を示す図である。 同期対応プリアンプ制御信号発生器５２２の構成を示す図である。 同期対応プリアンプ５１２に関連する信号が生成されるタイミングを示す図である。 非同期対応プリアンプ制御回路５０９の構成を示す図である。 非同期対応プリアンプ５１３に関連する信号が生成されるタイミングを示す図である。 同期対応プリアンプ５１２の構成を示す図である。 同期対応プリアンプ５１２が非同期読出しには適さないことを説明するための図である。 非同期対応プリアンプ５１３の構成を示す図である。 非同期対応プリアンプ５１３の各ノードの電位の時間変化を示す図である。 同期対応ＤＢドライバ５１４の構成を示す図である。 非同期対応ＤＢドライバ５１６の構成を示す図である。 同期対応ＤＢドライバ５１４と、非同期対応ＤＢドライバ５１５とを兼ねる共用ＤＢドライバ５９０の構成を示す図である。 同期対応プリアンプ５１２および非同期対応プリアンプ５１３の配置を表す図である。 同期対応プリアンプ５１２および非同期対応プリアンプ５１３の別の配置を表す図である。 第６の実施形態に係る同期式擬似ＳＲＡＭ６００の構成を示す図である。 ＣＥバッファ６０９の詳細な構成を示す図である。 ＵＢバッファ６０５の詳細な構成を示す図である。 ＺＵＢ０生成回路６１３の詳細な構成を示す図である。 ＺＬＢ０生成回路６１４の詳細な構成を示す図である。 ＡＤＶ０生成回路６１５の詳細な構成を示す図である。 ＺＷＥ０生成回路６１６の詳細な構成を示す図である。 ＺＲＳＴ生成回路６１２の詳細な構成を示す図である。 ＺＲＳＴが生成されるタイミングを表す図である。 マスク制御回路６１７の詳細な構成を示す図である。 第６の実施の形態に係る同期式擬似ＳＲＡＭ６００におけるバースト読出し時に次のロウへの移行を伴わないときの信号の変化を表すタイミングチャートである。 第６の実施の形態に係る同期式擬似ＳＲＡＭ６００におけるノーラップモード設定時に、バースト読出し時に次のロウへの移行を伴うときの信号の変化を表すタイミングチャートである。 第７の実施の形態に係るＲＡＭ７００の構成を示す 共通部７０２の構成を示す図である。 セルラーＲＡＭ専用部７０４の構成を示す図である。 モバイルＲＡＭ専用部７０３の構成を示す図である。 第８の実施の形態に係る同期式擬似ＳＲＡＭ８００の構成を示す図である。 バーストレングスカウンタ８０５の詳細な構成を示す。 ワード線が非活性化されるタイミングチャートを示す図である。 従来の同期／非同期モードの設定方法を表す図である。 （ａ）は、ｔＣＳＰは７．５ｎｓのときのモードの設定を説明するための図であり、（ｂ）は、ｔＣＳＰは２２．５ｎｓのときのモードの設定を説明するための図である。 第９の実施の形態の同期／非同期モードの設定方法を表す図である。 第９の実施の形態に係る同期式擬似ＳＲＡＭ９００の構成を示す図である。 第１０の実施の形態に係る同期式擬似ＳＲＡＭ１０００の構成を示す図である。 従来のＡＤＶ０発生回路１０５０の構成を示す図である。 従来のＡＤＶ０発生回路１０５０を用いたときの各信号の変化のタイミングを表す図である。 本実施の形態のＡＤＶ０発生回路１０１０の構成を示す図である。 本実施の形態のＡＤＶ０発生回路１０１０を用いたときの各信号の変化のタイミングを表す図である。 、外部チップイネーブル信号ＣＥ＃を非同期に非活性になったときに、プリチャージするタイミングを遅らせたことを表す図である。
符号の説明
５０ 指令信号活性化回路、６０ 判定回路、４１，４４，５５ ＮＡＮＤゲート
４２，５６，５７ インバータ、４８ バッファ、４３，４９，５８ 遅延回路、４５，５２ フリップフロップ、６１，バッファ回路、１００，２００，３００，３００ａ，３００ｂ 同期式擬似ＳＲＡＭ、１０１，２０１，８０１，９０１，１００１ ＤＲＡＭセルアレイ＋周辺回路群、１０２，２０２，３０２，３０２ａ，３０２ｂ，４０２，５０２，６０２，８０２，１００２ 制御回路、１０３，４０３，５０３，１００６ アドレスバッファ、１０４ トリガ生成回路、１０５ カウンタイネーブル回路、１０６ クロックカウンタ、１０７ 判定回路、１０８ レイテンシ用レジスタ、１０９，３０６，３０６ａ，３０６ｂ，４１２，５１１，６１９ ＷＡＩＴ制御回路、１１０ 遅延回路、１１１，２１１，３０５，３０５ａ，３０５ｂ，４２０，５１０，６２０ リフレッシュ制御回路、１２１ ラッチ回路、２１２，３０１，３０１ａ，３０１ｂ，７２１ リフレッシュタイマ、２１３ リフレッシュバンクアドレス指定回路、２１４，４１７，８０３ コマンドデコーダ、２２１ 論理和回路、２２２ バンクアドレスカウンタ、２２３ リフレッシュ実施済／未実施判定回路、２２４ リフレッシュ実施済バンク保持回路、２２５ 第１比較回路、２２６ 読出し／書込み動作バンク検知回路、２２７ 第２比較回路、３０３，３０３ａ，３０３ｂ，４０１，５０１，６０１，７０１ ＤＲＡＭセルアレイ、３０４ スイッチ、３１１，３１１ａ，３１１ｂ リフレッシュタイマ出力ＰＡＤ、３１２，３１２ａ，３１２ｂ リフレッシュタイマ入力ＰＡＤ、３１３，３１３ａ，３１３ｂ ボンディングオプションＰＡＤ、３１４，３１４ａ，３１４ｂ ＷＡＩＴ端子、３１５，３１５ａ，３１５ｂ 制御信号端子、３１６，３１６ａ，３１６ｂ データ入出力端子、４０７，５０５ コラム制御回路、４０９，４９９，６１８，８０６ ロウ制御回路、４１０，５０６，６１１ コマンドデコーダ、４２１ ＣＤＥＴＲＧ発生器、４２２ ＣＯＬＰ＿ＳＨＦＴ発生器、４３１ ワンショットパルス発生器、４３２ ＷＡＩＴ＿ＡＳＹＮ発生回路、４３３ ＷＡＩＴ発生回路、４０８，５０４，６０３ 周辺回路群、４８０ コマンドシフト回路、５０７ 共通信号生成回路、５０８ 同期対応プリアンプ制御回路、５０８ 同期対応プリアンプ制御回路、５０９ 非同期対応プリアンプ制御回路、４０４ ＲＣＲ、４０５，６１０，９０３ ＢＣＲ、４０６ 入出力回路およびバッファ、４１７ コラムデコーダ、４１８ ロウデコーダ、５１２ 同期対応プリアンプ、５１３ 非同期対応プリアンプ、５１４ 同期対応ＤＢドライバ、５１５，６２０ 出力回路、５１６ 非同期対応ＤＢドライバ、５２１ 基準信号発生器、５２２ 同期対応プリアンプ制御信号発生器、５２３ プリアンプ活性化準備信号発生器、５２４ 同期指示信号発生器、５６１ スイッチ部、５６２ イコライズ部、５６３ 増幅部、５６４，５６５ バッファ部、５９０ 共用ＤＢドライバ、５９６ 同期対応プリアンプ配置領域、５７７ 非同期対応プリアンプ配置領域、５９８ 同期／非同期対プリアンプ配置領域、６０４，１００４ ＣＬＫバッファ、６０５ ＵＢバッファ、６０６ ＬＢバッファ、６０７ ＷＥバッファ、６０８ ＡＤＶバッファ、６０９，１００３ ＣＥバッファ、６１２ ＺＲＳＴ生成回路、６１３ ＺＵＢ０生成回路、６１４ ＺＬＢ０生成回路、６１５ ＡＤＶ０生成回路、６１６ ＺＷＥ０生成回路、６１７ マスク制御回路、６３１ 第１制御回路、６３２ 第２制御回路、６３３ 第３制御回路、７０２ 共通部、７０３ モバイルＲＡＭ専用部、７０４ セルラーＲＡＭ専用部、７０５ 入出力回路、７０６ モバイルＲＡＭ／セルラーＲＡＭ判定回路、７２２ センス動作制御回路、７２３ アドレスキュー対策回路、７２４ 入出力バッファ、７３１ コマンドモード回路、７３２ バーストリフレッシュ回路、７３３ アーリーライト回路、７３４ データ保持ブロック制御回路、７４１ 同期インタフェース回路、７４２ ＺＡＤＶ制御回路、７４３ ＮＯＲインタフェース回路、７４４ その他のセルラー互換動作制御回路、７４５ ＢＣＲ／ＲＣＲセット回路、８０４ ＢＣＲ、８０５ バーストレングスカウンタ、９０２ 共通制御回路、９０４ 同期制御回路、９０５ 非同期制御回路、９０６ ｔＣＳＰ判定回路、４００，５００，６００，８００，９００，１０００ 同期式擬似ＳＲＡＭ、７００ モバイル／セルラー兼用ＲＡＭ、９９９ ＣＳＬカウンタ、１００５ 制御バッファ、１０１０ ＡＤＶ０発生回路、１０１１ ＲＡＳ発生回路、２２１，ＯＲ４２ 論理和回路、ＡＮＤ１，ＡＮＤ４１，ＡＮＤ１０１ 論理積回路、ＩＶ１〜ＩＶ３，ＩＶ１１，ＩＶ１２，ＩＶ２１〜ＩＶ４４，ＩＶ５１，ＩＶ５２〜ＩＶ５６，ＩＶ５９，ＩＶ７１〜ＩＶ７４，ＩＶ８１〜ＩＶ８９ インバータ、ＯＲ４２ 論理和回路、ＮＯＲ２１，ＮＯＲ２２，ＮＯＲ７１，ＮＯＲ８１〜ＮＯＲ８５，ＮＯＲ９５，ＮＯＲ９８，ＮＯＲ９９ 反転論理和回路、ＮＡＮＤ１，ＮＡＮＤ２１〜ＮＡＮＤ３６，ＮＡＮＤ５３〜ＮＡＮＤ５８，ＮＡＮＤ６０，ＮＡＮＤ８１〜ＮＡＮＤ９１ 反転論理積回路、ＤＬ１１，ＤＬ２１，ＤＬ５１〜ＤＬ５４，ＤＬ８１〜ＤＬ８３，ＤＬ９９，ＤＬ１０１，ＤＬ１０２，ＤＬ１９１，ＤＬ１９２ 遅延回路（Ｄｅｌａｙ）、ＨＤＬ５３ Ｈｉｇｈ側Ｄｅｌａｙ、Ｃ コンデンサ、Ｒ 負荷、Ｐ３１〜Ｐ４５，Ｐ５１〜Ｐ６２，Ｐ７１〜Ｐ７６ ＰチャネルＭＯＳトランジスタ、Ｎ３１〜Ｎ３３，Ｎ５１〜Ｎ６２，Ｎ７１〜Ｎ７６ ＮチャネルＭＯＳトランジスタ、ＣＶ１、ＣＶ６１〜ＣＶ６４ クロックドインバータ。

Claims (23)

  1. クロックに同期して動作する半導体記憶装置であって、
    行列状に配置された複数のメモリセルを有するメモリアレイと、
    トリガ信号を出力するトリガ生成回路と、
    前記トリガ信号を受けて、前記トリガ信号を遅延させた遅延信号を出力する遅延回路と、
    前記クロックを受け、前記トリガ信号を受けてから前記遅延信号を受けるまでの間、受けたクロックの数をカウントし、カウント結果を出力するクロックカウンタと、
    クロックの数とレイテンシとの対応関係を記憶し、前記クロックカウンタから出力されるカウント結果に対応するレイテンシを判定する判定回路と、
    前記判定されたレインテンシを保持するレジスタと、
    前記レジスタに保持されたレインテンシに基づき、外部にウエイト信号を出力するウエイト制御回路とを備えた半導体記憶装置。
  2. 前記トリガ生成回路は、
    外部信号をラッチしてラッチ信号を生成する回路と、
    前記ラッチ信号の組合せに応じて、読出し信号または書込み信号ととともに前記トリガ信号を出力する論理回路とを備えた請求項１記載の半導体記憶装置。
  3. 行列状に配置された複数のダイナミックランダムアクセスメモリのメモリセルを有し、１度のリフレッシュの単位となるバンクを複数個有するメモリアレイと、
    リフレッシュのトリガを出力する回路と、
    前記リフレッシュトリガを受けたときに、外部から指示された動作を実行中のときに、前記動作を実行中のバンクと異なるバンクを選択して、前記選択したバンクのアドレスを出力するバンク選択回路と、
    前記受けたアドレスのバンクのリフレッシュを実行するリフレッシュ制御回路とを備え、
    前記バンク選択回路は、
    リフレッシュが実施済みのバンクのアドレスを保持し、すべてのバンクのアドレスが保持されると、保持されているすべてのアドレスが消去されるレジスタと、
    前記リフレッシュトリガを受けたときに、前記レジスタを参照してリフレッシュが未実施のバンクのアドレスを特定する特定回路と、
    前記未実施のバンクアドレスと、前記動作を実行中のバンクアドレスとを比較し、異なる場合に、前記未実施のバンクアドレスを出力する比較回路とを含む半導体記憶装置。
  4. 行列状に配置された複数のダイナミックランダムアクセスメモリのメモリセルを有するメモリアレイと、
    リフレッシュのタイミングを規定する第１の信号を生成する第１の回路と、
    前記第１の信号を出力する出力端子と、
    外部からリフレッシュのタイミングを規定する第２の信号を受ける入力端子と、
    前記第１の信号および前記第２の信号を受けて、いずれかの信号を出力するスイッチと、
    前記スイッチから出力される信号を受けて、当該信号に基づきリフレッシュ制御を行なう第２の回路とを備えた半導体記憶装置。
  5. 前記半導体記憶装置は、さらに、
    前記第２の回路でリフレッシュ制御が実行されている間、外部にウエイト信号を出力するウエイト制御回路を備えた請求項４記載の半導体記憶装置。
  6. 前記第１の回路は、前記第１の信号として一定周期の信号を出力するタイマである、請求項５記載の半導体記憶装置。
  7. クロックに同期して動作し、バーストモードでのアクセスを行ない、読出し信号または
    書込み信号が生成されるのに先立って、ロウアドレスおよびコラムアドレスを取得する半導体記憶装置であって、
    行列上に配置された複数のメモリセルを有するメモリアレイと、
    外部から受けた制御信号によって読出し信号または書込み信号が生成された第１のクロックに同期して、選択されたロウのロウアクセス処理と、先頭から１個以上かつバーストレングス以下である第１の個数のコラムのコラムアクセス処理を行ない、
    レイテンシで規定される第２のクロック以降のクロックに同期して、バーストモードアクセスの残りの第２の個数のコラムのコラムアクセス処理を行なうように制御する制御回路とを備えた半導体記憶装置。
  8. 前記半導体記憶装置は、
    前記メモリセルに接続されたビット線対の電位を増幅するセンスアンプ回路と、
    前記コラムを選択するコラムデコーダとを含み、
    前記制御回路は、
    前記センスアンプ回路を活性化させる信号が生成された後のタイミングで、前記第１のクロックに同期して活性化されるロウ活性化信号に応じてコラムイネーブル信号を生成する第１の制御回路と、
    前記コラムイネーブル信号に応じて、前記第１の個数のコラムを活性化させる第１の指示信号を前記コラムデコーダに出力し、前記第２のクロック以降のクロックに同期して前記第２の個数のコラムを活性化させる第２の指示信号を前記コラムデコーダに出力する第２の制御回路とを備える、請求項７記載の半導体記憶装置。
  9. 前記制御回路は、前記第１のクロックに同期してコラムアクセス処理が行なわれて出力される先頭のデータのタイミングを外部に通知する信号を生成する回路を含む、請求項８記載の半導体記憶装置。
  10. 前記制御回路は、前記第２のクロック以降のクロックに同期してコラムアクセス処理が行なわれて出力される先頭のデータのタイミングを外部に通知する信号を生成する回路を含む、請求項８記載の半導体記憶装置。
  11. リフレッシュ動作、読出し動作、または書込み動作を実行中に、前記読出しまたは書込み要求信号が生成されたときには、前記動作の実行終了後の次のクロックを前記第１のクロックとして動作させるためのシフト回路とを備えた請求項８記載の半導体記憶装置。
  12. 外部信号の組合せによって、複数の動作モードのいずれかのモードに設定される半導体記憶装置であって、
    行列上に配置された複数のメモリセルを有するメモリアレイと、
    前記メモリセルに各々接続されたビット線対と、
    前記ビット線対の電位を増幅する第１の増幅回路と、
    複数の前記ビット線対に接続されたＩＯ線対と、
    前記各モードに応じていずれかが活性化され、前記ＩＯ線対の電位を増幅する２種類以上の第２の増幅回路とを備えた半導体記憶装置。
  13. 前記複数の動作モードは、外部から入力されるクロックに同期した同期動作モードと、クロックに同期しない非同期動作モードであり、
    前記第２の増幅回路は、
    同期動作モードに対応した第１の種類の増幅回路と、
    非同期動作モードに対応した第２の種類の増幅回路とである、請求項１２記載の半導体記憶装置。
  14. 前記半導体記憶装置は、
    同期モードに設定されたときに、前記第１の種類の増幅回路を活性化するとともに、前記第２の種類の増幅回路を非活性化し、
    非同期モードに設定されたときに、前記第１の種類の増幅回路を非活性化するとともに、前記第２の種類の増幅回路を活性化させる制御回路と、
    前記第１の種類の増幅回路の出力、および前記第２の種類の増幅回路の出力と接続され、前記第１の種類の増幅回路の出力または前記第２の種類の増幅回路の出力のいずれかをデータバスへ出力するデータバスドライバとを備えた請求項１３記載の半導体記憶装置。
  15. 前記第１の種類の増幅回路は、クロックに同期した信号に基づき、前記ＩＯ線対と当該第１の種類の増幅回路内の増幅部との間の接続を切断するスイッチ部を備え、
    前記第２の種類のプリアンプは、前記ＩＯ線対と当該第２の種類の増幅回路内の増幅部との間の接続を切断するスイッチ部を有しない、請求項１４記載の半導体記憶装置。
  16. 前記ＩＯ線と接続する前記第１の種類の増幅回路および前記第２の種類の増幅回路は、コラム方向に並んで配置され、
    前記ＩＯ線対は、分岐を有せずに、前記第１の種類の増幅回路および前記第２の種類の増幅回路と接続する、請求項１３記載の半導体記憶装置。
  17. クロックに同期して動作する半導体記憶装置であって、
    行列状に配置された複数のメモリセルを有するメモリアレイと、
    外部からバイトマスク信号を受けて、前記バイトマスク信号に基づきバイトマスク処理を制御するバイトマスク制御回路と、
    前記メモリセルから出力されたデータを受けて、前記バイトマスク制御回路による指示に従って、前記メモリセルから出力されたデータの前記バイトマスク信号に対応するバイトの出力を行なわない出力回路とを備え、
    前記バイトマスク制御回路は、連続読出しまたは連続書込みが第１のロウと第２のロウの２つのロウに渡る場合、途中で第１のロウの最後のコラムに達したため第２のロウへの移行のためロウアクセス処理を行なっている間に、外部からバイトマスク信号を受けたときに、前記バイトマスク信号に対応するバイトのマスク処理を、前記ロウアクセスが終了し、次のビットのデータが出力されるタイミングまで延長する、半導体記憶装置。
  18. 前記半導体記憶装置は、さらに、
    前記次のロウへの移行のためロウアクセス処理を行なっている間、データが出力されるまで待つことを外部に知らせるウエイト信号を出力するウエイト制御回路を備え、
    前記バイトマスク制御回路は、各バイトごとに、
    前記バイトマスク信号が前記連続読出しまたは書込みの先頭のビット以外のビットのバイトマスクを行なうことを示す場合において、前記次のロウへの移行のためロウアクセス処理を行なわないとした場合に前記ビットが前記出力回路から出力されるタイミングに前記ウエイト信号が出力されているときに、前記バイトに対応する出力イネーブル信号をディセーブルにせずに、前記バイトマスク信号に基づいて生成された信号を出力する第１回路と、
    前記バイトマスク信号に基づいて生成された信号を受けて保持し、前記ウエイト信号が解除されたタイミングに、前記バイトに対応する出力イネーブル信号をディセーブルにする第２回路とを含み、
    前記出力回路は、前記出力イネーブル信号がディセーブルを示すときに、前記メモリセルから出力されたデータの前記ディセーブルの出力イネーブル信号に対応するバイトの出力を行なわない、請求項１７記載の半導体記憶装置。
  19. クロックに同期して動作する半導体記憶装置であって、
    行列状に配置された複数のメモリセルを有するメモリアレイと、
    前記メモリセルに接続されたビット線対と、
    コラム選択信号を受けて、バーストアクセスの最後のカラムを選択する選択信号が活性化された後の次のクロックでバーストレングスリセット信号を出力するバーストレングスカウンタと、
    前記バーストレングスリセット信号を受けて、前記ビット線対をプリチャージする制御回路とを備えた半導体記憶装置。
  20. 前記制御回路は、前記バーストレングスリセット信号を受けて、プリチャージ信号を活性化して、前記プリチャージ信号の活性化によって前記ビット線対をプリチャージする、請求項１９記載の半導体記憶装置。
  21. クロックに同期して動作する同期モードと、非同期で動作する非同期モードとを有する半導体記憶装置であって、
    行列状に配置された複数のメモリセルを有するメモリアレイと、
    同期固定モードと、非同期固定モードと、同期および非同期の混載モードのいずれかに設定可能な設定回路と、
    前記混載モード時に、外部チップイネーブル信号がアサートされてから、外部クロックの立ち上がりまでの時間が所定値以上か否かを調べ、前記所定値以上のときに、非同期固定モードに移行する非同期移行回路と、
    同期固定モードまたは混載モードに設定されたときに同期動作を制御する同期制御回路と、
    非同期固定モード若しくは混載モードに設定されたとき、または非同期固定モードに移行したときに、非同期動作を制御する非同期制御回路とを備え、
    前記非同期移行回路は、前記設定回路の出力に応じて非活性化される、半導体記憶装置。
  22. 前記設定回路は、バスコンフィギュレーションレジスタの所定の２個のビットであり、
    前記非同期移行回路は、前記ビットの値が同期固定モードまたは非同期固定モードを示すときには、前記移行動作の処理を停止する、請求項２１記載の半導体記憶装置。
  23. クロックに同期して動作する半導体記憶装置であって、
    行列状に配置された複数のメモリセルを有するメモリアレイと、
    外部チップイネーブル信号を受けて内部チップイネーブル信号を生成するチップイネーブルバッファと、
    外部クロックを受けて内部クロックを生成するクロックバッファと、
    外部アドレス信号を受けて内部アドレス信号を生成するアドレスバッファと、
    外部チップイネーブル信号以外の外部制御信号を受けて内部制御信号を生成する制御バッファとを備え、
    前記クロックバッファ、前記アドレスバッファ、および前記制御バッファは、前記内部チップイネーブル信号を受けて、前記内部チップイネーブル信号がチップの非活性を示すときに、その動作を停止し、
    前記クロックバッファ、前記アドレスバッファ、および前記制御バッファは、前記内部チップイネーブル信号が活性化を示すときに、動作を実行し、
    前記制御バッファは、外部アドレス取込信号を受けて、内部アドレス取込信号を生成し、
    前記半導体記憶装置は、さらに、
    前記内部アドレス取込信号を所定の遅延量だけ遅延させる遅延回路と、
    前記遅延回路の出力と前記内部クロックとを受けるクロックドインバータと、
    前記クロックドインバータの出力と前記内部クロックとの論理積信号を出力する論理回路と、
    前記論理積信号の先頭のパルスに基づき、ロウアドレスストローブ信号を活性化する回路とを備え、
    前記論理積信号の先頭のパルスが、前記外部アドレス取込み信号が活性化されている間に立ち上がる外部クロックパルスから生成された内部クロックパルスとなるように、前記遅延回路の所定の遅延量が定められている、半導体記憶装置。
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