TWI460725B - 半導體記憶裝置 - Google Patents

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TWI460725B
TWI460725B TW100114414A TW100114414A TWI460725B TW I460725 B TWI460725 B TW I460725B TW 100114414 A TW100114414 A TW 100114414A TW 100114414 A TW100114414 A TW 100114414A TW I460725 B TWI460725 B TW I460725B
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Takeo Miki
Seiji Sawada
Masaki Tsukude
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Renesas Electronics Corp
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Description

半導體記憶裝置
本發明有關於半導體記憶裝置，特別有關於適於裝載到攜帶式終端機之半導體記憶裝置。
行動電話等之攜帶式終端機所使用之半導體記憶裝置，為了實現大容量和控制之簡易性，而使用有虛擬SRAM。在虛擬SRAM(Static Random Access Memory)中，作為內部之記憶單元係使用DRAM(Dynamic Random Access Memory)單元，作為規定被輸入之控制信號和位址信號等之外部介面，係使用與SRAM類似之不與時脈同步之非同步之介面。另外，復新動作不是藉由來自外部之信號而被控制，而是在內部自動地進行(例如，參照日本專利特開2002-352577號公報)。
另外，為了實現更高速化，例如，依照Cellular RAM(商標)Memory、網際網路(URL：http://www.micron.com/products/psram/cellularram/)所記憶之Cellular RAM(R)(商標)之方式，使在虛擬SRAM追加有同步式之介面的同步式虛擬SRAM實用化。在該同步式虛擬SRAM，除了與SRAM類似之與時脈不同步之非同步式之介面外，更具備有與時脈同步之同步式之介面。
但是，在同步式之虛擬SRAM中，從接受到讀出或寫入要求起，到資料被輸出為止之時脈數為命令潛伏期CL，在經過潛伏期CL之前，與進行自行復新之期間，以WAIT信號通知不能從外部進行存取。習知之命令潛伏期CL為從外部施加，但是在同步式之虛擬SRAM中，因為可以藉由來自內部之WAIT信號通知不能存取之信息，所以可謂不需要從外部施加。在同步式虛擬SRAM之內部中，依照當時之狀態設定命令潛伏期CL，反而可以設定較從外部設定為更適當之值。
與此相對地，在日本專利特開2001-155484號公報，揭示有可以依照時脈頻率調整潛伏期之潛伏期決定電路。該潛伏期決定電路具備有：潛伏期決定指示輸入部，係與時脈信號同步，並回應開始潛伏期決定之潛伏期決定開始信號之活性化，而發出內部開始信號；潛伏期區間定義電路，係回應潛伏期決定開始信號，在時脈信號之每一個邊緣，發出指定之潛伏期決定區間信號；延遲部，係發出延遲信號，使內部開始信號依指定時間被延遲而調整潛伏期；和潛伏期指示電路，係在延遲信號之活性化時點，回應潛伏期決定開始信號和潛伏期決定區間信號，藉以決定潛伏期數。利用此種潛伏期決定電路，則可以不藉由來自外部之指示，在內部決定潛伏期。
另外，例如在日本專利特開平07-226077號公報，所揭示之方法是在虛擬SRAM具有多個群組(bank)之情況時，自行復新與讀出或寫入同時實行。亦即，在特開平07-226077號公報之段落[0020]，第1至第4列位址閂鎖電路和緩衝器80~83，即使第1至第4單元群組第10~13中之某一個單元群組成為復新模態，亦可以在其餘之3個單元群組側，傳送被列位址閂鎖電路70閂鎖之第2列位址信號A0 ~An-2 ，則即使在復新模態中亦可以進行資料之存取。
但是，在上述之文獻所記載之方法中，會有下面所述之問題。
首先，在日本專利特開2001-155484號公報，記載有在內部設定潛伏期之方法，但是對於設定潛伏期之時序則未有記載。
另外，在日本專利特開平07-226077號公報，記載有在進行復新之群組和進行讀出或寫入之群組不同時，同時進行復新和讀出或寫入之方法，但是未記載有以不使與進行讀出或寫入之群組重疊之方式，決定進行復新之群組的方法。
另外，當將多個虛擬SRAM收容在1個之封裝時，因為以互不相同之時序進行復新，所以各個所輸出之WAIT信號會有互相競爭之問題。
另外，在較比命令潛伏期CL所規定之時序更早之時序，存在有不能輸出資料的問題。
另外，在具有如同步模態和非同步模態等之多個模態，並選擇1個模態進行動作之情況時，即使是在某一個模態適當地動作之預放大器，仍會有由於在其他模態未適當動作，而不能正常地進行放大之情況。
另外，在連續讀出或寫入之途中，當轉移到下一個列時，存在有從外部藉由WAIT信號，在得知用於轉移到下一個列之處理(轉移前之字線之非活性化，轉移後之字線之活性化，和利用感測放大器之放大等)結束後，必需施加位元線掩蔽信號的問題。
另外，為了對位元線對偶進行預充電，則有必需使來自外部之晶片賦能信號非活性化，而有需要來自外部之控制的問題。
另外，在如同Cellular RAM(商標)之半導體記憶裝置中，不能以低頻率之時脈且同步式進行動作乃為其問題。
另外，在待用狀態或對其他晶片之存取中，有在成為非活性之晶片，因為輸入/輸出緩衝器繼續進行動作，所以會浪費地消耗電流之問題。
本發明之目的為提供一種可以以適當之時序在內部設定潛伏期的半導體記憶裝置。
另外，本發明之另一目的是提供一種半導體記憶裝置，適當地決定進行復新之群組，使其不會與進行讀出或寫入之群組重疊。
另外，本發明之又另一目的是提供一種半導體記憶裝置，當將多個虛擬SRAM收容在1個之封裝時，可以以同一時序進行復新。
另外，本發明之更另一目的是提供一種半導體記憶裝置，可以在較命令潛伏期CL所規定之時序更早之時序，輸出資料。
另外，本發明之更另一目的是提供一種半導體記憶裝置，在具有多個模態，選擇1個之模態進行動作之情況時，可以利用全部之模態使預放大器適當地進行動作。
另外，本發明之更另一目的是提供一種半導體記憶裝置，即使在連續讀出或寫入之途中，轉移到下一個列之情況時，可以從外部，與不轉移到下一個列之情況同樣地，施加位元組掩蔽信號。
另外，本發明之更另一目的是提供一種半導體記憶裝置，不需要來自外部之控制，只利用內部之控制就可以對位元線對偶進行預充電。
另外，本發明之更另一目的是提供一種半導體記憶裝置，可以以低頻率之時脈，和同步式進行動作。
另外，本發明之更另一目的是提供一種半導體記憶裝置，可以防止在成為非活性之晶片中，輸入/輸出緩衝器繼續動作而造成浪費地消耗電流。
本發明之一態樣之半導體記憶裝置係一種與時脈同步地進行動作的半導體記憶裝置，其具備有：記憶器陣列，具有被配置成行列狀之多個記憶單元；觸發信號產生電路，用來輸出觸發信號；延遲電路，用來接受觸發信號，而輸出使觸發信號延遲之延遲信號；時脈計數器，用來接受時脈，在從接受到觸發信號起至接受到延遲信號為止之期間，計數接受到之時脈的數，藉以輸出計數結果；判定電路，記憶時脈之數和潛伏期之對應關係，判定與從時脈計數器輸出之計數結果對應的潛伏期；暫存器，用來保持被判定之潛伏期；和等待控制電路，根據被保持在暫存器之潛伏期，用來將等待信號輸出到外部。
本發明之另一態樣之半導體記憶裝置具備有：記憶器陣列，具有被配置成為行列狀之多個動態隨機存取記憶器之記憶單元，並具有多個成為1次被復新之單位的群組；輸出電路，用來輸出復新之觸發信號；群組選擇電路，在接受到復新觸發信號時，當從外部所指示之動作為實行中時，選擇與動作實行中之群組為不同之群組，輸出被選擇之群組的位址；和復新控制電路，用來實行接受到之群組的復新；群組選擇電路係包含有：暫存器，用來保持完成實施復新之群組的位址，當所有之群組位址均被保持時，消除被保持之所有位址；指定電路，當接受到復新觸發信號時，參照暫存器，指定未實施復新之群組的位址；和比較電路，將未實施之群組位址，和實行動作中之群組位址進行比較，在比較結果為不同之情況時，輸出未實施之群組位址。
本發明之又另一態樣之半導體記憶裝置係具備有：記憶器陣列，具有被配置成行列狀之多個動態隨機存取記憶器之記憶單元；第1電路，產生用以規定復新之時序的第1信號；輸出端子，用來輸出第1信號；輸入端子，接受用以規定來自外部之復新之時序的第2信號；開關，接受第1信號和第2信號，輸出其任一方之信號；和第2電路，接受從開關所輸出之信號，根據該信號進行復新控制。
本發明之更另一態樣之半導體記憶裝置為與時脈同步地進行動作，並進行叢發模態之存取，在產生讀出信號或寫入信號之前，取得列位址和行位址的半導體記憶裝置，具備有：記憶器陣列，具有被配置成為行列狀之多個記憶單元；控制電路，進行控制成為與依照自外部接受之控制信號而產生讀出信號或寫入信號的第1時脈同步、而進行被選擇之列的列存取處理；和進行從開頭起1個以上且叢發長度以下之第1個數之行的行存取處理；和與潛伏期所規定之第2時脈以後之時脈同步、而進行叢發模態存取之剩餘之第2個數之行的行存取處理。
本發明之又另一態樣之半導體記憶裝置為藉由外部信號之組合，被設定為多個動作模態之任一模態的半導體記憶裝置，其具備有：記憶器陣列，具有被配置成為行列狀之多個記憶單元；位元線對偶，分別連接到記憶單元；第1放大電路，將位元線對偶之電位進行放大；IO線對偶，連接到多個之位元線對偶；和2種以上之第2放大電路，配合各個模態而有任一個被活性化，對IO線對偶之電位進行放大。
本發明之更另一態樣為一種與時脈同步地進行動作的半導體記憶裝置，其具備有：記憶器陣列，具有被配置成為行列狀之多個記憶單元；位元組掩蔽控制電路，接受來自外部之位元組掩蔽信號，根據位元組掩蔽信號，控制位元組掩蔽處理；輸出電路，接受從記憶單元輸出之資料，依照位元組掩蔽控制電路之指示，不進行與從記憶單元所輸出之資料的位元組掩蔽信號對應之位元組之輸出；和位元組掩蔽控制電路，在連續讀出或連續寫入為在第1列和第2列之過渡2個列的情況時，於途中進行為了達到第1列之最後行而朝向第2列轉移之列存取處理之期間，在接受到來自外部之位元組掩蔽信號時，結束列存取，使與位元組掩蔽信號對應之位元組之掩蔽處理，延長到下一個位元之資料被輸出的時序為止。
本發明之又另一態樣之半導體記憶裝置為一種具有與時脈同步進行動作之同步模態、和以非同步進行動作之非同步模態的半導體記憶裝置，其具備有：記憶器陣列，具有被配置成為行列狀之多個記憶單元；設定電路，可以設定為同步固定模態、非同步固定模態、和同步及非同步之混合模態的任一者；非同步轉移電路，在混合模態時，檢查外部晶片賦能信號被尋找到後至外部時脈之上升為止的時間是否為指定值以上，在指定值以上時，則轉移到非同步固定模態；同步控制電路，當被設定在同步固定模態或混合模態時，控制同步動作；和非同步控制電路，當被設定在非同步固定模態或混合模態時，或轉移到非同步固定模態時，控制非同步動作；非同步轉移電路係配合設定電路之輸出而被非活性化。
本發明之更另一態樣之半導體記憶裝置為一種與時脈同步地進行動作的半導體記憶裝置，其具備有：記憶器陣列，具有被配置成為行列狀之多個記憶單元；晶片賦能緩衝器，接受外部晶片賦能信號，而產生內部晶片賦能信號；時脈緩衝器，接受外部時脈，用來產生內部時脈；位址緩衝器，接受外部位址信號，用來產生內部位址信號；控制緩衝器，接受外部晶片賦能信號以外之外部控制信號，用來產生內部控制信號；時脈緩衝器、位址緩衝器、和控制緩衝器係接受內部晶片賦能信號，當內部晶片賦能信號表示晶片之非活性時，則停止該動作；和時脈緩衝器、位址緩衝器、和控制緩衝器係在內部晶片賦能信號表示活性化時，實行動作；控制緩衝器係接受外部位址取入信號，而產生內部位址取入信號；半導體記憶裝置更具備有：延遲電路，用來使內部位址取入信號僅延遲指定之延遲量；資料保持電路，用來接受延遲電路之輸出和內部時脈，與內部時脈同步並保持延遲電路之輸出；邏輯電路，用來輸出資料保持電路之輸出和內部時脈的邏輯積信號；和活性化電路，根據邏輯積信號之開頭之脈波，而使列位址閃控信號活性化；邏輯積信號之開頭脈波，係以成為在外部位址取入信號被活性化之期間上升之從外部時脈脈波所產生之內部時脈脈波的方式，而被決定延遲電路之指定延遲量。
本發明之更另一態樣之半導體記憶裝置為一種被設定在多種動作模態之任一模態的半導體記憶裝置，其具備有：記憶器陣列，具有被配置成為行列狀之多個記憶單元；位元線對偶，分別連接到記憶單元；第1放大電路，用來將位元線對偶之電位進行放大；I/O線對偶，連接到多個之位元線對偶；和2個以上之不同種類的第2放大電路，連接到IO線對偶，並被配置在行方向；IO線對偶係連接在2個以上之不同種類的第2放大電路之間。
本發明之更另一態樣之半導體記憶裝置為一種被設定在多種動作模態之任一模態的半導體記憶裝置，其具備有：記憶器陣列，具有被配置成為行列狀之多個記憶單元；位元線對偶，分別連接到記憶單元；第1放大電路，用來將位元線對偶之電位進行放大；I/O線對偶，連接到多個之位元線對偶；和2個以上之不同種類的第2放大電路，連接到IO線對偶，並被配置在行方向。
依照本發明態樣之半導體記憶裝置，可以以適當之時序在內部設定潛伏期。
另外，依照本發明之另一態樣的半導體記憶裝置，可以適當地決定進行復新之群組，使其不會與進行讀出或寫入之群組重疊。
另外，依照本發明之又另一態樣的半導體記憶裝置，當將多個之虛擬SRAM收容在1個之封裝時，可以以同一時序進行復新。
另外，依照本發明之更另一態樣的半導體記憶裝置，可以在比命令潛伏期所規定之時序更早之時序，輸出資料。
另外，依照本發明之更另一態樣的半導體記憶裝置，在具有多個模態，而選擇1個模態進行動作時，可以以所有之模態適當地進行復新之動作。
另外，依照本發明之更另一態樣的半導體記憶裝置，在連續讀出或寫入之途中，即使在轉移到下一個列之情況，亦可以與不轉移到下一個列之情況同樣地，從外部施加位元組掩蔽信號。
另外，依照本發明之更另一態樣的半導體記憶裝置，不需要來自外部之控制，又利用內部之控制就可以進行位元線對偶預充電。
另外，依照本發明之更另一態樣的半導體記憶裝置，可以以低頻率之時脈且同步式進行動作。
另外，依照本發明之更另一態樣的半導體記憶裝置，在成為非活性之晶片中，可以防止輸入/輸出緩衝器繼續動作而造成浪費之電流消耗。
本發明之上述和其他之目的，特徵，態樣和優點，經由附圖而可理解之本發明有關的詳細說明當可明白。
以下針對本發明之實施形態，利用圖式進行說明。
[第1實施形態]
本實施形態係關於以適當之時序在內部自動地將潛伏期設定為適當之值的同步式虛擬SRAM。
(構造)
圖1表示本實施形態之同步式虛擬SRAM100之構造。參照該圖，該同步式虛擬SRAM100包含有DRAM單元陣列+周邊電路群101、位址緩衝器103、和控制電路102。
DRAM單元陣列+周邊電路群101之DRAM單元陣列為由動態隨機存取記憶器(DRAM)之單元構成的記憶器陣列。周邊電路群101包含有全局輸入/輸出線對偶GIOP(GIO和/GIO)、被設置成與各行對應之行選擇線、行選擇閘、感測放大器、預放大器、寫入驅動器、和列解碼器、行解碼器等。
位址緩衝器103係接受外部位址信號ADD[21：0]，而產生內部位址信號。
控制電路102包含有觸發信號產生電路104、計數器賦能電路105、時脈計數器106、判定電路107、潛伏期用暫存器108、WAIT控制電路109、延遲電路110、和復新控制電路111。
復新控制電路111係根據圖中未顯示之內部的復新計時器，而控制DRAM單元陣列之單元復新動作。
觸發信號產生電路104係輸出成為潛伏期之設定的觸發用之觸發信號Trigger。
延遲電路110由多段之反相器構成，用來接受觸發信號Trigger，藉以輸出延遲觸發信號d Trigger。
計數器賦能電路105在從觸發信號Trigger被輸入起，到延遲觸發信號d Trigger被輸入為止的期間，使計數器賦能信號CE成為「H」。
時脈計數器106在計數器賦能信號CE為「H」之期間，計數被輸入之外部時脈CLK之數。計數之數與被輸入之外部CLK之數，係相關於在計數器賦能信號CE為「H」之期間，亦即相關於延遲電路110之觸發信號Trigger之延遲量。延遲電路110之延遲量則與溫度等之周圍環境相關。
判定電路107為記憶時脈的計數之數與該計數之數可動作之最小潛伏期的對應關係。該對應關係被設定成為時脈之計數之數越多，最小之潛伏期越大。判定電路107根據該對應關係，判定與從時脈計數器106輸出之計數之數對應之最小之潛伏期，將其輸出到潛伏期用暫存器108。
潛伏期用暫存器108係保存從判定電路107送出之最小之潛伏期。
WAIT控制電路109，只在與被保存於潛伏期用暫存器108之最小潛伏期對應之期間，使WAIT信號成為「L」。
圖2表示觸發信號產生電路104之詳細構造。如該圖所示，觸發信號產生電路104之構成包含有閂鎖電路121、反相器IV1、IV2、IV3、和邏輯積電路AND1。
圖3是利用觸發信號產生電路104所產生之信號的時序圖。參照該圖，閂鎖電路121閂鎖外部位址取入信號ADV#，輸出位址取入閂鎖信號ADV#L。閂鎖電路121閂鎖外部晶片賦能信號CE#，輸出晶片賦能閂鎖信號CE#L。閂鎖電路121閂鎖外部寫入賦能信號WE#，輸出寫入賦能閂鎖信號WE#L。閂鎖電路121閂鎖外部組態暫存器賦能信號CRE#，輸出組態暫存器賦能閂鎖信號CREL。AND電路AND1在位址取入閂鎖信號ADV#L為「L」、晶片賦能閂鎖信號CE#L為「L」、寫入閂鎖信號WE#L為「H」、組態暫存器賦能閂鎖信號CREL為「L」、而且外部時脈CLK為「H」時，將讀出信號READ活性化成「H」，並將觸發信號Trigger成為「H」。
藉由此種觸發信號產生電路104，利用外部信號之邏輯值的組合，進行讀出所產生之讀出信號READ時，亦同時產生觸發信號Trigger，並進行潛伏期之設定。
如上述，若依照本實施形態之同步式虛擬SRAM，讀出信號READ被產生，實際上在讀出處理用之必要之命令潛伏期的時序，可以將潛伏期設定在被輸入之外部時脈CLK之頻率及溫度等之周圍環境下可動作之最小之值。
另外，在本實施形態中，延遲電路110是由多個之反相器所構成，但是並不只限於此，例如，亦可以使用將特定之電路模擬地再現之複製電路等。另外，時脈計數器106亦可不接受外部時脈CLK，而是接受內部時脈。
另外，本實施形態不只限於適用在同步式虛擬SRAM，只要是與時脈同步進行行動作之半導體記憶裝置則均可適用。
[第1實施形態之變化例]
在第1實施形態中，觸發信號產生電路104檢測讀出信號READ之產生，並產生觸發信號Trigger，但是並不只限於此。例如，在以下之情況，亦可以作為產生觸發信號Trigger者。
(1)檢測寫入信號WRITE等之其他動作指示信號之輸入，藉以產生觸發信號Trigger。
(2)當利用電源投入檢測電路檢測到有電源投入時，產生觸發信號Trigger。
(3)當利用動作模態設定命令判定電路、判定依照外部信號進行潛伏期、叢發長度等之模態設定時，產生Trigger信號。
(4)當利用溫度變化檢測電路檢測到溫度變化時，產生觸發信號Trigger。
(5)利用內部發訊電路，以一定之週期產生觸發信號Trigger。
[第2實施形態]
本實施形態有關於適當地轉換自行復新之群組，藉以縮短WAIT期間之同步式虛擬SRAM。
(構造)
圖4表示本實施形態之同步式虛擬SRAM200之構造。參照該圖，該同步式虛擬SRAM200具備有DRAM單元陣列+周邊電路群201，和控制電路202。
DRAM單元陣列+周邊電路群201之DRAM單元陣列係以動態隨機存取記憶器(DRAM)之單元所構成之記憶器陣列，並具有4個之群組。群組為將DRAM單元陣列分割之記憶單元群，成為1次之復新動作之單位。亦即，在1次之復新時，使1個之群組被復新。
周邊電路群包含有：全局輸入/輸出線對偶GIOP(GIO和/GIO)、和被設置成與各行對應之行選擇線、行選擇閘、感測放大器、預放大器、寫入驅動器、列解碼器、和行解碼器等。
控制電路202具備有命令解碼器214、復新群組位址指定電路213、復新計時器212、復新控制電路211、和WAIT控制電路215。
命令解碼器214為依照外部控制信號所產生之內部控制信號之邏輯位準的組合，而產生列活性化信號ACT、讀出信號READ、和寫入信號WRITE。
復新計時器212由環式振盪器所構成，用來輸出週期性地被活性化之復新循環信號/Refcyc。
復新群組位址指定電路213係接受復新循環信號/Refcyc、讀出信號READ或寫入信號WRITE、及群組位址，並指定進行復新之群組的位址和該復新之時序。
復新控制電路211若只接受來自復新群組位址指定電路213之群組位址，將立即控制該位址之群組的復新動作。另外，復新控制電路211在接受到來自復新群組位址指定電路213之群組位址的同時，和並接受到指示在該群組位址之群組的讀出動作完成後進行復新之指令時，於經過指定之時間後，將控制該群組之復新動作。
WAIT控制電路215在復新控制電路211控制復新動作之期間，使WAIT信號成為「L」位準。
圖5表示復新群組位址指定電路213之詳細構造。參照該圖，復新群組位址指定電路213具備有OR電路221、群組位址計數器222、復新實施完成/未實施判定電路223、復新實施完成群組保持電路224、第1比較電路225、第2比較電路227、和讀出/寫入動作群組檢測電路226。
OR電路221若接受到來自復新計時器212之復新循環信號/Refcyc、來自復新實施完成/未實施判定電路223之指示下一個群組之信號NEXT、或來自第1比較電路225之指示下一個群組之信號NEXT時，將輸出計數完成信號。
群組位址計數器222在接受到計數完成信號時，在「1」~「4」之範圍完成計數。但是，計數值之初期值設為「0」，計數「4」之下一個為計數「1」。
復新實施完成群組保持電路224係保持實施復新完成之群組位址。復新實施完成群組保持電路224，在保持有「1」~「4」之全部群組位址時，消除所保持之全部群組位址之同時，將群組位址計數器222之計數值重設成為「0」。因此，利用4次之復新而完成群組1~群組4之全部的復新。
復新實施完成/未實施判定電路223係檢查群組位址計數器222之計數器值之群組位址，是否被保持在復新實施完成群組保持電路224。復新實施完成/未實施判定電路223，在未保持有計數器值之群組位址的情況下，判定為未實施，將該群組位址輸出到第1比較電路225或第2比較電路227之任一方。在此處，復新實施完成/未實施判定電路223為，進行輸出之群組位址未被保持在復新實施完成群組保持電路224之最後1個群組位址時，將該群組位址輸出到第2比較電路227。復新實施完成/未實施判定電路223在上述以外之情況時，將該群組位址輸出到第1比較電路225。
復新實施完成/未實施判定電路223在計數器值之群組位址被保持之情況時，判定為實施完成，輸出指示下一個群組位址之信號NEXT。
讀出/寫入動作群組檢測電路226，在接受到讀出信號READ或寫入信號WRITE時，將被輸入之群組位址(進行讀出或寫入之群組的位址)輸出到第1比較電路225和第2比較電路227。
第1比較電路225係檢查接受自讀出/寫入動作群組檢測電路226和復新實施完成/未實施判定電路223之2個群組位址是否相同。第1比較電路225在該2個群組位址不同時，將接受自復新實施完成/未實施判定電路223之群組位址、發送到復新控制電路211，並對復新實施完成群組保持電路224輸出該群組位址而進行保持。第1比較電路225在該2個群組位址相同時，輸出指示下一個群組位址之信號NEXT。
第2比較電路227係檢查接受自讀出/寫入動作群組檢測電路226和復新實施完成/未實施判定電路223之2個群組位址是否相同。第2比較電路227在該2個群組位址不同時，將接受自復新實施完成/未實施判定電路223之群組位址，發送到復新控制電路211，並對復新實施完成群組保持電路224輸出該群組位址並進行保持。第2比較電路227在該2個群組位址相同時，於接受到來自復新實施完成/未實施判定電路223之群組位址、與將指示在該群組位址之群組的讀出動作結束後進行復新之指令，發送到復新控制電路211。
(先前技術之同步式虛擬SRAM之動作例)
首先說明本實施形態之同步式虛擬SRAM200之動作比較用之先前技術之同步式虛擬SRAM的動作。
圖6為說明先前技術之同步式虛擬SRAM之動作。如該圖所示，根據依照外部指示之讀出信號READ，在進行讀出動作之途中，當復新計時器輸出復新循環信號/Refcyc時，復新控制電路在實行中之讀出動作結束後，開始復新動作之控制。另外，WAIT控制電路，在復新動作之實行中將WAIT信號輸出到外部。
因此，在先前技術之同步式虛擬SRAM，當讀出動之時序和自行復新之時序重疊時，使自行復新之時序延遲之同時，在自行復新結束之前，將不能從外部發送讀出之指示。
(本實施形態之同步式虛擬SRAM200之動作例1)
圖7為說明本實施形態之同步式虛擬SRAM200之動作例。
首先，根據來自外部之指定群組2的讀出信號READ，進行群組2之讀出動作。
其次，根據來自外部之指定群組3的讀出信號READ，進行群組3之讀出動作。在群組3之讀出動作中，復新計時器212輸出復新循環信號/Refcyc。復新群組位址指定電路213內之OR電路221，在接受到復新循環信號/Refcyc時，將輸出計數完成信號。群組位址計數器222將使群組位址之計數值成為「1」。復新實施完成/未實施判定電路223，因為在復新實施完成群組保持電路224尚未有任何保持，所以判定為未實施，將群組位址「1」輸出到第1比較電路225。讀出/寫入動作群組檢測電路226接受讀出信號READ和群組位址「3」，將群組位址「3」輸出到第1比較電路225和第2比較電路227。第1比較電路225因為接受到之2個群組位址不同，所以將接受自復新實施完成/未實施判定電路223之群組位址「1」，發送到復新控制電路211之同時，將群組位址「1」輸出到復新實施完成群組保持電路224並進行保持。復新控制電路211在接受到群組位址「1」時，控制群組1之復新動作。
其次，根據來自外部之指定群組1之讀出信號READ，進行群組1之讀出動作。
其次，根據來自外部之指定群組2之讀出信號READ，進行群組2之讀出動作。在群組2之讀出動作中，復新計時器212輸出復新循環信號/Refcyc。復新群組位址指定電路213內之OR電路221，在接受到復新循環信號/Refcyc時，就輸出計數完成信號。群組位址計數器222使群組位址之計數值成為「2」。由於在復新實施完成群組保持電路224只保持群組位址「1」，不保持群組位址「2」，所以復新實施完成/未實施判定電路223判定為未實施，將群組位址「2」輸出到第1比較電路225。在讀出/寫入動作群組檢測電路226，接受讀出信號READ和群組位址「2」，將群組位址「2」輸出到第1比較電路225和第2比較電路227。第1比較電路225因為所接受到之2個群組位址為相同，所以輸出下一個群組指示之信號NEXT。
OR電路221在接受到下一個之群組指示之信號NEXT時，就輸出計數完成信號。群組位址計數器222使群組位址之計數值成為「3」。由於在復新實施完成群組保持電路224只保持群組位址「1」，不保持群組位址「3」，所以復新實施完成/未實施判定電路223判定為未實施，將群組位址「3」輸出到第1比較電路225。在讀出/寫入動作群組檢測電路226接受讀出信號READ和群組位址「2」，將群組位址「2」輸出到第1比較電路225和第2比較電路227。第1比較電路225因為接受到之2個群組位址不同，所以將接受自復新實施完成/未實施判定電路223之群組位址「3」，送出到復新控制電路211，並將群組位址「3」輸出到復新實施完成群組保持電路224並進行保持。復新控制電路221在接受到群組位址「3」時，控制群組3之復新動作。
其次，根據來自外部之指定群組4之讀出信號READ，進行群組4之讀出動作。
其次，根據來自外部之指定群組1之讀出信號READ，進行群組1之讀出動作。在群組1之讀出動作中，復新計時器212輸出復新循環信號/Refcyc。復新群組位址指定電路213內之OR電路221接受到復新循環信號/Refcyc時，就輸出計數完成信號。群組位址計數器222使群組位址之計數值成為「4」。由於在復新實施完成群組保持電路224只保持群組位址「1」和「3」，不保持群組位址「4」，所以復新實施完成/未實施判定電路223判定為未實施，將群組位址「4」輸出到第1比較電路225。在讀出/寫入動作群組檢測電路226接受讀出信號READ和群組位址「1」，將群組位址「1」輸出到第1比較電路225和第2比較電路227。第1比較電路225因為接受到之2個之群組位址為不同，所以將接受自復新實施完成/未實施判定電路223之群組位址「4」，發送到復新控制電路211，並將群組位址「4」輸出到復新實施完成群組保持電路224並進行保持。復新控制電路211在接受到群組位址「4」時，就控制群組4之復新動作。
其次，根據來自外部之指定群組3之讀出信號READ，進行群組3之讀出動作。
其次，根據來自外部之指定群組4之讀出信號READ，進行群組4之讀出動作。在群組4之讀出動作中，復新計時器212輸出復新循環信號/Refcyc。復新群組位址指定電路213內之OR電路221，在接受到復新循環信號/Refcyc時，就輸出計數完成信號。群組位址計數器222使群組位址之計數值成為「1」(循環式更新)。在復新實施完成群組保持電路224，因為保持有群組位址「1」、「3」和「4」，所以復新實施完成/未實施判定電路223判定為實施完成，輸出指示下一個群組之信號NEXT。
OR電路221在接受到下一個之群組指示之信號NEXT時，就輸出計數完成信號。群組位址計數器222使群組位址之計數值成為「2」。在復新實施完成群組保持電路224中，因為保持有群組位址「1」、「3」、「4」，未保持群組位址「2」，所以復新實施完成/未實施判定電路223判定為未實施，將群組位址「2」輸出到第2比較電路227。在此處群組位址「2」並非輸出到第1比較電路225，而是輸出到第2比較電路227，其係因為在群組「1」~「4」中，該群組位址「2」為未實施之最後的群組。在讀出/寫入動作群組檢測電路226中，接受讀出信號READ和群組位址「4」，將群組位址「4」輸出至第1比較電路225和第2比較電路227。第2比較電路227因為接受到之2個群組位址不同，所以將接受自復新實施完成/未實施判定電路223之群組位址「2」，發送到復新控制電路211，並將群組位址「2」輸出到復新實施完成群組保持電路224並進行保持。復新控制電路211在接受到群組位址「2」時，就控制群組2之復新動作。
復新實施完成群組保持電路224，在保持有所有之群組位址「1」~「4」時，就消除所保持之群組位址，並在群組位址計數器222中，將群組位址之計數值重設成為「0」。
(復新群組位址指定電路之動作例2)
圖8為說明本實施形態之同步式虛擬SRAM200之另一動作例。
以下針對在動作例1之最後階段，代替來自外部之指定群組4之讀出信號READ，輸入指定群組2之讀出信號READ時之處理進行說明。
根據來自外部之指定群組2之讀出信號READ，進行群組2之讀出動作。在群組2之讀出動作中，復新計時器212輸出復新循環信號/Refcyc。復新群組位址指定電路213內之OR電路221在接受到復新循環信號/Refcyc時，輸出計數完成信號。群組位址計數器222使群組位址之計數值成為「1」(循環式更新)。在復新實施完成群組保持電路224，因為保持有群組位址「1」、「3」和「4」，所以復新實施完成/未實施判定電路223判定為實施完成，輸出指示下一個群組之信號NEXT。
OR電路221在接受到下一個之群組指示之信號NEXT時，輸出計數完成信號。群組位址計數器222使群組位址之計數值成為「2」。由於在復新實施完成群組保持電路224保持有群組位址「1」、「3」、「4」，未保持有群組位址「2」，所以復新實施完成/未實施判定電路223判定為未實施，將群組位址「2」輸出到第2比較電路227。
在此處群組位址「2」並非輸出到第1比較電路225，而是輸出到第2比較電路227，其係因為在群組位址「1」~「4」中，該群組位址「2」為未實施之最後的群組。在讀出/寫入動作群組檢測電路226中，接受讀出信號READ和群組位址「2」，將群組位址「2」輸出到第1比較電路225和第2比較電路227。第2比較電路227因為所接受到之2個群組位址相同，所以將接受自復新實施完成/未實施判定電路223之群組位址「2」，和群組2之讀出動作完成後指示進行復新之指令，發送到復新控制電路211，並將群組位址「2」輸出到復新實施完成群組保持電路224並進行保持。復新控制電路211在接受群組位址「2」、和指示在群組2之讀出動作結束後進行復新之指令時，在經過指定時間後，控制群組2之復新動作。
復新實施完成群組保持電路224在保持有所有之群組位址「1」~「4」時，將消除所保持之群組位址，並在群組位址計數器222，將群組位址之計數值重設成為「0」。
如上述，若依照本實施形態之同步式虛擬SRAM，因為不會與進行讀出或寫入之群組重疊、且決定未實施復新之群組為將進行復新之群組，所以不會使自行復新之時序延遲，而且可以依公平之頻度進行復新。
另外，在本實施形態中，在1次~4次、和5次~8次等之各4次之自行復新時，設定了完成4個群組之全部的復新，但是並不只限於此種方式。例如，亦可以在每8次之自行復新，完成4個之全部的復新。在此種情況，在動作例2，可以使第4次之群組2的自行復新之時序不延遲。另外，亦可以設定為在讀出信號READ之前，外部之系統側能夠指定進行讀出之群組位址之排程者。在此種情況，可以設定進行復新之群組位址之排程，使其不會與排程所指定之群組位址之讀出重疊，且復新次數在全部之群組成為均等。
另外，在本實施形態之動作例中，係針對在讀出動作中發生復新要求之情況進行說明，但是對於在寫入動作中發生有復新要求之情況，亦同樣地處理。
另外，本實施形態不只限於適用在同步式虛擬SRAM，亦可適用在不與時脈同步進行動作之虛擬SRAM。
[第3實施形態]
本實施形態係關於將多個同步式虛擬SRAM收容在1個之封裝，使多個之同步式虛擬SRAM之復新的時序設為相同之構造。
(構造)
圖9表示本實施形態之被收容在1個之封裝的各個同步式虛擬SRAM300之構造。該同步式虛擬SRAM300包含有復新計時器301、控制電路302、DRAM單元陣列+周邊電路群303、和開關304。
DRAM單元陣列+周邊電路群303之DRAM單元陣列係由動態隨機存取記憶器(DRAM)之單元所構成的記憶器陣列。周邊電路群包含有全局輸入/輸出線對偶GIOP(GIO和/GIO)、被設置成與各行對應之行選擇線、行選擇閘、感測放大器、預放大器、寫入驅動器、列解碼器、和行解碼器等。
控制電路302在經由控制信號端子315接受外部控制信號的同時，經由資料輸入/輸出端子316接受對DRAM單元陣列之寫入資料，根據該等而控制該同步式虛擬SRAM300全體之處理，並經由資料輸入/輸出端子316從DRAM單元陣列輸出讀出資料。另外，控制電路302包含有復新控制電路305和WAIT控制電路306。
復新計時器301係由環式振盪器構成，並將被週期性地活性化之復新循環信號/Refcyc輸出到開關304和復新計時器輸出PAD311。施加到復新計時器輸出PAD311之復新循環信號/Refcyc，被發送到其他之同步式虛擬SRAM。
復新計時器輸入PAD312係接受來自其他之同步式虛擬SRAM之復新計時器的復新循環信號/Refcyc。
焊接選擇(bonding option)PAD313係依照被施加之電位而控制開關304。
開關304接受來自復新計時器301之復新循環信號/Refcyc和來自復新計時器輸入PAD312之復新循環信號/Refcyc。該2個復新循環信號/Refcyc雖為週期相同，但是時序不同。
開關304為依照焊接選擇PAD313之施加電位，將接受到之復新循環信號/Refcyc之任一個輸出到復新控制電路305。亦即，開關304在焊接選擇PAD313被施加接地電位時，將輸出來自復新計時器輸入PAD312的復新循環信號/Refcyc，在被施加接地電位以外之電位時，將輸出來自復新計時器301的復新循環信號/Refcyc。
復新控制電路305係進行自行復新之控制。
圖10表示復新控制電路305之詳細構造。參照該圖，復新控制電路305包含有指令信號活性化電路50、判定電路60、NAND閘41,44、反相器42、緩衝器48、延遲電路43,49、和正反器45。
指令信號活性化電路50為了使復新指令信號/REFE活性化，而輸出復新旗標信號Refflag。判定電路60為了判定是否輸出依照復新旗標信號Refflag被活性化之復新指令信號/REFE，而輸出判定信號Refwin。
NAND閘41係接受復新旗標信號Refflag和判定信號Refwin，演算復新旗標信號Refflag與判定信號Refwin之邏輯積，並輸出使其演算結果反相之信號作為反相邏輯積信號/REFSF。
反相器42係接受從NAND閘41所輸出之信號/REFSF，藉以輸出經反相之信號ψA1。另外，延遲電路43接受反相邏輯積信號/REFSF，並使其延遲一定時間。
NAND閘44係接受反相器42之輸出信號ψA1和延遲電路43之輸出信號，演算信號ψA1與延遲電路43之輸出信號的邏輯積，藉以輸出使其演算結果反相之信號/REFS。
正反器45由NAND閘46和47所構成。NAND閘46係接受信號/REFS和從NAND閘47所輸出之輸出信號ψA3，演算信號/REFS和信號ψA3之邏輯積，而輸出使其演算結果反相之信號ψA2。NAND閘47係接受從NAND閘46輸出之信號ψA2和從延遲電路49所輸出之信號ψA4，演算信號ψA2和信號ψA4之邏輯積，藉以輸出使其演算結果反相之信號作為復新指令信號/REFE。依照復新指令信號/REFE之活性化，進行復新動作。
延遲電路49係接受從正反器45輸出之復新指令信號/REFE，藉以輸出延遲一定時間之信號ψA4。
緩衝器48係接受信號ψA3，用來輸出復新指令信號/REFE。
指令信號活性化電路50包含有正反器52、NAND閘55、反相器56和57、和延遲電路58。
正反器52由NAND閘53和54所構成。NAND閘53接受復新循環信號/Refcyc和NAND閘54之輸出信號ψA11，演算復新循環信號/Refcyc和信號ψA11之邏輯積，藉以輸出使其演算結果反相之信號ψA10。另外，NAND閘54接受從NAND閘53所輸出之信號ψA10，和從NAND閘55所輸出之輸出信號ψA12，演算信號ψA10和信號ψA12之邏輯積，藉以輸出使其演算結果反相之信號ψA11。
反相器56接受從正反器52輸出之信號ψA11，使其反相，藉以輸出經反相之信號作為復新旗標信號Refflag。
反相器57接受復新指令信號/REFE，使其反相。另外，延遲電路58接受被反相器57反相之復新指令信號/REFE，藉以輸出使被反相之復新指令信號/REFE延遲一定時間之信號ψA13。
NAND閘55接受復新指令信號/REFE和從延遲電路58輸出之信號ψA13，演算復新指令信號/REFE和信號ψA13之邏輯積，藉以輸出使其演算結果反相之信號ψA12。
判定電路60由緩衝器電路61所構成。緩衝器電路61接受內部晶片賦能信號ZINTCE，藉以輸出判定信號Refwin。
再度參照圖9，WAIT控制電路306，在利用復新控制電路305之控制而進行復新控制之期間，使經由WAIT端子314輸出之WAIT信號之位準成為「L」。
(封裝)
圖11表示本實施形態之收納有2個之同步式虛擬SRAM之封裝的構造。參照該圖，第1同步式虛擬SRAM300a和第2同步式虛擬SRAM300b分別具有與圖9之同步式虛擬SRAM同樣之構造。第1同步式虛擬SRAM300a之焊接選擇PAD313a被開放著，開關304a將從復新計時器301a輸出之復新循環信號/Refcyc，發送到復新控制電路305a。
另外一方面，第2同步式虛擬SRAM300b之焊接選擇PAD313b被施加接地電位，開關304b經由復新計時器輸入PAD312b，將自所接受到之第1同步式虛擬SRAM300a之復新計時器301a輸出的復新循環信號/Refcyc，發送到復新控制電路305b。藉此，復新控制電路305a和305b，因為均利用復新計時器301a之復新循環信號/Refcyc進行動作，所以第1和第2同步式虛擬SRAM300a和300b之復新的時序成為相同。
WAIT控制電路306a經由WAIT端子314a和314輸出WAIT信號，WAIT控制電路306b經由WAIT端子314b和314輸出WAIT信號。因為復新控制電路305a和305b之復新的時序成為相同，所以各個WAIT信號變化成為「L」之時序亦成為相同。
如上述，多個同步式虛擬SRAM中，在復新中，可以使用來告知不能接受來自外部之指示動作之WAIT之位準變化的時序成為相同。
另外，在本實施形態中，係以裝載有2個之同步式虛擬SRAM之封裝為例進行說明，但是亦可以為裝載有2個以上之任意個數之同步式虛擬SRAM者。
另外，在本實施形態中，設定為由多個之同步式虛擬SRAM共用復新循環信號/Refcyc，經由復新計時器輸出PAD而輸出本身之復新循環信號/Refcyc，經由復新計時器輸入PAD，接受其他之同步式虛擬SRAM之復新循環信號/Refcyc，但是並不只限於此種方式。例如，亦可以設定為由多個之同步式虛擬SRAM共用復新旗標信號Refflag、反相邏輯積信號/REFSF、或復新指令信號/REFE，經由復新計時器輸出PAD和復新計時器輸入PAD，進行該等信號之接受。
另外，在本實施形態中係使多個同步式虛擬SRAM輸出各個之WAIT信號，但是並不只限於此。例如，亦可以在WAIT控制電路306a與WAIT端子314a之間，和在WAIT控制電路306b與WAIT端子314b之間，分別設置可以以焊接選擇PAD控制之開關，控制成只利用一方之開關連接WAIT端子和WAIT控制電路，而只從1個之同步式虛擬SRAM輸出WAIT信號。
另外，在多個同步式虛擬SRAM未輸出WAIT信號之情況時，亦即，單元復新之時序，和來自外部之讀出信號READ或寫入信號WRITE之時序成為重疊時，亦可以先保持讀出信號READ或寫入信號WRITE，在單元復新完成後，進行讀出動作或寫入動作之情況中，只共用復新循環信號/Refcyc。亦即，不進行WAIT之控制。即使在此種情況中，因為多個之同步式虛擬SRAM同時進行復新，所以具有不會發生信號之干涉的一定效果。
另外，本實施形態並不只限於適用在同步式虛擬SRAM者，亦可適用在不與時脈同步進行動作之虛擬SRAM。
[第4實施形態]
本實施形態有關於同步式虛擬SRAM，係在叢發讀出/寫入時，依照產生讀出或寫入信號之第1時脈，進行開頭起之數個位元之讀出/寫入，依照命令潛伏期CL所規定之第2時脈以後之時脈，進行剩餘之位元的讀出/寫入。
(構造)
圖12表示本實施形態之同步式虛擬SRAM400之構造。參照該圖，該同步式虛擬SRAM400具備有DRAM單元陣列401、控制電路402、位址緩衝器403、RCR(Refresh Configuration Register)404、BCR405(Bus Configuration Register)、和輸入/輸出電路和緩衝器406。
DRAM單元陣列401為由動態隨機存取記憶器(DRAM)之單元所構成的記憶器陣列。
輸入/輸出電路和緩衝器406，為經由資料輸入/輸出端子DQ，進行與外部之系統側之間的資料之輸入/輸出。輸入/輸出電路和緩衝器406，與自輸入/輸出控制電路411所施加之時脈信號CLKQ同步，並輸出從DRAM單元輸出之資料。
RCR404為用來規定自行復新之方法。
BCR405為用來記憶與外部之系統的介面，例如，叢發長度BL及命令潛伏期CL等。
位址緩衝器403係接受外部位址信號ADD[21：0]，藉以產生內部位址信號。在同步式虛擬SRAM中，位址緩衝器403在外部位址取入信號ADV#為「L」時，將取入外部位址信號ADD[21：0]。外部位址取入信號ADV#成為「L」之時序，為較產生讀出信號READ或寫入信號WRITE之時序為更早。另外，這時施加之外部位址信號ADD[21：0]不僅包含列位址，亦包含行位址。因此，列位址和行位址在產生讀出信號READ或寫入信號WRITE之前被取得。
依照此種方式，因為不只是列位址，行位址亦可以在讀出信號READ或寫入信號之產生前被取得，所以在列存取之後，不需要等待到輸入命令潛伏期CL所規定之時脈，就可以開始行存取。在本實施形態中，利用此種特徵，依照產生讀出信號READ或寫入信號時之時脈(稱為第1時脈)，進行用於讀出叢發存取之開頭行資料的行存取處理。接著，依照命令潛伏期CL所規定之時脈(稱為第2時脈)，進行用於讀出叢發存取之其餘行資料的行存取處理。
控制電路402包含有命令解碼器410、輸入/輸出控制電路411、列控制電路409、行控制電路407、WAIT控制電路412、和復新控制電路420。
命令解碼器410為依照外部控制信號所產生之內部控制信號的邏輯位準之組合，產生列活性化信號ACT、讀出信號READ、和寫入信號WRITE。
列控制電路409產生感測放大器活性化信號SENSE，用來使連接到被設在行賦能信號COLE、記憶單元和全局位元線對偶GIO、ZGIO之間的位元線對偶BL、ZBL之感測放大器被活性化。圖13表示列控制電路409之構造。參照該圖，延遲電路(Delay)DL101，係回應讀出信號READ或寫入信號WRITE所產生之時脈的第1時脈CLK0之上升，而接受被活性化之列活性化信號ACT。延遲電路(Delay)DL101輸出使列活性化信號ACT延遲之感測放大器活性化信號SENSE。延遲電路(Delay)DL102為接受感測放大器活性化信號SENSE，藉以產生使感測放大器活性化信號SENSE延遲之行賦能信號COLE。
行控制電路407為產生使連接到全局位元線對偶GIO、ZGIO之預放大器活性化的預放大器活性化信號PARM，與行解碼器活性化觸發信號CDETRG。圖14表示行控制電路407之構造的一部份。參照該圖，行控制電路407具備有COLP_SHFT產生器422和CDETRG產生器421。
COLP_SHFT產生器422為根據外部時脈CLK、讀出信號READ(或寫入信號WRITE)、命令潛伏期CL、讀出信號READ(或寫入信號WRITE)產生時之時脈的第1時脈CLK0所讀出之位元數N1(在本實施形態中為「1」)和叢發長度BL，產生行移位信號COLP_SHFT。亦即，COLP_SHFT產生器422在回應產生讀出信號READ(或寫入信號WRITE)時之時脈後之第(CL-N1)個時脈CLK的下降時，使行移位信號COLP_SHFT活性化，回應叢發長度計數器之計數值成為叢發長度BL，而使行移位信號COLP_SHFT非活性化。
CDETRG產生器421根據行移位信號COLP_SHFT、外部時脈CLK、和行賦能信號COLE，產生行解碼器活性化觸發信號CDETRG。
圖15表示CDETRG產生器421之詳細構造。參照該圖，CDETRG產生器421具備有單發脈波產生器431、邏輯積電路AND41、與邏輯和電路OR42。單發脈波產生器431在行賦能信號COLE之上升時，產生位準為「H」之單發脈波。該單發脈波成為使與第1時脈CLK0同步被存取之第1號之行活性化之信號。
邏輯積電路AND41在行賦能信號COLE為「H」、COLP_SHFT為「H」時，輸出位準為「H」之時脈脈波。該時脈脈波成為使與第2時脈CLK2以後之時脈同步被存取之第2號~第4號行活性化之信號。
邏輯和電路OR42係合成從單發脈波產生器431輸出之單發脈波和從邏輯積電路AND41輸出之時脈脈波。合成後之脈波成為行解碼器活性化觸發信號CDETRG之脈波。
圖16表示WAIT控制電路412之構造。參照該圖，該WAIT控制電路412具備有WAIT_ASYN產生電路432，和WAIT產生電路433。
WAIT_ASYN產生電路432被輸入有來自命令解碼器410之讀出信號READ或寫入信號WRITE，且在回應外部晶片賦能信號CE#被活性化成「L」，使WAIT_ASYN信號成為「L」。然後，WAIT_ASYN產生電路432接受預放大器活性化信號PAE之後，於經過從資料輸出端子DQ輸出開頭之位元資料D0所需要之指定時間後，使WAIT_ASYN信號成為「H」。然後，WAIT_ASYN產生電路432，回應外部晶片賦能信號CE#被非活性化成為「H」，使WAIT_ASYN信號成為Hi-Z。
WAIT產生電路433被輸入有來自命令解碼器410之讀出信號READ或寫入信號WRITE，且在回應外部晶片賦能信號CE#之活性化成為「L」時，使WAIT信號成為「L」。然後，WAIT產生電路433，在接受到(CL-1)+(產生讀出信號READ或寫入信號WRITE時之時脈的第1時脈CLK0所讀出之位元線N1)之個數的時脈後，使WAIT信號活性化成為「H」。然後，WAIT產生電路433回應外部晶片賦能信號CE#之非活性化成為「H」，使WAIT信號成為Hi-Z。
(先前技術之同步式虛擬SRAM之WAIT信號之時序)
圖17表示先前技術之同步式虛擬SRAM之WAIT信號之時序。如該圖所示，在回應讀出信號READ之被輸入、和外部晶片賦能信號CE#被活性化成為「L」時，WAIT信號成為「L」。然後，在接受到(CL-1)(CL=3)之個數的時脈後，WAIT信號成為「H」。然後，回應外部晶片賦能信號CE#之非活性化成為「H」，WAIT信號成為Hi-Z。
(本實施形態之同步式虛擬SRAM400之WAIT_ASYN信號和WAIT信號之時序)
圖18表示本實施形態之同步式虛擬SRAM400之WAIT_ASYN信號和WAIT信號之時序。如該圖所示，在對應讀出信號READ之被輸入、和外部晶片賦能信號CE#被活性化成為「L」時，WAIT_ASYN信號成為「L」。然後，在接受到預放大器活性化信號PAE後，於經過從資料輸出端子DQ輸出開頭之位元之資料D0所需要之指定時間之後，WAIT_ASYN信號成為「H」。藉此，可以將依照時脈CLK0而進行行存取之開頭之位元資料D0的輸出時序，通知於外部之系統側。然後，回應外部晶片賦能信號CE#之非活性化成為「H」，使WAIT_ASYN信號成為Hi-Z。
另外，如該圖所示，在回應讀出信號READ被輸入、且外部晶片賦能信號CE#被活性化成為「L」時，WAIT信號成為「L」。然後，在接受到(CL-1+N1)(CL=3、N1=1)之個數的時脈後，WAIT信號成為「H」。藉此，可以將與根據命令潛伏期CL所決定之時脈同步進行行存取之開頭的位元資料D1所輸出之時序，通知於外部之系統。然後，在回應外部晶片賦能信號CE#之非活性化成為「H」時，WAIT信號成為Hi-Z。
再度參照圖12，周邊電路群408包含有列解碼器418、行解碼器417、圖中未顯示之感測放大器、和圖中未顯示之預放大器。
列解碼器418係使被選擇之字線活性化。
圖19表示行解碼器417之構造。如該圖所示，當行解碼器活性化觸發信號CDETRG被活性化時，與被輸入之行位址對應之行選擇信號CSL將被活性化。
圖中未顯示之感測放大器為第1放大電路，用來對位元線對偶BL、ZBL之間之電位差進行放大。
圖中未顯示之預放大器為第2放大電路，用來對連接在多個位元線對偶BL、ZBL之全局位元線對偶GIO、ZGIO之間的電位差進行放大。
圖12之復新控制電路420為根據圖中未顯示之內部之復新計時器，控制DRAM單元陣列之自行復新動作。
(本實施形態之同步式虛擬SRAM之動作)
圖20是表示本實施形態之同步式虛擬SRAM400之動作的時序圖。參照該圖，首先，與產生讀出信號READ之時脈CLK0(第1時脈)之上升同步，進行下面所述之列存取處理。
命令解碼器410，與時脈CLK0同步，並輸出被活性化之列活性化信號ACT。
列解碼器418根據發送自位址緩衝器403之列位址，選擇字線，使被選擇之字線活性化。
列控制電路409使列活性化信號ACT延遲，並使感測放大器賦能信號SENSE活性化。藉此，周邊電路群408內之圖中未顯示的感測放大器進行位元線對偶之放大。
列控制電路409使感測放大器賦能信號SENSE延遲，用來使行賦能信號COLE活性化。
其次，與第1時脈CLK0之上升同步，進行第1號之行的行存取處理。
CDETRG產生器421，從行賦能信號COLE之上升起，產生單發脈波。其將成為行解碼器活性化觸發信號CDETRG之第1號之脈波。
行解碼器417回應行解碼器活性化觸發信號CDETRG之第1號的脈波，使與被輸入之第1號之行的行位址對應之行選擇信號CSL活性化。
利用行選擇信號CSL所選擇之第1號之行的位元線對偶之電位，被發送到周邊電路群408內之圖中未顯示的預放大器，並進行放大。
被預放大器放大之第1號之行資料，係被發送到輸入/輸出電路和緩衝器406。另外一方面，輸入/輸出控制電路411為接受外部時脈CLK，藉以輸出內部時脈信號CLKQ。在此，回應第1時脈CLK0之上升，開頭之時脈信號CLKQ之脈波被生成。
輸入/輸出電路和緩衝器406，與時脈信號CLKQ同步地，將從第1號之行被輸出的資料D0，經由資料輸出端子DQ，輸出到外部。
其次，與從第1時脈CLK0起之(CL-N1)=第2個之時脈CLK2(第2時脈)以後的時脈同步地，進行第2號~第4號之行的行存取處理。
COLP_SHFT產生器422係回應時脈CLK2(第2時脈)之下降，使行移位信號COLP_SHFT活性化，並回應叢發長度計數器之計數值成為叢發長度BL，使行移位信號COLP_SHFT非活性化。
CDETRG產生器421抽出在行移位信號COLP_SHFT為「H」之期間所含之3個時脈脈波。使該等成為行解碼器活性化觸發信號CDETRG之第2號~第4號之脈波。
行解碼器417為回應行解碼器活性化觸發信號CDETRG之第2號~第4號之脈波，使與被輸入之第2號~第4號之行的行位址對應之行選擇信號CSL活性化。
行選擇信號CSL所選擇之第2號~第4號之行的位元線對偶之電位，發送到周邊電路群408內之圖中未顯示之預放大器，並進行放大。
被預放大器放大之第2號~第4號之行資料，被發送到輸入/輸出電路和緩衝器406。另外一方面，輸入/輸出控制電路411接受來自外部之時脈信號CLK，藉以輸出內部時脈信號CLKQ。時脈信號CLKQ之第2號~第4號之脈波的時序為如通常之時序。
輸入/輸出電路和緩衝器406，與時脈信號CLKQ之第2號~第4號之脈波同步地，將從第2號~第4號之行輸出的資料D1~D3，經由資料輸出端子DQ，輸出到外部。
如上述，若依照本實施形態之同步式虛擬SRAM，因為在較命令潛伏期CL所規定之時序更早之時序輸出資料，所以在系統側可以更早地接受資料，可以更早地開始處理。另外，可以縮短匯流排所不確定之時間。
在本實施形態中為與第1時脈CLK0同步而輸出1個之資料，但是並不只限於此，亦可以設定為輸出2個或3個之資料者。與第1時脈CLK0同步而輸出之資料個數，亦可以依照系統側之情況決定。
另外，在本實施形態中，回應外部晶片賦能信號CE#之非活性化成為「H」，而使WAIT_ASYN信號成為Hi-Z者，但是並不只限於此。例如，在回應WAIT信號之成為「H」時，亦可以使WAIT_ASYN信號成為Hi-Z。
另外，以第1時脈CLK0讀出之位元數N1可以是固定值，亦可以是藉由外部信號被暫存器所設定之值。
另外，在本實施形態中，因為以第1時脈CLK0讀出之位元數N1為「1」，所以使用單發脈波產生器431，產生與第1時脈CLK0同步並使被存取之1個的行活性化之信號，但是在N1為2以上之情況時，亦可以追加用來輸出N1個使所產生之單發脈波在每1個循環被移位的脈波的電路。
另外，列控制電路並不只限於圖13所示者，例如，亦可以為如圖21所示者。參照圖21，延遲電路(Delay)DL191和延遲電路(Delay)DL192在回應產生讀出信號READ或寫入信號WRITE之時脈的第1時脈CLK0之上升時，接受被活性化之列活性化信號ACT。延遲電路(Delay)DL191輸出使列活性化信號ACT延遲之感測放大器活性化信號SENSE。延遲電路(Delay)DL192產生使列活性化信號ACT延遲之行賦能信號COLE。
另外，本實施形態並不只限於適用同步式虛擬SRAM，亦可適用在快閃記憶器等，只要是與時脈同步進行動作之半導體記憶裝置均可適用。特別是適用在高度要求高積體性、高速之同步式虛擬SRAM之應用。
另外，在本實施形態之動作例中，說明了藉由外部信號產生讀出信號READ時之動作，但是在依照外部信號產生寫入信號WRITE時亦進行同樣之動作。
[第4實施形態之變化例]
本變化例有關於同步式虛擬SRAM，係在復新動作中產生讀出信號READ或寫入信號WRITE時，亦與第4實施形態同樣地，在叢發讀出/寫入時，依照第1時脈自開頭讀出/寫入數個之位元，依照命令潛伏期CL所規定之第2時脈以後之時脈，而讀出/寫入其餘之位元。
本變化例為在第4實施形態之控制電路402中追加命令移位電路408，使其即使在復新動作中產生讀出信號READ或寫入信號WRITE時，亦可以進行回應。
圖22表示命令移位電路480之輸入/輸出信號。在命令移位電路480中被輸入有來自命令解碼器410之讀出信號READ，和來自復新控制電路420之復新動作信號REFRESH，藉以輸出修正讀出信號READF。該修正讀出信號READF，代替讀出信號READ，被發送到讀出信號READ所被送到的電路。
圖23表示命令移位電路480之詳細構造。參照該圖，接受復新動作信號REFRESH之反相邏輯積電路NAND81、和接受讀出信號READ之反相邏輯積電路NAND82為構成正反器。反相器IV81使復新動作信號REFRESH反相。
接受反相器IV81之輸出的反相邏輯積電路NAND83，和接受讀出信號READ之反相邏輯積電路NAND84為構成正反器。
接受反相邏輯積電路NAND83之輸出和重設信號ZPOR之反相邏輯積電路NAND85，和接受反相邏輯積電路NAND82之輸出和反相邏輯積電路NAND84之輸出的反相邏輯積電路NAND86，係構成正反器。重設信號ZPOR在電源為ON時將被活性化成為「H」。
反相器IV82接受反相邏輯積電路NAND86之輸出。反相器IV83接受反相器IV82之輸出。反相邏輯和電路NOR81接受反相邏輯積電路NAND86之輸出和反相器IV83之輸出。
反相邏輯積電路NAND87接受反相邏輯和電路NOR81之輸出和反相器IV82之輸出。延遲電路DL81使反相邏輯積電路NAND87之輸出延遲。反相邏輯和電路NOR82接受反相器IV83之輸出和延遲電路DL81之輸出。延遲電路DL82使反相邏輯和電路NOR82之輸出延遲。
反相邏輯積電路NAND88接受延遲電路DL82之輸出和反相邏輯和電路NOR81之輸出。延遲電路DL83使反相邏輯積電路NAND88之輸出延遲。反相邏輯積電路NAND89接受延遲電路DL83之輸出和反相邏輯和電路NOR81之輸出。
反相器IV84接受反相邏輯積電路NAND89之輸出。反相器IV85接受反相器IV84之輸出。反相邏輯積電路NAND90接受反相器IV85之輸出和反相邏輯積電路NAND89之輸出。反相邏輯和電路NOR83接受反相邏輯積電路NAND90之輸出和反相器IV84之輸出。反相器IV86使反相邏輯和電路NOR83之輸出反相。反相器IV87使反相器IV86之輸出反相。
反相邏輯積電路NAND91接受反相邏輯和電路NOR83之輸出和反相器IV87之輸出。反相邏輯和電路NOR84接受反相邏輯積電路NAND91之輸出和反相器IV84之輸出。反相器IV88使反相邏輯和電路NOR84之輸出反相。反相邏輯積電路NAND85接受反相器IV84之輸出和反相器IV88之輸出。反相器IV89使反相邏輯積電路NAND85之輸出反相，藉以輸出修正讀出信號READF。
圖24A表示未進行複新動作時讀出信號READ被輸入時之修正讀出信號READF。如該圖所示，在未進行復新動作時，復新動作信號REFRESH為「L」。命令移位電路480所產生之修正讀出信號READF被活性化之時序，與讀出信號READ被活性化之時序大致相同。因此，即使使用該修正讀出信號READF藉以代替讀出信號READ，亦可以進行與第4實施形態同樣之動作。
圖24B表示復新動作中讀出信號READ被輸入時之修正讀出信號READF。如該圖所示，在進行復新動作時，復新動作信號REFRESH為「H」，但是在復新動作結束時成為「L」。命令移位電路480所產生之修正讀出信號READF被活性化之時序，成為在復新動作信號REFRESH之下降，復新結束之後。因此，若使用該修正讀出信號READF以代替讀出信號READ，從復新結束後可以立即進行與第4實施形態同樣之動作。亦即，在圖20中，以產生讀出信號READ時之時脈CLKO作為起點，進行一連貫之處理，但是在本變化例中，係為以修正讀出信號READF被輸入時之時脈作為起點，進行一連貫之處理。
另外，在本變化例中，係針對在復新動作中產生讀出信號READ或寫入信號WRITE之情況進行說明，但是對於讀出或寫入動作等之實行中，針對產生新的讀出信號READ或寫入信號WRITE之情況，亦同樣地可以適用。特別是在進行新的讀出或寫入之字線，與其之前進行讀出或寫入之字線不同時，因為需要原來之字線的非活性化、新的字線之活性化、和利用感測放大器之放大等處理，所以本變化例可謂較為有效。
另外，在本變化例中為命令移位電路480利用讀出信號READ產生修正讀出信號READ，但是並不只限於此，亦可以利用寫入信號WRITE產生修正寫入信號WRITEF。
[第5實施形態]
本實施形態有關於同步式虛擬SRAM，係具有同步模態和非同步模態之雙方的模態，具有適合於各個模態之第2放大電路的預放大器。另外，第1放大電路之感測放大器為對位元線對偶BL、ZBL之電位進行放大，第2放大電路之感測放大器為對連接到多個位元線對偶BL、ZBL之全局位元線對偶GIO、ZGIO之電位進行放大。
(構造)
圖25表示本實施形態之同步式虛擬SRAM500之構造。參照該圖，該同步式虛擬SRAM500包含有DRAM單元陣列501、控制電路502、周邊電路群504、和位址緩衝器503。
DRAM單元陣列501為由動態隨機存取記憶器(DRAM)之單元所構成之記憶器陣列。
位址緩衝器503接受外部位址信號ADD[21:0]，用來產生內部位址信號。
控制電路502具備有行控制電路505、命令解碼器506、共同信號產生電路507、同步對應預放大器控制電路508、非同步對應預放大器控制電路509、復新控制電路510、和WAIT控制電路511。
行控制電路505根據被輸入之位址，而輸出行選擇信號CSL。
復新控制電路510根據圖中未顯示之內部的復新計時器，控制DRAM單元陣列之自行復新動作。
WAIT控制電路511在利用復新控制電路510之控制而進行復新控制之期間，使經由WAIT端子輸出之WAIT信號之位準成為「L」。
命令解碼器506依照利用外部控制信號所產生之內部控制信號之邏輯位準的組合，產生列活性化信號ACT、讀出信號READ、和寫入信號WRITE。
圖26表示共同信號產生電路507之構造。參照該圖，共同信號產生電路507包含有預放大器活性化準備信號產生器523、和同步指示信號產生器524。如該圖所示，預放大器活性化準備信號PAEM之產生是為使自行控制電路505送出之行選擇信號CSL，在延遲電路(Delay)DL53被僅延遲α時間而生成。預放大器活性化準備信號PAEM被發送到同步對應預放大器控制電路508和非同步對應預放大器控制電路509。
同步指示信號產生器524具備有：反相器IV54，用來接受外部晶片賦能信號CE#；反相邏輯積電路NAND53，接受反相器IV54之輸出和外部時脈CLK；反相器IV53，接受外部晶片賦能信號CE#；延遲電路(Delay)DL51，使反相器IV53之輸出僅延遲β時間；反相邏輯積電路NAND54，接受外部晶片賦能信號CE#和延遲電路(Delay)DL51之輸出；反相邏輯積電路NAND58，接受反相邏輯積電路NAND53之輸出和反相邏輯積電路NAND55之輸出；和反相邏輯積電路NAND55，接受反相邏輯積電路NAND54之輸出和反相邏輯電路NAND58之輸出。
圖27A和27B表示產生同步指示信號SYNC之時序圖。
參照圖27A，在有外部時脈CLK被輸入時，同步指示信號SYNC在外部晶片賦能信號CE#被活性化成為「L」之後，在最初之時脈CLK之上升，成為表示同步模態之「H」，然後，外部晶片賦能信號CE#被非活性化成為「H」，利用延遲電路(Delay)DL51僅延遲β時間後成為「L」。
參照圖27B，當外部時脈CLK未被輸入時，同步指示信號SYNC成為表示非同步模態之「L」。
同步指示信號SYNC為發送到同步對應預放大器控制電路508，和非同步對應預放大器控制電路509。
圖28表示同步對應預放大器控制電路508之構造。如該圖所示，同步對應預放大器控制電路508包含有基準信號產生器521，和同步對應預放大器控制信號產生器522。
圖29表示基準信號產生器521之構造。如該圖所示，基準信號產生器521具備有：反相邏輯積電路NAND56，接受預放大器活性化準備信號PAEM和同步指示信號SYNC；反相器IV55，接受反相邏輯積電路NAND56之輸出；延遲電路(Delay)DL52，用來使反相器IV55之輸出僅延遲γ時間；和延遲電路(High側Delay)HDL53，用來使延遲電路(Delay)DL52之輸出的「H」位準側僅延遲ε時間。延遲電路(Delay)DL52之輸出為第1基準信號PACL，延遲電路(High側Delay)HDL53之輸出為第2基準信號PAEL。
圖30表示High側Delay之一實例。High側Delay具備有P通道MOS電晶體P62，N通道MOS電晶體N62，電阻R，電容器C51，反相器IV56。High側Delay之節點B從「L」變化成為「H」之時序，為較節點A從「L」變化成為「H」之時序慢，但是節點B從「H」變化成為「L」之時序，與節點A從「H」變化成為「L」之時序相同。
圖31表示同步對應預放大器控制信號產生器522之構造。如該圖所示，同步對應預放大器控制信號產生器522係接受第1基準信號PAEL和第2基準信號PACL，用來產生反相預放大器連接信號ZPADT，預放大器活性化信號PAE，反相預放大器活性化信號ZPAE，和反相預放大器等化信號ZPAEQ。
圖32表示產生與同步對應預放大器512相關之信號的時序。參照該圖，在指示同步模態時，如圖27A所說明之方式，同步指示信號SYNC成為「H」。行選擇信號CSL在適當之時序被活性化成為「H」。
預放大器活性化準備信號PAEM為使行選擇信號CSL僅延遲α時間而生成。
預放大器活性化準備信號PAEM和同步指示信號SYNC被輸入到基準信號產生器521之反相邏輯積電路NAND56，自預放大器活性化準備信號PAEM產生僅延遲γ時間之第1基準信號PACL。
另外，該第1基準信號PACL之脈波之開頭，產生僅延遲ε時間之第2基準信號PAEL。
同步對應預放大器控制信號產生器522，在第1基準信號PACL為「H」、且第2基準信號PAEL為「L」時，使反相預放大器連接信號ZPADT活性化成為「L」。另外，同步對應預放大器控制信號產生器522為使第2基準信號PAEL僅延遲δ時間，產生預放大器活性化信號PAE。另外，同步對應預放大器控制信號產生器522使預放大器活性化信號PAE反相，用來產生反相預放大器活性化信號ZPAE和反相預放大器等化信號ZPAEQ。
另外一方面，在同步指示信號SYNC成為表示非同步模態之「L」時，第1基準信號PACL和第2基準信號PAEL不被活性化，結果，反相預放大器連接信號ZPADT、預放大器活性化信號PAE反相預放大器活性化信號ZPAE、和反相預放大器等化信號ZPAEQ不被活性化。
圖33表示非同步對應預放大器控制電路509之構造。如該圖所示，非同步對應預放大器控制電路509具備有：反相邏輯積電路NAND57，接受預放大器活性化準備信號PAEM和同步指示信號SYNC之反相；延遲電路(Delay)DL54，使反相邏輯積電路NAND57之輸出僅延遲ρ時間；反相器IV59，接受延遲電路(Delay)DL54之輸出。反相器IV59之輸出為預放大器活性化信號PAED。
圖34表示產生與非同步對應預放大器513相關之信號的時序。參照該圖，在指示非同步模態時，如圖27B所說明之方式，同步指示信號SYNC成為「L」。行選擇信號CSL在適當之時序被活性化成為「H」。
預放大器活性化準備信號PAEM為使行選擇信號CSL僅延遲α時間。
預放大器活性化準備信號PAEM和同步指示信號SYNC被發送到非同步對應預放大器控制電路509，預放大器活性化準備信號PAEM產生僅延遲ρ時間之預放大器活性化信號PAED。
另外一方面，當同步指示信號SYNC為表示同步模態之「H」時，未使預感測活性化信號PAED活性化。
再度參照圖25，周邊電路群504包含有同步對應預放大器512、非同步對應預放大器513、同步對應DB驅動器514、非同步對應DB驅動器516、和輸出電路515。
(同步對應預放大器512)
圖35表示同步對應預放大器512之構造。如該圖所示，該同步對應預放大器512具備有：開關部561，被反相預放大器連接信號ZPADT所控制；等化部562，被反相預放大器等化信號ZPAEQ所控制；放大部563，被預放大器活性化信號PAE和反相預放大器活性化信號ZPAE所控制；和緩衝器部564、565，被預放大器活性化信號PAE和反相預放大器活性化信號ZPAE所控制。
開關部561包含有P通道MOS電晶體P32和P通道MOS電晶體P31。P通道MOS電晶體P32被配置在全局輸入/輸出線GIO和NODEX之間。P通道MOS電晶體P31被配置在反相全局輸入/輸出線ZGIO和NODEY之間。在P通道MOS電晶體P32和P通道MOS電晶體P31之閘極，被施加有反相預放大器連接信號ZPADT。
等化部562包含有P通道MOS電晶體P34和P通道MOS電晶體P33。P通道MOS電晶體P34被配置在NODEX和電源之間。P通道MOS電晶體P33被配置在NODEY和電源之間。在P通道MOS電晶體P34和P通道MOS電晶體P33之閘極，被施加有反相預放大器等化信號ZPAEQ。
放大部563包含有P通道MOS電晶體P35~P39，和N通道MOS電晶體N31。在NODES和NODET之間，配置有串聯連接之P通道MOS電晶體P36和P通道MOS電晶體P37，與其並聯地配置有串聯連接之P通道MOS電晶體P38和P通道MOS電晶體P39。P通道MOS電晶體P36和P37之閘極，為與NODEY連接。P通道MOS電晶體P38和P39之閘極，為與NODEX連接。P通道MOS電晶體P35被配置在電源和NODES之間。N通道MOS電晶體N31被配置在NODET和地線之間。在P通道MOS電晶體P35之閘極施加有反相預放大器活性化信號ZPAE，在N通道MOS電晶體N31之閘極施加有預放大器活性化信號PAE。
緩衝器564包含有P通道MOS電晶體P40~P42，和N通道MOS電晶體N32。P通道MOS電晶體P40和P通道MOS電晶體P41被配置在電源和NODEO之間。P通道MOS電晶體P40之閘極為與NODEX連接。P通道MOS電晶體P41之閘極被施加有預放大器活性化信號PAE。P通道MOS電晶體P42被配置在NODEO和NODEP之間。在P通道MOS電晶體P42之閘極，施加有反相預放大器活性化信號ZAPE。N通道MOS電晶體N32之閘極，為與NODEX連接。從NODEX輸出反相預放大器輸出資料ZPDD。
緩衝器565包含有P通道MOS電晶體P43~P45，和N通道MOS電晶體N33。P通道MOS電晶體P43和P通道MOS電晶體P44被配置在電源和NODEQ之間。P通道MOS電晶體P43之閘極為與NODEY連接。P通道MOS電晶體P44之閘極被施加預放大器活性化信號PAE。P通道MOS電晶體P45被配置在NODEQ和NODER之間，P通道MOS電晶體P45之閘極被施加反相預放大器活性化信號ZPAE。N通道MOS電晶體N33被配置在NODER和地線之間。N通道MOS電晶體N33之閘極為與NODEY連接。從NODEY輸出預放大器輸出資料PDD。
該同步對應預放大器512因為具有開關部561，所以依照反相預放大器連接信號ZPADT，可以以適當之時序使全局輸入/輸出對偶GIO，ZGIO從放大部563分離。藉此，放大部563一次取入全局輸入/輸出對偶GIO、ZGIO之電位，可以進行所謂之閉入式放大，不會受其後之變化而左右地進行放大，可以使放大高速化。另外，因為全局輸入/輸出對偶GIO、ZGIO從放大部563被分離，所以在放大部563中之放大的同時，可以利用等化部562進行預充電處理，亦可以使預放大器全體之處理高速化。
另外，特別是在與時脈同步進行讀出處理時，因為位址以一定之時序進行變化，不以隨機之時序變化位址，所以在位址不變之時序，若藉由開關部561進行分離，不會取入全局輸入/輸出線對偶GIO、ZGIO之資料。
如上述，該同步對應預放大器512可謂適於進行與時脈同步之讀出動作。
另外一方面，該同步對應預放大器512，為如下所示，不適於與時脈不同步之非同步的讀出動作。
圖36為說明同步對應預放大器512不適於非同步讀出。如該圖所示，非同步讀出為依照位址之變化而進行讀出處理。
如該圖之(1)所示，在行位址變化後，進一步在短時間行位址變化時，與各個之變化對應，反相預放大器等化信號ZPAQ將被活性化，但是，如該圖之(2)所示，該等之被活性化的時序成為接近。其結果為，不充分地進行預充電。另外，因為在不進行預充電之狀態直接進行放大，所以如該圖之(3)所示，在預放大器之輸出資料PDD產生畸變。為了避免此種問題時，在充分地設置預充電期間後，必需進行下一個行之存取，使同步對應預放大器512之處理變慢。
另外，如該圖之(4)所示，在由於雜訊等之影響而產生非法之位址變化的情況時，在全局輸入/輸出線對偶GIO、ZGIO，於輸出非法之行位址變化之行的資料後，輸出正確之行位址變化的行資料。在此情況，若全局輸入/輸出線對偶GIO、ZGIO和放大部563之分離的時序較早，如該圖之(5)所示，對非法之資料進行放大，不對正確之資料進行放大。為了避免此種問題，需要使全局輸入/輸出線對偶GIO、ZGIO和放大部563之分離的時序變慢，藉以使同步對應預放大器512之處理變慢。
如上述，當使用該同步對應預放大器512進行非同步之讀出的情況時，因為處理變慢，所以可謂為不適當。
(非同步對應預放大器513)
圖37表示非同步對應預放大器513之構造。如該圖所示，該非同步對應預放大器513為差動式之電流鏡型之放大器。
參照圖37，P通道MOS電晶體P51和P52構成電流鏡電路。N通道MOS電晶體N51被配置在節點ZPAN和NODEC之間。N通道MOS電晶體N52被配置在NODEE和NODED之間。N通道MOS電晶體N51之閘極與全局輸入/輸出線GIO連接。N通道MOS電晶體N52之閘極與反相全局輸入/輸出線ZGIO連接。P通道MOS電晶體P53被配置在NODEC和NODED之間。P通道MOS電晶體P53之閘極被施加預放大器活性化信號PAED。
P通道MOS電晶體P55和P56構成電流鏡電路。N通道MOS電晶體N54被配置在節點PAN和NODEH之間。N通道MOS電晶體N53被配置在NODEF和NODEG之間。N通道MOS電晶體N54之閘極與反相全局輸入/輸出線ZGIO連接。N通道MOS電晶體N53之閘極與全局輸入/輸出線GIO連接。P通道MOS電晶體P57被配置在NODEG和NODEH之間。P通道MOS電晶體P57之閘極被施加預放大器活性化信號PAED。
N通道MOS電晶體N55被配置在NODED和地線之間。N通道MOS電晶體N55之閘極被施加預放大器活性化信號PAED。P通道MOS電晶體P54被配置在NODEE和NODEF之間。在P通道MOS電晶體P54之閘極被施加預放大器活性化信號PAED。
另外，在電源和節點ZPAN2之間，並聯地配置P通道MOS電晶體P58和P通道MOS電晶體P59。在P通道MOS電晶體P59之閘極被輸入預放大器活性化信號PAED，P通道MOS電晶體P59之閘極與節點PAN連接。
在節點ZPAN2和地線之間，串聯連接N通道MOS電晶體N56，N通道MOS電晶體N57，和N通道MOS電晶體N58。N通道MOS電晶體N56之閘極與反相全局輸入/輸出線ZGIO連接。N通道MOS電晶體N57之閘極與節點PAN2連接。N通道MOS電晶體N58之閘極被輸入預放大器活性化信號PAED。
另外，在電源和節點PAN2之間並聯地配置P通道MOS電晶體P60和P通道MOS電晶體P61，P通道MOS電晶體P61之閘極被輸入預放大器活性化信號PAED，P通道MOS電晶體P60之閘極與節點ZPAN連接。
在節點PAN2和地線之間，串聯連接N通道MOS電晶體N59、N通道MOS電晶體N60和N通道MOS電晶體N61。N通道MOS電晶體N59之閘極與反相全局輸入/輸出線ZGIO連接。N通道MOS電晶體N60之閘極與節點ZPAN2連接。N通道MOS電晶體N61之閘極被輸入預放大器活性化信號PAED。
另外，與節點PAN2連接之反相邏輯和電路NOR99，和與節點ZPAN2連接之反相邏輯和電路NOR98為構成正反器。反相器IV51使反相邏輯和電路NOR99之輸出反相，藉以輸出預放大器輸出信號PAN3。反相器IV52使反相邏輯和電路NOR98之輸出反相，藉以輸出反相預放大器輸出信號ZPNA3。
圖38表示非同步對應預放大器513之各個節點之電位的時間變化。
該非同步對應預放大器513為未具有如同步對應預放大器512之開關部，即所謂之非閉入式之預放大器。因此，非同步對應預放大器513，在放大中不會與全局輸入/輸出線GIO、ZGIO分離，所以適於依照位址變化進行讀出之非同步的讀出。
再度參照圖25，同步對應DB驅動器514將接受到之電位輸出到資料匯流排DB。圖39表示同步對應DB驅動器514之構造。如該圖所示，該同步對應DB驅動器514，係由接受同步對應預放大器512之輸出PDD、並使其反相而輸出到資料匯流排DB的反相器IV74所構成。
非同步對應DB驅動器516將接受到之電位輸出到資料匯流排DB。圖40表示非同步對應DB驅動器516之構造。該非同步對應DB驅動器516，係由接受非同步對應預放大器513之輸出PAN3、並使其反相而輸出到資料匯流排DB的反相器IV74所構成。
圖25之輸出電路515接受資料匯流排DB之資料，並經由資料輸出端子DQ輸出到外部。
如上述，若依照本實施形態之同步式虛擬SRAM，因為具有在同步模態中適當地進行動作之預放大器，和以非同模態進行適當動作之預放大器，所以在全部之模態可以對全局輸入/輸出線GIO、ZGIO之電位差，正常地進行放大。
另外，在本實施形態中為分成同步動作用之預放大器和非同步對應之預放大器，但是並不只限於此，亦可以設置叢發模態用之預放大器和隨機存取模態用之預放大器。在此種情況，半導體記憶裝置並非具有同步模態和非同步模態者，而是成為具有叢發模態和隨機存取模態者。作為叢發模態用，係使之可以有效地實行先讀動作和管線動作，適用在如預放大器512之閉入式放大的預放大器。
本實施形態為依照同步指示信號SYNC，轉換同步模態和非同步模態，但是並不只限於此，亦可以具有焊接選擇PAD，依照對其施加之電位，轉換同步模態和非同步模態。
另外，在本實施形態中，設定為具有同步對應DB驅動器514和非同步對應DB驅動器516，但是亦可以使用與同步和非同步對應之DB驅動器者。
圖41表示兼為同步對應DB驅動器514和非同步對應DB驅動器516之共用DB驅動器590之構造。如該圖所示，該共用DB驅動器S90之構成包含有：反相邏輯和電路NOR71，接受同步對應預放大器512之輸出PDD和非同步對應預放大器513之輸出PAN3；和反相器IV73，使反相邏輯和電路NOR71之輸出反相，並輸出到資料匯流排DB。
圖42表示同步對應預放大器512和非同步對應預放大器513之布置(layout)。如該圖所示，在同步對應預放大器配置區域596，配置同步對應預放大器512，在非同步對應預放大器配置區域597，配置非同步對應預放大器513。
與各個全局輸入/輸出線對偶GIO、ZGIO連接之同步對應預放大器512和非同步對應預放大器513，被配置成在行方向並排。全局輸入/輸出線對偶GIO、ZGIO之配置層和預放大器之配置層為不同，全局輸入/輸出線對偶GIO、ZGIO未具有分支，並與同步對應預放大器512及非同步對應預放大器513連接。
依照上述之方式，在圖42所示之布置中，不需要使全局輸入/輸出線對偶GIO、ZGIO分支，所以全局輸入/輸出線對偶GIO、ZGIO之佈線變為容易。另外，該布置適於可在行方向上將同步式虛擬SRAM500之尺寸變大的情況。
圖43表示同步對應預放大器512和非同步對應預放大器513之另一布置。如該圖所示，在同步/非同步對應預放大器配置區域598，配置同步對應預放大器512和非同步對應預放大器513。
與各個全局輸入/輸出線對偶GIO、ZGIO連接之同步對應預放大器512和非同步對應預放大器513，被配置成在列方向並排。全局輸入/輸出線對偶GIO、ZGIO為具有分支，分支之一方連接到同步對應預放大器512，分支之另外一方與非同步對應預放大器513連接。
依照上述，在圖43所示之布置中，需要使全局輸入/輸出線對偶GIO、ZGIO分支。另外，該布置適合於可在列方向上將同步式虛擬SRAM500之尺寸變大的情況。
[第6實施形態]
本實施形態有關於具有位元組掩蔽功能之同步式虛擬SRAM。在該同步式虛擬SRAM，藉由進行上位位元組或下位位元組之掩蔽，可以使從記憶單元讀出之資料不被輸出到外部。然而，在叢發模態中，有所謂非繞回模態者。在叢發非繞回模態，在叢發讀出或寫入之途中，若達到最後之行，就轉移到下一列。在此種情況，則需要進行被選擇之字線之非活性化，新選擇之字線之活性化，和利用感測放大器之放大處理等之列存取處理。在進行列存取處理之期間，對外部輸出WAIT信號。外部之系統側，可在該WAIT信號被解除後施加位元組掩蔽信號，但是對於外部之系統，係與此種用於轉移到下一個列之列存取處理之有無無關，最好利用同一方法而可以設定位元線掩蔽。本實施形態提供同步式虛擬SRAM，叢發讀出或叢發寫入在過渡第1列和第2列之2個列，在途中為了到達第1列之最後行而轉移到第2列之情況下，亦可以與從外部不過渡2個列之情況同樣地施加位元組掩蔽信號。
(構造)
圖44表示本實施形態之同步式虛擬SRAM600之構造。參照該圖，該同步式虛擬SRAM600具備有DRAM單元陣列601、CLK緩衝器604、UB緩衝器605、LB緩衝器606、WE緩衝器607、ADV緩衝器608、控制電路602、周邊電路群603、和BCR(Bus Configuration Register)610。
DRAM單元陣列601係由動態隨機存取記憶器(DRAM)之單元所構成之記憶器陣列。
周邊電路群603包含有圖中未顯示之全局輸入/輸出線對偶GIOP(GIO和/GIO)、被設置成與各行對應之行選擇線、行選擇閘、感測放大器、預放大器、寫入驅動器、列解碼器、和行解碼器等。周邊電路群603更包含有輸出電路620。
輸出電路620為保持從DRAM單元陣列601輸出之資料。輸出電路620接受上位位元組和下位位元組之各個輸出賦能信號OE。輸出電路620在上位位元組之輸出賦能信號OE表示賦能「H」時，經由資料輸入/輸出端子DQ，將所保持之資料的上位位元組輸出到外部。輸出電路620在下位位元組之輸出賦能信號OE表示賦能「H」時，經由資料輸入/輸出端子DQ，將所保持之資料的下位位元組輸出到外部。
BCR610為記憶與外部系統之介面，例如叢發長度BL，和命令潛伏期CL等。
圖45表示CE緩衝器609之詳細構造。參照該圖，CE緩衝器608包含：反相器1，由被輸入外部晶片賦能信號CE#之P通道MOS電晶體P71和N通道MOS電晶體N71所構成；反相器2，由連接到該反相器1之P通道MOS電晶體P72和N通道MOS電晶體N72所構成；和反相器3，由連接到該反相器2之P通道MOS電晶體P73和N通道MOS電晶體N73所構成。反相器2之輸出為反相內部晶片賦能信號ZINTCE，反相器3之輸出為內部晶片賦能信號INTCE。
圖46表示UB緩衝器605之詳細構造。參照該圖，UB緩衝器605包含有：反相器1，由被輸入外部上位位元組掩蔽信號UB#之P通道MOS電晶體P75和N通道MOS電晶體N74所構成；反相器2，由連接到該反相器1之P通道MOS電晶體P76和N通道MOS電晶體N76所構成；和反相器IV44，連接到該反相器2。反相器IV44之輸出成為內部上位位元組掩蔽信號INTUB。另外，在電源和P通道MOS電晶體P75之間配置P通道MOS電晶體P74。在反相器1和反相器2之連接節點與地線之間，配置N通道MOS電晶體N75。
在P通道MOS電晶體P74之閘極和N通道MOS電晶體N75之閘極，被輸入反相內部晶片賦能信號ZINTCE。在晶片被活性化時，反相晶片賦能信號ZINTCE成為「L」。此時，P通道MOS電晶體P75與電源連接，且反相器1和反相器2之連接節點不接地。因此，進行通常之動作。
另外一方面，當晶片被非活性化時，反相晶片賦能信號ZINTCE成為「H」。此時，P通道MOS電晶體P75與電源之連接被切斷，且反相器1和反相器2之連接節點被接地。因此，內部上位位元組掩蔽信號INTUB成為經常的「L」。
其他之輸入緩衝器，亦即CLK緩衝器604，LB緩衝器606，WE緩衝器607，和ADV緩衝器608之構造，因為與UB緩衝器605之構造相同，所以其說明不再重複。
再度參照圖44，控制電路602具備有命令解碼器611、ZRST產生電路612、ZUBO產生電路613、ZLB0產生電路614、ADV0產生電路615、ZWE0產生電路616、掩蔽控制電路617、列控制電路618、WAIT控制電路619、和復新控制電路621。
命令解碼器611依照利用外部控制信號所產生之內部控制信號之邏輯位準的組合，產生列活性化信號ACT，和讀出信號READ。
圖47表示ZUBO產生電路613之詳細構造。參照該圖，計時反相器CIV61接受內部上位位元組掩蔽信號INTUB。計時反相器CIV61之輸出被發送到由反相器IV21和反相器IV22所構成之雙穩態電路。雙穩態電路之輸出被發送到反相器IV23。反相器IV23之輸出和內部時脈INTCLK被發送到反相邏輯積電路NAND21。反相邏輯積電路NAND21之輸出被發送到反相器IV24，反相器IV24之輸出成為ZUBO。
圖48表示ZLB0產生電路614之詳細構造。參照該圖，在計時反相器CIV62係接受內部下位位元組掩蔽信號INTLB。計時反相器CIV62之輸出被發送到由反相器IV25和反相器IV26所構成之雙穩態電路。雙穩態電路之輸出被發送到反相器IV27。反相器IV27之輸出和內部時脈INTCLK被發送到反相邏輯積電路NAND22。反相邏輯積電路NAND22之輸出被發送到反相器IV28，反相器IV28之輸出成為ZLB0。
圖49表示ADV0產生電路615之詳細構造。參照該圖，在計時反相器CIV63係接受內部位址取入信號INTADV。計時反相器CIV63之輸出被發送到由反相器IV29和反相器IV30所構成之雙穩態電路。雙穩態電路之輸出和內部時脈INTCLK被發送到反相邏輯電路NAND23。反相邏輯積電路NAND23之輸出被發送到反相器IV31，反相器IV31之輸出成為ADV0。另外一方面，雙穩態電路之輸出被發送到反相器IV32。反相器IV32之輸出和內部時脈INTCLK發送到反相邏輯積電路NAND24。反相邏輯積電路NAND24之輸出發送到反相器IV33，反相器IV33之輸出成為ZADV0。
圖50表示ZWE0產生電路616之詳細構造。參照該圖，在計時反相器CIV64係接受內部寫入賦能信號INTWE。計時反相器CIV64之輸出被發送到由反相器IV34和反相器IV35所構成之雙穩態電路。雙穩態電路之輸出被發送到反相器IV36。反相器IV36之輸出和內部時脈INTCLK被發送到反相邏輯積電路NAND25。反相邏輯積電路NAND25之輸出被發送到反相器IV37，反相器IV37之輸出成為ZWE0。
圖51表示ZRST產生電路612之詳細構造。參照該圖，反相器IV38係接受讀出信號READ。延遲電路(Delay)DL99使反相器IV99之輸出延遲。反相器邏輯和電路NOR21接受讀出信號READ和延遲電路(Delay)DL99之輸出。反相器IV42接受反相邏輯和電路NOR21之輸出。反相器IV42之輸出成為反相重設信號ZRST。
圖52表示產生反相重設信號ZRST之時序。如該圖所示，在讀出信號READ被非活性化為「L」時，反相重設信號ZRST被活性化成為「L」位準之脈波。
圖53表示掩蔽控制電路617之詳細構造。該圖只顯示下位側(LB)，但是上位側(UB)亦與其相同。參照圖53，在第1控制電路631，反相邏輯積電路NAND26接受ADV0、ZLB0、和ZWE0。反相邏輯積電路NAND29和反相邏輯積電路NAND30構成正反器。反相邏輯積電路NAND29接受反相邏輯積電路NAND26之輸出。反相邏輯積電路NAND30接受反相重設信號ZRST。反相器IV39接受反相邏輯積電路NAND29之輸出。反相器IV39之輸出成為第1輸出賦能信號OE1。利用此種構造，第1控制電路631，在外部位元組掩蔽信號LB#表示進行叢發存取之開頭位元之位元組掩蔽時，從外部位元組掩蔽信號LB#成為「H」之時脈CLK起，到包含從輸出電路620輸出開頭之位元之時序的時點為止，使第1輸出賦能信號OE1成為「L」。
在第2控制電路632，反相邏輯積電路NAND27接受ZADV0、ZLB0，和ZWE0。反相邏輯積電路NAND31和反相邏輯積電路NAND32構成正反器。反相邏輯積電路NAND31接受反相邏輯積電路NAND27之輸出。反相邏輯積電路NAND31接受反相重設信號ZRST。反相邏輯積電路NAND35接受ZWAIT信號和反相邏輯積電路NAND31之輸出。反相邏輯積電路NAND35之輸出成為第2輸出賦能信號OE2。利用此種構造，第2控制電路632在外部位元組掩蔽信號LB#表示進行開頭之位元以外之位元的位元組掩蔽時，於未進行用於轉移到下個列之列存取處理的情況，在將該位元輸出到輸出電路620之時序，當WAIT信號為「H」時，如通常之方式使第2輸出賦能信號OE2成為「L」，在該時序當WAIT信號為「L」時，不使第2輸出賦能信號OE2成為「L」，將根據位元組掩蔽信號所產生之信號(亦即，反相邏輯積電路NAND27之輸出)輸出到第3控制電路633。
在第3控制電路633，反相器IV41接受ZWAIT信號。延遲電路(Delay)DL21使反相器IV41之輸出延遲。反相邏輯積電路NAND28接受ZWAIT信號和延遲電路(Delay)DL21之輸出。反相邏輯積電路NAND33和反相邏輯積電路NAND34構成正反器。反相邏輯積電路NAND33接受反相邏輯積電路NAND27之輸出。反相邏輯積電路NAND34接受反相重設信號ZRST和反相邏輯積電路NAND28之輸出。反相器IV40接受ZWAIT信號。反相邏輯積電路NAND36接受反相器IV40之輸出和反相邏輯積電路NAND33之輸出。反相邏輯積體電路NAND36之輸出成為第3輸出賦能信號OE3。利用此種構造，第3控制電路633接受根據位元組掩蔽信號所產生之信號並進行保持，在WAIT信號從「L」變成「H」之時序，使第3輸出賦能信號OE3成為「L」。
反相邏輯積電路NAND60接受第1輸出賦能信號OE1、第2輸出賦能信號OE2、和第3輸出賦能信號OE3。反相器IV43接受反相邏輯積電路NAND60之輸出，藉以輸出其輸出賦能信號OE。在利用反相邏輯積電路NAND60和反相器IV43使第1輸出賦能信號OE1、第2輸出賦能信號OE2、和第3輸出賦能信號OE3中之至少1個成為「L」時，其輸出賦能信號OE成為「L」。
再度參照圖44，列控制電路618控制列存取處理(字線之活性化，利用感測放大器之放大等)。
復新控制電路621根據圖中未顯示之內部的復新計時器，控制DRAM單元陣列之單元復新動作。
WAIT控制電路619，在利用復新控制電路621之控制，進行復新控制之期間，和在非繞回模態之叢發讀出的途中，為了達到最後之行，進行轉移到下一列之列存取處理(原來之列之字線的非活性化、新的列之字線的活性化、和利用感測放大器之放大等)之期間，經由WAIT端子輸出之WAIT信號之位準成為「L」。亦即，利用WAIT信號之成為「L」，告知外部等待至資料被輸出。
(未伴隨轉移到下一個列之存取動作)
圖54為表示本實施形態之同步式虛擬SRAM600在叢發讀出時未伴隨轉移到下一個列時之信號之變化的時序圖。下面參照該圖說明例1~例3之動作。
(例1)無掩蔽時
外部位元組掩蔽信號LB#、UB#不成為「H」。在此種情況，第1輸出賦能信號OE1、第2輸出賦能信號OE2、和第3輸出賦能信號OE3在全部期間成為「H」。
(例2)掩蔽第2位元時
外部位元組掩蔽信號LB#、UB#在該圖之(1)成為「H」。在此種情況，第1輸出賦能信號OE1和第3輸出賦能信號OE3在全部期間成為「H」。另外一方面，第2輸出賦能信號OE2，如該圖之(2)所示，在從輸出電路620輸出第2位元之時序(從時脈CLK3之上升到時脈CLK4之上升為止)，成為「L」。
(例3)掩蔽第1位元時
外部位元組掩蔽信號LB#、UB#在該圖之(3)成為「H」。在此種情況，第2輸出賦能信號OE2和第3輸出賦能信號OE3在全部期間成為「H」。第1輸出賦能信號OE1，如該圖之(4)所示，在從外部位元組掩蔽信號LB#，UB#成為「H」之時脈CLK起，到包含從輸出電路620輸出第1位元之時序的時點為止(從時脈CLK0之上升到時脈CLK3之上升為止)，成為「L」。
(在非繞回模態，伴隨轉移到下一個列時之存取動作)
圖55為表示本實施形態之同步式虛擬SRAM600在非繞回模態設定時，叢發讀出時之伴隨到下一個列時的變化之時序圖。下面參照該圖說明例1~例3之動作。
(例1)無掩蔽時
外部位元組掩蔽信號LB#、UB#不成為「H」。第1輸出賦能信號OE1、第2輸出賦能信號OE2，和第3輸出賦能信號OE3在全部期間成為「H」。
(例2)掩蔽第2位元時(伴隨轉移到下一個列之轉移處理)
外部位元組掩蔽信號LB#、UB#在該圖之(1)成為「H」。在此種情況，第1輸出賦能信號OE1和第2輸出賦能信號OE2在全部期間成為「H」。第3輸出賦能信號OE3，如該圖之(3)所示，在WAIT信號成為「H」時之時序(從時脈CLK7之上升到時脈CLK8之上升為止)，成為「L」。
藉此，第2位元之掩蔽處理被延長到下一個列之列存取處理結束，WAIT信號成為「H」之時點為止。
(例3)掩蔽第3位元時
外部位元組掩蔽信號LB#、UB#在該圖之(3)成為「H」。在此種情況，第1輸出賦能信號OE1和第3輸出賦能信號OE3在全部期間成為「H」。第2輸出賦能信號OE2，如該圖之(4)所示，在從輸出電路620輸出第3位元之時序(從時脈CLK8之上升到時脈CLK9之上升為止)，成為「L」。
(例4)掩蔽第1位元時
圖中雖未顯示，但與圖54之(例3)相同。
由以上之說明可以明白，第2位元之位元組掩蔽信號之設定時序，亦即，施加外部位元組掩蔽信號LB#、UB#之時序，為圖54和圖55之任一者之(A)所示之時序。因此，在叢發讀出或叢發寫入之途中，即使在轉移到下一個列之情況，可以與不轉移到下一個之情況同樣地，從外部施加位元組掩蔽信號。
另外，本實施形態不只可適用在非繞回模態，對於晶片賦能信號成為非活性前連續進行讀出/寫入之連續模態，亦為有效。
另外，本實施形態不只限於適用在同步式虛擬SRAM，只要是與時脈同步進行動作之半導體記憶裝置均可適用。
[第7實施形態]
本實施形態有關於具備有移動式RAM和胞狀(cellular)RAM雙方之功能的移動式/胞狀兼用RAM。在此處，該胞狀RAM為被記載在cellular RAM(商標)Memory之同步型之虛擬SRAM。移動式RAM為具備有行動電話用之持有功能的虛擬SRAM。
(構造)
圖56表示本實施形態之移動式/胞狀兼用RAM700之構造。參照該圖，該移動式/胞狀兼用RAM700具備有DRAM單元陣列701、控制電路707、和輸入/輸出電路705。
DRAM單元陣列701為由動態隨機存取記憶器(DRAM)之單元所構成之記憶器陣列。
輸入/輸出電路705，經由資料輸出端子DQ接受來自外部之資料，並將資料輸出到外部。
控制電路707包含有共同部702，移動式RAM專用部703，胞狀RAM專用部704，和移動式RAM/胞狀RAM判定電路706。
移動式RAM/胞狀RAM判定電路706依照外部信號進行動作，用來判定是否有共同部702、移動式RAM專用部703，和胞狀RAM專用部704之任一方進行動作。
共同部702實行移動式RAM和胞狀RAM共同之功能。
移動式RAM專用部703實行只有移動式RAM所具有之功能。
胞狀RAM專用部704實行只有胞狀RAM具有之功能。
圖57表示共同部702之構造。如該圖所示，共同部702具備有復新計時器721、感測動作控制電路722、位址佇列對策電路723、和輸入/輸出緩衝器724。
復新計時器721輸出進行自行復新之時序信號。
感測動作控制電路722控制感測放大器之動作。
位址佇列對策電路723為用來控制成不會發生位址佇列之電路。
輸入/輸出緩衝器724接受並保持外部控制信號、外部位址信號、和外部時脈等，產生內部控制信號、內部位址信號、和內部時脈等，並保持對外部輸出之資料。
圖58表示胞狀RAM專用部704之構造。如該圖所示，胞狀RAM專用部704具備有同步介面電路741、ZADV控制電路742、NOR介面電路743、其他之胞狀互換動作控制電路744、和BCR/RCR設定電路745。
同步介面電路741控制與時脈同步之動作。
ZADV控制電路742根據外部位址取入信號ADV#，控制外部位址之取入。
NOR介面電路743控制與NOR型快閃記憶器之介面。
其他之胞狀互換動作控制電路744，例如，控制SRAM互換之介面。
BCR/RCR設定電路745用來設定BCR和RCR。
圖59表示移動式RAM專用部703之構造。如該圖所示，移動式RAM專用部703具備有命令模態電路731、叢發復新電路732、早期寫入電路733、和資料保持塊控制電路734。
命令模態電路731利用外部之信號的組合，進行內部之暫存器的設定和重設。
叢發復新電路732先將復新要求保持在內部計數器，當被輸入一定之時序時，連續地進行復新動作。
早期寫入電路733控制使寫入動作之時序變快的早期寫入動作。
資料保持塊控制電路734控制成只對被選擇之塊進行復新，而只保持被選擇之塊的資料。
如上述，依照本實施形態之RAM，因為構建成可以有效地實現胞狀RAM和移動式RAM雙方之功能，所以可以使生產管理效率化，可以防止在製品轉換時期之庫存的減少，更可以降低開發成本。
[第8實施形態]
本實施形態有關於使用叢發長度計數器而實行預充電之同步式虛擬SRAM。
(構造)
圖60表示本實施形態之同步式虛擬SRAM800之構造。參照該圖，該同步虛擬SRAM800具備有DRAM單元陣列+周邊電路群801、控制電路802、命令解碼器803、BCR(Burst Configuration Register)804、和叢發長度計數器805。
DRAM單元陣列+周邊電路群801之DRAM單元陣列為由動態隨機存取記憶器(DRAM)之單元所構成的記憶器陣列。周邊電路群包含有全局輸入/輸出線對偶GIOP(GIO和/GIO)，被設置成與各行對應之行選擇線、行選擇閘、感測放大器、預放大器、寫入驅動器、列解碼器、和行解碼器等。
命令解碼器803依照藉由外部控制信號所產生之內部控制信號之邏輯位準的組合，產生列活性化信號ACT、讀出信號READ、和寫入信號WRITE。
BCR804記憶與外部之系統的介面，例如，叢發長度BL，和命令潛伏期CL等。
圖61表示叢發長度計數器805之詳細構造。參照該圖，叢發長度計數器805包含有CSL計數器999，和邏輯積電路AND101。CSL計數器999接受行選擇信號CSL。CSL計數器999當計數到叢發長度BL個之行選擇信號CSL之脈波時，將輸出「H」。邏輯積電路AND101接受外部時脈CLK和CSL計數器999之輸出，在CSL計數器999之輸出成為「H」後之最初的時脈CLK被輸入之時序，使叢發長度重設信號BLRST活性化成為「H」。
控制電路802包含列控制電路806。列控制電路806當接受到叢發長度重設信號BLRST時，將使預充電信號PRC活性化。藉由該預充電信號PRC，使字線被非活性化，使位元線對偶被預充電。
(動作)
圖62表示字線之非活性化之時序圖。如該圖所示，在使接受到讀出信號READ或寫入信號WRITE之時脈的時序成為時脈CLK0時，藉由命令潛伏期CL=2、叢發長度BL=4，使叢發存取之最後行之選擇用的行選擇信號CSL，在時脈CLK4之時序被活性化。叢發長度計數器805，在從CLK0之(CL+BL-1)=5個後之時脈的時脈CLK5之時序，使叢發長度重設信號BLRST活性化成為「H」。然後，根據該叢發長度重設信號BLRST，使預充電信號PRC活性化，使被選擇之字線(X0 )非活性化，使位元線對偶被預充電。
如上述，依照本實施形態之同步式虛擬SRAM，當叢發長度計數器805計數到叢發長度BL個之行選擇信號CSL之脈波時，因為將使叢發長度重設信號BLRST活性化，所以即使外部晶片賦能信號CE#不回復到「H」，亦可以使字線非活性化。
如上述，若依照本實施形態之同步式虛擬SRAM，因為不是藉由外部控制使字線非活性化，而是利用內部控制使字線非活性化，所以控制變為簡單。
另外，亦可以以外部位址取入信號ADV#之下降作為起點，產生重設信號，利用該重設信號而產生預充電信號PRC。
另外，在實施形態中為根據叢發長度重設信號BLRST，進行字線之非活性化，但是並不只限於此，例如亦可以設定為不進行讀出亦不進行寫入之待用狀態。
另外，本實施形態不只限於適用在同步式虛擬SRAM，只要是與時脈同步進行動作之半導體記憶裝置者均可適用。
[第9實施形態]
本實施形態有關於具有同步模態被固定之模態的同步式虛擬SRAM。
(先前技術之同步模態/非同步模態之設定)
首先，針對先前技術之Cellular RAM(商標)之同步/非同步模態之設定進行說明。
圖63表示先前技術之同步/非同步模態之設定方法。如該圖所示，在tCSP為20ns以上時，與BCR(Bus Configuration Register)之第15位元之BCR[15]之值無關地，被設定在非同步固定模態。在未滿tCSP為20ns時，依照BCR[15]之值設定模態。tCSP為從外部晶片賦能信號CE#之下降起，到外部時脈CLK之上升為止的時間。
圖64A和64B為用於說明依照tCSP之值的模態之設定。在圖64A中，tCSP為7.5ns。在此種情況，因為tCSP為未滿20ns，所以參照BCR[15]之值，在該值為0時，設定在同步/非同步混合模態，在該值為1時，設定在非同步固定模態。
在圖64B中，tCSP為22.5ns。在此種情況，因為tCSP為20ns以上，所以在從外部時脈CLK之下降成為20ns之時點，與BCR[15]之值無關地，被設定在非同步固定模態。
由以上之說明可以明白，如圖64B所示，在時脈頻率低時，強制地被設定在非同步固定模態。因此，不能以低速之時脈頻率和同步模態進行動作。
因此，本實施形態所提供之同步式虛擬SRAM，即使在tCSP為20ns以上之低時脈頻率時，亦可以設定在同步模態。
(本實施形態之同步/非同步模態之設定)
圖65表示本實施形態之同步/非同步模態之設定方法。如該圖所示，在BCR[16]之值為0時，與tCSP和BCR[15]之值無關地，被設定在同步固定模態。另外一方面，在BCR[16]之值為1時，依照tCSP和BCR[15]之值，與先前技術同樣地被設定。
(構造)
圖66表示本實施形態之同步式虛擬SRAM900之構造。參照該圖，該同步式虛擬SRAM900包含有DRAM單元陣列+周邊電路群901、BCR(Bus Configuration Register)903、tCSP判定電路906、同步控制電路904、非同步控制電路905、和共同控制電路902。
DRAM單元陣列+周邊電路群901之DRAM單元陣列為由動態隨機存取記憶器(DRAM)之單元所構成之記憶器陣列。周邊電路群包含有全局輸入/輸出線對偶GIOP(GIO和/GIO)、被設置成與各行對應之行選擇線、行選擇閘、感測放大器、預放大器、寫入驅動器、列解碼器、和行解碼器等。
BCR903為規定與外部之系統的介面。
tCSP判定電路906，在從外部晶片賦能信號CE#之下降起，到外部時脈CLK之上升為止的時間成為20ns以上之時點，判定非同步控制信號ASYNTRG。tCSP判定電路906接受BCR[15]和BCR[16]，在BCR[15]=1時，或在BCR[16]=0時，不進行判定tCSP之處理。因為在BCR[16]=0時，成為同步固定模態，在BCR[16]=1，且BCR[15]=1時，因為為非同步固定模態，所以不需要判定tCSP。
同步控制電路904接受BCR[16]、非同步控制信號ASYNTRG，BCR[15]，在該等之組合成為圖65所示之同步固定模態或同步/非同步混合模態時，該同步控制電路904進行活性化。亦即，同步控制電路904，在BCR[16]=0時，或BCR[16]=1、非同步控制信號ASYNTRG為非活性化，而且BCR[15]=0時，進行活性化，在其以外之情況時進行非活性化。同步控制電路904在活性化時，控制與同步式虛擬SRAM900之與外部時脈CLK為同步之動作。
非同步控制電路905接受BCR[16]、非同步控制信號ASYNTRG、和BCR[15]，在該等之組合成為圖65所示之非同步固定模態或同步/非同步混合模態時，進行活性化，在其以外時進行非活性化。亦即，非同步控制電路905，在BCR[16]=1時進行活性化，在BCR[16]=0時進行非活性化。非同步控制電路905在活性化時，控制不與同步式虛擬SRAM900之外部時脈CLK同步之動作。
共同控制電路902控制與外部時脈CLK之是否同步為無關之動作。
如上述，若依照本實施形態之同步式虛擬SRAM時，因為可以與tCSP之值無關地設定同步固定模態，所以即使時脈頻率為低速，亦可以與時脈同步地進行動作。
在本實施形態中，因為使用如圖BCR[15]，BCR[16]之鄰接的位元，設定同步模態/非同步模態，所以可以很容易進行電路連接。
另外，在本實施形態中為依照BCR[16]之值設定成同步固定模態，但是並不只限於此。例如，亦可以依照BCR之其他位元、其他暫存器之位元、焊接選擇，或外部信號等，設定同步固定模態。
另外，本實施形態並不只限於適用在同步式虛擬SRAM，只要是具有與時脈同步動作之同步模態、和對時脈非同步動作之非同步模態之半導體裝置，均可適用。
[第10實施形態]
本實施形態有關於同步式虛擬SRAM，係依照外部晶片賦能信號CE#，控制輸入緩衝器之活性/非活性，並避免外部晶片賦能信號CE#不與時脈同步而被活性化時之問題。
(構造)
圖67表示本實施形態之同步式虛擬SRAM1000之構造。參照該圖，該同步式虛擬SRAM1000包含有DRAM單元陣列+周邊電路群1001、控制電路1002、CE緩衝器1003、CLK緩衝器1004、控制緩衝器1005，和位址緩衝器1006。
DRAM單元陣列+周邊電路群1001之DRAM單元陣列為由動態隨機存取記憶器(DRAM)之單元所構成之記憶器陣列。周邊電路群包含有全局輸入/輸出線對偶GIOP(GIO和/GIO)、被設置成與各行對應之行選擇線、行選擇閘、感測放大器、預放大器、寫入驅動器、列解碼器、和行解碼器等。
位址緩衝器1006接受外部位址信號ADD[21:0]，並產生內部位址信號。
CE緩衝器1003接受外部晶片賦能信號CE#，用來產生內部晶片賦能信號INTCE。內部晶片賦能信號INTCE被發送到CLK緩衝器1004、控制緩衝器1005、和位址緩衝器1006。該等之輸入緩衝器在內部晶片賦能信號INTCE為表示晶片之非活性化之「L」時，停止動作，在內部晶片賦能信號INTCE為表示晶片之活性化之「H」時，進行通常之動作。該等之輸入緩衝器，在動作之停止中，即使接受到來自外部之信號亦無法保持，而無法輸出內部信號。
CLK緩衝器1004接受外部時脈CLK，保持作為緩衝器時脈BUFFCLK，產生內部時脈INTCLK。
控制緩衝器1005除了外部晶片賦能信號CE#外，接受控制信號(包含位址取入信號ADV#)，產生內部控制信號。例如，控制緩衝器1005在接受到外部位址取入信號ADV#時，產生內部位址取入信號INTADV。
控制電路1002包含有ADV0產生電路1010和RAS產生電路1011。
ADV0產生電路1010藉由內部晶片賦能信號INTCE、內部時脈INTCLK、和反相內部位址取入信號ZINTADV，產生位址取入觸發信號ADV0。
RAS產生電路1011藉由位址取入觸發信號ADV0，產生列位址閃控信號RAS。
(先前技術之ADV0產生電路)
圖68表示先前技術之ADV0產生電路1050之構造。參照該圖，反相內部位址取入信號ZINTADV被輸入到計時反相器CIV1。計時反相器CIV1之輸出和內部時脈INTCLK被輸入到反相邏輯積電路NAND1，反相邏輯積電路NAND1之輸出被輸入到反相器IV1。反相器IV1之輸出成為位址取入觸發信號ADV0。
(先前技術之動作)
下面說明在使用先前技術之ADV0產生電路之情況時，不與外部時脈CLK同步，非同步地使外部晶片賦能信號CE#變化時所發生之問題。
圖69表示使用先前技術之ADV0產生電路1050時之各個信號之變化的時序。參照該圖，外部時脈CLK、外部位址取入信號ADV#、和外部晶片賦能信號CE#如圖69所示地被施加。在外部晶片賦能信號CE#為「H」時，CLK緩衝器1004和控制緩衝器1005為在停止中，只有外部晶片賦能信號CE#被取入到CE緩衝器1003，產生內部晶片賦能信號INTCE。回應外部晶片賦能信號CE#被活性化成為「L」，反相內部晶片賦能信號ZINTCE成為「L」。
當反相內部晶片賦能信號ZINTCE成為「L」時，控制緩衝器1005再度開始動作，外部位址取入信號ADV#被取入到控制緩衝器1005，產生內部位址取入信號INTADV。在該時點，因為外部位址取入信號ADV#成為「L」，所以反相內部位址取入信號ZINTADV成為「L」。
另外，當反相內部晶片賦能信號ZINTCE成為「L」時，CLK緩衝器1004再度開始動作，外部時脈CLK被取入到CLK緩衝器1004，CLK緩衝器1004回應所保持之緩衝器時脈BUFFCLK之上升，產生一定之脈波幅度之內部時脈INTCLK。其中，在反相內部晶片賦能信號ZINTCE成為「L」之前，因為CLK緩衝器1004不保持外部時脈CLK，所以圖69之(1)所示之CLK緩衝器1004內之緩衝器塊BUFFCLK未具有外部時脈CLK之脈波幅度。藉此，使第1號之內部時脈INTCLK之時序和第2號之INTCLK之時序的間隔變狹窄。
ADV0產生電路1050內之計時反相器CIV1，接受反相內部位址取入信號ZINTADV，其輸出NODEA如圖69之(2)所示，在內部時脈INTCLK之上升時，上升成為「H」。
ADV0產生電路1050內之反相邏輯積電路NAND1和反相器IV11，依照計時反相器CIV1之輸出NODEA和內部時脈INTCLK，產生位址取入觸發信號ADV0。位址取入觸發信號ADV0之脈波，如圖69之(3)所示，成為內部時脈INTCLK之自開頭的脈波。
RAS產生電路1011在回應位址取入觸發信號ADV0之閘頭的脈波之上升時，使列位址閃控信號RAS活性化成為「H」。其結果得知，在本來欲使列位址閃控信號RAS活性之時序，亦即在比外部晶片賦能信號CE#被輸入之時點以後之下一個時脈CLK的上升(此為本來開始存取之點)更早之時序，使列位址閃控信號RAS被活性化，由於該活性化會產生開始後續之處理的問題。
(本實施形態之ADV0產生電路)
為了避免上述之問題，本實施形態之ADV0產生電路之構造成為與先前技術者不同。
圖70表示本實施形態之ADV0產生電路1010之構造。該ADV0產生電路為在先前技術之ADV0產生電路1050，追加延遲電路(Delay)DL11、反相邏輯和電路NOR95、和反相器IV12。參照該圖，延遲電路(Delay)DL11接受反相內部晶片賦能信號ZINTCE。反相邏輯和電路NOR95接受延遲電路(Delay)DL11之輸出和反相內部位址取入信號ZINTADV。反相器IV12接受反相邏輯和電路NOR95之輸出，用來輸出反相延遲內部位址取入信號ZINTADVD。反相延遲內部位址取入信號ZINTADVD被輸入到計時反相器CIV1。計時反相器CIV1之輸出和內部時脈INTCLK被輸入到反相邏輯積電路NAND1，反相邏輯積電路NAND1之輸出被輸入到反相器IV1。反相器IV1之輸出成為位址取入觸發信號ADV0。
(本實施形態之動作)
圖71表示使用本實施形態之ADV0產生電路1010時之各個信號之變化的時序。
外部時脈CLK、外部位址取入信號ADV#、外部晶片賦能信號CE#、內部晶片賦能信號INTCE、內部位址取入信號INTADV、緩衝時脈BUFFCLK、和內部時脈INTCLK之變化的時序，為圖中所示之先前技術之時序相同。
ADV0產生電路1010內之延遲電路(Delay)DL11、反相邏輯和電路NOR95、和反相器IV1，接受反相內部晶片賦能信號ZINTCE和反相內部位址取入信號ZINTADV，如圖71之(2)所示，輸出反相延遲內部位址取入信號ZINTADVD。
計時反相器CIV1接受反相延遲內部位址取入信號ZINTADVD，其輸出NODEA如圖71之(3)所示，在內部時脈INTCLK之下降時，上升為「H」。
ADV0產生電路1010內之反相邏輯積電路NAND1和反相器IV11，依照計時反相器CIV1之輸出NODEA和內部時脈INTCLK，產生位址取入觸發信號ADV0。位址取入觸發信號ADV0之脈波，如圖71之(4)所示，成為內部時脈INTCLK之第2號以後的脈波。亦即，ADV0產生電路1010所產生之位址取入觸發信號ADV0之開頭的脈波，成為在外部位址取入信號ADV#被活性化之期間上升之外部時脈脈波所產生之內部時脈脈波。為了實現該方式需要決定延遲電路(Delay)DL11之延遲量。
RAS產生電路1011在回應位址取入觸發信號ADV0之開頭的脈波之上升時，使列位址閃控信號RAS活性化成為「H」。其結果為在欲使本來之列位址閃控信號RAS活性化之時序，亦即，在外部晶片賦能信號CE#被輸入之時點以後之下一個時脈CLK的上升時，使列位址閃控信號RAS活性化。換言之，延遲電路(Delay)DL11之延遲量被設定為了實現該方式之延遲量。
如上述，若依照本實施形態之同步式虛擬SRAM，在晶片為非活性化時，因為停止輸入緩衝器之動作，所以可以抑制浪費之電流消耗。
另外，因為使反相內部晶片賦能信號ZINTC延遲，所以非同步地使外部晶片賦能信號CE#變化時，亦不會發生錯誤動作。
另外，在本實施形態中所說明之構造和方法為，在依照外部晶片賦能信號CE#停止輸入緩衝器之情況時，避免外部晶片賦能信號CE#不與時脈同步而被活性化時之問題，但是此亦無關於是否依照外部晶片賦能信號CE#停止輸入緩衝器無關，仍為有效。
另外，延遲電路DL11之延遲量最好為外部時脈CLK之1個循環之1半的1半(亦即，1/4)以下。此係因為當延遲量變大時，會對其他之動作產生影響之緣故。
另外，在本實施形態中所說明之構造和方法為用來避免使外部晶片賦能信號CE#不與時脈同步而被活性化時之問題，但是在使外部晶片賦能信號CE#不與時脈同步而被非活性化時，亦會有下面所述之問題。亦即，在外部晶片賦能信號CE#成為非活性化時，在對記憶單元進行寫入之情況，當立即進行預充電時，會破壞記憶單元內之資料。
圖72表示使外部晶片賦能信號CE#不與時脈同步而被非活性化時，使預充電之時序延遲的狀況。如該圖所示，在從外部晶片賦能信號被非活性化成為「H」之時點之後之行選擇信號CSL之下降起，於僅經過指定時間(Delay)之後，亦即，在寫入中等待到正常之寫入結束後，使字線非活性化。利用此種方式可以防止記憶單元內之資料的破壞。
另外，本實施形態不只適用於同步式虛擬SRAM，只要是與時脈同步進行動作之半導體記憶裝置，均可適用。
另外，在本實施形態中，如圖70所示，所說明者使用計時反相器CIV1作為與內部時脈INTCLK同步地保持反相器IV12之輸出的資料保持電路之實例，但是並不只限於此，亦可以為其他之資料保持電路。
圖73表示包含有其他之資料保持電路DH之ADV0產生電路之構造。
參照圖73，該資料保持電路DH之構成包含有：傳輸閘TM，與內部時脈INTCLK同步地傳送IV12之輸出；和正反器，由反相器IV101和反相器IV102所構成，用來保持傳輸閘TM之輸出。
上面已詳細說明本發明，但只作為舉例之用，而無意用來限制本發明，本發明之精神和範圍只由所附之申請專利範圍限制者，乃應為明顯可知。
41、44、55．．．NAND閘
42、56、57．．．反相器
43、49、58．．．延遲電路
45、52．．．正反器
48．．．緩衝器
50．．．指令信號活性化電路
60．．．判定電路
61．．．緩衝器電路
100、200、300、300a、300b．．．同步式虛擬SRAM
101、201、303、303a、303b、801、901、1001．．．DRAM單元陣列+周邊電路群
102、202、302、302a、302b、402、502、602、802、1002．．．控制電路
103、403、503、1006．．．位址緩衝器
104．．．觸發信號產生電路
105．．．計數器賦能電路
106．．．時脈計數器
107．．．判定電路
108．．．潛伏期用暫存器
109、306、306a、306b、412、511、619．．．WAIT控制電路
110．．．延遲電路
111、211、305、305a、035b、420、510、621．．．復新控制電路
121．．．閂鎖電路
212、301、301a、301b、721．．．復新計時器
213．．．復新群組位址指定電路
214、417、803．．．命令解碼器
215．．．WAIT控制電路
221．．．邏輯和電路
222．．．群組位址計數器
223．．．復新實施完成/未實施判定電路
224．．．復新實施完成群組保持電路
225．．．第1比較電路
226．．．讀出/寫入動作群組檢測電路
227．．．第2比較電路
304．．．開關
311、311a、311b．．．復新計時器輸出PAD
312、312a、312b．．．復新計時器輸入PAD
313、313a、313b．．．焊接選擇PAD
314、314a、314b．．．WAIT端子
315、315a、315b．．．控制信號端子
316、316a、316b．．．資料輸入/輸出端子
401、501、601、701．．．DRAM單元陣列
404、RCR、405、406、610、903、BCR．．．輸入/輸出電路和緩衝器
407、505．．．行控制電路
408、504、603．．．周邊電路群
409、499、618、806．．．列控制電路
410、506、611．．．命令解碼器
411．．．輸入/輸出控制電路
417．．．行解碼器
418．．．列解碼器
421．．．CDETRG產生器
422．．．COLP_SHFT產生器
431．．．單發脈波產生器
432．．．WAIT_ASYN產生電路
433．．．WAIT產生電路
480．．．命令移位電路
507．．．共同信號產生電路
508．．．同步對應預放大器控制電路
509．．．非同步對應預放大器控制電路
512．．．同步對應預放大器
513．．．非同步對應預放大器
514．．．同步對應DB驅動器
515、620．．．輸出電路
516．．．非同步對應DB驅動器
521．．．基準信號產生器
522．．．同步對應預放大器控制信號產生器
523．．．預放大器活性化準備信號產生器
524．．．同步指示信號產生器
561．．．開關部
562．．．等化部
563．．．放大部
564、565．．．緩衝器部
577．．．非同步對應預放大器配置區域
590．．．共用DB驅動器
596．．．同步對應預放大器配置區域
598．．．同步/非同步對應預放大器配置區域
604、1004．．．CLK緩衝器
605．．．UB緩衝器
606．．．LB緩衝器
607．．．WE緩衝器
608．．．ADV緩衝器
609、1003．．．CE緩衝器
612．．．ZRST產生電路
613．．．ZUB0產生電路
614．．．ZLB0產生電路
615．．．ADV0產生電路
616．．．ZWE0產生電路
617．．．掩蔽控制電路
631．．．第1控制電路
632．．．第2控制電路
633．．．第3控制電路
701．．．DRAM單元陣列
702．．．共同部
703．．．移動式RAM專用部
704．．．胞狀RAM專用部
705．．．輸入/輸出電路
706．．．移動式RAM/胞狀RAM判定電路
707．．．控制電路
721．．．復新計時器
722．．．感測動作控制電路
723．．．位址佇列對策電路
724．．．輸入/輸出緩衝器
731．．．命令模態電路
732．．．叢發復新電路
733．．．早期寫入電路
734．．．資料保持塊控制電路
741．．．同步介面電路
742．．．ZADV控制電路
743．．．NOR介面電路
744．．．胞狀互換動作控制電路
745．．．BCR/RCR設定電路
800、900、1000．．．同步式虛擬SRAM
803．．．命令解碼器
804．．．BCR
805．．．叢發長度計數器
806．．．列控制電路
902．．．共同控制電路
903．．．BCR
904．．．同步控制電路
905．．．非同步控制電路
906．．．tCSP判定電路
999．．．CSL計數器
1002．．．控制電路
1003．．．CE緩衝器
1004．．．CLK緩衝器
1005．．．控制緩衝器
1006．．．位址緩衝器
1010、1050．．．ADV0產生電路
1011．．．RAS產生電路
圖1表示第1實施形態之同步式虛擬SRAM100之構造。
圖2表示觸發信號產生電路104之詳細構造。
圖3為利用觸發信號產生電路104所產生之信號的時序圖。
圖4表示第2實施形態之同步式虛擬SRAM200之構造。
圖5表示復新群組位址指定電路213之詳細構造。
圖6為說明先前技術之同步式虛擬SRAM之動作。
圖7為說明第2實施形態之同步式虛擬SRAM200之動作例。
圖8為說明第2實施形態之同步式虛擬SRAM200之另一動作例。
圖9表示第3實施形態之被收容在1個封裝的各個同步式虛擬SRAM300之構造。
圖10表示復新控制電路305之詳細構造。
圖11表示第3實施形態之收納有2個之同步式虛擬SRAM之封裝的構造。
圖12表示第4實施形態之同步式虛擬SRAM400之構造。
圖13表示列控制電路409之構造。
圖14表示行控制電路407之構造。
圖15表示CDETRG產生器421之詳細構造。
圖16表示WAIT控制電路412之構造。
圖17表示先前技術之同步式虛擬SRAM之WAIT信號之時序。
圖18表示第4實施形態之同步式虛擬SRAM400之WAIT_ASYN信號和WAIT信號之時序。
圖19表示行解碼器417之構造。
圖20為表示第4實施形態之同步式虛擬SRAM400之動作的時序圖。
圖21表示列控制電路499之構造。
圖22表示命令移位電路480之輸入/輸出信號。
圖23表示命令移位電路480之詳細構造。
圖24A表示未進行復新動作時，讀出信號READ被輸入時之修正讀出信號READF，圖24B表示復新動作中，讀出信號READ被輸入時之修正讀出信號READF。
圖25表示第5實施形態之同步式虛擬SRAM500之構造。
圖26表示共同信號產生電路507之構造。
圖27A表示有外部時脈CLK被輸入時之同步指示信號SYNC被產生之時序圖，圖27B表示外部時脈CLK未被輸入時之同步指示信號SYNC被產生之時序圖。
圖28表示同步對應預放大器控制電路508之構造。
圖29表示基準信號產生器521之構造。
圖30表示High側Delay之一實例。
圖31表示同步對應預放大器控制信號產生器522之構造。
圖32表示與同步對應預放大器512相關之信號被產生之時序。
圖33表示非同步對應預放大器控制電路509之構造。
圖34表示與非同步對應預放大器513相關之信號被產生之時序。
圖35表示同步對應預放大器512之構造。
圖36為說明同步對應預放大器512不適用於非同步讀出。
圖37表示非同步對應預放大器513之構造。
圖38表示非同步對應預放大器513之各個節點之電位隨時間之變化。
圖39表示同步對應DB驅動器514之構造。
圖40表示非同步對應DB驅動器516之構造。
圖41表示兼作為同步對應DB驅動器514和非同步對應DB驅動器515之共用DB驅動器590的構造。
圖42表示同步對應預放大器512和非同步對應預放大器513之配置。
圖43表示同步對應預放大器512和非同步對應預放大器513之另一配置。
圖44表示第6實施形態之同步式虛擬SRAM600之構造。
圖45表示CE緩衝器609之詳細構造。
圖46表示UB緩衝器605之詳細構造。
圖47表示ZUB0產生電路613之詳細構造。
圖48表示ZLB0產生電路614之詳細構造。
圖49表示ADV0產生電路615之詳細構造。
圖50表示ZWE0產生電路616之詳細構造。
圖51表示ZRST產生電路612之詳細構造。
圖52表示產生ZRST之時序。
圖53表示掩蔽控制電路617之詳細構造。
圖54為時序圖，係表示第6實施形態之同步式虛擬SRAM600之叢發讀出時，未隨著轉移到下一個列時之信號變化。
圖55為時序圖，係表示第6實施形態之同步式虛擬SRAM600之非繞回模態設定時，於叢發讀出時，隨著轉移到下一個列時之信號變化。
圖56表示第7實施形態之RAM700之構造。
圖57表示共同部702之構造。
圖58表示胞狀RAM專用部704之構造。
圖59表示移動式RAM專用部703之構造。
圖60表示第8實施形態之同步式虛擬SRAM800之構造。
圖61表示叢發長度計數器805之詳細構造。
圖62表示字線被非活性化之時序圖。
圖63表示先前技術之同步/非同步模態之設定方法。
圖64A為說明tCSP為7.5ns時之模態的設定，圖64B為說明tCSP為22.5ns時之模態的設定。
圖65表示第9實施形態之同步/非同步模態之設定方法。
圖66表示第9實施形態之同步式虛擬SRAM900之構造。
圖67表示第10實施形態之同步式虛擬SRAM1000之構造。
圖68表示先前技術之ADV0產生電路1050之構造。
圖69表示先前技術之使用ADV0產生電路1050時之各個信號之變化的時序。
圖70表示第10實施形態之ADV0產生電路1010之構造。
圖71表示第10實施形態之使用ADV0產生電路1010時之各個信號的變化之時序。
圖72表示外部晶片賦能信號CE#非同步地成為非活性時，使進行預充電之時序延遲之圖。
圖73表示資料保持電路之另一實例。
100．．．同步式虛擬SRAM
101．．．DRAM單元陣列+周邊電路群
102．．．控制電路
103．．．位址緩衝器
104．．．觸發信號產生電路
105．．．計數器賦能電路
106．．．時脈計數器
107．．．判定電路
108．．．潛伏期用暫存器
109．．．WAIT控制電路
110．．．延遲電路
111．．．復新控制電路

Claims (5)

  1. 一種半導體記憶裝置，係與時脈同步地進行動作，進行叢發模態中之存取，在產生讀出信號或寫入信號之前，取得列位址和行位址，其特徵為，具備有：記憶器陣列，具有被配置成為行列狀之多個記憶單元；控制電路，進行控制成為：與依照接受自外部之控制信號而產生讀出信號或寫入信號之第1時脈同步，進行被選擇之列之列存取處理、及從開頭起1個以上和叢發長度以下之第1個數之行之行存取處理；與潛伏期所規定之第2時脈以後之時脈同步，進行叢發模態存取之其餘之第2個數之行之行存取處理。
  2. 如申請專利範圍第1項之半導體記憶裝置，其中，上述半導體記憶裝置包含有：感測放大器電路，係將連接到上述記憶單元之位元線對偶之電位進行放大；和行解碼器，係選擇上述行；上述控制電路具備有：第1控制電路，在產生使上述感測放大器電路活性化之信號後的時序，回應與上述第1時脈同步而被活性化之列活性化信號，產生行賦能信號；和第2控制電路，回應上述行賦能信號，將使上述第1個之 行活性化之第1指示信號，輸出到上述行解碼器，並將與上述第2時脈以後之時脈同步而使上述第2個數之行活性化之第2指示信號，輸出到上述行解碼器。
  3. 如申請專利範圍第2項之半導體記憶裝置，其中，上述控制電路包含有產生電路，係與上述第1時脈同步而進行行存取處理，產生將被輸出之開頭的資料之時序通知於外部之信號。
  4. 如申請專利範圍第2項之半導體記憶裝置，其中，上述控制電路包含有產生電路，係與上述第2時脈以後之時脈同步而進行行存取處理，產生將被輸出之開頭的資料之時序通知於外部之信號。
  5. 如申請專利範圍第2項之半導體記憶裝置，其中，具備有移位電路，係在復新動作、讀出動作、或寫入動作之實行中，在產生上述讀出或寫入要求信號時，使上述動作之實行結束後之下一個之時脈進行動作而作為上述第1時脈。
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