JP5932236B2 - 半導体装置及びシステム - Google Patents

Description

本発明は、複数の記憶領域に対するリフレッシュ動作を制御する半導体装置及びそのシステムに関する。

一般に、データの記憶機能を有するＤＲＡＭ等の半導体装置においては、メモリセルのデータを保持するために所定の時間間隔でメモリセルのリフレッシュを行う必要がある。例えば、コントローラから半導体装置に指示されるリフレッシュモードは、オートリフレッシュとセルフリフレッシュの２つがある。オートリフレッシュにおいては、コントローラが所定時間内に複数回のオートリフレッシュコマンドを発行する。セルフリフレッシュにおいては、コントローラが１回のセルフリフレッシュコマンドを発行する。セルフリフレッシュコマンドとしては、セルフリフレッシュにエントリするエントリコマンドと、セルフリフレッシュからイグジットするイグジットコマンドがある。半導体装置は、エントリコマンドからイグジットコマンドまでの期間中、自らが所定の時間間隔でメモリセルのリフレッシュを実行する。詳細には、半導体装置内に設けられた１つの内部タイマ（オシレータ）を用いたセルフリフレッシュが、前述の期間中に実行される。半導体装置は、前述の内部タイマによって、所定時間毎に、リフレッシュを実行するリクエスト信号（リフレッシュ起動信号）を生成する。なお、１回のリクエスト信号に対応してリフレッシュされるメモリセルの数は、１回のオートリフレッシュコマンドに対応してリフレッシュされるメモリセルの数よりも多いことが一般である。これは、メモリセルの特性を熟知する半導体製造業者が、メモリセルの特性に応じて、内部タイマの時間設定値を独自に調整するからである。

他方、近年では、ＤＲＡＭ等の半導体装置の大容量化に伴い、複数の記憶領域を備える半導体装置が広く用いられている。複数の記憶領域の形態は多様であり、例えば、複数のバンクに区分したメモリセルアレイを有する半導体装置（以下、第１の半導体装置と呼ぶ）や、複数のメモリチップを積層した積層型の半導体装置（以下、第２の半導体装置と呼ぶ）などが該当する。これらの半導体装置に対するセルフリフレッシュを実行する際、複数の記憶領域のそれぞれを同時にリフレッシュすることになると、リフレッシュ動作に伴う動作電流が時間的に集中することにより大きなノイズを発生することが問題となる。このような問題への対策として、例えば、複数のバンクに対して異なるタイミングでリフレッシュ動作を実行する制御手法や（例えば、特許文献１、２参照）、積層された複数のメモリチップに対して異なるタイミングでリフレッシュ動作を実行する制御手法が開示されている（例えば、特許文献３、４参照）。なお、複数のバンクは、互いに非同期で動作可能な複数の記憶領域に相当する。第１の半導体装置においては、複数のバンクを有するとしても、それら複数のバンクは、共通のＩ／Ｏデータポート（入出力データポート）を介して、互いに異なる時間で外部と通信する。さらに、それら複数のバンクは、共通のコマンドポート及び共通のアドレスポートを介して、互いに異なる時間で外部から複数の記憶領域にそれぞれ対応するコマンド情報及びアドレス情報が供給される。このうちのコマンド情報は、例えば、各バンクをアクティブ／プリチャージにするアクティブコマンド／プリチャージコマンド、各バンクをリード／ライトするリードコマンド／ライトコマンドである。第２の半導体装置における複数のメモリチップにおいても、第１の半導体装置と同様に、共通のＩ／Ｏデータポート及び共通のコマンドポート並びに共通のアドレスポートを介して、動作する。ただし、システム上の管理の概念として、セルフリフレッシュは、システムが半導体装置全体を所定の時間アクセスしないことと位置付けられ、前述の所定の時間において半導体装置が記憶データの情報を自ら維持する機能である。よって、セルフリフレッシュは、複数の記憶領域（第１の半導体装置においては複数のバンク、第２の半導体装置においては複数のチップ）を一括の概念で扱うコマンドである。具体的には、半導体装置を制御するコントローラ（システムに含まれる）は、セルフリフレッシュの開始を宣言するセルフリフレッシュエントリの第１のコマンドを半導体装置へ供給する。コントローラは、所定時間後に、セルフリフレッシュの終了を宣言するセルフリフレッシュイグジットの第２のコマンドを半導体装置へ供給する。半導体装置は、前述の共通のコマンドポートを介して第１及び第２のコマンドを受領し、複数の記憶領域（複数のバンク又は複数のチップ）を、それぞれ異なるタイミングで制御する。よって、第１及び第２の半導体装置はセルフリフレッシュの視点において、複数の記憶領域が異なる時間で制御されるが、１つのセルフリフレッシュコマンドに同期したシーケンシャルな遅延制御である。

特開平７−１２２０６５号公報 特開２００１−３５１５２号公報 特開２００６−２７７８７０号公報 特開２００７−１４０９４８号公報

発明者は、複数の記憶領域が、互いに独立且つ非同期にセルフリフレッシュ可能な第３の半導体装置を検討した。これは、例えば、第１の記憶領域はセルフリフレッシュを実行しつつ、第２の記憶領域はリード動作を実行しつつ、第３の記憶領域はライト動作をしつつ、第４の記憶領域はアイドル（スタンバイ）を実行することが可能な半導体装置である。さらには、リード動作を実行している第２の記憶領域が、セルフリフレッシュを実行している第１の記憶領域と同じセルフリフレッシュのステートに移行することが可能な半導体装置である。言い換えれば、この第３の半導体装置は、複数の記憶領域が互いに非同期でアクティブ、プリチャージ、リード、及びライト動作することができる点において第１及び第２の半導体装置と同じであるが、複数の記憶領域が互いに非同期にセルフリフレッシュ動作することができる点において、第１及び第２の半導体装置とは明確に異なる。詳細には、複数の記憶領域が、それぞれ対応する互いに非同期な複数のセルフリフレッシュコマンドによって、互いに独立に制御される半導体装置である。上記従来のセルフリフレッシュ制御の手法は、複数の記憶領域が、１つのセルフリフレッシュコマンドに同期したシーケンシャルな遅延制御である。言い換えれば、複数の記憶領域が、共通のセルフリフレッシュコマンド（前記第１及び第２のコマンド）に応じて共通に制御される。しかしながら、発明者が検討した第３の半導体装置においては、特許文献１〜４のセルフリフレッシュ制御の手法を用いたとしても、ノイズの抑制は実現できない。詳細には、複数の記憶領域が互いに独立且つ互いに非同期にセルフリフレッシュへのステートに移行する場合、それら動作の重複に起因するノイズの問題を有効に抑制できないという問題があった。よって、この第３の半導体装置を検討するにあたり、オートリフレッシュよりもノイズ量が大きなセルフリフレッシュに関連するノイズを削減しなければならない。

上記課題を解決するために、本発明の半導体装置は、互いに独立に動作する複数の記憶領域と、前記複数の記憶領域のセルフリフレッシュ動作を、それぞれ独立且つ非同期に制御する複数の制御回路と、前記セルフリフレッシュに関連し、第１の周期を有するオシレータ信号を出力するオシレータと、前記オシレータ信号に基づいて、前記第１の周期より長い第２の周期を有するとともに、活性化タイミングが互いに異なる複数のリフレッシュ起動信号を生成するリフレッシュ起動信号生成回路と、を備え、前記複数の制御回路のうち外部から前記セルフリフレッシュ動作に関連するセルフリフレッシュ要求を受けた制御回路に対応する記憶領域は、前記複数のリフレッシュ起動信号のうち対応するリフレッシュ起動信号の活性化タイミングに応答してリフレッシュされる、ことを特徴としている。

本発明の半導体装置によれば、互いに独立且つ非同期に動作する複数の記憶領域にそれぞれ対応する複数のリフレッシュ起動信号は、互いに異なる活性化タイミングに制御されている。複数のリフレッシュ起動信号のそれぞれは、リフレッシュ対象となる記憶領域の制御回路の制御に従って、対応する記憶領域をリフレッシュする。よって、例えば、所定の期間に２以上の記憶領域をリフレッシュする際、それぞれの記憶領域のリフレッシュ動作の起動タイミングが重ならないように制御することができるので、リフレッシュ電流の集中によるノイズの発生を抑制することができる。例えば、セルフリフレッシュを実行する記憶領域と、セルフリフレッシュ以外の動作を行う記憶領域が混在したとしても、複数の記憶領域に共通であるリフレッシュ起動信号生成回路を用いて、複数の記憶領域のリフレッシュを、互いに異なるタイミングに制御することができる。

また、上記課題を解決するために、本発明のシステムは、互いに複数の貫通電極で電気的に接続され、互いに積層される第１のチップ及び前記第１のチップを制御するコントローラチップを備え、前記第１のチップは、互いに独立に動作する複数の記憶領域と、前記複数の記憶領域のセルフリフレッシュ動作を、それぞれ独立且つ非同期に制御する複数の制御回路と、前記セルフリフレッシュに関連し、第１の周期を有するオシレータ信号を出力するオシレータと、前記オシレータ信号に基づいて、前記第１の周期より長い第２の周期を有するとともに、活性化タイミングが互いに異なる複数のリフレッシュ起動信号を生成するリフレッシュ起動信号生成回路と、を備え、前記複数の制御回路のうち前記コントローラチップから前記セルフリフレッシュ動作に関連するセルフリフレッシュ要求を受けた制御回路に対応する記憶領域は、前記複数のリフレッシュ起動信号のうち対応するリフレッシュ起動信号の活性化タイミングに応答してリフレッシュされ、前記コントローラチップは、前記複数の制御回路へそれぞれ独立且つ非同期に前記セルフリフレッシュ要求に関連するセルフリフレッシュコマンドを供給する、ことを特徴としている。

以上説明したように本発明によれば、半導体装置及びシステムにおいて、互いに独立かつ非同期にセルフリフレッシュ動作する複数の記憶領域のうちセルフリフレッシュの対象となる少なくとも２つ以上の記憶領域において、互いに異なるタイミングで２つ以上の記憶領域のリフレッシュを制御することで、リフレッシュ動作時の起動タイミングが重なることによるリフレッシュ電流の集中に起因するノイズの発生を抑制することができる。また、例えば、複数の半導体チップを積層した半導体装置において、異なる半導体チップ間の記憶領域であっても、同様の効果を得ることができる。

第１実施形態の半導体装置の概念図である。 図１の半導体装置のＤＲＡＭの全体構成を示すブロック図である。 図１の概念図に、チャネル０〜３に共通のリフレッシュ起動制御回路を付加した概念図である。 図３のリフレッシュ起動制御回路と各チャネル０〜３との間の信号伝送について説明する図である。 第１実施形態のリフレッシュ起動制御回路の具体的な構成例を示す図である。 図５のデコーダの論理回路の一例を示す図である。 第１実施形態においてリフレッシュ起動制御回路のタイミング波形図である。 第１実施形態の半導体装置の変形例を示すブロック図である。 第２実施形態の半導体装置の模式的な断面構造図である。 図１０の半導体装置の接続関係を示す概念図である。 第２実施形態のリフレッシュ起動制御回路の具体的な構成例を示す図である。 第２実施形態においてリフレッシュ起動制御回路のタイミング波形図である。 本実施形態において開示された構成を備える半導体装置と、この半導体装置の動作を制御するコントローラとを含むシステムの構成例を示す図である。

本発明の課題を解決する技術思想の代表的な例について述べる。ただし、本発明は、この技術思想に限定されるものではなく、本願の特許請求の範囲に記載された内容にあることは言うまでもない。本発明の技術思想の一例は、例えば、図３乃至図５に示すように、互いに独立に動作する複数の記憶領域（１０）と、複数の記憶領域（１０）の動作をそれぞれ独立且つ非同期に制御する複数の制御回路（２２）と、リフレッシュ起動制御回路（４０）を備える、１チップで構成された半導体装置（１００）である。１チップの定義は、複数の機能体で構成された所謂半導体ウェハから、１つの半導体装置を１つのチップとしてスクライブラインに沿って切り出されたチップのことである。複数の制御回路（２２）とリフレッシュ起動制御回路（４０）は、図４において詳細に示される。リフレッシュ起動制御回路（４０）は、図５において詳細に示される。図４及び図５において、第１の周期を有するオシレータ信号（Ｎ０）を出力するオシレータ（４１）と、オシレータ信号（Ｎ０）に基づいて、第１の周期より長い第２の周期を有するとともに活性化タイミングが互いに異なる複数のリフレッシュ起動信号（ＲＳ）を生成するリフレッシュ起動信号生成回路（４２）と、を備え、複数の制御回路（２２）は、それぞれ外部から独立且つ非同期に供給されたセルフリフレッシュコマンドに対応して、セルフリフレッシュに関連するセルフリフレッシュエントリ信号（ＳＲＥ）を、リフレッシュ起動制御回路（４０）に供給する。リフレッシュ起動制御回路（４０）は、複数のセルフリフレッシュエントリ信号（ＳＲＥ）にそれぞれ対応して、活性化タイミングが異なる複数のリフレッシュ起動信号（ＲＳ）を供給する。複数の制御回路（２２）のうち外部からリフレッシュ要求を受けた制御回路（２２）に対応する記憶領域（１０）は、対応するリフレッシュ起動信号（ＲＳ）の活性化タイミングに応答してリフレッシュされる。このような構成により、リフレッシュ起動制御回路（４０）は、独立且つ非同期に動作する複数の記憶領域（１０）に対し、それぞれのリフレッシュ動作の起動タイミングを重ならないように制御し、リフレッシュ電流の集中に起因するノイズの発生を抑制することができる。複数の記憶領域（１０）は、それぞれ独立且つ非同期にセルフリフレッシュを実行することに注意が必要である。

以下では、本発明の好ましい実施形態について添付図面を参照しながら詳しく説明する。

［第１実施形態］
本発明を適用した第１実施形態の半導体装置について説明する。図１は、第１実施形態において１チップで構成された半導体装置１００の概念図を例示している。図１に示す半導体装置１００は、例えば、揮発性の記憶機能を有する４個のＤＲＡＭ（Dynamic Random Access Memory）１０を１つのチップ（半導体チップ；単にチップと呼ぶ）上に配置して構成され、いわゆるワイドＩＯＤＲＡＭと呼ばれている。半導体装置１００内の各々のＤＲＡＭ１０は、データ及びコマンド並びにアドレスをそれぞれ送受信する複数の端子を含む端子群を有するインターフェース１０ａを備えて構成される。各々のインターフェース１０ａはチャネルと呼ばれている。図１では、４個のＤＲＡＭ１０（本発明の複数の記憶領域）をそれぞれチャネル（０、１、２、３）と表記している（以下、チャネル０〜３のＤＲＡＭ１０をそれぞれ単にチャネル０〜３と呼ぶ場合がある）。それぞれのＤＲＡＭ１０は、対応する後述の制御回路の制御により、例えば、リード動作、ライト動作、リフレッシュ動作などの各種動作を独立に制御することができる。例えば、チャネル０はセルフリフレッシュモードであり、チャネル１はリードモードであり、チャネル２はライトモードであり、チャネル３はアイドルモード（スタンバイモード）であるという様に、各チャネルは、それぞれ独立且つ非同期に動作することができる。

また、４個のＤＲＡＭ１０の各インターフェース１０ａに対し、１２８ビットのＩ／Ｏ数（同時に入出力できるデータの幅）が割り当てられ、全部で５１２ビットのＩ／Ｏ数（Ｉ／Ｏ０〜５１１）を有している。故に、これら４つのチャネルで構成された半導体装置１００をそれぞれ独立に制御するコントローラ（３００）も、後述する図１３に開示される。なお、図１には、半導体装置１００の４個のＤＲＡＭ１０を取り囲むスクライブラインＳＬを示している。このスクライブラインＳＬは、半導体装置１００を含む１つのチップをウェハから切り出すための切断線である。

なお、図１では、半導体装置１００に４個のＤＲＡＭ１０が含まれる例を示しているが、ＤＲＡＭ１０の個数は４個には限られない。また、複数のＤＲＡＭ１０が１つのチップ上に配置される形態に限らず、複数のＤＲＡＭ１０が、例えば後述する図９及び図１０に例示されるような２以上のチップに配置されている形態を採用してもよい。

図２は、図１のＤＲＡＭ１０の一例としての全体構成を示すブロック図である。故に、半導体装置１００には、図２で示されるブロックが、４つあることを示す。図２に示すＤＲＡＭ１０は、複数のメモリセル（不図示）を含むメモリセルアレイ１１と、メモリセルアレイ１１に付随するロウデコーダ１２、センスアンプ列１３、カラムデコーダ１４とを備えている。さらに、図２に示すＤＲＡＭ１０は、クロック生成回路２０と、コマンドデコーダ２１（本発明のコマンド認識回路）と、制御ロジック部（本発明の制御回路）２２と、モードレジスタ２３と、ロウアドレスバッファ２４と、リフレッシュカウンタ２５と、カラムアドレスバッファ２６と、データ制御回路２７と、データラッチ回路２８と、ＤＬＬ（Delay Locked Loop）２９と、Ｉ／Ｏバッファ３０とを備えている。なお、図３に示す複数の制御回路（２２）は、図２に示す制御ロジック部２２の一部である。さらに、それぞれが外部から制御信号、アドレス信号、及びデータと通信する複数の制御回路（クロック生成回路２０、コマンドデコーダ２１、モードレジスタ２３、ロウアドレスバッファ２４、カラムアドレスバッファ２６、ＤＬＬ（Delay Locked Loop）２９、及びＩ／Ｏバッファ３０）は、図１におけるインターフェース１０ａの概念に含まれる。

メモリセルアレイ１１は、複数のバンクに区分されている。図２の例では、４つのバンク(バンクＡ、Ｂ、Ｃ、Ｄと表記)が例示されている（４バンク構成）。各々のバンクは、複数のワード線及び複数のビット線の各交点に形成された複数のメモリセルを含む(不図示)。ロウデコーダ１２は、ロウアドレスに対応する各バンクのワード線を選択する。センスアンプ列１３は、複数のビット線にそれぞれ接続される複数のセンスアンプを含む。カラムデコーダ１４は、カラムアドレスに対応する各バンクのビット線を選択する。

メモリセルアレイ１１は、その周囲のロウデコーダ１２、センスアンプ列１３、カラムデコーダ１４と一体的に記憶部を構成している。メモリセルアレイ１１は揮発性の記憶部であるため、所定の時間間隔でメモリセルのデータを保持するリフレッシュ動作を行う必要がある。メモリセルアレイ１１内の複数のバンクに対するリフレッシュ制御は、各バンクが互いに異なる時間で順次リフレッシュ動作が行われる。具体的には、前述の特許文献２（特開２００１−０３５１５２）に開示された構成及び制御方法を利用するものである。例えば、ＤＲＡＭ１０の待機時（アイドル時）から、セルフリフレッシュモードに移行した後（つまり、セルフリフレッシュエントリ後）に、所定の時間間隔でセルフリフレッシュが実行される。第１実施形態における具体的なリフレッシュ動作については後述する。

一方、クロック生成回路２０は、外部からクロック信号ＣＫ、／ＣＫ及びクロックイネーブル信号ＣＫＥを受け、内部クロックを生成してＤＲＡＭ１０の各部に供給する。コマンドデコーダ２１は、外部から制御信号（／ＣＳ、／ＲＡＳ、／ＣＡＳ、／ＷＥ）及びアドレス信号ＡＤＲを受け、ＤＲＡＭ１０に対するコマンドを判別して制御ロジック部２２に送出する。制御信号（／ＣＳ、／ＲＡＳ、／ＣＡＳ、／ＷＥ）は、インターフェース１０ａに含まれるコマンド端子から供給される。コマンドデコーダ２１及びクロック生成回路２０は、本願明細書で既述のセルフリフレッシュコマンド（セルフリフレッシュエントリのコマンド及びセルフリフレッシュイグジットのコマンド）、オートリフレッシュコマンドを認識する回路である。なお、以下の説明では、セルフリフレッシュを単にリフレッシュと呼ぶことがある。オートリフレッシュとセルフリフレッシュを明確に異なる意味づけとする場合には、それぞれ「オート」と「セルフ」の名称を付して記載する。コマンドデコーダ２１は、更に、各バンクをアクティブ及びプリチャージする（ロウデコーダ１２、メモリセルアレイ１１及びセンスアンプ１３をアクティブ及びプリチャージする）アクティブコマンドＡＣＴ及びプリチャージコマンドＰＲＥ、メモリセルアレイ１１とデータを通信する（カラムデコーダ１４、データ制御回路２７、データラッチ回路２８、及びＩ／Ｏバッファ３０をアクティブにする）リードコマンドＲＤ及びライトコマンドＷＴを、認識する。制御ロジック部２２は、コマンドデコーダ２１で判別されるコマンドに応じて、ＤＲＡＭ１０の各部の動作を制御する。モードレジスタ２３は、上記アドレス信号ＡＤＲアドレスに基づきＤＲＡＭ１０の動作モードを選択的に設定する。モードレジスタ２３は、更に後述するマルチプレクサ及びオシレータの制御も行う。

また、ロウアドレスバッファ２４は、アドレス信号ＡＤＲに含まれるロウアドレスを保持してロウデコーダ１２に送出する。リフレッシュカウンタ２５は、セルフリフレッシュ動作時に、リフレッシュ起動信号ＲＳの活性化毎に、ロウアドレスをカウントし、そのカウント値をリフレッシュアドレスとして出力する。リフレッシュカウンタ２５は、更に、オートリフレッシュ動作時に、コマンドデコーダ２１から供給されるオートリフレッシュコマンド毎に、ロウアドレスをカウントし、そのカウント値をリフレッシュアドレスとして出力する。カラムアドレスバッファ２６は、アドレス信号ＡＤＲに含まれるカラムアドレスを保持してカラムデコーダ１４に送出する。メモリセルアレイ１１とＩ／Ｏバッファ３０との間のデータ転送は、データ制御回路２７の制御の下でデータラッチ回路２８を経由して行われる。Ｉ／Ｏバッファ３０は、ＤＬＬ２９によって制御されるタイミングに同期しながら、データ入出力端子ＤＱ（本発明のデータ端子）を介して外部との間でデータを入出力する。

次に、図１の半導体装置１００におけるリフレッシュ動作に関連する構成及び動作について図３〜７を参照しながら説明する。図３は、図１の概念図に加えて、チャネル０〜３に共通のリフレッシュ起動制御回路４０を開示した概念図である。リフレッシュ起動制御回路４０は、セルフリフレッシュに関連する回路であり、オートリフレッシュには関連しない回路である。リフレッシュ起動制御回路４０は、４つのＤＲＡＭ１０の各制御ロジック部２２との送受信を行うとともに、後述するように独立且つ非同期な各チャネル０〜３におけるそれぞれのセルフリフレッシュ動作時のリフレッシ起動タイミングを制御する。各チャネル０〜３が、それぞれどのタイミングでセルフリフレッシュにエントリするかは、ケースバイケースである。なお、リフレッシュ起動制御回路４０を配置するチップ内の領域は特に制約されないが、例えば、チップの中央付近の所定領域に配置してもよいし、チャネル０〜３のいずれかのＤＲＡＭ１０内の空き領域に配置してもよい。

ここで、図４を参照して、図３のリフレッシュ起動制御回路４０と各チャネル０〜３との間の信号伝送について説明する。リフレッシュ起動制御回路４０は、所定の周期を有するオシレータ信号Ｎ０を出力するオシレータ４１と、各チャネル０〜３のリフレッシュ動作時のそれぞれの起動タイミングを与える複数のリフレッシュ起動信号ＲＳを生成するリフレッシュ起動信号生成回路４２とにより構成される。図４に示すように、リフレッシュ起動制御回路４０は、各制御ロジック部２２から、それぞれ対応する各コマンドデコーダ２１の判別結果に基づく複数のセルフリフレッシュエントリ信号ＳＲＥを受信するとともに、リフレッシュ起動信号生成回路４２により複数のリフレッシュ起動信号ＲＳを生成し、各制御ロジック部２２を経由して対応する各チャネルのロウアドレスバッファ２４及びリフレッシュカウンタ２５に送信する。ただし、リフレッシュ起動信号ＲＳは、セルフリフレッシュエントリ信号ＳＲＥが供給されたチャネルに対応して出力されることに注意が必要である。詳細は、図６で後述する。

セルフリフレッシュエントリ信号ＳＲＥは、コマンドデコーダ２１を介してＤＲＡＭ１０に対するセルフリフレッシュコマンドを受けたときに（本発明のリフレッシュ要求）制御ロジック部２２により活性化される信号であり、各チャネル０〜３に対応する４つのセルフリフレッシュエントリ信号ＳＲＥ（０）〜ＳＲＥ（３）が含まれる。このうち、リフレッシュ動作の対象となる１つ以上のセルフリフレッシュエントリ信号ＳＲＥに応じて、オシレータ４１とデコーダ５３がともに活性化されるが、詳細は後述する。また、リフレッシュ起動信号ＲＳは、対応するチャネルのＤＲＡＭ１０において所定周期で実行されるセルフリフレッシュの起動タイミングを制御するために用いられ、チャネル０〜３に対応する４つのリフレッシュ起動信号ＲＳ（０）〜ＲＳ（３）が含まれる。

図５は、リフレッシュ起動制御回路４０の具体的な構成例を示している。既に述べたように、リフレッシュ起動制御回路４０は、オシレータ４１と、リフレッシュ起動信号生成回路４２とにより構成される。リフレッシュ起動信号生成回路４２は、本発明の分周回路を構成する３段の２分周回路５０、５１、５２と、デコーダ５３とを含んでいる。

図５において、オシレータ４１は、所定の基本周期を有するオシレータ信号Ｎ０を出力する発振回路である。オシレータ信号Ｎ０の基本周期としては、例えば、１μｓに設定される。縦続接続された２分周回路５０、５１、５２の各々は、例えば、フリップフロップを用いて構成される。初段の２分周回路５０は、オシレータ４１のオシレータ信号Ｎ０を２分周し、オシレータ信号Ｎ０の２倍の周期を有する分周信号Ｎ２を出力する。また、２段目の２分周回路５１は、２分周回路５０の分周信号Ｎ２を更に２分周した分周信号Ｎ３を出力し、３段目の２分周回路５２は、２分周回路５１の分周信号Ｎ３を更に２分周した分周信号Ｎ４を出力する。つまり、分周信号Ｎ３は、オシレータ４１の基本周期の４倍の周期を有し、分周信号Ｎ４は、オシレータ４１の基本周期の８倍の周期を有する。例えば、オシレータ信号Ｎ０の基本周期が１μｓである場合には、分周信号Ｎ２、Ｎ３、Ｎ４の各周期は、順に２μｓ、４μｓ、８μｓとなる。

また、デコーダ５３は、２分周回路５１、５２から出力される分周信号Ｎ３、Ｎ４をデコードして各チャネルへのリフレッシュ起動信号ＲＳ（０）〜ＲＳ（３）を出力する。よって、デコーダ５３に直接関連しない２分周回路５０を、オシレータ４１の定義に含めてもよい。この場合、オシレータ４１の周期は、２μｓとなる。ここで、図６は、デコーダ５３の論理回路の一例を示している。図６に示すデコーダ５３には、分周信号Ｎ３、Ｎ４に加えて、上述のセルフリフレッシュエントリ信号ＳＲＥ（０）〜ＳＲＥ（３）が入力される。デコーダ５３は、４つのＡＮＤゲートを含んで構成され、それぞれセルフリフレッシュエントリ信号ＳＲＥ（０）〜ＳＲＥ（３）が活性化されたとき、対応するタイミングで活性化されるリフレッシュ起動信号ＲＳ（０）〜ＲＳ（３）を出力する。分周信号Ｎ３、Ｎ４に着目すると、４つのＡＮＤゲートに対し、分周信号Ｎ３、Ｎ４の反転入力の組合せが異なるため、後述するようにリフレッシュ起動信号ＲＳ（０）〜ＲＳ（３）の立ち上りエッジが重ならないように制御できるが、詳細は後述する。

なお、図５の構成例では、リフレッシュ起動信号生成回路４２が３段の分周回路を含む場合を示しているが、分周回路の段数は３段に限定されない。すなわち、リフレッシュ起動信号生成回路４２において、縦続接続されたＮ個の２分周回路を設けてもよい。例えば、図５の構成例に更に２分周回路を付加し、４以上のＮ段の分周回路を構成することにより、オシレータ信号Ｎ０の周期Ｔに対し、２^Ｎ倍の周期を有する分周信号を生成し、２^{（Ｎ−１）}個のリフレッシュ起動信号ＲＳを生成することができる。これにより、半導体装置１００のチャネル数が増加した場合であっても、第１実施形態の適用が可能となる。

次に、図５のリフレッシュ起動制御回路４０の動作について説明する。図７は、図１のチャネル０〜３の各ＤＲＡＭ１０に対するセルフリフレッシュを行う際のリフレッシュ起動制御回路４０のタイミング波形図を示している。ここで、オシレータ４１は周期Ｔ（本発明の第１の周期）のオシレータ信号Ｎ０を出力するものとする。よって、２分周回路５０から出力される分周信号Ｎ２は２倍の周期２Ｔとなり、２分周回路５１から出力される分周信号Ｎ３は４倍の周期４Ｔとなり、２分周回路５２から出力される分周信号Ｎ４は８倍の周期８Ｔ（本発明の第２の周期）となる。例えば、Ｔ＝１μｓを想定すると、分周信号Ｎ２、Ｎ３、Ｎ４の各周期は、順に２μｓ、４μｓ、８μｓとなる。

また、デコーダ５３により、上記分周信号Ｎ３、Ｎ４に基づいて、チャネル０〜３のリフレッシュ起動信号Ｒ３（０）〜Ｒ３（３）が生成される。分周信号Ｎ３、Ｎ４の論理レベルを［Ｎ３、Ｎ４］と表したとき、図６のデコーダ５３の構成に基づき、［Ｎ３、Ｎ４］＝［１、１］のときに、チャネル０のリフレッシュ起動信号ＲＳ（０）がハイレベルになる。同様に、［Ｎ３、Ｎ４］＝［０、１］のときに、チャネル１のリフレッシュ起動信号ＲＳ（１）がハイレベルになり、［Ｎ３、Ｎ４］＝［１、０］のときに、チャネル２のリフレッシュ起動信号ＲＳ（２）がハイレベルになり、［Ｎ３、Ｎ４］＝［０、０］のときに、チャネル３のリフレッシュ起動信号ＲＳ（３）がハイレベルになる。なお、いずれのリフレッシュ起動信号ＲＳとも、周期が８Ｔで、デューティー比が０．２５（パルス幅が２Ｔ）である。故に、リフレッシュ起動信号ＲＳ（０）〜ＲＳ（３）は、それぞれ同一周期である。リフレッシュ起動信号ＲＳ（０）を基準として、リフレッシュ起動信号ＲＳ（２）は、位相が１８０度遅れている。リフレッシュ起動信号ＲＳ（０）を基準として、リフレッシュ起動信号ＲＳ（１）は、位相が９０度遅れている。リフレッシュ起動信号ＲＳ（０）を基準として、リフレッシュ起動信号ＲＳ（３）は、位相が２７０度遅れている。

図７に示すように、最初にリフレッシュ起動信号ＲＳ（０）が立ち上がるタイミングｔ０を起点にして、時間２Ｔ、４Ｔ、６Ｔがそれぞれ経過するタイミングで、リフレッシュ起動信号ＲＳ（１）、ＲＳ（２）、ＲＳ（３）が順番に立ち上がる。その結果、リフレッシュ起動信号ＲＳ（０）〜ＲＳ（３）に応じたチャネル０〜３の各ＤＲＡＭ１０のセルフリフレッシュ動作の起動タイミングは、互いに分周信号Ｎ２の１周期分（時間２Ｔ）だけずれる関係になる。よって、チャネル０〜３の各ＤＲＡＭ１０において、互いのリフレッシュ動作の起動タイミングが時間的に重複することを防止し、リフレッシュ動作時のチャネル０〜３間のノイズによる影響を抑制することができる。

なお、図７の例では、全てのチャネル０〜３のＤＲＡＭ１０がセルフリフレッシュにエントリした際にリフレッシュ起動信号ＲＳ（０）〜ＲＳ（３）が活性化される場合を示しているが、一部のリフレッシュ起動信号ＲＳのみを活性化してもよい。すなわち、セルフリフレッシュエントリ信号ＳＲＥによってセルフリフレッシュの対象となるチャネルのＤＲＡＭ１０に関し、図７のリフレッシュ起動信号ＲＳを生成し、それ以外のチャネルのＤＲＡＭはリフレッシュ起動信号ＲＳが生成されない状態も想定される。

また、前述したようにリフレッシュ起動信号ＲＳ（０）〜ＲＳ（３）のそれぞれに対応するチャネル０〜３は、対応するリフレッシュ起動信号ＲＳの１回の活性化（ワンエッジ）に対応して、対応するチャネルに含まれるメモリセルアレイ１１内の複数のバンクが互いに異なる時間で順次リフレッシュ動作で行われる。

第１実施形態の半導体装置１００においては、図３〜図７を用いて説明した構成及び動作に限定されることなく、多様な変形例が存在する。図８は、図３の半導体装置１００に関連する一変形例である。図３では、チップ内に１つのリフレッシュ起動制御回路４０が配置される場合を説明したが、本変形例では、図８（Ａ）に示すように、チップ内にチャネル０〜３の４つのリフレッシュ起動制御回路４０が配置されている。すなわち、チャネル０〜３のＤＲＡＭ１０において、それぞれリフレッシュ起動制御回路４０（０）〜４０（３）が配置されている。各々のリフレッシュ起動制御回路４０は、イネーブル信号ＥＮ（ＥＮ０〜ＥＮ３）を入力し、上述のリフレッシュ起動信号ＲＳを出力するが、それぞれの具体的な構成は図５と同様である。

チャネル０〜３に対応する４つのイネーブル信号ＥＮ０〜ＥＮ３のうち１つのみが選択的に活性化される。ここで、図８（Ｂ）は、チャネル０に対応するリフレッシュ起動制御回路４０へのイネーブル信号ＥＮ０を生成する生成回路の構成例を示している。図８（Ｂ）に示すように、チャネル０〜３のセルフリフレッシュエントリ信号ＳＲＥ（０）〜ＳＲＥ（３）に関連する信号ＳＲ（０）〜ＳＲ（３）がＯＲゲートに入力され、後段のＡＮＤゲートには、ＯＲゲートの出力と、選択信号ＳＥＬ０が入力され、ＡＮＤゲートからイネーブル信号ＥＮ０が出力される。よって、選択信号ＳＥＬ０がハイレベルで、セルフリフレッシュエントリ信号ＳＲＥ（０）〜ＳＲＥ（３）の少なくとも１つがハイレベルのとき、イネーブル信号ＥＮ０がハイレベルに活性化される。このとき、他のチャネル１〜３の選択信号ＳＥＬ１〜ＳＥＬ３がともにローレベルとされ、イネーブル信号ＥＮ１〜ＥＮ３がローレベルの非活性状態に保たれる。このように、本変形例では４つのリフレッシュ起動制御回路４０のうち１つのみを用いることが前提である。図８の変形例を採用することにより、チップ面積は図３に比べて大きくなるが、各ＤＲＡＭ１０の設計を共通化することができる。選択信号ＳＥＬ０に関して、４つのＤＲＡＭ１０のうち最も発振周期が短いオシレータ４１に設定されたリフレッシュ起動制御回路４０の選択信号ＳＥＬを選択させることが望ましい。ウェハ状態では、各ＤＲＡＭ１０のリフレッシュ実力（リフレッシュインターバルの測定）が個別に試験され、各ＤＲＡＭ１０のそれぞれのリフレッシュ実力に最適なオシレータ周期に調整されるからである。よって、４つのＤＲＡＭ１０を１つのオシレータ周期で制御する場合、最も周期の短いオシレータ周期に設定されたオシレータ４１を選択することが望ましい。

［第２実施形態］
以下、本発明を適用した第２実施形態の半導体装置について説明する。第２実施形態の半導体装置は、第１実施形態の半導体装置１００（図１）を含むチップを積層した構造の積層型半導体装置である。図９は、第２実施形態の半導体装置２００の模式的な断面構造図であり、図１０は、図９の半導体装置２００の接続関係を示す概念図である。

第２実施形態の半導体装置２００は、３つのチップが積層された構造を有する。すなわち、下層側から順に、チップＣ０、Ｃ１、Ｃ２が積層されている。チップＣ０（本発明のコントローラチップ）は、例えば半導体装置２００を制御するＳＯＣ（System on Chip）であり、チップＣ１（スライスＳ０；本発明の第１のチップ）及びチップＣ２（スライスＳ１；本発明の第２のチップ）の各々は、例えば４つのＤＲＡＭ１０（図１）を含むメモリチップである。故に、半導体装置２００は、チップＣ０、Ｃ１、Ｃ２が一体的にパッケージングされたシステムである。チップＣ０を除く、チップＣ１及びＣ２で構成されれば、それは一体的にパッケージングされた受動素子としての半導体装置である。チップＣ１及びチップＣ２の各々は、チップＣ０の制御のもと、チップＣ０とのみ通信を行う。チップＣ０は、外部端子ＴＥを介して外部と通信する。チップＣ１及びチップＣ２の各々は、チップＣ０の各チャネル制御を介して互いに通信してもよい。例えば、チャネル間のデータのコピーや、チップＣ０のＳＯＣ（System on Chip）内でのデータ処理に関連するチャネル間のデータ処理に有用である。また、チップＣ１及びチップＣ２の各々は、チップＣ０の制御のもと、チップＣ０及び外部端子ＴＥを介して外部と接続してもよい。メモリチップであるチップＣ１、Ｃ２は、それぞれ図１と同様、４つのチャネル０〜３に対応する領域に区分されている（図１０）。第２の実施形態において、チップＣ１、Ｃ２の枚数は、１枚であってもよいし、２枚以上であってもよい。第２実施形態においては、２枚以上の場合における更なるセルフリフレッシュに関連する特徴を開示する。

図９及び図１０に示すように、チップＣ０、Ｃ１、Ｃ２の対応する端子同士は、半導体装置２００内を積層方向に貫通する貫通電極であるＴＳＶ（Through-Silicon Via）を介して電気的に接続されている。また、半導体装置２００の底面には複数の外部端子ＴＥが形成され、チップＣ０、Ｃ１、Ｃ２の対応する端子群と電気的に接続されている。例えば、図５に示す２つの分周信号Ｎ２、Ｎ３は、半導体装置２００を貫通する２本のＴＳＶ（図１１のＴＳＶａ、ＴＳＶｂ）を介して、各チップＣ１、Ｃ２の間を接続可能な構成になっている。なお、その他のコマンド端子やアドレス端子等についても複数のＴＳＶ（図１１に表記される複数のＴＳＶ）によって、各チップＣ０、Ｃ１、Ｃ２の間を接続可能な構成になっている。また、図１０において模式的に示すように、各チップＣ０〜Ｃ２に配置されるインターフェース１０ａ（図１参照）のそれぞれ対応する位置の端子同士が、複数のＴＳＶを介して電気的に接続されている。

図１１は、第２実施形態において、半導体装置２００のスライスＳ０、Ｓ１に構成された２つのリフレッシュ起動制御回路４０ａ、４０ｂの具体的な構成例を示している。それぞれのリフレッシュ起動制御回路４０ａ、４０ｂにおいて、多くの構成部分は第１実施形態の図５と共通であるので説明を省略するものとし、以下では、主に第２実施形態において図５と異なる点について説明する。

図１１に示すように、スライスＳ０のリフレッシュ起動制御回路４０ａにおいては、オシレータ４１、リフレッシュ起動信号生成回路４２内の２分周回路５０、５１、５２、デコーダ５３の部分は図５と同様であるが、これらに加えて、マルチプレクサ（ＭＵＸ）６０と、インバータ６１、ヒューズ６２とを備えている。マルチプレクサ６０は、２入力ノード及び１出力ノードを有するスイッチ回路である。以下、スライスＳ０のリフレッシュ起動制御回路４０ａに関する説明は、スライスＳ１のリフレッシュ起動制御回路４０ｂについても概ね共通である。なお、図１１では、それぞれのリフレッシュ起動制御回路４０ａ、４０ｂ内のリフレッシュ起動信号生成回路４２の境界は図示されていない。

スライスＳ０の２分周回路５０は、オシレータ信号Ｎ０の２倍の周期を有する分周信号Ｎ１を出力する。この分周信号Ｎ１は、図５の分周信号Ｎ２に対応する。分周信号Ｎ１は、マルチプレクサ６０に入力されるとともに、インバータ６１を介して分周信号Ｎ１を反転した反転分周信号Ｎ１ｂが、ＴＳＶａを経由してスライスＳ１へ伝送され、スライスＳ１のマルチプレクサ６０に供給される。つまり、マルチプレクサ６０は、分周信号Ｎ１と、分周信号Ｎ１と異なる位相の分周信号Ｎ１ｂとを入力する。一方、スライスＳ１の２分周回路５０、マルチプレクサ６０、インバータ６１、ＴＳＶｂについても、スライスＳ０と同様の接続関係にある。つまり、スライスＳ０、Ｓ１の各マルチプレクサ６０には、自己側の分周信号Ｎ１と相手側の反転分周信号Ｎ１ｂがそれぞれ入力されることになる。なお、４つのＤＲＡＭ１０（図１）を含むメモリチップが３枚以上である場合は、各マルチプレクサ６０の入力ノードの数が増加すると考えればよい。

スライスＳ０、Ｓ１の各ヒューズ６２（本発明の情報保持部）は、マルチプレクサ６０に入力される分周信号Ｎ１及び反転分周信号Ｎ１ｂのいずれか一方を選択するための選択情報を保持している。よって、スライスＳ０、Ｓ１の各マルチプレクサ６０では、ヒューズ６２の選択情報に基づいて、自己側の分周信号Ｎ１を使用するか、あるいは相手側の反転分周信号Ｎ１ｂを使用するかを制御することができる。例えば、スライスＳ０のマルチプレクサ６０が、自己側の分周信号Ｎ１を使用する場合、スライスＳ１のマルチプレクサ６０は相手側の反転分周信号Ｎ１ｂを使用する。スライスＳ０、Ｓ１の各マルチプレクサ６０は、それぞれ対応する各ヒューズ６２の選択情報に基づき、スライスＳ０の分周信号Ｎ１又はスライスＳ１の反転分周信号Ｎ１ｂを、選択的に分周信号Ｎ２（本発明において、選択された（第１及び第２の）オシレータ信号）として次段の２分周回路５１に出力する。それ以降、２分周回路５１、５２、デコーダ５３の構成については、第１実施形態の図５と同様である。

また、スライスＳ０、Ｓ１の各ヒューズ６２は、オシレータ４１を動作及び停止のいずれかの状態に制御するための制御情報を保持している。例えば、スライスＳ０のマルチプレクサ６０で自己側の分周信号Ｎ１を用い、スライスＳ１のマルチプレクサ６０で相手側の反転分周信号Ｎ１ｂを用いる場合は、スライスＳ０のオシレータ４１を動作状態とし、スライスＳ１のオシレータ４１を停止状態とするように、それぞれのヒューズ６２の制御情報を設定すればよい。これによって、低消費電力が実現できる。なお、情報保持部は、ヒューズに限られず、外部から供給される選択情報を保持するレジスタにより構成することができる。例えば、図２におけるモードレジスタ２３でもよい。モードレジスタ２３は、揮発性であっても不揮発性であってもよい。

次に、図１１のスライスＳ０、Ｓ１のリフレッシュ起動制御回路４０ａ、４０ｂの動作について説明する。図１２は、図１１のスライスＳ０、Ｓ１のそれぞれに関し、チャネル０〜３の各ＤＲＡＭ１０に対するセルフリフレッシュを行う際のリフレッシュ起動制御回路４０ａ、４０ｂのタイミング波形図を示している。図１２では、スライスＳ０、Ｓ１の各ヒューズ６２に保持される選択情報により、スライスＳ０側の分周信号Ｎ１（スライスＳ１に送出される反転分周信号Ｎ１ｂ）を選択する場合を説明する。

まず、スライスＳ０においては、オシレータ４１から出力されるオシレータ信号Ｎ０と、２分周回路５０、５１、５２からそれぞれ出力される分周信号Ｎ２、Ｎ３、Ｎ４と、デコーダ５３から出力されるリフレッシュ起動信号ＲＳ（０）〜ＲＳ（３）が順次生成されるが、これらは第１実施形態の図７と共通である。一方、スライスＳ１においては、マルチプレクサ６０でスライスＳ０側の反転分周信号Ｎ１が選択されることから、スライスＳ０の分周信号Ｎ２とは逆位相の分周信号Ｎ２が得られる。つまり、スライスＳ１の分周信号Ｎ２の立ち上がりエッジに対し、スライスＳ１の分周信号Ｎ２の立ち上がりエッジは、オシレータ信号Ｎ０の周期Ｔに相当する時間だけ遅れることになる。

そして、スライスＳ１の分周信号Ｎ２を基準にして、分周信号Ｎ３、Ｎ４及びフレッシュ起動信号ＲＳ（０）〜ＲＳ（３）が順次生成される。その結果、スライスＳ０、Ｓ１を対応する波形同士を比べると、スライスＳ０の波形に対してスライスＳ１の波形はいずれも周期Ｔに相当する時間だけ遅れることになる。図１２に示すように、周期８Ｔを有するスライスＳ０のリフレッシュ起動信号ＲＳ（０）が立ち上がるタイミングｔ０を基準に考えると、スライスＳ０のリフレッシュ起動信号ＲＳ（１）、ＲＳ（２）、ＲＳ（３）はこの順にタイミングｔ０＋２Ｔ、ｔ０＋４Ｔ、ｔ０＋６Ｔで立ち上がり、スライスＳ１のリフレッシュ起動信号ＲＳ（０）、ＲＳ（１）、ＲＳ（２）、ＲＳ（３）はこの順にタイミングｔ０＋Ｔ、ｔ０＋３Ｔ、ｔ０＋５Ｔ、ｔ０＋７Ｔで立ち上がる。つまり、スライスＳ０、Ｓ１の８つのリフレッシュ起動信号ＲＳは、互いに時間Ｔ（オシレータ信号Ｔ０の周期）だけずれたタイミングで立ち上がる。また、それぞれのリフレッシュ起動信号ＲＳの位相については、０〜３６０度の範囲内で、タイミングｔ０を起点に４５度ずつ位相がずれていく関係にある。以上のように、第２実施形態においては、異なるスライスＳ０、Ｓ１に配置された各ＤＲＡＭ１０同士のリフレッシュ動作が時間的に重複することを防止することができる。

第２実施形態の半導体装置において、スライスＳ０、Ｓ１のウェハ試験を行う場合、各スライスＳ０、Ｓ１毎のオシレータ４１をそれぞれ用いて、それぞれのＤＲＡＭ１０のセルフリフレッシュのテストが実施される。スライスＳ０、Ｓ１の各オシレータ４１の設定速度は前述のように実際には異なるので、仮にスライスＳ０のオシレータ４１がスライスＳ１に比べて低速であるとしたとき、スライスＳ０のオシレータ４１を用いてテストを行う場合を想定する。このとき、相対的に高速なスライスＳ１のオシレータ４１を用いてテストを直前まで実施していたスライスＳ１のリフレッシュ動作のタイミングが、オシレータ４１の速度の低下に伴い遅延し、リフレッシュ周期が実力値のインターバルよりも長くなって、スライスＳ１のテスト時のリフレッシュ不良と判別される可能性がある。

このような場合への方策として、第２実施形態においては、例えば、スライスＳ０、Ｓ１の各ヒューズ６２を、スライスＳ０の側のオシレータ４１を停止させるとともにスライスＳ１の側のオシレータ４１を動作させるように設定することが有効である。このように、リフレッシュ起動制御回路４０ａ、４０ｂのヒューズ６２に対し、スライスＳ０、Ｓ１のいずれか所望のオシレータ４１を使用してテスト等を実施するように、選別又は積層実装の際に各ヒューズ６２を予め切断しておくか、あるいはレジスタに設定することができる。なお、ヒューズ６２としては、レーザヒューズ（選別時にウェハ状態で切断）を用いても、あるいは電気ヒューズ（実装後に外部から切断）を用いてもよい。あるいは、ヒューズ６２に代えて、情報保持部としての揮発性又は不揮発性のレジスタを設け、チップＣ０（ＳＯＣ）又は外部（外部端子ＴＥ）から、情報を必要に応じてレジスタに書き込むようにしてもよい。

［システム］
以下、本発明尾半導体装置を含む情報処理システムに対して本発明を適用する場合を説明する。図１３は、図１に示す半導体装置１００と、この半導体装置１００の動作を制御するコントローラ３００とを含む処理システムの構成例を示している。コントローラ３００は、半導体装置１００の各チャネル０〜３のＤＲＡＭ１０をそれぞれ制御するためのコマンドＣＭＤ０〜ＣＭＤ３を出力する。また、コントローラ３００と半導体装置１００の各ＤＲＡＭ１０は、各チャネルのインターフェース１０ａを介してデータＤ０〜Ｄ３をそれぞれ送受信する。コントローラ３００のコマンドＣＭＤ０〜ＣＭＤ３に基づき、各チャネル０〜３のＤＲＡＭ１０は、互いに非同期かつ独立にアクセスすることができる。例えば、それぞれのＤＲＡＭ１０においては、コマンドＣＭＤ０〜ＣＭＤ３及びデータＤ０〜Ｄ３に応じて、リード動作、ライト動作、アイドル状態、セルフリフレッシュ動作等の制御が行われる。一方、コントローラ３００は、半導体装置１００の各ＤＲＡＭ１０に対して、例えば、ディープパワーダウン機能を同時に制御する。

図１３のシステムは、例えば、電子機器に搭載されるシステムであり、パーソナルコンピュータ、通信電子機器、自動車等の移動体の電子機器、その他産業で使用される電子機器、民生で使用される電子機器に搭載することができる。

以上、これまで説明した複数の実施例及びそれら実施例の組み合わせから得られる本願の技術思想及び態様を、システムの視点で以下に付記として記述する。

［付記１］
互いに複数の貫通電極で電気的に接続され、互いに積層される第１のチップ及び前記第１のチップを制御するコントローラチップを備え、
前記第１のチップは、
互いに独立に動作する複数の記憶領域と、
前記複数の記憶領域のセルフリフレッシュ動作を、それぞれ独立且つ非同期に制御する複数の制御回路と、
前記セルフリフレッシュに関連し、第１の周期を有するオシレータ信号を出力するオシレータと、
前記オシレータ信号に基づいて、前記第１の周期より長い第２の周期を有するとともに、活性化タイミングが互いに異なる複数のリフレッシュ起動信号を生成するリフレッシュ起動信号生成回路と、
を備え、
前記複数の制御回路のうち前記コントローラチップから前記セルフリフレッシュ動作に関連するセルフリフレッシュ要求を受けた制御回路に対応する記憶領域は、前記複数のリフレッシュ起動信号のうち対応するリフレッシュ起動信号の活性化タイミングに応答してリフレッシュされ、
前記コントローラチップは、前記複数の制御回路へそれぞれ独立且つ非同期に前記セルフリフレッシュ要求に関連するセルフリフレッシュコマンドを供給する、
ことを特徴とするシステム。

［付記２］
前記複数の制御回路は、更に、前記複数の記憶領域のオートリフレッシュ動作を、それぞれ独立且つ非同期に制御する、ことを特徴とする付記１に記載のシステム。

［付記３］
更に、前記複数の記憶領域のセルフリフレッシュ動作をそれぞれ外部から指示する前記セルフリフレッシュコマンドを認識し、それぞれ対応する前記複数の制御回路を制御する複数のコマンド認識回路を備える、ことを特徴とする付記１または２に記載のシステム。

［付記４］
更に、前記複数の記憶領域にそれぞれ対応し、前記セルフリフレッシュコマンドを受領する複数のコマンド端子を備え、
前記コントローラチップは、前記複数のコマンド端子と前記複数の貫通電極で接続される、ことを特徴とする付記３に記載のシステム。

［付記５］
更に、前記複数の記憶領域にそれぞれ対応し、前記複数の記憶領域のデータを、外部と通信する、それぞれ互いに独立且つ非同期に入出力する複数のデータ端子を備え、
前記コントローラチップは、前記複数のデータ端子と前記複数の貫通電極で接続される、ことを特徴とする付記４に記載のシステム。

［付記６］
更に、前記複数の記憶領域のセルフリフレッシュ動作をそれぞれ外部から指示する前記セルフリフレッシュコマンド、及び前記複数の記憶領域のオートリフレッシュ動作をそれぞれ外部から指示するオートリフレッシュコマンドを、それぞれ認識し、それぞれ対応する前記複数の制御回路を制御する複数のコマンド認識回路を備える、ことを特徴とする付記２に記載のシステム。

［付記７］
更に、前記複数の記憶領域にそれぞれ対応し、前記複数の記憶領域のデータを、それぞれ互いに独立且つ非同期に外部と入出力する複数のデータ端子を備え、
前記コントローラチップは、前記複数のデータ端子と前記複数の貫通電極で接続される、ことを特徴とする６のいずれか一項に記載のシステム。

［付記８］
更に、前記複数の記憶領域にそれぞれ対応し、前記入出力に関連する動作をそれぞれ外部から指示するリードコマンド及びライトコマンドを認識し、それぞれ対応する前記複数の制御回路を制御する複数のコマンド認識回路を備え、
前記コントローラチップは、前記複数の制御回路へそれぞれ独立且つ非同期に前記リードコマンド及び前記ライトコマンドを供給する、ことを特徴とする付記７に記載のシステム。

［付記９］
前記複数の記憶領域にそれぞれ対応し、前記オートリフレッシュコマンド、前記リードコマンド及び前記ライトコマンドを受領する複数のコマンド端子を備え、
前記コントローラチップは、前記複数のコマンド端子と前記複数の貫通電極で接続される、ことを特徴とする付記８に記載のシステム。

［付記１０］
前記リフレッシュ起動信号生成回路は、
前記オシレータ信号を分周して周期が異なる複数の分周信号を出力する分周回路と、
前記複数の分周信号をデコードして前記複数のリフレッシュ起動信号を出力するデコーダと、
を備える、ことを特徴とする付記１乃至９のいずれか一項に記載のシステム。

［付記１１］
前記分周回路は、縦続接続されたＮ（Ｎは２以上の整数）個の２分周回路を含み、前記第２の周期は、前記第１の周期の２^Ｎ倍の周期である、ことを特徴とする付記１０に記載のシステム。

［付記１２］
前記複数のリフレッシュ起動信号のそれぞれの周期は、同一の周期である、ことを特徴とする付記１乃至１１のいずれか一項に記載のシステム。

［付記１３］
前記複数のリフレッシュ起動信号の活性化タイミングは、互いに前記第１の周期だけずれている、ことを特徴とする付記１乃至１２のいずれか一項に記載のシステム。

［付記１４］
前記複数の記憶領域と、前記複数の制御回路と、前記リフレッシュ起動信号生成回路とは、１つのチップ上に構成されている、ことを特徴とする付記１乃至１３のいずれか一項に記載のシステム。

［付記１５］
前記システムは、更に、前記第１のチップと同一構成の第２のチップを含み、
前記第１及び第２並びに前記コントローラチップは、前記複数の貫通電極で接続され、互いに積層され、
前記第１及び第２のチップの各々は、
前記複数の記憶領域、前記複数の制御回路、前記オシレータ、及び前記リフレッシュ起動信号生成回路を含み、
前記第１のチップの前記リフレッシュ起動信号生成回路は、更に、
前記第１のチップの前記オシレータ信号に関連する第１の信号と、前記第２のチップの前記オシレータ信号に関連する第１の信号と異なる位相である第２の信号と、のいずれか一方を選択された第１のオシレータ信号として選択する第１のマルチプレクサを含み、
前記第１のチップの前記リフレッシュ起動信号生成回路は、前記オシレータ信号に代えて前記選択された第１のオシレータ信号に基づいて、前記複数のリフレッシュ起動信号を生成し、
前記第２のチップの前記リフレッシュ起動信号生成回路は、更に、
前記第２のチップの前記オシレータ信号に関連する第１の信号と、前記第１のチップの前記オシレータ信号に関連する第１の信号と異なる位相である第２の信号と、のいずれか他方を選択された第２のオシレータ信号として選択する第２のマルチプレクサを含み、
前記第２のチップの前記リフレッシュ起動信号生成回路は、前記オシレータ信号に代えて前記選択された第２のオシレータ信号に基づいて、前記複数のリフレッシュ起動信号を生成し、
前記第１のチップの前記第２の信号と前記第２のチップの前記第２の信号は、それぞれ対応する前記複数の貫通電極を介して、それぞれ対応する第１及び第２のマルチプレクサに供給される、
ことを特徴とする付記１乃至１４のいずれか一項にシステム。

［付記１６］
前記第１のマルチプレクサは、前記第１のチップの前記オシレータ信号に関連する前記第１の信号を選択し、
前記第２のマルチプレクサは、前記第１のチップの前記オシレータ信号に関連する前記第２の信号を選択する、
ことを特徴とする付記１５に記載のシステム。

［付記１７］
前記第１及び第２のチップは、更に、
前記第１及び第２のマルチプレクサの選択動作にそれぞれ関連する選択情報を第１及び第２の選択情報としてそれぞれ保持する第１及び第２の情報保持部を備える、ことを特徴とする付記１５または１６に記載のシステム。

［付記１８］
前記第１及び第２の選択情報は、更に、それぞれ対応する前記オシレータの活性及び非活性を制御する、ことを特徴とする付記１７に記載のシステム。

［付記１９］
前記第１の選択情報は、前記第１のチップの前記オシレータを活性に制御し、
前記第２の選択情報は、前記第２のチップの前記オシレータを非活性に制御する、
ことを特徴とする付記１８に記載のシステム。

［付記２０］
前記第１及び第２の情報保持部のそれぞれは、ヒューズ素子または外部から供給される前記選択情報を保持するレジスタにより構成される、ことを特徴とする付記１７乃至１９のいずれか一項に記載のシステム。

以上、本発明の好ましい実施形態について説明したが、本発明は、上記各実施形態に限定されることなく、本発明の主旨を逸脱しない範囲で種々の変更が可能であり、それらも本発明の範囲内に包含されることは言うまでもない。例えば、上記各実施形態においては、それぞれ同一機能を有するＤＲＡＭ１０を用いることが前提であるが、本発明はこれに限定されるものではない。よって、異なる機能のＤＲＡＭを用いてあってもよく、データの保持動作が必要な他の半導体メモリを用いてもよい。また、第２の実施形態のＳＯＣは、ＤＲＡＭチップの制御に加えてその他の機能を有する半導体チップであってもよい。さらに、第２実施形態の半導体装置２００にＳＯＣ及び複数のメモリチップが及びＳＯＣ積層されていることは必須ではなく、１枚のメモリチップ（例えば、ＤＲＡＭチップ）で構成してもよい。ＳＯＣ及び複数のメモリチップのうち、一部又は全部のチップが平面的に配置されていてもよい。

また、第２実施形態の半導体装置２００は、ＴＳＶを用いた構造のＣＯＣ(Chip on Chip)である限り、多様な半導体装置を適用することができる。例えば、ＣＰＵ（Central Processing Unit）、ＭＣＵ（Micro Control Unit）、ＤＳＰ（Digital Signal Processor）、ＡＳＩＣ（Application Specific Integrated Circuit）、ＡＳＳＰ（Application Specific Standard Product）等の半導体装置全般に対して適用可能である。また、本発明を適用可能な半導体装置の製品形態としては、例えば、ＳＯＣ（System on Chip）、ＭＣＰ（Multi Chip Package）、ＰＯＰ（Package on Package）など、多様なパッケージ形態を有する半導体装置を挙げることができる。

上記各実施形態の回路を構成するトランジスタとしては、電界効果トランジスタ（Field Effect Transistor: FET）であればよく、ＭＯＳ（Metal Oxide Semiconductor）以外にもＭＩＳ（Metal-Insulator Semiconductor）、ＴＦＴ(Thin Film Transistor)等の様々なＦＥＴに適用できる。また、装置内に一部のバイポーラ型トランジスタを有してもよい。さらに、ＮＭＯＳトランジスタ（Ｎチャネル型ＭＯＳトランジスタ）は、第１導電型の電界効果トランジスタの代表例であり、ＰＭＯＳトランジスタ（Ｐチャネル型ＭＯＳトランジスタ）は、第２導電型の電界効果トランジスタの代表例である。

本発明の適用対象には、種々の開示要素の多様な組み合わせ又は選択が可能である。すなわち、本発明は、請求の範囲を含む全開示、技術的思想に従って当業者であればなし得るであろう各種変形、修正を含むことは言うまでもない。

１０…ＤＲＡＭ
１１…メモリセルアレイ
１２…ロウデコーダ
１３…センスアンプ列
１４…カラムデコーダ
２０…クロック生成回路
２１…コマンドデコーダ
２２…制御ロジック部
２３…モードレジスタ
２４…ロウアドレスバッファ
２５…リフレッシュカウンタ
２６…カラムアドレスバッファ
２７…データ制御回路
２８…データラッチ回路
２９…ＤＬＬ
３０…Ｉ／Ｏバッファ
４０…リフレッシュ起動制御回路
４１…オシレータ
４２…リフレッシュ起動信号生成回路
５０、５１、５２…２分周回路
５３…デコーダ
６０…マルチプレクサ（ＭＵＸ）
６１…インバータ
６２…ヒューズ
１００、２００…半導体装置
３００…コントローラ
ＳＲＥ…セルフリフレッシュエントリ信号
ＲＳ…リフレッシュ起動信号
Ｎ０…オシレータ信号
Ｎ２、Ｎ３、Ｎ４…分周信号

Claims (21)

1. 互いに独立に動作する複数の記憶領域と、
   前記複数の記憶領域のセルフリフレッシュ動作を、それぞれ独立且つ非同期に制御する複数の制御回路と、
   前記セルフリフレッシュに関連し、第１の周期を有するオシレータ信号を出力するオシレータと、
   前記オシレータ信号に基づいて、前記第１の周期より長い第２の周期を有するとともに、活性化タイミングが互いに異なる複数のリフレッシュ起動信号を生成するリフレッシュ起動信号生成回路と、
   を備え、
   前記リフレッシュ起動信号生成回路は、
   前記オシレータ信号を分周して周期が異なる複数の分周信号を生成する分周回路と、
   前記複数の分周信号の少なくとも２つをデコードして前記複数のリフレッシュ起動信号を出力するデコーダと、を備え、
   前記複数の分周信号は第１、第２及び第３の信号を含み、前記第１の信号は前記オシレータ信号の前記第１の周期のＭ倍である第３の周期を有し、前記第２の信号は前記第１の信号の前記第３の周期のＭ倍である第４の周期を有し、前記第３の信号は前記第２の信号の前記第４の周期のＭ倍である第５の周期を有し、前記Ｍは１を超える整数であり、
   前記複数のリフレッシュ起動信号のそれぞれは、少なくとも前記第２及び第３の信号に基づいて生成され、前記デコーダは、前記第２及び第３の信号を入力として受ける一方、前記第１の信号を受けず、
   前記複数の制御回路のうち外部から前記セルフリフレッシュ動作に関連するセルフリフレッシュ要求を受けた制御回路に対応する記憶領域は、前記複数のリフレッシュ起動信号のうち対応するリフレッシュ起動信号の活性化タイミングに応答してリフレッシュされる、ことを特徴とする半導体装置。
2. 前記複数の制御回路は、更に、前記複数の記憶領域のオートリフレッシュ動作を、それぞれ独立且つ非同期に制御する、ことを特徴とする請求項１に記載の半導体装置。
3. 更に、前記複数の記憶領域のセルフリフレッシュ動作をそれぞれ外部から指示するセルフリフレッシュコマンドを認識し、それぞれ対応する前記複数の制御回路を制御する複数のコマンド認識回路を備える、ことを特徴とする請求項１または２に記載の半導体装置。
4. 更に、前記複数の記憶領域にそれぞれ対応し、前記セルフリフレッシュコマンドを受領する複数のコマンド端子を備える、ことを特徴とする請求項３に記載の半導体装置。
5. 更に、前記複数の記憶領域にそれぞれ対応し、前記複数の記憶領域のデータを、外部と通信する、それぞれ互いに独立且つ非同期に入出力する複数のデータ端子を備える、ことを特徴とする請求項４に記載の半導体装置。
6. 更に、前記複数の記憶領域のセルフリフレッシュ動作をそれぞれ外部から指示するセルフリフレッシュコマンド、及び前記複数の記憶領域のオートリフレッシュ動作をそれぞれ外部から指示するオートリフレッシュコマンドを、それぞれ認識し、それぞれ対応する前記複数の制御回路を制御する複数のコマンド認識回路を備える、ことを特徴とする請求項２に記載の半導体装置。
7. 更に、前記複数の記憶領域にそれぞれ対応し、前記複数の記憶領域のデータを、それぞれ互いに独立且つ非同期に外部と入出力する複数のデータ端子を備える、ことを特徴とする請求項６に記載の半導体装置。
8. 更に、前記複数の記憶領域にそれぞれ対応し、前記入出力に関連する動作をそれぞれ外部から指示するリードコマンド及びライトコマンドを認識し、それぞれ対応する前記複数の制御回路を制御する複数のコマンド認識回路を備える、ことを特徴とする請求項７に記載の半導体装置。
9. 前記複数の記憶領域にそれぞれ対応し、前記オートリフレッシュコマンド、前記リードコマンド及び前記ライトコマンドを受領する複数のコマンド端子を備える、ことを特徴とする請求項８に記載の半導体装置。
10. 前記分周回路は、縦続接続されたＮ（Ｎは２以上の整数）個の２分周回路を含み、前記第２の周期は、前記第１の周期の２Ｎ倍の周期である、ことを特徴とする請求項９に記載の半導体装置。
11. 前記複数のリフレッシュ起動信号のそれぞれの周期は、同一の周期である、ことを特徴とする請求項１乃至１０のいずれか一項に記載の半導体装置。
12. 前記複数のリフレッシュ起動信号の活性化タイミングは、互いに前記第１の周期だけずれている、ことを特徴とする請求項１乃至１１のいずれか一項に記載の半導体装置。
13. 前記複数の記憶領域と、前記複数の制御回路と、前記リフレッシュ起動信号生成回路とは、１つのチップ上に構成されている、ことを特徴とする請求項１乃至１２のいずれか一項に記載の半導体装置。
14. 前記半導体装置は、互いに積層された第１及び第２のチップを含み、
    前記第１及び第２のチップの各々は、
    前記複数の記憶領域、前記複数の制御回路、前記オシレータ、及び前記リフレッシュ起動信号生成回路を含み、
    前記第１のチップの前記リフレッシュ起動信号生成回路は、更に、
    前記第１のチップの前記オシレータ信号に関連する第１の信号と、前記第２のチップの前記オシレータ信号に関連する第１の信号と異なる位相である第２の信号と、のいずれか一方を選択された第１のオシレータ信号として選択する第１のマルチプレクサを含み、
    前記第１のチップの前記リフレッシュ起動信号生成回路は、前記オシレータ信号に代えて前記選択された第１のオシレータ信号に基づいて、前記複数のリフレッシュ起動信号を生成し、
    前記第２のチップの前記リフレッシュ起動信号生成回路は、更に、
    前記第２のチップの前記オシレータ信号に関連する第１の信号と、前記第１のチップの前記オシレータ信号に関連する第１の信号と異なる位相である第２の信号と、のいずれか他方を選択された第２のオシレータ信号として選択する第２のマルチプレクサを含み、
    前記第２のチップの前記リフレッシュ起動信号生成回路は、前記オシレータ信号に代えて前記選択された第２のオシレータ信号に基づいて、前記複数のリフレッシュ起動信号を生成する、
    ことを特徴とする請求項１乃至１３のいずれか一項に半導体装置。
15. 前記第１のマルチプレクサは、前記第１のチップの前記オシレータ信号に関連する前記第１の信号を選択し、
    前記第２のマルチプレクサは、前記第１のチップの前記オシレータ信号に関連する前記第２の信号を選択する、
    ことを特徴とする請求項１４に記載の半導体装置。
16. 前記第１及び第２のチップは、更に、
    前記第１及び第２のマルチプレクサの選択動作にそれぞれ関連する選択情報を第１及び第２の選択情報としてそれぞれ保持する第１及び第２の情報保持部を備える、ことを特徴とする請求項１４または１５に記載の半導体装置。
17. 前記第１及び第２の選択情報は、更に、それぞれ対応する前記オシレータの活性及び非活性を制御する、ことを特徴とする請求項１６に記載の半導体装置。
18. 前記第１の選択情報は、前記第１のチップの前記オシレータを活性に制御し、
    前記第２の選択情報は、前記第２のチップの前記オシレータを非活性に制御する、
    ことを特徴とする請求項１７に記載の半導体装置。
19. 前記第１及び第２の情報保持部のそれぞれは、ヒューズ素子または外部から供給される前記選択情報を保持するレジスタにより構成される、ことを特徴とする請求項１６乃至１８のいずれか一項に記載の半導体装置。
20. 請求項１または１４に記載の半導体装置と、
    前記半導体装置と接続され、前記半導体装置の動作を制御するコントローラと、
    を備えることを特徴とするシステム。
21. 前記半導体装置と前記コントローラとが、一体的にパッケージングされたこと、を特徴とする、請求項２０に記載のシステム。

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