JP2009140322A - タイミング制御回路および半導体記憶装置 - Google Patents

タイミング制御回路および半導体記憶装置 Download PDF

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Abstract

【課題】タイミング信号の遅延量の変動を低減する。
【解決手段】周期Ｔ１を持つクロック信号ＣＫａと、活性化信号ＡＣＴとを入力し、ｍを否負の整数、ｔｄａをアナログ遅延素子による遅延量としたときにクロックからの遅延量がｔｄ＝ｍ・Ｔ１＋ｔｄａとなる微調タイミング信号ＦＴを発生するタイミング制御回路ＤＬＹ１を有する。タイミング制御回路ＤＬＹ１は、粗調遅延回路ＣＤと微調遅延回路ＦＤからなる。粗調遅延回路ＣＤは、活性化信号ＡＣＴを受けてから、クロック信号ＣＫａの立ち上がりエッジをカウントするカウンタを有し、クロック信号ＣＫａの立ち上がりからの遅延量がｍ・Ｔ１である粗調タイミング信号ＣＴを出力する。微調遅延回路ＦＤは、複数のアナログ遅延素子を有し、粗調タイミング信号ＣＴからの遅延量がｔｄａとなる微調タイミング信号ＦＴを出力する。
【選択図】図１

Description

本発明は、タイミング制御回路に関し、特に、半導体記憶装置のタイミング信号の生成に好適なタイミング制御回路及び該タイミング制御回路を有する半導体記憶装置に関する。
図２０（ａ）は、ロジックＬＳＩチップの典型的な構成を模式的に示す図である。図２０（ａ）を参照すると、ロジックＬＳＩチップ（ＬＯＧＩＣ）においては、データ処理のスループットを上げるために、データ入力（ＤＩＮ）からデータ出力（ＤＯＵＴ）の間を、フリップフロップ（ＦＦ）で複数の論理回路ブロック（ＬＧＫ）に分割し、フリップフロップ（ＦＦ１、ＦＦ２、ＦＦ３）をクロック（ＣＫ）で制御するパイプライン動作を行っている。ロジックＬＳＩチップ（ＬＯＧＩＣ）では、それぞれの論理回路ブロック（ＬＧＫ）を、ほぼ同じ遅延を有するように分割することが可能であるため、上記に示したように、共通クロックで制御されるフリップフロップ（ＦＦ１、ＦＦ２、ＦＦ３）を用いパイプライン動作させることで動作周波数を向上することができる。パイプライン動作において、フリップフロップ（ＦＦ）は前段の論理回路ブロック（ＬＧＫ）の出力をクロックに同期してサンプルしサンプルした値を後段の論理回路ブロック（ＬＧＫ）に入力し、各段の論理回路ブロック（ＬＧＫ）での演算は１クロックサイクル内に行われる。
図２０（ｂ）は、クロック同期型のシンクロナスＤＲＡＭ（ＳＤＲＡＭ）の典型的な構成を模式的に説明する図である。なお、図２０（ｂ）では、簡単のため、コマンド（ＣＭＤ）、アドレス（ＡＤＤ）をそれぞれサンプルする入力段のフリップフロップをＦＦ１で表しており、コマンドデコーダ、アドレスデコーダをデコーダ（ＤＥＣ）で表している。図２０（ｂ）を参照すると、シンクロナスＤＲＡＭ（ＳＤＲＡＭ）においては、コマンドやアドレスの入力段とデータ出力段のフリップフロップＦＦ１、ＦＦ４はクロックＣＫ（の立ち上がりエッジ）で制御しているが、その他のチップ内部のフリップフロップ（例えばＦＦ２、ＦＦ３）は、タイミング制御回路（ＴＧ）において、外部端子から入力されたクロック（ＣＫ）からパルスジェネレータ（ＰＧ）で発生したパルスをアナログ遅延回路（ＡＤＬＹ１、ＡＤＬＹ２）で遅らせて生成したタイミング制御信号で制御している。
シンクロナスＤＲＡＭにおいては、チップ内部の機能ブロックであるデコーダ（ＤＥＣ）、メモリアレイ（ＭＥＭＣＯＲＥ）、データバス（ＤＢ）の遅延は大きく異なる。このため、共通のクロックでタイミングを制御したとすると、メモリアレイの遅延によって動作可能なクロック周波数が決定されることになる。すなわち、シンクロナスＤＲＡＭにおいては、図２０（ａ）のロジックＬＳＩのように、機能ブロックの遅延をほぼ同一とすることはできず、共通クロックで制御されるフリップフロップ（ＦＦ）を用いパイプライン動作させることはできず、この結果、周波数を向上することが難しい。
図２０（ｂ）に示したシンクロナスＤＲＡＭについて、リード動作を例にとってその動作を説明する。シンクロナスＤＲＡＭに、コマンド（ＣＭＤ）、アドレス（ＡＤＤ）が入力されると、これらは、それぞれ、対応する入力段のフリップフロップＦＦ１にて、クロック（ＣＫ）に同期してチップ内部に取り込まれる。ＦＦ１に取り込まれたコマンド、アドレスはデコーダ（ＤＥＣ）でデコードされ、動作（この場合、リード）と、選択すべきアドレスが確定する。この時間（タイミング）と一致するように、パルスジェネレータ（ＰＧ）からのクロックパルスをアナログディレイ（ＡＤＬＹ１）で遅延させて、次のフリップフロップＦＦ２のクロック端子ＣＫに供給し、メモリアレイ（ＭＥＭＣＯＲＥ）において選択アドレスのメインワード線（ＭＷＬＢ）が活性化される。
続いて、メモリアレイ（ＭＥＭＣＯＲＥ）内において選択されたメモリセル（不図示）からビット線（不図示）に信号が発生する時間と一致するように、アナログディレイ（ＡＤＬＹ１）で遅延させたパルスをさらにアナログディレイ（ＡＤＬＹ２）で遅延させ、フリップフロップＦＦ３のクロック端子ＣＫに供給し、センスアンプ起動信号（ＳＡＮ）が活性化され、発生した信号がセンスアンプ（不図示）で増幅される。
センスアンプ（不図示）で増幅された信号は、引き続きリードコマンドが入力されたときに、データパス（ＤＢ）を通って出力バッファまで伝送され、ＦＦ４において、カウンタ（ＣＯＵＮＴ）からのクロックに同期して、チップの外部データ出力端子（ＤＯＵＴ）からチップ外部に出力される。
なお、クロック位相の粗調整を行う粗調整回路とクロック位相の微調整を行う微調整回路を備えた構成として特許文献１等がある（なお、特許文献１に記載された発明は、後述される本発明とは構成が全く相違している）。また、特許文献２には、直列接続した粗遅延部と微小遅延部に電源電圧を供給する第１、第２のＤＬＬ（Ｄｅｌａｙ Ｌｏｃｋｅｄ Ｌｏｏｐ）を備え、第１、第２のＤＬＬのモニタ回路として用いる遅延部を粗遅延部と微小遅延部と同じ回路形式としたタイミング発生回路が開示されている。
特開２００４−１１０４９０号公報 特開２００６−１８６５４７号公報 Ｋｏｈｔａｒｏｈ Ｇｏｔｏｈ， Ｓｈｉｇｅｔｏｓｈｉ Ｗａｋａｙａｍａ， Ｍｉｙｏｓｈｉ Ｓａｉｔｏ， Ｊｕｎｊｉ Ｏｇａｗａ， Ｈｉｒｏｔａｋａ Ｔａｍｕｒａ， Ｙｏｓｈｉｎｏｒｉ Ｏｋａｊｉｍａ， ａｎｄ Ｍａｓａｏ Ｔａｇｕｃｈｉ， ‘Ａｌｌ−Ｄｉｇｉｔａｌ Ｍｕｌｔｉ−Ｐｈａｓｅ Ｌｏｃｋｅｄ Ｌｏｏｐ ｆｏｒ Ｉｎｔｅｒｎａｌ Ｔｉｍｉｎｇ Ｇｅｎｅｒａｔｉｏｎ ｉｎ Ｅｍｂｅｄｄｅｄ ａｎｄ／ｏｒ Ｈｉｇｈ−Ｓｐｅｅｄ ＤＲＡＭｓ’， １９９７ Ｓｙｍｐｏｓｉｕｍ ｏｎ ＶＬＳＩ Ｃｉｒｃｕｉｔｓ Ｄｉｇｅｓｔ ｏｆ Ｔｅｃｈｎｉｃａｌ Ｐａｐｅｒｓ ｐｐ．１０７−１０８）
上記非特許文献、特許文献等の開示事項は、本書に引用をもって繰り込み記載されているものとする。以下の分析は、本発明によって与えられたものである。
近年、ＬＳＩ内のＭＯＳトランジスタや配線の微細化、及び低電圧化の進展により、デバイス特性のばらつきが大きな問題となっている。
図２１（ａ）は、上記したアナログディレイ（ＡＤＬＹ）の回路構成の一例を示す図である。図２１（ａ）には、一例として、多段のインバータ（ＩＮＶ）を縦続接続した構成が示されている。
図２１（ｂ）は、図２１（ａ）のアナログディレイ（ＡＤＬＹ）の遅延量（ｔｄ）を各種の条件でシミュレーションにより求めた値を相対値として示している。ここで、Ｌｏｗ−ｖｏｌｔａｇｅ／Ｈｉｇｈ−ｖｏｌｔａｇｅは、動作電圧が低めにばらついている場合と、高めにばらついている場合にそれぞれ対応している。Ｓｌｏｗ／ｆａｓｔは、ＭＯＳトランジスタのしきい値が高い場合と、低い場合にそれぞれ対応している。Ｈｉｇｈ ｔｅｍｐ／Ｌｏｗ ｔｅｍｐは動作温度が高い場合と、低い場合にそれぞれ対応している。
図２１（ｂ）において、例えば、Ｌｏｗ−ｖｏｌｔａｇｅ、ｓｌｏｗ、Ｈｉｇｈ ｔｅｍｐの組み合わせは、
・動作電圧が低めにばらつき、且つ、
・ＭＯＳトランジスタのしきい値が高く、且つ、
・動作温度が高い、
場合の遅延に対応しており、アナログディレイ（ＡＤＬＹ）の遅延量（ｔｄ）は大となる。また、Ｈｉｇｈ−ｖｏｌｔａｇｅ、ｆａｓｔ、Ｌｏｗ ｔｅｍｐの組み合わせは、
・動作電圧が高めにばらつき、且つ、
・ＭＯＳトランジスタのしきい値が低く、且つ、
・動作温度が低い、
場合の遅延に対応しており、アナログディレイ（ＡＤＬＹ）の遅延量（ｔｄ）は小となる。他の組み合わせも同様に読み取れる。
図２１（ｂ）からも明らかなように、アナログディレイ（ＡＤＬＹ）において、最も遅延が長くなる場合（最大遅延）と、最も短くなる場合（最小遅延）では約２倍の違いがある。シンクロナスＤＲＡＭの内部にある遅延回路において、このように遅延量が大きく変化すると、アクセス時間が増大する。
図２２（ａ）は、シンクロナスＤＲＡＭ内部の回路が最も早く動作する条件（Ｂｅｓｔ）における、回路ブロックの動作タイミングを模式的に示した図である。図２２（ａ）において、デコーダ（ＤＥＣ）、メモリアレイ（ＭＥＭＣＯＲＥ）、データバス（ＤＢ）の動作時間を横軸にとっている。
これらの回路ブロックの動作時間が重ならないように、クロック（ＣＫ）からメインワード線（ＭＷＬＢ）までの遅延量ｔｄ１と、メインワード線（ＭＷＬＢ）からセンスアンプ起動信号（ＳＡＮ）までの遅延量ｔｄ２を決定し、図２０（ｂ）に示したように、タイミング制御回路（ＴＧ）に、これらの遅延を発生するアナログディレイ（ＡＤＬＹ１、ＡＤＬＹ２）が設けられている。この場合、アナログディレイ（ＡＤＬＹ１）の遅延量をｔｄ１、アナログディレイ（ＡＤＬＹ２）の遅延量をｔｄ２としている。
図２２（ｂ）には、上記のように遅延量を決定して回路を設計した場合の、回路が最も遅く動作する条件（Ｗｏｒｓｔ）における、動作タイミングを示している。
デコーダ（ＤＥＣ）、メモリアレイ（ＭＥＭＣＯＲＥ）、データバス（ＤＢ）の各回路ブロックの動作時間が、図２２（ａ）の各回路ブロックの動作時間と比べて、増加しているのに加えて、アナログディレイ（ＡＤＬＹ１、ＡＤＬＹ２）の遅延量も増加している。このとき、デコーダ（ＤＥＣ）、メモリアレイ（ＭＥＭＣＯＲＥ）のそれぞれの動作時間の増加分よりも、アナログディレイ（ＡＤＬＹ１、ＡＤＬＹ２）の遅延量（ｔｄ１、ｔｄ２）の増加分の方が大きいため、デコーダ（ＤＥＣ）の動作の終了とメモリアレイ（ＭＥＭＣＯＲＥ）の動作開始の間、メモリアレイ（ＭＥＭＣＯＲＥ）の動作の終わりと、データバス（ＤＢ）の動作開始の間にそれぞれ、デッドマージン（ＤＭ１、ＤＭ２）が発生する。このタイミングマージンのために、デコーダ（ＤＥＣ）、メモリアレイ（ＭＥＭＣＯＲＥ）、データバス（ＤＢ）の各回路ブロックの持つ遅延量の和よりも、アクセス時間が長くなってしまう。このため、本来のデバイス・回路の性能が生かされない、という問題が発生している。
反対に、図２２（ｂ）に示したＷｏｒｓｔの条件においてタイミングマージンを設けずに、図２０（ｂ）のアナログディレイ（ＡＤＬＹ１、ＡＤＬＹ２）の遅延量を決定した場合、図２２（ａ）に示したＢｅｓｔの条件では、各回路ブロック動作が終了するよりも速く次の回路ブロックが起動されるため（すなわち遅延量ｔｄ１、ｔｄ２が、それぞれ、デコーダ（ＤＥＣ）、メモリアレイ（ＭＥＭＣＯＲＥ）の動作時間よりも短くなる）、回路ブロックの動作が重なってしまい、誤動作する。
この問題を解決するために、デジタル遅延素子（回路）をメモリ回路に適用する例が報告されている。デジタル遅延素子（回路）とは、一般に、クロック信号及び多相クロックを用いて、これらの周期の整数倍の遅延を発生する回路をいう。デジタル遅延素子（回路）を用いると、デバイス、温度、電源電圧が変化した場合でも、外部より供給されるクロック周期で定まる遅延を発生することができるため、遅延量の変動幅が小さいという利点がある。一例としては、非特許文献１には、ＤＬＬ（Ｄｅｌａｙ Ｌｏｃｋ Ｌｏｏｐ）で多相のクロックを発生し、該多相クロックを内部で用いるＤＲＡＭが開示されている。
しかしながら、ＤＬＬは、クロックが供給されてから、ＤＬＬ内部での遅延がクロックと同期するまでには、所定の時間（一例として、１００サイクル程度）を要する。このため、ＤＲＡＭが動作していないスタンバイモードにおいても、クロックを止めることが出来ず、スタンバイモードの消費電流が増加する、という問題がある。
本発明の目的は、短時間で起動できる遅延回路を有するタイミング制御回路を提供することにある。
本発明の他の目的は、プロセスや動作環境等の変化に対して、遅延変動の小さいタイミングを生成するタイミング制御回路、及び該タイミング制御回路を備えた半導体記憶装置を提供することにある。
本発明の１つのアスペクト（側面）に係るタイミング制御回路は、活性化信号と周期Ｔ１を有するクロック信号とを入力し、タイミング信号を出力するタイミング制御回路であって、アナログ遅延回路を含み、ｍを否負の整数、ｔｄａをアナログ遅延回路による遅延量としたときに、活性化信号が入力されたときのクロック信号のエッジを基準とし、遅延時間が、ｍ・Ｔ１＋ｔｄａで表されるようなタイミング信号を出力するように構成される。
本発明のタイミング制御回路において、ｍおよびｔｄａの値をそれぞれ保持する第１および第２のレジスタ回路を備え、ｍ、ｔｄａの値は、第１および第２のレジスタ回路に設定されることで変更可能であることが好ましい。
本発明のタイミング制御回路において、第１および第２のレジスタ回路から、それぞれｍの値とｔｄａの設定値を入力し、活性化信号が入力されたときの、クロック信号のエッジからの遅延量がｍ・Ｔ１で表される粗調タイミング信号を出力する粗調遅延回路と、粗調タイミング信号から遅延量がｔｄａで表される微調タイミング信号を出力する微調遅延回路と、を備え、微調タイミング信号をタイミング信号とすることが好ましい。
本発明のタイミング制御回路において、粗調遅延回路は、活性化信号が入力された後のクロック信号をシフトするシフトレジスタと、ｍの値に対応してシフトレジスタの各段の出力のいずれかを選択し、活性化信号が入力されてからｍサイクル後のクロック信号を粗調タイミング信号として出力する第１の選択回路と、を備えていてもよい。
本発明のタイミング制御回路において、微調遅延回路は、粗調タイミング信号をそれぞれ入力する１または複数のアナログ遅延素子と、１または複数のアナログ遅延素子の出力信号と粗調タイミング信号のうちのいずれか１つの信号を選択して微調タイミング信号として出力する第２の選択回路と、を備えていてもよい。
本発明のタイミング制御回路において、微調遅延回路は、初段に粗調タイミング信号を入力する縦続接続された複数のアナログ遅延素子と、複数のアナログ遅延素子の出力信号と粗調タイミング信号のうちのいずれか１つの信号を選択して微調タイミング信号として出力する第２の選択回路と、を備えていてもよい。
本発明の半導体記憶装置において、上記のタイミング制御回路を有し、タイミング信号によってチップ内部の少なくとも一部のタイミングを制御するようにしてもよい。
本発明の半導体記憶装置において、半導体記憶装置はＤＲＡＭであって、タイミング信号を、ビット線イコライズの解除、ワード線活性化、センスアンプ活性化、列選択線活性化、メインアンプ活性化のうち少なくとも一つに用いてもよい。
本発明の半導体記憶装置において、テストモードにおいて、第１および第２のレジスタ回路の値を外部に出力可能としてもよい。
本発明の半導体記憶装置において、テストモードにおいて、第１および第２のレジスタ回路の値を外部から設定可能としてもよい。
本発明の半導体記憶装置において、活性化信号を入力して遅延させるアナログ遅延生成回路をさらに備え、タイミング制御回路の出力とアナログ遅延生成回路の出力とをタイミング信号として選択可能としてもよい。
本発明の半導体記憶装置において、半導体記憶装置が待機状態にあるときは、アナログ遅延生成回路の出力を用いて、半導体記憶装置の内部動作のタイミングを制御するようにしてもよい。
本発明によれば、短時間で起動できる遅延回路を備えたタイミング制御回路を提供することができる。
また、本発明によれば、プロセス、電源電圧、温度が変動しても、発生するタイミング信号の遅延量の変動を低減することができる。本発明のタイミング制御回路を備えた半導体記憶装置によれば、デッドマージンを解消できるため、アクセス時間を短縮することができる。
本発明の実施形態に係るタイミング制御回路は、周期Ｔ１を持つクロックが入力され、ｍを整数、ｔｄａをアナログ遅延素子による遅延量としたときに、第一のクロックからの遅延量がほぼｔｄ＝ｍ・Ｔ１＋ｔｄａとなる微調タイミング信号を発生する。この制御タイミングを発生するために、タイミング制御回路は、粗調遅延回路と微調遅延回路とを備える。粗調遅延回路は、活性化コマンドを受けてから、クロックの立ち上がりエッジをカウントするカウンタを有し、クロックからの遅延量がほぼｍ・Ｔ１である粗調タイミング信号を発生する。また、微調遅延回路は、複数のアナログ遅延素子を有し、粗調タイミング信号からの遅延量がほぼｔｄａとなる微調タイミング信号を発生する。ここでｍの値、遅延量ｔｄａはレジスタにより設定可能とする。
以下、本発明の実施例を図面に基づいて詳細に説明する。なお、実施の形態を説明するための全図において、同一の部材には原則として同一の符号を付し、その繰り返しの説明を省略する。また、図面において、ＰＭＯＳトランジスタにはゲートに矢印の記号を付すことで、ＮＭＯＳトランジスタと区別することとする。また、図面において、ＭＯＳトランジスタの基板電位の接続は明記していないが、ＭＯＳトランジスタが正常動作可能な範囲であれば、その接続方法は特に限定しない。
図１（ａ）は、本発明の第１の実施例に係るタイミング制御回路の構成を示す図である。図１（ｂ）は、本発明の第１の実施例に係るタイミング制御回路の動作波形を示す図である。
図１（ａ）を参照すると、本実施例のタイミング制御回路ＴＧには、クロック周期がＴ１であるクロックＣＫａが入力される。メモリチップ内のコマンドジェネレータＣＭＤＧＥＮには、コマンドＣＭＤが入力され、コマンドジェネレータＣＭＤＧＥＮで発生したアクティベート信号（活性化信号）ＡＣＴ、およびリセット信号ＲＳＴが、タイミング制御回路ＴＧに入力される。
タイミング制御回路ＴＧは、複数の遅延回路ＤＬＹ１、ＤＬＹ２、ＤＬＹ３を備える。複数の遅延回路ＤＬＹ１、ＤＬＹ２、ＤＬＹ３でそれぞれ生成された微調タイミング信号ＦＴ１、ＦＴ２、ＦＴ３がメモリブロックＢＬＫに入力される。これらのタイミング信号ＦＴ１、ＦＴ２、ＦＴ３は、ｍを整数、ｔｄａを後述の微調遅延回路ＦＤによる遅延量として、アクティベート信号ＡＣＴが活性化されたクロックＣＫａの立ち上がりエッジから、ｍ・Ｔ１＋ｔｄａだけ遅れた立ち上がりエッジを有する。さらに、実際の回路では、クロック信号が回路内部を通過する部分の固定遅延分（クロック周期に依存しないで発生する遅延分）ｔｃが付加される。
なお、本実施例では、クロックＣＫａの有効エッジを立ち上がりエッジとして説明するが、本発明においてかかる構成に限定されるものでないことは勿論である。例えばクロックＣＫａの立ち下がりエッジを有効エッジとし、クロックＣＫａの立ち下がりから、ｍ・Ｔ１＋ｔｄａだけ遅延した立ち下がりエッジを有する微調タイミング信号ＦＴ１、ＦＴ２、ＦＴ３を生成するようにしてもよいことは勿論である。
遅延回路ＤＬＹ１、ＤＬＹ２、ＤＬＹ３は、同一構成とされ、図１（ａ）では、遅延回路ＤＬＹ１の内部構成のみが示される。
図１（ａ）を参照すると、遅延回路ＤＬＹ１は、粗調遅延回路ＣＤ、微調遅延回路ＦＤ、粗調遅延レジスタＣＤＲ、微調遅延レジスタＦＤＲを備える。なお、粗調遅延レジスタＣＤＲと、微調遅延レジスタＦＤＲは、遅延回路ＤＬＹ１、ＤＬＹ２、ＤＬＹ３内に個別に備えるかわりに、レジスタ群（レジスタファイル）として、遅延回路ＤＬＹ１、ＤＬＹ２、ＤＬＹ３に対して共通に設けるようにしてもよいことは勿論である。
粗調遅延回路ＣＤは、シフトレジスタＳＲＥＧとセレクタＳＥＬを備える。粗調遅延回路ＣＤには、クロックＣＫａが入力され、アクティベート信号ＡＣＴが活性化されたクロックＣＫａの立ち上がりエッジから、ｍ・Ｔ１＋ｔｃ遅れた粗調タイミング信号ＣＴを発生する。ここで、ｔｃは、粗調遅延回路ＣＤに固有の遅延分である。ｍの値は、粗調遅延レジスタＣＤＲから粗調遅延回路ＣＤに伝達される。
図１（ｂ）では、ｍ＝２の場合の動作波形図が示されている。微調遅延回路ＦＤは、複数のアナログ遅延素子によって粗調タイミング信号ＣＴからｔｄａだけ遅れた微調タイミング信号ＦＴを発生する。ここで、ｔｄａの値は、微調遅延レジスタＦＤＲにより調整することもできる。アクティベート信号ＡＣＴが活性化したクロックＣＫａのエッジから微調タイミング信号ＦＴまでの遅延量は、ｍ・Ｔ１＋ｔｄａ＋ｔｃで表され、ｍの値を増やすごとにＴ１分だけ増加する。
タイミング制御回路ＴＧは、その遅延量の一部が、温度変化や電源電圧の変動、デバイスのばらつきによる変動を受けにくい、Ｔ１とｍで決まるという特徴をもつ。このため、これらの変動を受ける遅延量（ｔｄａ＋ｔｃ）の割合をより減少することができ、発生するタイミングの変化の小さいタイミング制御回路を構成することができる。また、タイミング制御回路ＴＧは、従来のアナログ遅延素子のみを用いたタイミング制御回路に対して、わずかな回路の追加で実現できるので、面積と消費電力の増加を小さく抑えることができる。
なお、上記で説明した粗調遅延レジスタＣＤＲと微調遅延レジスタＦＤＲの設定値を、図示していないＤＱパッドに出力できるようにしても良い。例えば、テストモードの時に粗調遅延レジスタＣＤＲと微調遅延レジスタＦＤＲの値を外部に出力できれば、デバッグ時間の高速化につながる。ＤＱパッドに出力する手段としては、例えばＪＴＡＧ（Ｊｏｉｎｔ Ｔｅｓｔ Ａｃｔｉｏｎ Ｇｒｏｕｐ）で規定されているような一般的な手法を用いればよい。また、粗調遅延レジスタＣＤＲと微調遅延レジスタＦＤＲの設定値を、テストモードにおいて変更可能としても良い。テストモードで粗調遅延レジスタＣＤＲと微調遅延レジスタＦＤＲの設定値を変更できれば、マスク設計後のタイミング調整が可能となり、チップの歩留まり向上に大きく寄与できる。
図２は、粗調遅延回路の回路構成の一例を示す図である。図２を参照すると、粗調遅延回路ＣＤは、シフトレジスタＳＲＥＧとセレクタＳＥＬからなる。シフトレジスタＳＲＥＧは、複数のフリップフロップＦＦ１〜ＦＦ８をカスケード接続してなるシフトレジスタ（クロックを計数するカウンタとして機能）を有する。セレクタＳＥＬは、粗調遅延レジスタＣＤＲからのｍ選択信号ＭＲ＜０：７＞とシフトレジスタの該当する段の出力とに基づき、オンするＣＭＯＳ型のトランスファゲートＴＧ０、ＴＧ１、・・・ＴＧ７を選択することにより、クロックＣＫａを、ｍ周期分遅延させた粗調タイミング信号ＣＴを生成する。
ＡＮＤゲートＡＮＤ８は、アクティベート信号ＡＣＴとクロックＣＫａを入力し、アクティベート信号ＡＣＴが活性状態（Ｈｉｇｈ）のときに、クロックＣＫａを伝達してクロックＣＫｃとして出力し、一方、アクティベート信号ＡＣＴが非活性状態（Ｌｏｗ）のときに固定値Ｌｏｗを出力する（クロックをマスクする）。
複数のトランスファゲートＴＧ０、ＴＧ１、・・・ＴＧ７は、クロックＣＫｃを共通に入力し、出力はノードＮ０に共通に接続されている。ノードＮ０は、インバータＩＮＶ２、インバータ（反転バッファ）ＩＮＶ３を介してＣＴに接続される。
ｍ選択信号のうち活性化されたＭＲ＜０＞に対応するトランスファゲートＴＧ０は、フリップフロップＦＦ１の出力Ｑ１がＬｏｗのとき、選択的にオンとされ、ＣＫｃをＣＴとして出力し、次のクロックサイクルでＦＦ１の出力Ｑ１がＨｉｇｈとなると、ＴＧ０はオフし、この結果、ＣＴとしてワンショットパルスが出力される制御が行われる。
また、ｍ選択信号のうち活性化されたＭＲ＜ｉ＞（ただし、ｉは１〜７）に対応するトランスファゲートＴＧｉは、対応する段のフリップフロップＦＦｉの出力ＱｉがＨｉｇｈであり、且つ、次段のフリップフロップＦＦｉ＋１の出力Ｑｉ＋１がＬｏｗのとき、選択的にオンとされ、ＣＫｃをＣＴとして出力し、次のクロックサイクルで対応する段のＦＦｉの出力ＱｉがＨｉｇｈ、且つ、次段のＦＦｉ＋１の出力Ｑｉ＋１がＨｉｇｈとなると、ＴＧｉはオフし、この結果、ＣＴとしてワンショットパルスが出力される制御が行われる。なお、ＩＮＶ２の出力をゲートに受け、ソースが接地され、ドレインがノードＮ０に接続されたＮＭＯＳトランジスタＮＭ１は、ＩＮＶ２の出力がＨｉｇｈのときオンしノードＮ０の電荷を放電して接地電位とする。
より詳細には、ｍ選択信号ＭＲ＜０：７＞のうちＭＲ＜０＞と、フリップフロップＦＦ１の出力Ｑ１を反転するインバータＩＮＶ１の出力とを入力するＮＡＮＤゲートＮＡＮＤ０と、ＩＮＶ１の出力とＭＲ＜０＞とを入力するＡＮＤゲートＡＮＤ０の出力は、トランスファゲートＴＧ０のＰＭＯＳトランジスタとＮＭＯＳトランジスタのゲートにそれぞれ接続される。アクティベート信号ＡＣＴ、ＭＲ＜０＞が活性状態（Ｈｉｇｈ）のとき、ＦＦ１の出力Ｑ１がＬｏｗの場合、ＮＡＮＤ０、ＡＮＤ０の出力がそれぞれＬｏｗ、Ｈｉｇｈとなり、ＴＧ０がオンする。アクティベート信号ＡＣＴ、ＭＲ＜０＞が活性状態（Ｈｉｇｈ）のとき、ＦＦ１の出力Ｑ１がＨｉｇｈとなると、ＮＡＮＤ０、ＡＮＤ０の出力はそれぞれＨｉｇｈ、Ｌｏｗとなり、ＴＧ０はオフする。すなわち、アクティベート信号ＡＣＴが活性化された時点のサイクル０（クロックのＣＫｃの立ち下がりエッジは０発）で、ＴＧ０がオンし、ＣＫｃをノードＮ０に出力しバッファＩＮＶ２、ＩＮＶ３を介してＣＴに出力する。
１段目のＦＦ１のデータ入力端子Ｄは、電源（ＶＤＤ）に接続され、フリップフロップＦＦ１のクロック端子ＣＫには、クロックＣＫｃをインバータで反転した信号が入力され、ＦＦ１の出力Ｑ１は、次段のＦＦ２のデータ入力端子Ｄに接続されるとともに、ＮＯＲ回路ＮＯＲ１に反転入力（負論理入力）で入力される（したがって、ＮＯＲ１のこの入力にはＦＦ１の反転出力端子Ｑ１Ｂ（不図示）を接続してもよい）。ＦＦ１の出力Ｑ１は、前述したようにＩＮＶ１を介して、ＡＮＤ０に入力される。ＮＯＲ１の他の入力には、次段のＦＦ２の出力Ｑ２が入力され、ＮＯＲ１の出力はＡＮＤ１に入力される。ここで、ＮＯＲ１は、ＦＦ１の出力Ｑ１がＨｉｇｈ、ＦＦ２の出力Ｑ２がＬｏｗのとき、Ｈｉｇｈを出力し、それ以外はＬｏｗを出力する。ＭＲ＜１＞とＮＯＲ１の出力とを入力するＮＡＮＤ１と、ＮＯＲ１の出力とＭＲ＜１＞とを入力するＡＮＤ１の出力は、トランスファゲートＴＧ１のＰＭＯＳトランジスタとＮＭＯＳトランジスタのゲートにそれぞれ接続される。
アクティベート信号ＡＣＴ、ＭＲ＜１＞が活性状態（Ｈｉｇｈ）のとき、フリップフロップＦＦ１が電源電位をＣＫｃの立ち下がりエッジでサンプルした結果、その出力Ｑ１がＨｉｇｈ、ＦＦ２の出力Ｑ２がＬｏｗの場合（ＦＦ２までは電源電位はシフトされていない状態）、ＮＯＲ１の出力がＨｉｇｈとなり、ＮＡＮＤ１、ＡＮＤ１の出力はそれぞれＬｏｗ、Ｈｉｇｈとなり、ＴＧ１がオンする。アクティベート信号ＡＣＴ、ＭＲ＜１＞が活性状態（Ｈｉｇｈ）のとき、ＦＦ１の出力Ｑ１、ＦＦ２の出力Ｑ２がともにＨｉｇｈとなると（ＦＦ２まで電源電位がシフトされると）、その時点でＮＯＲ１の出力がＬｏｗとなり、ＮＡＮＤ１、ＡＮＤ１の出力はそれぞれＨｉｇｈ、Ｌｏｗとなり、ＴＧ１はオフする。すなわち、アクティベート信号ＡＣＴが活性化された時点から１発目のクロックＣＫｃの立ち下がりに応答して、ＴＧ１がオンし、クロックＣＫｃをノードＮ０に出力しバッファＩＮＶ２、ＩＮＶ３を介してＣＴに出力する。ＴＧ１がオンのとき、ＣＫａのＨｉｇｈからＬｏｗへの遷移に応答してノードＮ０はＮＭＯＳトランジスタＮＭ１を介して接地端子に放電される。つづいて２発目のクロックＣＫｃの立ち下がりに応答してノードＮ０は、ＮＭＯＳトランジスタＮＭ１を介して接地端子に放電される。これと同時にＴＧ１はオフする。
後段のフリップフロップＦＦ２〜ＦＦ７についても同様の構成とされる。なお、フリップフロップＦＦ８の出力は前段のフリップフロップＦＦ７に対応するＮＯＲ７に入力される。ＦＦ１〜ＦＦ８は、リセット端子ＲにＲＳＴが共通に接続され、ＲＳＴがＨｉｇｈのとき、出力端子Ｑ１〜Ｑ８はＬｏｗにリセットされる。フリップフロップＦＦ１は１発目のＣＫｃの立ち下がりエッジに応答してＨｉｇｈ電位（電源電位）をサンプル出力する。フリップフロップＦＦ２〜ＦＦ７は、それぞれ２〜７発目のＣＫｃの立ち下がりエッジに応答して前段のＦＦ１〜ＦＦ６より出力されるＨｉｇｈ電位をサンプル出力する。ＦＦ８は、７発目のＣＫｃの立ち下がりエッジに応答してＦＦ７より出力されるＨｉｇｈ電位をサンプル出力する。
図３は、図２の粗調遅延回路の動作を説明するためのタイミング図である。クロックＣＫａをアクティベート信号ＡＣＴとＡＮＤ（図２のＡＮＤ８）をとったものをＣＫｃとし、ＦＦ１〜ＦＦ８よりなるシフトレジスタにシフトクロックとして入力される。シフトレジスタは、ＣＫｃを反転した信号をクロックに入力しているため、立ち下がりエッジでＱ１〜Ｑ７へとＨｉｇｈ電位が１クロックサイクルずつ、転送されていく。なお、図３では、アクティベート信号ＡＣＴがＨｉｇｈとなった時点以降のクロックサイクル０〜３でＱ１〜Ｑ４がＣＫｃの立ち下がりエッジに応答して順次Ｈｉｇｈ電位となり、クロックサイクル４でＲＳＴがＨｉｇｈに設定されて、ＦＦ１〜ＦＦ８の出力Ｑ１〜Ｑ８はＬｏｗにリセットされる。
アクティベート信号ＡＣＴが活性化されてから、クロックサイクル１のＣＫｃの立ち下がりエッジ（２回目の立ち下がりエッジ）で、ＦＦ２の出力端子Ｑ２がＬｏｗからＨｉｇｈに遷移する。ｍ＝２の場合、ＭＲ＜２＞がＨｉｇｈとされており、セレクタ（ＡＮＤ２、ＮＡＮＤ２、ＮＯＲ２）を通してトランスファゲートＴＧ２が導通状態とされる。すなわち、ＭＲ＜２＞がＨｉｇｈ、ＦＦ２の出力Ｑ２がＨｉｇｈ、且つ、ＦＦ３の出力Ｑ３がＬｏｗのときに、ＮＯＲ２の出力はＨｉｇｈ、ＮＡＮＤ２の出力がＬｏｗ、ＡＮＤ２の出力がＨｉｇｈとなり、ＴＧ２のＰＭＯＳトランジスタとＮＭＯＳトランジスタがともにオンする。この状態で、ＣＫｃの２つ目の立ち上がりエッジは、ＴＧ２を通過しノード（Ｎ０）において、２・Ｔ１＋ｔｃの遅延を発生する。
アクティベート信号ＡＣＴが活性化されてからクロックサイクル２のＣＫｃの立ち下がりエッジ（３回目の立ち下がりエッジ）以降、ＦＦ２の出力Ｑ２がＨｉｇｈ、且つ、ＦＦ３の出力Ｑ３がＨｉｇｈとなるため、ＮＯＲ２の出力はＬｏｗ、ＮＡＮＤ２の出力がＨｉｇｈ、ＡＮＤ２の出力がＬｏｗとなり、ＴＧ２のＰＭＯＳトランジスタとＮＭＯＳトランジスタがともにオフし、非導通となる。
クロックサイクル２において、ノードＮ０に伝達されたクロックＣＫｃのパルスは、インバータＩＮＶ２、ＩＮＶ３を介して粗調タイミング信号ＣＴとして出力される。ノードＮ０に伝達されたクロックＣＫｃがＨｉｇｈからＬｏｗに遷移すると、インバータＩＮＶ２の出力はＨｉｇｈとなり、パストランジスタＮＭ１がオンし、ノードＮ０の電荷は放電され、ノードＮ０はＬｏｗ電位となる。
これによって、粗調タイミング信号（ＣＴ）は、ＣＤＲからｍ（ＭＲ＜０＞〜＜７＞）で規定される遅延ｍ・Ｔ１＋ｔｃを有する、単発パルス（ワンショットパルス）を発生できる。ここで、ｔｃは、クロックパルスＣＫａが図２の粗調遅延回路（ＣＤ）内を通過する場合の遅延量である。例えば、ＡＮＤ８、トランスファゲート、ＩＮＶ２、ＩＮＶ３の各伝搬遅延時間の和に対応する。
このように動作する粗調タイミング発生回路は、温度やプロセスばらつきに対して変動の小さい遅延を発生することができる。また、シフトレジスタの出力自体を粗調タイミングとして出力するのではなく、前サイクルの負のエッジでクロックが通るパストランジスタを活性化しているため、クロックが通過するパスが短くなり、出力とクロックエッジの時間差を減らすことが出来る。したがって、プロセス、電圧、温度の変化による遅延時間の変動が小さいという利点がある。
なお、タイミング制御回路ＴＧが複数の遅延回路を有する場合、遅延回路内のどのシフトレジスタＳＲＥＧも同じ動作をするので、１つのシフトレジスタを複数のセレクタ（ＳＥＬ）で共有してもよい。このようにすることで、タイミング制御回路の面積を小さくすることができ、消費電力を低減することができる。
図４は、微調遅延回路の回路構成の一例を示す図である。微調遅延回路ＦＤは、遅延量の異なる複数のアナログ遅延素子ＡＤＬＹ３１〜ＡＤＬＹ３９と、トランスファゲート（パストランジスタ）ＴＧ３０〜ＴＧ３９を備える。アナログ遅延素子ＡＤＬＹ３１〜ＡＤＬＹ３９は、それぞれ粗調タイミング信号ＣＴを入力し、トランスファゲートＴＧ３１〜ＴＧ３９のそれぞれの一端に遅延した粗調タイミング信号ＣＴを出力する。また、トランスファゲートＴＧ３０は、粗調タイミング信号ＣＴを一端に直接入力する。トランスファゲートＴＧ３０〜ＴＧ３９のそれぞれの他端は、ノードＮＡ３０として共通に接続され、ノードＮＡ３０の信号は、バッファリングされて微調タイミング信号ＦＴとして出力される。
トランスファゲートＴＧ３０〜ＴＧ３９のそれぞれは、微調遅延レジスタＦＤＲからの遅延量設定信号ＮＲ＜０：９＞で開閉制御され、トランスファゲートＴＧ３０〜ＴＧ３９のいずれかが選択される。したがって、トランスファゲートＴＧ３０〜ＴＧ３９は、遅延量ｔｄａ（図４では、０、ｔｄ３１〜ｔｄ３９のいずれか）を付加した微調タイミング信号ＦＴとして出力するセレクタとして機能する。アナログ遅延素子ＡＤＬＹ３１〜ＡＤＬＹ３９は、例えば図２１（ａ）に示した多段のインバータＩＮＶを縦続接続して構成してもよい。
図５は、微調遅延回路の動作の例を示すタイミングチャートである。図５において、アクティベート信号ＡＣＴが活性化した２サイクル後（クロックサイクル２）において、微調遅延回路ＦＤに粗調タイミング信号ＣＴが入力されると、粗調タイミング信号ＣＴの立ち上がりエッジから各アナログ遅延素子ＡＤＬＹ３１〜ＡＤＬＹ３９の遅延量だけ遅れた複数の信号が生成される。これをセレクタ（トランスファゲートＴＧ３０〜ＴＧ３９）で選択し、微調タイミング信号ＦＴとして出力する。どの微調タイミング信号を選択するかは、遅延量設定信号ＮＲ＜０：９＞を用いる。図５では、ＮＲ＜９＞が活性化された例を示しており、アナログ遅延素子ＡＤＬＹ３９の出力信号が、トランスファゲートＴＧ３９を通過し、ノードＮＡ３０において、ｔｄ３９＋ｔｆの遅延量を発生する。これをバッファリングして微調タイミング信号ＦＴとして出力する。ここで、ｔｆは、微調遅延回路ＦＤ内をパルスが通過する場合の固定的な遅延量である。
微調遅延回路ＦＤは、遅延量の異なる複数のアナログ遅延素子ＡＤＬＹ３１〜ＡＤＬＹ３９を有しているため、生成したい遅延量、ｍの選択、クロックＣＫａの周期に応じて最適な遅延量ｔｄａを生成することができる。したがって、デッドマージンを削減でき、アクセス時間を短縮することができる。
なお、アナログ遅延素子として、配線抵抗とＭＯＳキャパシタなどの容量素子を用いたＲＣ遅延回路を用いてもよい。ＲＣ遅延回路を用いることにより、インバータを縦続接続して構成した遅延回路を用いた場合と比べ、プロセス、電圧、温度の変化による微調遅延回路の遅延量の変動を小さくすることができる。
図６は、微調遅延回路の回路構成の他の例を示す図である。この微調遅延回路ＦＤは、縦続接続された複数のアナログ遅延素子ＡＤＬＹ４１〜ＡＤＬＹ４９、トランスファゲートＴＧ４０〜ＴＧ４９を備える。アナログ遅延素子ＡＤＬＹ４１は、粗調タイミング信号ＣＴを入力する。アナログ遅延素子ＡＤＬＹ４２〜ＡＤＬＹ４９のそれぞれの入力は、アナログ遅延素子ＡＤＬＹ４１〜ＡＤＬＹ４８のそれぞれの出力に接続される。
アナログ遅延素子ＡＤＬＹ４１〜ＡＤＬＹ４９は、それぞれトランスファゲートＴＧ４１〜ＴＧ４９のそれぞれの一端に遅延した粗調タイミング信号ＣＴを出力する。また、トランスファゲートＴＧ４０は、粗調タイミング信号ＣＴを一端に直接入力する。トランスファゲートＴＧ４０〜ＴＧ４９のそれぞれの他端は、ノードＮＡ４０として共通に接続され、バッファリングされて微調タイミング信号ＦＴとして出力する。
トランスファゲートＴＧ４０〜ＴＧ４９のそれぞれは、微調遅延レジスタＦＤＲからの遅延量設定信号ＮＲ＜０：９＞で開閉制御され、トランスファゲートＴＧ４０〜ＴＧ４９のいずれかが選択されることで、遅延量ｔｄａ（図６では、０、ｔｄ４〜９・ｔｄ４のいずれか）を付加した微調タイミング信号ＦＴとして出力するセレクタとして機能する。
アナログ遅延素子ＡＤＬＹ４１〜ＡＤＬＹ４９のそれぞれの遅延量は、すべてｔｄ４であって、ｔｆを微調遅延回路ＦＤ内をパルスが通過する場合の固定的な遅延量とすると、微調遅延回路ＦＤの遅延量ｔｄａは、ｔｆ〜９・ｔｄ４＋ｔｆの範囲で調整可能である。
図７は、図６の微調遅延回路の動作の例を示すタイミングチャートである。図７において、アクティベート信号ＡＣＴが活性化した２サイクル後（クロックサイクル２）において、微調遅延回路ＦＤに粗調タイミング信号ＣＴが入力されると、粗調タイミング信号ＣＴの立ち上がりエッジから、アナログ遅延素子ＡＤＬＹ４１〜ＡＤＬＹ４９で決まる遅延量だけ遅れた複数の信号が生成される。これをセレクタ（トランスファゲートＴＧ４０〜ＴＧ４９）で選択し、微調タイミング信号ＦＴとして出力する。どの微調タイミング信号を選択するかは、遅延量設定信号ＮＲ＜０：９＞を用いる。図７では、ＮＲ＜２＞が活性化された例を示している。アナログ遅延素子ＡＤＬＹ４２の出力であるノードＮＡ４２に発生した立ち上がりエッジは、トランスファゲートＴＧ４２を通過し、ノードＮＡ４０において粗調タイミング信号ＣＴから、２・ｔｄ４＋ｔｆ遅延した信号を発生する。これをバッファリングして微調タイミング信号ＦＴとして出力する。
微調遅延回路ＦＤは、遅延量ｔｄａを、ｔｆ〜ｎ・ｔｄ４＋ｔｆ（図６では、ｎ＝０〜９）の範囲で調整することができるので、マスク設計後のタイミング調整が可能となり、チップの歩留まり向上に大きく寄与することができる。
図８は、微調遅延回路の回路構成のさらに他の例を示す図である。図６において、微調遅延回路ＦＤは、遅延量がｔｄ４であるｎ個のアナログ遅延素子を用いて、ｔｆ〜ｎ・ｔｄ４＋ｔｆの範囲で遅延量を調整できるようにしたが、遅延量が異なるアナログ遅延素子を含んでいてもよい。微調遅延回路ＦＤは、アナログ遅延素子ＡＤＬＹ５１、縦続接続された複数のアナログ遅延素子ＡＤＬＹ５３〜ＡＤＬＹ５６、トランスファゲートＴＧ５０〜ＴＧ５６を備える。
アナログ遅延素子ＡＤＬＹ５１は、粗調タイミング信号ＣＴを入力し、遅延量５・ｔｄ４を与えてトランスファゲートＴＧ５１の一端に出力する。トランスファゲートＴＧ５０は、粗調タイミング信号ＣＴを一端に直接入力する。トランスファゲートＴＧ５０およびＴＧ５１の他端は、アナログ遅延素子ＡＤＬＹ５３の入力に共通に接続される。アナログ遅延素子ＡＤＬＹ５４〜ＡＤＬＹ５６のそれぞれの入力は、アナログ遅延素子ＡＤＬＹ５３〜ＡＤＬＹ５５のそれぞれの出力に接続される。
トランスファゲートＴＧ５０およびＴＧ５１の他端、アナログ遅延素子ＡＤＬＹ５３〜ＡＤＬＹ５６の出力は、それぞれトランスファゲートＴＧ５２〜ＴＧ５６のそれぞれの一端に接続される。トランスファゲートＴＧ５２〜ＴＧ５６のそれぞれの他端は、ノードＮＡ５０として共通に接続され、バッファリングされて微調タイミング信号ＦＴとして出力する。
トランスファゲートＴＧ５０〜ＴＧ５６のそれぞれは、微調遅延レジスタＦＤＲからの遅延量設定信号ＮＲ＜０：６＞で開閉制御され、トランスファゲートＴＧ５０、ＴＧ５１のいずれかが選択され、トランスファゲートＴＧ５２〜ＴＧ５６のいずれかが選択されることで、遅延量ｔｄａ（０、ｔｄ４〜９・ｔｄ４のいずれか）を付加した微調タイミング信号ＦＴとして出力するセレクタとして機能する。
例えば、ｎが５以上（ただし、図８ではｎの上限は９）である場合には、図８に示すように、遅延量が５・ｔｄ４であるアナログ遅延素子ＡＤＬＹ５１と遅延量がｔｄ４である（ｎ−５）個のアナログ遅延素子ＡＤＬＹ５３〜ＡＤＬＹ５６とを用いることで、５・ｔｄ４＋ｔｆ〜ｎ・ｔｄ４＋ｔｆの遅延を生成することができる。一方、ｎが５未満である場合には、遅延量がｔｄ４である（ｎ−５）個のアナログ遅延素子ＡＤＬＹ５３〜ＡＤＬＹ５６のみを用いることで、ｔｆ〜４・ｔｄ４＋ｔｆの遅延を生成することができる。このような構成とすることにより、アナログ遅延素子の数と、遅延量設定信号の信号本数とを削減し、タイミング制御回路全体の面積を小さくすることができる。
次に、以上説明したようなタイミング制御回路を用いて半導体記憶装置内のタイミングを制御する例について説明する。
図９は、本発明の実施例による半導体記憶装置において、そのチップ構成の一例を平面図で模式的に示した図であり、図９（ａ）は、チップ全体の構成例、図９（ｂ）は、図９（ａ）におけるメモリバンクの構成例を示すものである。
図９に示す半導体記憶装置は、ＤＲＡＭであり、メモリチップＣＨＩＰ全体の構成は、例えば図９（ａ）に示すように、制御回路ＣＮＴＬと、入出力回路ＤＱＣと、メモリブロックＢＬＫとに大きく分けられる。
制御回路ＣＮＴＬには、クロック、アドレス、制御信号がメモリチップＣＨＩＰ外から入力され、メモリチップＣＨＩＰの動作モードの決定やアドレスのプリデコード等が行われる。
入出力回路ＤＱＣは、入出力バッファ等を備え、メモリチップＣＨＩＰ外部からライトデータが入力され、メモリチップＣＨＩＰ外部へリードデータを出力する。
メモリブロックＢＬＫには、例えば図９（ｂ）に示すように、複数のアレイ状に配置されたメモリアレイＡＲＹが配置され、その周囲にはセンスアンプ列ＳＡＡ、サブワードドライバ列ＳＷＤＡ、クロスエリアＸＰが配置される。
また、メモリバンク内の外周には、センスアンプ列ＳＡＡと平行に列デコーダＹＤＥＣ、及びメインアンプ列ＭＡＡが配置され、サブワードドライバ列ＳＷＤＡと平行に、行デコーダＸＤＥＣとアレイ制御回路ＡＣＣとが配置される。
図１０は、制御回路ＣＮＴＬとメモリブロックＢＬＫの構成例を示す図である。コマンドデコーダＣＭＤで発行されたアクティベートコマンドＡＣは、先に説明した構成のタイミング制御回路であるＴＧＸに入力され、そこで、遅延回路ＤＬＹ１、ＤＬＹ２、ＤＬＹ３を用いて、微調タイミング信号ＦＴを生成する。
タイミング制御回路ＴＧＸで生成された微調タイミング信号ＦＴは、メモリブロックＢＬＫに入力され、アレーコントロール回路ＡＣＣ内のロジックＡＬ１〜ＡＬ３を通った後、それぞれ、センスアンプＳＡや行デコーダＸＤＥＣの中で用いるビット線イコライズ信号ＢＬＥＱ、メインワード線ＭＷＬＢ、センスアンプ活性化信号ＳＡＮのタイミングを生成するのに用いられる。
また、コマンドデコーダＣＭＤで発行されたリードコマンドＲＤ、ライトコマンドＷＴは、先に説明した構成のタイミング制御回路であるＴＧＹに入力され、そこで、遅延回路ＤＬＹ４、ＤＬＹ５を用いて、微調タイミングＦＴを発生する。なお、遅延回路ＤＬＹ４、ＤＬＹ５は、遅延回路ＤＬＹ１、ＤＬＹ２、ＤＬＹ３と同等の構成を有する。
タイミング制御回路ＴＧＹで生成された微調タイミングＦＴは、メモリブロックＢＬＫに入力され、列コントロール回路ＣＣ内のロジックＡＬ４、ＡＬ５を通った後、それぞれ、列デコーダＹＤＥＣ、メインアンプＭＡの中で用いる列選択信号ＹＳ、メインアンプ活性化信号ＭＡＥのタイミングを生成するのに用いられる。
先に説明したタイミング制御回路ＴＧＸ、ＴＧＹを用いることにより、これらのタイミングのプロセス、電圧変動、温度変化等による変動幅を低減でき、アクセス時間を短縮することができる。
図１１、図１２は、図９の半導体記憶装置において、そのメモリアレイの構成の一例を示す図である。図１１、図１２に示すように、メモリアレイＡＲＹは、複数のメモリセルＭＣから構成されている。各メモリセルＭＣは、ＤＲＡＭメモリセルとなっており、１個のＭＯＳトランジスタＴｒと１個のキャパシタＣｓで構成される。メモリセルトランジスタＴｒの一方のソース又はドレインは、ビット線ＢＬＴ又はＢＬＢに接続され、他方のソース又はドレインは、蓄積ノードＳＮに接続され、ゲートは、ワード線ＷＬに接続されている。
キャパシタＣｓの一端は、蓄積ノードＳＮに接続され、他端は共通プレートＰＬに接続される。なお、ビット線ＢＬＴとビット線ＢＬＢは、ビット線対（相補ビット線）として機能し、同一のセンスアンプＳＡに接続される。
センスアンプ列ＳＡＡは、メモリアレイＡＲＹに対して上下に交互配置され、上下のメモリアレイＡＲＹ内のビット線対ＢＬＴ／ＢＬＢに共通に接続され、両者で共用される。また、これに伴い各センスアンプ列ＳＡＡ内では、隣接するセンスアンプＳＡがビット線対１つ分のスペースを挟んで配置されることになる。このような配置をとることにより、センスアンプＳＡ間のピッチが緩和されるため、センスアンプＳＡのレイアウトが容易となり、微細化が可能となる。
図１１に示す構成は、折り返し型ビット線方式のアレイを用いており、ワード線とビット線の交点の半分にメモリセルが配置されている。このアレイは動作時のノイズが小さく、動作マージンが大きいという利点がある。
一方、図１２に示す構成は、開放型ビット線方式のアレイを用いており、全てのワード線とビット線の交点にメモリセルが配置されている。このため、メモリセルのサイズを縮小できる効果がある。
図１３は、図９の半導体記憶装置において、そのセンスアンプ列とサブワードドライバ列の詳細な配置関係の一例を示す平面図である。図１３に示すように、センスアンプ列ＳＡＡ内のセンスアンプＳＡは、メモリアレイＡＲＹに対して上下に交互配置され、上下のメモリアレイＡＲＹ内のビット線対ＢＬＴ／ＢＬＢに共通接続される。
同様に、サブワードドライバ列ＳＷＤＡ内のサブワードドライバＳＷＤも、メモリアレイＡＲＹに対して左右に交互配置され、左右のメモリアレイＡＲＹ内のワード線ＷＬに共通接続される。このように配置することにより、サブワードドライバ列ＳＷＤＡ内において、サブワードドライバＳＷＤ間のピッチを、メモリアレイＡＲＹ内のワード線ＷＬ間のピッチの２倍に広げることができる。したがって、微細化が容易となる。
また、センスアンプ列ＳＡＡには、ローカルＩ／Ｏ線ＬＩＯが配置され、ＬＩＯは、クロスエリアＸＰでスイッチＳＷを介して、メインＩ／Ｏ線ＭＩＯと接続される。
リード時には、センスアンプＳＡ中のデータが、ローカルＩ／Ｏ線ＬＩＯとメインＩ／Ｏ線ＭＩＯを介してチップ外に読み出され、ライト時には、チップ外から、メインＩ／Ｏ線ＭＩＯとローカルＩ／Ｏ線ＬＩＯを介してセンスアンプＳＡにデータが書き込まれる。
図１４は、センスアンプの回路構成の一例を示す図である。各センスアンプＳＡ内には、トランスファゲートＴＧＣと、プリチャージ回路ＰＣＣと、クロスカップル・アンプＣＣと、読み出し・書き込みポートＩＯＰとが含まれている。
トランスファゲートＴＧＣは、センスアンプ分離信号ＳＨＲ０、ＳＨＲ１が活性化された時に、センスアンプＳＡとビット線対ＢＬＵ／ＢＬＵＢ、ＢＬＤ／ＢＬＤＢを接続する回路である。
プリチャージ回路ＰＣＣは、ビット線プリチャージ信号ＢＬＥＱが活性化された時に対となるビット線対ＢＬＵ／ＢＬＵＢ間、ＢＬＤ／ＢＬＤＢ間をイコライズし、ビット線プリチャージレベルＶＢＬＲにプリチャージする。ビット線プリチャージレベルＶＢＬＲは、通常、ビット線振幅の電圧ＶＤＬ（チップ外部からの電源電圧ＶＣＣと同レベルかまたはそれを降圧したレベル）の中点ＶＤＬ／２に設定される。
クロスカップル・アンプＣＣは、ビット線対ＢＬＵ／ＢＬＵＢとＢＬＤ／ＢＬＤＢのうち選択されたビット線対上にメモリセルＭＣからの微小な読出し信号が発生した後に、ＰＭＯＳトランジスタ側の共通ソース線ＣＳＰを電圧ＶＤＬに、ＮＭＯＳトランジスタ側の共通ソース線ＣＳＮを接地電圧ＶＳＳに駆動して、選択されたビット線対のうちの電圧の高い方をＶＤＬに、低い方をＶＳＳに増幅し、増幅された電圧をラッチする回路である。
読み出し・書き込みポートＩＯＰは、列選択線ＹＳが活性化されたときにローカルＩＯ線（ＬＩＯ線）ＬＩＯＴ／ＬＩＯＢと、ビット線対ＢＬＵ／ＢＬＵＢとＢＬＤ／ＢＬＤＢのうち選択されたビット線対を接続する回路である。なお、ＬＩＯ線ＬＩＯＴ／ＬＩＯＢは、非選択センスアンプ列ＳＡＡでの電流消費を防止するために、待機時にはプリチャージレベルに保持される。
図１５は、図９の半導体記憶装置において、そのサブワードドライバ列の構成の一例を示す図である。サブワードドライバ列ＳＷＤＡは、複数のサブワードドライバＳＷＤによって構成される。図９（ｂ）等にも示したように、サブワードドライバ列ＳＷＤＡは、メモリアレイＡＲＹの周辺に配置される。
サブワードドライバＳＷＤは、両側に配置されるメモリアレイＡＲＹ内のワード線ＷＬを駆動する。図１３を参照して説明したように、サブワードドライバ列ＳＷＤＡは、メモリアレイＡＲＹに対して交互配置されているため、メモリアレイＡＲＹ内のワード線ＷＬ（サブワード線）は、１本おきに左右のサブワードドライバＳＷＤに接続される。
サブワードドライバＳＷＤは、２つのＮチャネルＭＯＳトランジスタＮＭ１、ＮＭ２とＰチャネルＭＯＳトランジスタＰＭ１で構成される。一方のＮチャネルＭＯＳトランジスタＮＭ１は、ゲートにメインワード線ＭＷＬＢが接続され、ドレインにワード線ＷＬが接続され、ソースに電圧ＶＫＫが接続される。他方のＮチャネルＭＯＳトランジスタＮＭ２はゲートに相補ワードドライバ選択線ＦＸＢｉ（ｉ＝０、１、２、３）、ドレインにワード線ＷＬが接続され、ソースに電圧ＶＫＫが接続される。ＶＫＫは負電圧発生回路で発生したＶＳＳより低い電圧である。
ＰチャネルＭＯＳトランジスタＰＭ１は、ゲートにメインワード線ＭＷＬＢが接続され、ドレインにワード線ＷＬが接続され、ソースにサブワードドライバ選択線ＦＸｉ（ｉ＝０、１、２、３）が接続される。
一つのサブワードドライバ列ＳＷＤＡ上に４組のサブワードドライバ選択線ＦＸ０〜ＦＸ３が配線され、一本のメインワード線ＭＷＬＢで選択される４個のサブワードドライバＳＷＤのうちいずれか１個を選択して１本のワード線ＷＬが活性化される。
図１６は、図９の半導体記憶装置において、そのクロスエリアＸＰの構成の一例を示す図である。図１６を参照すると、クロスエリアＸＰは、ＳＨＲ信号ドライバＳＨＤと、ＬＩＯ線プリチャージ回路ＲＥＱと、リードライトゲートＲＧＣと、ＣＳ線ドライバＣＳＤと、ＣＳ線プリチャージ回路ＳＥＱと、ＢＬＥＱ信号ドライバＥＱＤと、ＦＸ線ドライバＦＸＤが配置される。
ＳＨＲ信号ドライバＳＨＤは、ＳＨＲ信号の相補信号ＳＨＲＢが入力され、その反転信号を出力する。ＬＩＯ線プリチャージ回路ＲＥＱは、リードライトイネーブル信号ＲＷＥが非活性状態のＶＳＳレベルのときに、ＬＩＯ線ＬＩＯＴ／Ｂを電圧ＶＰＣにプリチャージする。
リードライトゲートＲＧＣは、リードライトイネーブル信号ＲＷＥが活性状態の電圧ＶＣＬ（外部ＶＣＣレベルと同じかまたはそれを降圧したレベルで周辺回路用電源電圧として用いられる）のときに、ＬＩＯ線ＬＩＯＴ／ＢとメインＩＯ線ＭＩＯＴ／Ｂとを接続する。
ＣＳ線ドライバＣＳＤは、ＮＭＯＳ側センスアンプイネーブル信号ＳＡＮが活性状態のときに、センスアンプのＮＭＯＳ側共通ソース線ＣＳＮ（図１４参照）を接地電圧ＶＳＳに駆動し、ＰＭＯＳ側のセンスアンプイネーブル信号ＳＡＰ１Ｂが活性状態（ＶＳＳレベル）のときに、センスアンプのＰＭＯＳ側共通ソース線ＣＳＰ（図１４参照）を電圧ＶＤＬ（ビット線のＨｉｇｈレベル）に駆動する。
ＣＳ線プリチャージ回路ＳＥＱは、ＢＬＥＱ信号が活性化されたときに、センスアンプのＰＭＯＳ側、ＮＭＯＳ側共通ソース線ＣＳＰ、ＣＳＮ（図１４参照）を、ＶＤＬ／２にプリチャージする。
ＢＬＥＱ信号ドライバＥＱＤは、プリチャージ信号ＢＬＥＱの相補信号ＢＬＥＱＢが入力され、その反転信号を出力する。
図１７（ａ）は、本発明の第２の実施例に係るタイミング制御回路の構成を示す図である。図１７（ａ）のタイミング制御回路において、図１に示したタイミング制御回路との違いは、タイミング制御回路ＴＧが遅延回路ＤＬＹ１、ＤＬＹ２、ＤＬＹ３に加えて、アナログ遅延生成回路ＤＬＹＡおよびセレクタＳＥＬ１、ＳＥＬ２、ＳＥＬ３を備えることである。
アナログ遅延生成回路ＤＬＹＡは、アナログ遅延素子から構成され、アクティベート信号ＡＣＴとリセット信号ＲＳＴを遅延して出力信号ＴＡ１〜ＴＡ３を出力する。セレクタＳＥＬ１、ＳＥＬ２、ＳＥＬ３は、それぞれ、出力信号ＴＡ１〜ＴＡ３、および遅延回路ＤＬＹ１、ＤＬＹ２、ＤＬＹ３のそれぞれの出力信号Ｔ１〜Ｔ３のいずれかを選択して、微調タイミング信号ＦＴ１〜ＦＴ３として出力する。遅延回路ＤＬＹ１、ＤＬＹ２、ＤＬＹ３とアナログ遅延生成回路ＤＬＹＡのどちらの出力を用いるかは、コマンドＣＭＤにより制御される。
このような構成のタイミング制御回路によれば、例えば、スタンバイモードの時にクロックＣＫａが供給されなかったとしても、クロックＣＫａが不要なアナログ遅延生成回路ＤＬＹＡを用いることにより、リフレッシュカウンタＲＣＮＴで生成されたリフレッシュコマンドＲＣＭＤのみでＤＲＡＭ内部の回路を動作させることが可能となる。なお、スタンバイモードの時には、メモリアレイ内部の動作は、アクティブ時に比べると比較的遅い速度で動作するため、従来型のアナログ遅延素子を用いてタイミング設計をしても特に動作上の問題は生じない。
図１７（ｂ）は、セレクタＳＥＬ１（ＳＥＬ２、ＳＥＬ３）の回路図である。セレクタＳＥＬ１は、メモリチップ内のコマンドジェネレータＣＭＤＧＥＮで発生されたリセット信号ＲＳＴを用いて、遅延回路の出力Ｔ１〜Ｔ３とそれぞれ対応するアナログ遅延回路の出力ＴＡ１〜ＴＡ３のうちの一つを選択して出力する。
図１８は、アナログ遅延生成回路ＤＬＹＡの回路図である。アナログ遅延生成回路ＤＬＹＡは、アクティベート信号ＡＣＴとリセット信号ＲＳＴを入力して論理積を求めるＡＮＤ回路ＡＮＤ９と、ＡＮＤ回路ＡＮＤ９の出力を入力する、縦続接続されたアナログ遅延素子ＡＤＬＹ６１〜ＡＤＬＹ６３とを備える。アナログ遅延生成回路ＤＬＹＡは、メモリチップ内のコマンドジェネレータＣＭＤＧＥＮで発生されたアクティベート信号ＡＣＴとリセット信号ＲＳＴを入力とし、アナログ遅延素子ＡＤＬＹ６１〜ＡＤＬＹ６３のそれぞれ出力である信号ＴＡ１〜ＴＡ３を出力する。
図１９は、アナログ遅延生成回路ＤＬＹＡの動作を示すタイミングチャートである。アナログ遅延生成回路を用いて微調タイミング信号ＦＴ１〜ＦＴ３を発生させる場合、アクティベート信号ＡＣＴとリセット信号ＲＳＴは同時に活性化される（タイミング０）。これらの信号のＡＮＤを取ったものをアナログ遅延素子ＡＤＬＹ６１〜ＡＤＬＹ６３によって遅延（それぞれの遅延量がｔｄ６１、ｔｄ６２、ｔｄ６３）させて信号ＴＡ１〜ＴＡ３を出力する。セレクタＳＥＬ１、ＳＥＬ２、ＳＥＬ３のそれぞれによって信号ＴＡ１〜ＴＡ３が選択され、微調タイミング信号ＦＴ１〜ＦＴ３が生成される。微調タイミング信号ＦＴ１〜ＦＴ３は、メモリブロックＢＬＫに入力され、センスアンプＳＡや行デコーダＸＤＥＣなどの中で用いるビット線イコライズ信号ＢＬＥＱ、メインワード線ＭＷＬＢ、センスアンプ活性化信号ＳＡＮなどのタイミングを生成するのに使われる。
本発明のタイミング制御信号は、ＤＲＡＭ製品等に適用して特に有益な技術であるが、これに限らず、マイクロプロセッサやＤＳＰ（Ｄｉｇｉｔａｌ Ｓｉｇｎａｌ Ｐｒｏｃｅｓｓｏｒ）等のロジックチップに内蔵されるオンチップメモリ等に対しても適用可能である。さらに、本発明によれば、帰還ループを備えたＤＬＬのようにロックに時間を要しないことから、任意のタイミングジェネレータ、システムに適用可能である。
なお、前述の特許文献等の各開示を、本書に引用をもって繰り込むものとする。本発明の全開示（請求の範囲を含む）の枠内において、さらにその基本的技術思想に基づいて、実施形態ないし実施例の変更・調整が可能である。また、本発明の請求の範囲の枠内において種々の開示要素の多様な組み合わせないし選択が可能である。すなわち、本発明は、請求の範囲を含む全開示、技術的思想にしたがって当業者であればなし得るであろう各種変形、修正を含むことは勿論である。
本発明の第１の実施例に係るタイミング制御回路の構成および動作波形を示す図である。 粗調遅延回路の回路構成の一例を示す図である。 粗調遅延回路ＣＤの動作を説明するためのタイミングチャートである。 微調遅延回路の回路構成の一例を示す図である。 微調遅延回路の動作の例を示すタイミングチャートである。 微調遅延回路の回路構成の他の例を示す図である。 図６の微調遅延回路の動作の例を示すタイミングチャートである。 微調遅延回路の回路構成のさらに他の例を示す図である。 本発明の実施例による半導体記憶装置において、そのチップ構成の一例を平面図で模式的に示した図である。 制御回路ＣＮＴＬとメモリブロックＢＬＫの構成例を示す図である。 図９の半導体記憶装置におけるメモリアレイの一例（折り返し型ビット線方式）の回路図である。 図９の半導体記憶装置におけるメモリアレイの別の例（開放型ビット線方式）の回路図である。 図９の半導体記憶装置におけるサブワードドライバ列、センスアンプ列の配置関係を示す回路図である。 センスアンプの回路構成の一例を示す図である。 図９の半導体記憶装置におけるサブワードドライバ列の構成の一例を示す図である。 図９の半導体記憶装置におけるクロスエリアの構成の一例を示す図である。 本発明の第２の実施例に係るタイミング制御回路およびセレクタの構成を示す図である。 アナログ遅延生成回路の回路図である。 アナログ遅延生成回路の動作を示すタイミングチャートである。 従来のロジックＬＳＩチップ及びシンクロナスＤＲＡＭにおけるタイミング制御方式を示す図である。 シンクロナスＤＲＡＭにおける従来のタイミング制御方式で用いられるアナログディレイの回路構成とその遅延特性を示す図である。 シンクロナスＤＲＡＭにおいて従来のタイミング制御方式を用いた場合の、チップ内部の回路ブロックの動作タイミングのＢｅｓｔとＷｏｒｓｔを示す図である。
符号の説明
ＡＣＣ アレイ制御回路
ＡＣＴ アクティベート信号
ＡＤＬＹ、ＡＤＬＹ３１〜ＡＤＬＹ３９、ＡＤＬＹ４１〜ＡＤＬＹ４９、ＡＤＬＹ５１、ＡＤＬＹ５３〜ＡＤＬＹ５６、ＡＤＬＹ６１〜ＡＤＬＹ６３ アナログディレイ回路
ＡＲＹ メモリアレイ
ＢＬ、ＢＬＴ、ＢＬＢ ビット線
ＢＬＥＱ ビット線プリチャージ信号
ＢＬＫ メモリブロック
ＣＣ クロスカップル・アンプ
ＣＤ 粗調遅延回路
ＣＤＲ 粗調遅延レジスタ
ＣＨＩＰ メモリチップ
ＣＫ、ＣＫａ、Ｃｋｃ クロック
ＣＭＤ コマンド
ＣＭＤＧＥＮ コマンドジェネレータ
ＣＮＴＬ 制御回路
ＣＯＵＮＴ カウンタ回路
Ｃｓ キャパシタ
ＣＳＤ ＣＳ線ドライバ
ＣＳＮ Ｎ側共通ソース線
ＣＳＰ Ｐ側共通ソース線
ＣＴ 粗調タイミング信号
ＤＢ データバス回路
ＤＥＣ デコーダ
ＤＬＹ１、ＤＬＹ２、ＤＬＹ３ 遅延回路
ＤＬＹＡ アナログ遅延生成回路
ＤＱＣ 入出力回路
ＥＱＤ ＢＬＥＱ信号ドライバ
ＦＤ 微調遅延回路
ＦＤＲ 微調遅延レジスタ
ＦＦ１〜ＦＦ８ フリップフロップ
ＦＴ、ＦＴ１、ＦＴ２、ＦＴ３ 微調タイミング信号
ＦＸ サブワードドライバ選択線
ＦＸＤ ＦＸ線ドライバ
ＬＩＯ、ＬＩＯＴ、ＬＩＯＢ ローカルＩＯ線
ＬＯＧＩＣ ロジックＬＳＩ
ＭＡ メインアンプ
ＭＡＡ メインアンプ列
ＭＡＥ メインアンプ活性化信号
ＭＣ メモリセル
ＭＥＭＣＯＲＥ メモリアレイ
ＭＩＯ、ＭＩＯＴ、ＭＩＯＢ メインＩＯ線
ＭＲ ｍ選択信号
ＭＷＬＢ メインワード線
ＮＲ 遅延量設定信号
ＰＣＣ プリチャージ回路
ＲＣＭＤ リフレッシュコマンド
ＲＣＮＴ リフレッシュカウンタ
ＲＳＴ リセット信号
ＳＡ センスアンプ
ＳＡＡ センスアンプ列
ＳＡＮ センスアンプ活性化信号
ＳＤＲＡＭ シンクロナスＤＲＡＭ
ＳＥＬ、ＳＥＬ１、ＳＥＬ２、ＳＥＬ３ セレクタ
ＳＥＱ ＣＳ線プリチャージ回路
ＳＨＤ ＳＨＲ信号ドライバ
ＳＨＲ センスアンプ分離信号
ＳＮ 蓄積ノード
ＳＲＥＧ シフトレジスタ
ＳＷＤ サブワードドライバ
ＳＷＤＡ サブワードドライバ列
ｔｄ、ｔｄ３１〜ｔｄ３９、ｔｄ４、ｔｄ６１〜ｔｄ６３、ｔｄａ 遅延量
ＴＧ タイミング制御回路
ＴＧ０〜ＴＧ７、ＴＧ３０〜ＴＧ３９、ＴＧ４０〜ＴＧ４９、ＴＧ５０〜ＴＧ５６ トランスファゲート
ＷＬ ワード線
ＸＤＥＣ 行デコーダ
ＸＰ クロスエリア
ＹＤＥＣ 列デコーダ
ＹＳ 列選択線

Claims (12)

  1. 活性化信号と周期Ｔ１を有するクロック信号とを入力し、タイミング信号を出力するタイミング制御回路であって、
    アナログ遅延回路を含み、
    ｍを否負の整数、ｔｄａを前記アナログ遅延回路による遅延量としたときに、前記活性化信号が入力されたときの前記クロック信号のエッジを基準とし、遅延時間が、ｍ・Ｔ１＋ｔｄａで表されるような前記タイミング信号を出力するように構成されることを特徴とするタイミング制御回路。
  2. ｍおよびｔｄａの値をそれぞれ保持する第１および第２のレジスタ回路を備え、
    ｍ、ｔｄａの値は、前記第１および第２のレジスタ回路に設定されることで変更可能であることを特徴とする請求項１記載のタイミング制御回路。
  3. 前記第１および第２のレジスタ回路から、それぞれｍの値とｔｄａの設定値を入力し、
    前記活性化信号が入力されたときの、前記クロック信号のエッジからの遅延量がｍ・Ｔ１で表される粗調タイミング信号を出力する粗調遅延回路と、
    前記粗調タイミング信号から遅延量がｔｄａで表される微調タイミング信号を出力する微調遅延回路と、
    を備え、
    前記微調タイミング信号を前記タイミング信号とすることを特徴とする請求項２記載のタイミング制御回路。
  4. 前記粗調遅延回路は、
    前記活性化信号が入力された後の前記クロック信号をシフトするシフトレジスタと、
    ｍの値に対応して前記シフトレジスタの各段の出力のいずれかを選択し、前記活性化信号が入力されてからｍサイクル後の前記クロック信号を前記粗調タイミング信号として出力する第１の選択回路と、
    を備えることを特徴とする請求項３記載のタイミング制御回路。
  5. 前記微調遅延回路は、
    前記粗調タイミング信号をそれぞれ入力する１または複数のアナログ遅延素子と、
    前記１または複数のアナログ遅延素子の出力信号と前記粗調タイミング信号のうちのいずれか１つの信号を選択して前記微調タイミング信号として出力する第２の選択回路と、
    を備えることを特徴とする請求項３記載のタイミング制御回路。
  6. 前記微調遅延回路は、
    初段に前記粗調タイミング信号を入力する縦続接続された複数のアナログ遅延素子と、
    前記複数のアナログ遅延素子の出力信号と前記粗調タイミング信号のうちのいずれか１つの信号を選択して前記微調タイミング信号として出力する第２の選択回路と、
    を備えることを特徴とする請求項３記載のタイミング制御回路。
  7. 請求項１乃至６のいずれか一に記載のタイミング制御回路を有し、前記タイミング信号によってチップ内部の少なくとも一部のタイミングを制御することを特徴とする半導体記憶装置。
  8. 半導体記憶装置はＤＲＡＭであって、
    前記タイミング信号を、ビット線イコライズの解除、ワード線活性化、センスアンプ活性化、列選択線活性化、メインアンプ活性化のうち少なくとも一つに用いることを特徴とする請求項７記載の半導体記憶装置。
  9. テストモードにおいて、前記第１および第２のレジスタ回路の値を外部に出力可能とすることを特徴とする請求項７記載の半導体記憶装置。
  10. テストモードにおいて、前記第１および第２のレジスタ回路の値を外部から設定可能とすることを特徴とする請求項７記載の半導体記憶装置。
  11. 前記活性化信号を入力して遅延させるアナログ遅延生成回路をさらに備え、
    前記タイミング制御回路の出力と前記アナログ遅延生成回路の出力とを前記タイミング信号として選択可能とすることを特徴とする請求項７記載の半導体記憶装置。
  12. 前記半導体記憶装置が待機状態にあるときは、前記アナログ遅延生成回路の出力を用いて、前記半導体記憶装置の内部動作のタイミングを制御することを特徴とする請求項１１記載の半導体記憶装置。
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