JP2000021165A - 集積回路装置 - Google Patents
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- signal
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- G11C—STATIC STORES
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- G11C11/21—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements
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- G11C11/40—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices using transistors
- G11C11/401—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices using transistors forming cells needing refreshing or charge regeneration, i.e. dynamic cells
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- G11C11/407—Auxiliary circuits, e.g. for addressing, decoding, driving, writing, sensing or timing for memory cells of the field-effect type
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- G11C—STATIC STORES
- G11C7/00—Arrangements for writing information into, or reading information out from, a digital store
- G11C7/22—Read-write [R-W] timing or clocking circuits; Read-write [R-W] control signal generators or management
- G11C7/222—Clock generating, synchronizing or distributing circuits within memory device
-
- G—PHYSICS
- G11—INFORMATION STORAGE
- G11C—STATIC STORES
- G11C7/00—Arrangements for writing information into, or reading information out from, a digital store
- G11C7/22—Read-write [R-W] timing or clocking circuits; Read-write [R-W] control signal generators or management
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- Engineering & Computer Science (AREA)
- Microelectronics & Electronic Packaging (AREA)
- Computer Hardware Design (AREA)
- Dram (AREA)
Abstract
(57)【要約】
【課題】低消費電力モードから通常モードに復帰する
時、ＳＤＲＡＭの書き込みや読み出し等の動作を直ちに
行うことができない。 【解決手段】外部クロック信号と位相同期した遅延クロ
ック信号を生成するＤＬＬ回路を、低消費電力モードに
おいても継続して動作させる。そして、低消費電力モー
ドから通常モードに復帰する時に、その遅延クロック信
号を内部クロック信号として内部回路に供給する。この
ため、低消費電力モードから通常モードに復帰する時
に、外部クロック信号に位相同期した内部クロック信号
をアドレスバッファ等に直ちに供給することができ、Ｓ
ＤＲＡＭの書き込みや読み出し等の動作を高速化するこ
とができる。
時、ＳＤＲＡＭの書き込みや読み出し等の動作を直ちに
行うことができない。 【解決手段】外部クロック信号と位相同期した遅延クロ
ック信号を生成するＤＬＬ回路を、低消費電力モードに
おいても継続して動作させる。そして、低消費電力モー
ドから通常モードに復帰する時に、その遅延クロック信
号を内部クロック信号として内部回路に供給する。この
ため、低消費電力モードから通常モードに復帰する時
に、外部クロック信号に位相同期した内部クロック信号
をアドレスバッファ等に直ちに供給することができ、Ｓ
ＤＲＡＭの書き込みや読み出し等の動作を高速化するこ
とができる。
Description
【０００１】
【発明の属する技術分野】本発明は、供給されるクロッ
ク信号と所定の位相関係を有する内部クロック信号を出
力する回路を有する集積回路装置に関し、低消費電力モ
ードから通常モードへの復帰動作を高速化することがで
きる内部クロック出力回路を有する集積回路装置に関す
る。
ク信号と所定の位相関係を有する内部クロック信号を出
力する回路を有する集積回路装置に関し、低消費電力モ
ードから通常モードへの復帰動作を高速化することがで
きる内部クロック出力回路を有する集積回路装置に関す
る。
【０００２】
【従来の技術】クロック同期型のダイナミック・ランダ
ム・アクセス・メモリ（ＤＲＡＭ）としてシンクロナス
ＤＲＡＭ（ＳＤＲＡＭ）が注目されている。ＳＤＲＡＭ
は、システム側から与えられる外部クロック信号に同期
してアドレス、データ、コマンド等の信号が供給され、
その外部クロック信号に同期して読出しデータ信号を出
力するものであり高速動作が可能である。
ム・アクセス・メモリ（ＤＲＡＭ）としてシンクロナス
ＤＲＡＭ（ＳＤＲＡＭ）が注目されている。ＳＤＲＡＭ
は、システム側から与えられる外部クロック信号に同期
してアドレス、データ、コマンド等の信号が供給され、
その外部クロック信号に同期して読出しデータ信号を出
力するものであり高速動作が可能である。
【０００３】ＳＤＲＡＭの高速化に伴い、外部クロック
信号を内部で取り込み生成させた内部クロック信号は、
外部クロック信号の位相との間にずれを生じるため、入
力アドレス、データ、コマンド等の信号や出力データ信
号のストローブ信号として使用できない場合がある。
信号を内部で取り込み生成させた内部クロック信号は、
外部クロック信号の位相との間にずれを生じるため、入
力アドレス、データ、コマンド等の信号や出力データ信
号のストローブ信号として使用できない場合がある。
【０００４】この位相ずれを補償するため、ディレー・
ロックド・ループ（Ｄｅｌａｙ Ｌｏｃｋｅｄ Ｌｏｏ
ｐ、以下単にＤＬＬ）回路等により、外部クロック信号
に位相同期した或いは外部クロック信号の位相から所定
の位相差を有する内部クロック信号を生成し、その内部
クロック信号のタイミングで入力アドレス信号等を取り
込み、出力データ信号を出力させることが行われる。
ロックド・ループ（Ｄｅｌａｙ Ｌｏｃｋｅｄ Ｌｏｏ
ｐ、以下単にＤＬＬ）回路等により、外部クロック信号
に位相同期した或いは外部クロック信号の位相から所定
の位相差を有する内部クロック信号を生成し、その内部
クロック信号のタイミングで入力アドレス信号等を取り
込み、出力データ信号を出力させることが行われる。
【０００５】一方、クロック信号の高速化はＳＤＲＡＭ
の書き込みや読み出し等の頻度を高くし、ＳＤＲＡＭの
消費電力の増大を招いている。そこで、アクセスが行わ
れない場合にＳＤＲＡＭの内部動作を停止させる低消費
電力モードを設け、低消費電力モード時は、クロックイ
ネーブル信号を非活性レベル（Ｌレベル）にすることに
より、入力バッファが外部クロック信号を取り込むこと
を停止させ、不要な内部動作を停止させている。
の書き込みや読み出し等の頻度を高くし、ＳＤＲＡＭの
消費電力の増大を招いている。そこで、アクセスが行わ
れない場合にＳＤＲＡＭの内部動作を停止させる低消費
電力モードを設け、低消費電力モード時は、クロックイ
ネーブル信号を非活性レベル（Ｌレベル）にすることに
より、入力バッファが外部クロック信号を取り込むこと
を停止させ、不要な内部動作を停止させている。
【０００６】図７は、ＳＤＲＡＭ等に設けられた従来の
内部クロック出力回路の構成図である。外部クロック信
号Ｅ−ＣＬＫは入力バッファ９０に入力され、波形整形
されてクロック信号Ｉ−ＣＬＫとなる。クロック信号Ｉ
−ＣＬＫと外部クロック信号Ｅ−ＣＬＫとの間には、入
力バッファ９０の遅延時間に相当する位相ずれが生じ
る。
内部クロック出力回路の構成図である。外部クロック信
号Ｅ−ＣＬＫは入力バッファ９０に入力され、波形整形
されてクロック信号Ｉ−ＣＬＫとなる。クロック信号Ｉ
−ＣＬＫと外部クロック信号Ｅ−ＣＬＫとの間には、入
力バッファ９０の遅延時間に相当する位相ずれが生じ
る。
【０００７】クロック信号Ｉ−ＣＬＫはＤＬＬ回路９１
に入力される。ＤＬＬ回路９１は、外部クロック信号Ｅ
−ＣＬＫと位相同期した内部クロック信号ＣＬＫを、ス
トローブ信号として図示しないアドレスバッファ等に供
給する。また、外部クロック信号Ｅ−ＣＬＫは、スモー
ルバッファ９２にも入力される。スモールバッファ９２
は、ＣＫＥコマンドラッチ回路９４のデータ取り込み信
号となるクロック信号Ｓ−ＣＬＫを出力する。
に入力される。ＤＬＬ回路９１は、外部クロック信号Ｅ
−ＣＬＫと位相同期した内部クロック信号ＣＬＫを、ス
トローブ信号として図示しないアドレスバッファ等に供
給する。また、外部クロック信号Ｅ−ＣＬＫは、スモー
ルバッファ９２にも入力される。スモールバッファ９２
は、ＣＫＥコマンドラッチ回路９４のデータ取り込み信
号となるクロック信号Ｓ−ＣＬＫを出力する。
【０００８】一方、クロックイネーブル信号ＣＫＥは、
外部クロック信号Ｅ−ＣＬＫを取り込むか否かを制御す
る信号であり、入力バッファ９３に入力されてクロック
イネーブル信号ＣＫＥ１となりＣＫＥコマンドラッチ回
路９４に出力される。ＣＫＥコマンドラッチ回路９４
は、クロックイネーブル信号ＣＫＥ１をクロック信号Ｓ
−ＣＬＫの立ち上がりのタイミングで取り込んで、クロ
ック出力制御信号Ｎ１を生成し入力バッファ９０に出力
する。
外部クロック信号Ｅ−ＣＬＫを取り込むか否かを制御す
る信号であり、入力バッファ９３に入力されてクロック
イネーブル信号ＣＫＥ１となりＣＫＥコマンドラッチ回
路９４に出力される。ＣＫＥコマンドラッチ回路９４
は、クロックイネーブル信号ＣＫＥ１をクロック信号Ｓ
−ＣＬＫの立ち上がりのタイミングで取り込んで、クロ
ック出力制御信号Ｎ１を生成し入力バッファ９０に出力
する。
【０００９】入力バッファ９０は、クロック出力制御信
号Ｎ１がＬレベルとなることにより非活性化され、クロ
ック信号Ｉ−ＣＬＫの出力を停止する。ＤＬＬ回路９１
は、入力であるクロック信号Ｉ−ＣＬＫが停止される
と、内部クロック信号ＣＬＫの出力を停止する。これに
より内部の動作が停止し、ＳＤＲＡＭを低消費電力モー
ドに移行させていた。
号Ｎ１がＬレベルとなることにより非活性化され、クロ
ック信号Ｉ−ＣＬＫの出力を停止する。ＤＬＬ回路９１
は、入力であるクロック信号Ｉ−ＣＬＫが停止される
と、内部クロック信号ＣＬＫの出力を停止する。これに
より内部の動作が停止し、ＳＤＲＡＭを低消費電力モー
ドに移行させていた。
【００１０】
【発明が解決しようとする課題】しかしながら、低消費
電力モード時に入力バッファ９０を非活性化し外部クロ
ック信号Ｅ−ＣＬＫの取り込みを停止すると、ＤＬＬ回
路９１のフィードバック動作が停止してしまう。このよ
うに低消費電力モードでＤＬＬ回路９１を停止させる
と、通常モードに復帰する時、ＤＬＬ回路９１がアンロ
ック状態からロック状態まで移行するのに長時間を要
し、その間はＳＤＲＡＭの書き込みや読み出し等の動作
を行うことができなくなる。
電力モード時に入力バッファ９０を非活性化し外部クロ
ック信号Ｅ−ＣＬＫの取り込みを停止すると、ＤＬＬ回
路９１のフィードバック動作が停止してしまう。このよ
うに低消費電力モードでＤＬＬ回路９１を停止させる
と、通常モードに復帰する時、ＤＬＬ回路９１がアンロ
ック状態からロック状態まで移行するのに長時間を要
し、その間はＳＤＲＡＭの書き込みや読み出し等の動作
を行うことができなくなる。
【００１１】また、ＳＤＲＡＭの高速化に伴い、ＤＬＬ
回路９１を低消費電力モード時にも継続して動作させ、
ＳＤＲＡＭ内部の一部の動作を停止するアクティブパワ
ーダウンモードが要求されている。このアクティブパワ
ーダウンモードでは、ＤＬＬ回路のロック状態が維持さ
れ、パワーダウンモードから復帰した時、短時間で通常
動作を開始することができる。この場合は、単純に入力
バッファ９０で外部クロック信号Ｅ−ＣＬＫの取り込み
を停止させるとＤＬＬ回路が停止し好ましくない。
回路９１を低消費電力モード時にも継続して動作させ、
ＳＤＲＡＭ内部の一部の動作を停止するアクティブパワ
ーダウンモードが要求されている。このアクティブパワ
ーダウンモードでは、ＤＬＬ回路のロック状態が維持さ
れ、パワーダウンモードから復帰した時、短時間で通常
動作を開始することができる。この場合は、単純に入力
バッファ９０で外部クロック信号Ｅ−ＣＬＫの取り込み
を停止させるとＤＬＬ回路が停止し好ましくない。
【００１２】一方、低消費電力モードに移行させるため
のクロックイネーブル信号ＣＫＥは、外部クロック信号
Ｅ−ＣＬＫとは非同期に生成されて内部クロック出力回
路に入力される。このため、ＣＫＥコマンドラッチ回路
９４で生成されるクロック出力制御信号Ｎ１の立ち下が
り及び立ち上がりのタイミングは、ＤＬＬ回路９１の出
力である内部クロック信号ＣＬＫに対して非同期とな
る。
のクロックイネーブル信号ＣＫＥは、外部クロック信号
Ｅ−ＣＬＫとは非同期に生成されて内部クロック出力回
路に入力される。このため、ＣＫＥコマンドラッチ回路
９４で生成されるクロック出力制御信号Ｎ１の立ち下が
り及び立ち上がりのタイミングは、ＤＬＬ回路９１の出
力である内部クロック信号ＣＬＫに対して非同期とな
る。
【００１３】このため、通常モードから低消費電力モー
ドに移行するパワーダウンエントリー時、及び低消費電
力モードから通常モードに復帰するパワーダウンイグジ
ット時において、クロックイネーブル信号ＣＫＥの入力
タイミングによっては、予め設定されているパルス幅よ
り狭いパルス幅の内部クロック信号ＣＬＫが出力されて
しまう可能性がある。
ドに移行するパワーダウンエントリー時、及び低消費電
力モードから通常モードに復帰するパワーダウンイグジ
ット時において、クロックイネーブル信号ＣＫＥの入力
タイミングによっては、予め設定されているパルス幅よ
り狭いパルス幅の内部クロック信号ＣＬＫが出力されて
しまう可能性がある。
【００１４】このような予め設定されているパルス幅を
確保できない内部クロック信号ＣＬＫをＳＤＲＡＭ等に
供給すると、所定のパルス幅の内部クロック信号ＣＬＫ
を基準として動作するＳＤＲＡＭ等の誤動作を招き、信
頼性の低下につながる。
確保できない内部クロック信号ＣＬＫをＳＤＲＡＭ等に
供給すると、所定のパルス幅の内部クロック信号ＣＬＫ
を基準として動作するＳＤＲＡＭ等の誤動作を招き、信
頼性の低下につながる。
【００１５】そこで本発明は、低消費電力モードから通
常モードに復帰する場合の動作を高速化できる内部クロ
ック出力回路を有する集積回路装置を提供することを目
的とする。
常モードに復帰する場合の動作を高速化できる内部クロ
ック出力回路を有する集積回路装置を提供することを目
的とする。
【００１６】また本発明は、通常モードから低消費電力
モードに移行するパワーダウンエントリー時、及び低消
費電力モードから通常モードに復帰するパワーダウンイ
グジット時において、内部クロック信号のパルス欠けを
生じない内部クロック出力回路を有する集積回路装置を
提供することを目的とする。
モードに移行するパワーダウンエントリー時、及び低消
費電力モードから通常モードに復帰するパワーダウンイ
グジット時において、内部クロック信号のパルス欠けを
生じない内部クロック出力回路を有する集積回路装置を
提供することを目的とする。
【００１７】
【課題を解決するための手段】上記の目的は、外部クロ
ック信号とクロックイネーブル信号とが供給され、外部
クロック信号と所定の位相関係を有する内部クロック信
号を内部回路に供給する集積回路装置において、外部ク
ロック信号と位相同期した遅延クロック信号を生成する
ＤＬＬ回路を、低消費電力モードにおいても継続して動
作させ、内部回路への遅延クロックの供給を停止する。
そして、低消費電力モードから通常モードに復帰する時
に、継続して動作しているＤＬＬ回路の遅延クロック信
号を内部クロック信号として内部回路に供給することに
より達成される。
ック信号とクロックイネーブル信号とが供給され、外部
クロック信号と所定の位相関係を有する内部クロック信
号を内部回路に供給する集積回路装置において、外部ク
ロック信号と位相同期した遅延クロック信号を生成する
ＤＬＬ回路を、低消費電力モードにおいても継続して動
作させ、内部回路への遅延クロックの供給を停止する。
そして、低消費電力モードから通常モードに復帰する時
に、継続して動作しているＤＬＬ回路の遅延クロック信
号を内部クロック信号として内部回路に供給することに
より達成される。
【００１８】本発明によれば、ＤＬＬ回路は、低消費電
力モードにおいても遅延クロック信号を継続して生成し
ている。このため、低消費電力モードから通常モードに
復帰する時に、ＤＬＬ回路はすでにロックオン状態にあ
り、外部クロック信号に位相同期した内部クロック信号
を内部回路に直ちに供給することができ、集積回路装置
を書き込みや読み出し等ができる状態に高速に移行させ
ることができる。
力モードにおいても遅延クロック信号を継続して生成し
ている。このため、低消費電力モードから通常モードに
復帰する時に、ＤＬＬ回路はすでにロックオン状態にあ
り、外部クロック信号に位相同期した内部クロック信号
を内部回路に直ちに供給することができ、集積回路装置
を書き込みや読み出し等ができる状態に高速に移行させ
ることができる。
【００１９】また、上記の目的は、外部クロック信号と
クロックイネーブル信号とが供給され、外部クロック信
号と所定の位相関係を有する内部クロック信号を内部回
路に供給する集積回路装置において、内部クロック信号
を内部回路に供給するか否かを制御するクロック出力制
御信号を、遅延クロック信号と所定の位相関係のタイミ
ングで生成し、ゲート回路に出力することにより達成さ
れる。
クロックイネーブル信号とが供給され、外部クロック信
号と所定の位相関係を有する内部クロック信号を内部回
路に供給する集積回路装置において、内部クロック信号
を内部回路に供給するか否かを制御するクロック出力制
御信号を、遅延クロック信号と所定の位相関係のタイミ
ングで生成し、ゲート回路に出力することにより達成さ
れる。
【００２０】本発明によれば、クロック出力制御信号
は、遅延クロック信号と所定の位相関係、例えば立ち下
がりのタイミングに同期してゲート回路に入力されるの
で、低消費電力モードに移行する時及び通常モードに復
帰する時に、内部クロック信号のパルス欠けを生じるこ
とがなく、集積回路装置の誤動作を未然に防止し、信頼
性を向上させることができる。
は、遅延クロック信号と所定の位相関係、例えば立ち下
がりのタイミングに同期してゲート回路に入力されるの
で、低消費電力モードに移行する時及び通常モードに復
帰する時に、内部クロック信号のパルス欠けを生じるこ
とがなく、集積回路装置の誤動作を未然に防止し、信頼
性を向上させることができる。
【００２１】
【発明の実施の形態】以下、本発明の実施の形態の例に
ついて図面に従って説明する。しかしながら、かかる実
施の形態例が本発明の技術的範囲を限定するものではな
い。
ついて図面に従って説明する。しかしながら、かかる実
施の形態例が本発明の技術的範囲を限定するものではな
い。
【００２２】図１は、本発明の実施の形態の内部クロッ
ク出力回路を有する集積回路装置の使用状態を示す図で
ある。ＣＰＵ１００は、バス１０４を介してメモリコン
トローラ１０１に接続されたメモリ０〜３にアクセスす
る。メモリコントローラ１０１は、各メモリ０〜３に外
部クロック信号Ｅ−ＣＬＫを供給すると共に、各メモリ
０〜３を低消費電力モードに移行させるためのクロック
イネーブル信号ＣＫＥ０〜３を出力する。メモリ０〜３
は、クロックイネーブル信号ＣＫＥ０〜３がＨレベルの
時通常モードとなり、クロックイネーブル信号ＣＫＥ０
〜３がＬレベルの時低消費電力モードとなる。
ク出力回路を有する集積回路装置の使用状態を示す図で
ある。ＣＰＵ１００は、バス１０４を介してメモリコン
トローラ１０１に接続されたメモリ０〜３にアクセスす
る。メモリコントローラ１０１は、各メモリ０〜３に外
部クロック信号Ｅ−ＣＬＫを供給すると共に、各メモリ
０〜３を低消費電力モードに移行させるためのクロック
イネーブル信号ＣＫＥ０〜３を出力する。メモリ０〜３
は、クロックイネーブル信号ＣＫＥ０〜３がＨレベルの
時通常モードとなり、クロックイネーブル信号ＣＫＥ０
〜３がＬレベルの時低消費電力モードとなる。
【００２３】メモリ０〜３は、例えばＳＤＲＡＭ等の集
積回路装置でそれぞれ同様の構成を有する。メモリ０内
の内部クロック出力回路１０２は、外部クロック信号Ｅ
−ＣＬＫを取り込んで、外部クロック信号Ｅ−ＣＬＫと
位相同期した内部クロック信号ＣＬＫを生成し、通常モ
ードでは内部クロック信号ＣＬＫをアドレスバッファ１
０３に出力する。アドレスバッファ１０３は、供給され
た内部クロック信号ＣＬＫに同期してアドレスＡｄｄを
取り込み、アドレス出力Ａｄｄ−ｏｕｔを外部に出力す
る。
積回路装置でそれぞれ同様の構成を有する。メモリ０内
の内部クロック出力回路１０２は、外部クロック信号Ｅ
−ＣＬＫを取り込んで、外部クロック信号Ｅ−ＣＬＫと
位相同期した内部クロック信号ＣＬＫを生成し、通常モ
ードでは内部クロック信号ＣＬＫをアドレスバッファ１
０３に出力する。アドレスバッファ１０３は、供給され
た内部クロック信号ＣＬＫに同期してアドレスＡｄｄを
取り込み、アドレス出力Ａｄｄ−ｏｕｔを外部に出力す
る。
【００２４】一方、クロックイネーブル信号ＣＫＥ０も
内部クロック出力回路１０２に入力される。内部クロッ
ク出力回路１０２は、クロックイネーブル信号ＣＫＥ０
がＬレベルとなると内部クロック信号ＣＬＫの出力を停
止し、アドレスバッファ１０２の動作を停止させてメモ
リ０を低消費電力モードに移行させる。
内部クロック出力回路１０２に入力される。内部クロッ
ク出力回路１０２は、クロックイネーブル信号ＣＫＥ０
がＬレベルとなると内部クロック信号ＣＬＫの出力を停
止し、アドレスバッファ１０２の動作を停止させてメモ
リ０を低消費電力モードに移行させる。
【００２５】クロックイネーブル信号ＣＫＥ０がＨレベ
ルとなると、内部クロック信号ＣＬＫの出力が開始され
通常モードとなるが、本実施の形態では、内部クロック
出力回路１０２は、通常モードに復帰する時に、外部ク
ロック信号Ｅ−ＣＬＫに位相同期した内部クロック信号
ＣＬＫを直ちに出力することができ、メモリ０の通常モ
ードへの復帰動作を高速化することができる。
ルとなると、内部クロック信号ＣＬＫの出力が開始され
通常モードとなるが、本実施の形態では、内部クロック
出力回路１０２は、通常モードに復帰する時に、外部ク
ロック信号Ｅ−ＣＬＫに位相同期した内部クロック信号
ＣＬＫを直ちに出力することができ、メモリ０の通常モ
ードへの復帰動作を高速化することができる。
【００２６】また、本実施の形態では、内部クロック信
号ＣＬＫは、低消費電力モードに移行する時及び通常モ
ードに復帰する時に、パルス欠けのないクロック信号を
出力するので、アドレスバッファ１０３等の誤動作を未
然に防止し信頼性を向上させることができる。
号ＣＬＫは、低消費電力モードに移行する時及び通常モ
ードに復帰する時に、パルス欠けのないクロック信号を
出力するので、アドレスバッファ１０３等の誤動作を未
然に防止し信頼性を向上させることができる。
【００２７】図２は、本発明の実施の形態の内部クロッ
ク出力回路１０２の構成図である。まず、クロックイネ
ーブル信号ＣＫＥに応答して、内部クロックＣＬＫの供
給を停止するアクティブパワーダウンモードについて説
明する。
ク出力回路１０２の構成図である。まず、クロックイネ
ーブル信号ＣＫＥに応答して、内部クロックＣＬＫの供
給を停止するアクティブパワーダウンモードについて説
明する。
【００２８】アクティブパワーダウンモードでは、上位
のメモリコントローラからアクティブコマンドＡＣが供
給されると共にクロックイネーブル信号ＣＫＥがＬレベ
ルになる。その結果、パワーダウン制御回路１８は、ク
ロックイネーブル信号ＣＫＥがＬレベルになっていても
活性化信号ＰＤを活性状態にし、入力バッファ１０、１
４の活性状態を維持する。
のメモリコントローラからアクティブコマンドＡＣが供
給されると共にクロックイネーブル信号ＣＫＥがＬレベ
ルになる。その結果、パワーダウン制御回路１８は、ク
ロックイネーブル信号ＣＫＥがＬレベルになっていても
活性化信号ＰＤを活性状態にし、入力バッファ１０、１
４の活性状態を維持する。
【００２９】外部クロック信号Ｅ−ＣＬＫは入力バッフ
ァ１０に入力され、波形成形が行われてクロック信号Ｉ
−ＣＬＫとなる。クロック信号Ｉ−ＣＬＫと外部クロッ
ク信号Ｅ−ＣＬＫとの間には、入力バッファ１０の遅延
時間に相当する遅れが生じる。
ァ１０に入力され、波形成形が行われてクロック信号Ｉ
−ＣＬＫとなる。クロック信号Ｉ−ＣＬＫと外部クロッ
ク信号Ｅ−ＣＬＫとの間には、入力バッファ１０の遅延
時間に相当する遅れが生じる。
【００３０】クロック信号Ｉ−ＣＬＫはＤＬＬ回路１１
に入力される。ＤＬＬ回路１１は、外部クロック信号Ｅ
−ＣＬＫと位相同期した遅延クロック信号ＤＬＬ−ＣＬ
Ｋを生成する。遅延クロック信号ＤＬＬ−ＣＬＫは、Ｎ
ＡＮＤ回路１２に出力されると共に、ＣＫＥコマンドラ
ッチ回路１５及びＣＫＥタイミング制御回路１６に出力
される。
に入力される。ＤＬＬ回路１１は、外部クロック信号Ｅ
−ＣＬＫと位相同期した遅延クロック信号ＤＬＬ−ＣＬ
Ｋを生成する。遅延クロック信号ＤＬＬ−ＣＬＫは、Ｎ
ＡＮＤ回路１２に出力されると共に、ＣＫＥコマンドラ
ッチ回路１５及びＣＫＥタイミング制御回路１６に出力
される。
【００３１】一方、クロックイネーブル信号ＣＫＥは入
力バッファ１４に入力され、波形成形が行われてクロッ
クイネーブル信号ＣＫＥ１となる。クロックイネーブル
信号ＣＫＥ１とクロックイネーブル信号ＣＫＥとの間に
も、入力バッファ１４の遅延時間に相当する遅れが生じ
る。
力バッファ１４に入力され、波形成形が行われてクロッ
クイネーブル信号ＣＫＥ１となる。クロックイネーブル
信号ＣＫＥ１とクロックイネーブル信号ＣＫＥとの間に
も、入力バッファ１４の遅延時間に相当する遅れが生じ
る。
【００３２】クロックイネーブル信号ＣＫＥ１はＣＫＥ
コマンドラッチ回路１５に入力される。ＣＫＥコマンド
ラッチ回路１５は、クロックイネーブル信号ＣＫＥ１を
遅延クロック信号ＤＬＬ−ＣＬＫの立ち上がりのタイミ
ングで取り込み、ラッチ信号Ｎ１を出力する。
コマンドラッチ回路１５に入力される。ＣＫＥコマンド
ラッチ回路１５は、クロックイネーブル信号ＣＫＥ１を
遅延クロック信号ＤＬＬ−ＣＬＫの立ち上がりのタイミ
ングで取り込み、ラッチ信号Ｎ１を出力する。
【００３３】ラッチ信号Ｎ１はＣＫＥタイミング制御回
路１６に入力される。ＣＫＥタイミング制御回路１６
は、遅延クロック信号ＤＬＬ−ＣＬＫがＨレベルの時の
ラッチ信号Ｎ１をラッチし、遅延クロック信号ＤＬＬ−
ＣＬＫがＬレベルと時に保持してクロック出力制御信号
Ｎ２を出力する。クロック出力制御信号Ｎ２はＮＡＮＤ
回路１２に入力される。
路１６に入力される。ＣＫＥタイミング制御回路１６
は、遅延クロック信号ＤＬＬ−ＣＬＫがＨレベルの時の
ラッチ信号Ｎ１をラッチし、遅延クロック信号ＤＬＬ−
ＣＬＫがＬレベルと時に保持してクロック出力制御信号
Ｎ２を出力する。クロック出力制御信号Ｎ２はＮＡＮＤ
回路１２に入力される。
【００３４】クロック出力制御信号Ｎ２は、ＮＡＮＤ回
路１２により、遅延クロック信号ＤＬＬ−ＣＬＫを内部
クロック信号ＣＬＫとして出力するか否かを制御する。
クロック出力制御信号Ｎ２がＨレベルの時にＮＡＮＤ回
路１２を通過した遅延クロック信号ＤＬＬ−ＣＬＫは、
インバータ１３で反転されて内部クロック信号ＣＬＫと
なり、前述したＳＤＲＡＭのアドレスバッファ等に供給
される。また、クロック出力制御信号Ｎ２がＬレベルの
時は、遅延クロック信号ＤＬＬ−ＣＬＫはＮＡＮＤ回路
１２を通過できず、内部クロック信号ＣＬＫはＳＤＲＡ
Ｍのアドレスバッファ等に供給されない。
路１２により、遅延クロック信号ＤＬＬ−ＣＬＫを内部
クロック信号ＣＬＫとして出力するか否かを制御する。
クロック出力制御信号Ｎ２がＨレベルの時にＮＡＮＤ回
路１２を通過した遅延クロック信号ＤＬＬ−ＣＬＫは、
インバータ１３で反転されて内部クロック信号ＣＬＫと
なり、前述したＳＤＲＡＭのアドレスバッファ等に供給
される。また、クロック出力制御信号Ｎ２がＬレベルの
時は、遅延クロック信号ＤＬＬ−ＣＬＫはＮＡＮＤ回路
１２を通過できず、内部クロック信号ＣＬＫはＳＤＲＡ
Ｍのアドレスバッファ等に供給されない。
【００３５】このように本実施の形態の内部クロック出
力回路１０２では、アクティブコマンドＡＣが供給され
ると共にクロックイネーブル信号ＣＫＥがＬレベルとな
るアクティブパワーダウンモードにおいて、ＤＬＬ回路
１１は、外部クロック信号Ｅ−ＣＬＫに位相同期した遅
延クロック信号ＤＬＬ−ＣＬＫを継続して生成してい
る。このためアクティブパワーダウンモードから通常モ
ードに復帰する時に、外部クロック信号Ｅ−ＣＬＫに位
相同期した内部クロック信号ＣＬＫをアドレスバッファ
等に直ちに供給することができ、ＳＤＲＡＭを書き込み
や読み出し等のできる状態に高速に移行させることがで
きる。
力回路１０２では、アクティブコマンドＡＣが供給され
ると共にクロックイネーブル信号ＣＫＥがＬレベルとな
るアクティブパワーダウンモードにおいて、ＤＬＬ回路
１１は、外部クロック信号Ｅ−ＣＬＫに位相同期した遅
延クロック信号ＤＬＬ−ＣＬＫを継続して生成してい
る。このためアクティブパワーダウンモードから通常モ
ードに復帰する時に、外部クロック信号Ｅ−ＣＬＫに位
相同期した内部クロック信号ＣＬＫをアドレスバッファ
等に直ちに供給することができ、ＳＤＲＡＭを書き込み
や読み出し等のできる状態に高速に移行させることがで
きる。
【００３６】また、クロック出力制御信号Ｎ２は、遅延
クロック信号ＤＬＬ−ＣＬＫの立ち下がりのタイミング
に同期してＮＡＮＤ回路１２に入力される。従って、ア
クティブパワーダウンモードに移行する時及び通常モー
ドに復帰する時に、遅延クロック信号ＤＬＬ−ＣＬＫの
次の立上がり時から内部クロック信号ＣＬＫが停止又は
再開されるので、内部クロック信号ＣＬＫのパルス欠け
を生じることがなく、ＳＤＲＡＭの誤動作を未然に防止
し信頼性を向上させることができる。
クロック信号ＤＬＬ−ＣＬＫの立ち下がりのタイミング
に同期してＮＡＮＤ回路１２に入力される。従って、ア
クティブパワーダウンモードに移行する時及び通常モー
ドに復帰する時に、遅延クロック信号ＤＬＬ−ＣＬＫの
次の立上がり時から内部クロック信号ＣＬＫが停止又は
再開されるので、内部クロック信号ＣＬＫのパルス欠け
を生じることがなく、ＳＤＲＡＭの誤動作を未然に防止
し信頼性を向上させることができる。
【００３７】このようにアクティブパワーダウンモード
では、入力バッファ１０、１４及びＤＬＬ回路１１等を
動作させ、クロックイネーブル信号ＣＫＥに対応して内
部クロックＣＬＫの供給を停止する。一方、消費電力を
更に低減するためには、入力バッファ１０、１４及びＤ
ＬＬ回路１１等の動作を停止させるスタンバイパワーダ
ウンモードが設けられる。
では、入力バッファ１０、１４及びＤＬＬ回路１１等を
動作させ、クロックイネーブル信号ＣＫＥに対応して内
部クロックＣＬＫの供給を停止する。一方、消費電力を
更に低減するためには、入力バッファ１０、１４及びＤ
ＬＬ回路１１等の動作を停止させるスタンバイパワーダ
ウンモードが設けられる。
【００３８】スタンバイパワーダウンモードでは、上位
のメモリコントローラからのアクティブコマンドＡＣが
ない状態で、クロックイネーブル信号ＣＫＥがＬレベル
となる。その結果、パワーダウン制御回路１８は活性化
信号ＰＤを非活性状態にする。このため入力バッファ１
０、１４は非活性化され、更に、クロック信号Ｉ−ＣＬ
Ｋが供給されないことからＤＬＬ回路１１の動作も停止
する。従って、スタンバイパワーダウンモードでは、ア
クティブパワーダウンモードより更に消費電力を低減す
ることが可能である。
のメモリコントローラからのアクティブコマンドＡＣが
ない状態で、クロックイネーブル信号ＣＫＥがＬレベル
となる。その結果、パワーダウン制御回路１８は活性化
信号ＰＤを非活性状態にする。このため入力バッファ１
０、１４は非活性化され、更に、クロック信号Ｉ−ＣＬ
Ｋが供給されないことからＤＬＬ回路１１の動作も停止
する。従って、スタンバイパワーダウンモードでは、ア
クティブパワーダウンモードより更に消費電力を低減す
ることが可能である。
【００３９】また、スタンバイパワーダウンモードで
は、入力バッファ１４が非活性状態にあるので、スモー
ルバッファ１７によりクロックイネーブル信号ＣＫＥの
Ｈレベルへの変化が検出される。その結果、パワーダウ
ン制御回路１８は、活性化信号ＰＤを活性状態にもどし
て、入力バッファ１０、１４を活性化する。そして、Ｄ
ＬＬ回路１１の動作再開と共にＮＡＮＤ回路１２が開か
れ、内部クロック信号ＣＬＫが他の入力バッファや内部
回路に供給される。
は、入力バッファ１４が非活性状態にあるので、スモー
ルバッファ１７によりクロックイネーブル信号ＣＫＥの
Ｈレベルへの変化が検出される。その結果、パワーダウ
ン制御回路１８は、活性化信号ＰＤを活性状態にもどし
て、入力バッファ１０、１４を活性化する。そして、Ｄ
ＬＬ回路１１の動作再開と共にＮＡＮＤ回路１２が開か
れ、内部クロック信号ＣＬＫが他の入力バッファや内部
回路に供給される。
【００４０】図３は、本発明の実施の形態の内部クロッ
ク出力回路１０２に内蔵されるＤＬＬ回路１１の構成図
である。ＤＬＬ回路１１は同じ遅延特性を有する可変遅
延回路２０、２１を備え、可変遅延回路２０の遅延量を
最適値に設定することにより、外部から供給される外部
クロック信号Ｅ−ＣＬＫの位相に同期した遅延クロック
信号ＤＬＬ−ＣＬＫを生成する。
ク出力回路１０２に内蔵されるＤＬＬ回路１１の構成図
である。ＤＬＬ回路１１は同じ遅延特性を有する可変遅
延回路２０、２１を備え、可変遅延回路２０の遅延量を
最適値に設定することにより、外部から供給される外部
クロック信号Ｅ−ＣＬＫの位相に同期した遅延クロック
信号ＤＬＬ−ＣＬＫを生成する。
【００４１】外部から供給される外部クロック信号Ｅ−
ＣＬＫは、入力バッファ１０を介してクロック信号Ｉ−
ＣＬＫとなりＤＬＬ回路１１に入力される。クロック信
号Ｉ−ＣＬＫは、可変遅延回路２０、２１に供給される
と共に、位相比較器２３にも供給される。
ＣＬＫは、入力バッファ１０を介してクロック信号Ｉ−
ＣＬＫとなりＤＬＬ回路１１に入力される。クロック信
号Ｉ−ＣＬＫは、可変遅延回路２０、２１に供給される
と共に、位相比較器２３にも供給される。
【００４２】可変遅延回路２１から出力されたクロック
信号Ｂ−ＣＬＫは、ダミー入力バッファ２２を介して、
位相比較器２３にクロック信号Ｃ−ＣＬＫとして供給さ
れる。位相比較器２３は、クロック信号Ｉ−ＣＬＫとク
ロック信号Ｃ−ＣＬＫの位相を比較し、位相比較信号Ｎ
４を遅延制御回路２４に出力する。遅延制御回路２４
は、可変遅延回路２１と可変遅延回路２０とにそれぞれ
遅延制御信号Ｎ５を出力し、クロック信号Ｉ−ＣＬＫと
クロック信号Ｃ−ＣＬＫの位相が一致するように、可変
遅延回路２０、２１の遅延量を制御する。即ち、その遅
延量は、外部クロック信号Ｅ−ＣＬＫの１周期の時間か
ら入力バッファ１０の遅延時間を差し引いた時間であ
る。
信号Ｂ−ＣＬＫは、ダミー入力バッファ２２を介して、
位相比較器２３にクロック信号Ｃ−ＣＬＫとして供給さ
れる。位相比較器２３は、クロック信号Ｉ−ＣＬＫとク
ロック信号Ｃ−ＣＬＫの位相を比較し、位相比較信号Ｎ
４を遅延制御回路２４に出力する。遅延制御回路２４
は、可変遅延回路２１と可変遅延回路２０とにそれぞれ
遅延制御信号Ｎ５を出力し、クロック信号Ｉ−ＣＬＫと
クロック信号Ｃ−ＣＬＫの位相が一致するように、可変
遅延回路２０、２１の遅延量を制御する。即ち、その遅
延量は、外部クロック信号Ｅ−ＣＬＫの１周期の時間か
ら入力バッファ１０の遅延時間を差し引いた時間であ
る。
【００４３】可変遅延回路２０、２１は、多数の遅延素
子を直列に接続した構造になっており、遅延制御信号Ｎ
５により信号が通過する遅延素子の数が制御される。可
変遅延回路２０、２１は、遅延制御信号Ｎ５により同じ
遅延量を与えるように制御されるため、可変遅延回路２
０に入力されるクロック信号Ｉ−ＣＬＫは、可変遅延回
路２０により遅延クロック信号ＤＬＬ−ＣＬＫが外部ク
ロック信号Ｅ−ＣＬＫの位相と同期する遅延量を与えら
れてＤＬＬ回路１１から出力される。従って、ＤＬＬ回
路１１は、クロック信号Ｉ−ＣＬＫが供給されていれ
ば、その位相比較と遅延制御動作を継続する。
子を直列に接続した構造になっており、遅延制御信号Ｎ
５により信号が通過する遅延素子の数が制御される。可
変遅延回路２０、２１は、遅延制御信号Ｎ５により同じ
遅延量を与えるように制御されるため、可変遅延回路２
０に入力されるクロック信号Ｉ−ＣＬＫは、可変遅延回
路２０により遅延クロック信号ＤＬＬ−ＣＬＫが外部ク
ロック信号Ｅ−ＣＬＫの位相と同期する遅延量を与えら
れてＤＬＬ回路１１から出力される。従って、ＤＬＬ回
路１１は、クロック信号Ｉ−ＣＬＫが供給されていれ
ば、その位相比較と遅延制御動作を継続する。
【００４４】図４は、本発明の実施の形態の内部クロッ
ク出力回路１０２に内蔵されるＣＫＥタイミング制御回
路１６の構成図である。図２に示したように、クロック
イネーブル信号ＣＫＥは、入力バッファ１４を介してク
ロックイネーブル信号ＣＫＥ１となりＣＫＥコマンドラ
ッチ回路１５に入力される。クロックイネーブル信号Ｃ
ＫＥ１は、ＣＫＥコマンドラッチ回路１５により遅延ク
ロック信号ＤＬＬ−ＣＬＫの立ち上がりエッジで取り込
まれ、ラッチ信号Ｎ１となって図４に示すスイッチＳ２
に入力される。
ク出力回路１０２に内蔵されるＣＫＥタイミング制御回
路１６の構成図である。図２に示したように、クロック
イネーブル信号ＣＫＥは、入力バッファ１４を介してク
ロックイネーブル信号ＣＫＥ１となりＣＫＥコマンドラ
ッチ回路１５に入力される。クロックイネーブル信号Ｃ
ＫＥ１は、ＣＫＥコマンドラッチ回路１５により遅延ク
ロック信号ＤＬＬ−ＣＬＫの立ち上がりエッジで取り込
まれ、ラッチ信号Ｎ１となって図４に示すスイッチＳ２
に入力される。
【００４５】スイッチＳ２は、遅延クロック信号ＤＬＬ
−ＣＬＫがＨレベルの期間オンとなり、ラッチ信号Ｎ１
をラッチ回路３０に出力する。従って、ラッチ回路３０
は、遅延クロック信号ＤＬＬ−ＣＬＫがＬレベルからＨ
レベルに変化した時にラッチ信号Ｎ１を受け取り、遅延
クロック信号ＤＬＬ−ＣＬＫがＨレベルからＬレベルに
変化した時のラッチ信号Ｎ１を保持する。
−ＣＬＫがＨレベルの期間オンとなり、ラッチ信号Ｎ１
をラッチ回路３０に出力する。従って、ラッチ回路３０
は、遅延クロック信号ＤＬＬ−ＣＬＫがＬレベルからＨ
レベルに変化した時にラッチ信号Ｎ１を受け取り、遅延
クロック信号ＤＬＬ−ＣＬＫがＨレベルからＬレベルに
変化した時のラッチ信号Ｎ１を保持する。
【００４６】ラッチ回路３０の出力信号Ｎ３はスイッチ
Ｓ１に入力される。スイッチＳ１は、遅延クロック信号
ＤＬＬ−ＣＬＫをインバータ３２で反転した信号で制御
され、遅延クロック信号ＤＬＬ−ＣＬＫがＬレベルの期
間オンとなる。従って、ラッチ回路３１は、遅延クロッ
ク信号ＤＬＬ−ＣＬＫがＨレベルからＬレベルに変化し
た時に信号Ｎ３を受け取り、遅延クロック信号ＤＬＬ−
ＣＬＫがＬレベルからＨレベルに変化した時の信号Ｎ３
を保持する。ラッチ回路３１の出力が内部クロック出力
制御信号Ｎ２となり、図２に示したＮＡＮＤ回路１２に
出力される。
Ｓ１に入力される。スイッチＳ１は、遅延クロック信号
ＤＬＬ−ＣＬＫをインバータ３２で反転した信号で制御
され、遅延クロック信号ＤＬＬ−ＣＬＫがＬレベルの期
間オンとなる。従って、ラッチ回路３１は、遅延クロッ
ク信号ＤＬＬ−ＣＬＫがＨレベルからＬレベルに変化し
た時に信号Ｎ３を受け取り、遅延クロック信号ＤＬＬ−
ＣＬＫがＬレベルからＨレベルに変化した時の信号Ｎ３
を保持する。ラッチ回路３１の出力が内部クロック出力
制御信号Ｎ２となり、図２に示したＮＡＮＤ回路１２に
出力される。
【００４７】なお図４では、遅延クロック信号ＤＬＬ−
ＣＬＫの立ち上がりのタイミングで信号Ｎ１を受け取り
信号Ｎ３を生成しているが、図２に示したＣＫＥコマン
ドラッチ回路１５の遅延時間が大きい場合は、スイッチ
Ｓ２及びラッチ回路３０を省略し信号Ｎ１を直接スイッ
チＳ１に入力してもよい。
ＣＬＫの立ち上がりのタイミングで信号Ｎ１を受け取り
信号Ｎ３を生成しているが、図２に示したＣＫＥコマン
ドラッチ回路１５の遅延時間が大きい場合は、スイッチ
Ｓ２及びラッチ回路３０を省略し信号Ｎ１を直接スイッ
チＳ１に入力してもよい。
【００４８】図５は、本発明の実施の形態の内部クロッ
ク出力回路１０２のタイムチャートである。内部クロッ
ク出力回路１０２の動作を図２及び図４を参照しつつ図
５のタイムチャートにより説明する。
ク出力回路１０２のタイムチャートである。内部クロッ
ク出力回路１０２の動作を図２及び図４を参照しつつ図
５のタイムチャートにより説明する。
【００４９】外部クロック信号Ｅ−ＣＬＫは、入力バッ
ファ１０の遅延時間に相当する遅れを生じてクロック信
号Ｉ−ＣＬＫとなる。一方、クロックイネーブル信号Ｃ
ＫＥは外部クロック信号Ｅ−ＣＬＫとは非同期で入力さ
れ、入力バッファ１４の遅延時間に相当する遅れを生じ
てクロックイネーブル信号ＣＫＥ１となる。なお、クロ
ックイネーブル信号ＣＫＥがＨレベルの期間が通常モー
ドであり、クロックイネーブル信号ＣＫＥがＬレベルの
期間が低消費電力モードである。
ファ１０の遅延時間に相当する遅れを生じてクロック信
号Ｉ−ＣＬＫとなる。一方、クロックイネーブル信号Ｃ
ＫＥは外部クロック信号Ｅ−ＣＬＫとは非同期で入力さ
れ、入力バッファ１４の遅延時間に相当する遅れを生じ
てクロックイネーブル信号ＣＫＥ１となる。なお、クロ
ックイネーブル信号ＣＫＥがＨレベルの期間が通常モー
ドであり、クロックイネーブル信号ＣＫＥがＬレベルの
期間が低消費電力モードである。
【００５０】クロック信号Ｉ−ＣＬＫはＤＬＬ回路１１
に入力され、外部クロック信号Ｅ−ＣＬＫに位相同期し
た遅延クロック信号ＤＬＬ−ＣＬＫとなる。また、クロ
ックイネーブル信号ＣＫＥ１はＣＫＥコマンドラッチ回
路１５に入力され、遅延クロック信号ＤＬＬ−ＣＬＫの
立ち上がりのタイミングで取り込まれてラッチ信号Ｎ１
となる。
に入力され、外部クロック信号Ｅ−ＣＬＫに位相同期し
た遅延クロック信号ＤＬＬ−ＣＬＫとなる。また、クロ
ックイネーブル信号ＣＫＥ１はＣＫＥコマンドラッチ回
路１５に入力され、遅延クロック信号ＤＬＬ−ＣＬＫの
立ち上がりのタイミングで取り込まれてラッチ信号Ｎ１
となる。
【００５１】ラッチ信号Ｎ１は、ＣＫＥタイミング制御
回路１６のスイッチＳ２（図４参照）に入力される。ス
イッチＳ２は遅延クロック信号ＤＬＬ−ＣＬＫがＨレベ
ルの期間オンとなるので、ラッチ回路３０は遅延クロッ
ク信号ＤＬＬ−ＣＬＫがＨレベルからＬレベルに変化す
る時の信号Ｎ１をラッチする。ラッチ回路３０の出力が
信号Ｎ３である。
回路１６のスイッチＳ２（図４参照）に入力される。ス
イッチＳ２は遅延クロック信号ＤＬＬ−ＣＬＫがＨレベ
ルの期間オンとなるので、ラッチ回路３０は遅延クロッ
ク信号ＤＬＬ−ＣＬＫがＨレベルからＬレベルに変化す
る時の信号Ｎ１をラッチする。ラッチ回路３０の出力が
信号Ｎ３である。
【００５２】信号Ｎ３はスイッチＳ１に入力される。ス
イッチＳ１は遅延クロック信号ＤＬＬ−ＣＬＫがＬレベ
ルの期間オンとなるので、ラッチ回路３１は遅延クロッ
ク信号ＤＬＬ−ＣＬＫがＬレベルからＨレベルに変化す
る時の信号Ｎ３をラッチする。ラッチ回路３１の出力が
クロック出力制御信号Ｎ２である。このクロック出力制
御信号Ｎ２がＬレベルとなると、ＮＡＮＤ回路１２によ
り内部クロック信号ＣＬＫの出力が停止される。
イッチＳ１は遅延クロック信号ＤＬＬ−ＣＬＫがＬレベ
ルの期間オンとなるので、ラッチ回路３１は遅延クロッ
ク信号ＤＬＬ−ＣＬＫがＬレベルからＨレベルに変化す
る時の信号Ｎ３をラッチする。ラッチ回路３１の出力が
クロック出力制御信号Ｎ２である。このクロック出力制
御信号Ｎ２がＬレベルとなると、ＮＡＮＤ回路１２によ
り内部クロック信号ＣＬＫの出力が停止される。
【００５３】このように本実施の形態の内部クロック出
力回路１０２は、低消費電力モードにおいても外部クロ
ック信号Ｅ−ＣＬＫに位相同期した遅延クロック信号Ｄ
ＬＬ−ＣＬＫが生成されている。このため低消費電力モ
ードから通常モードに復帰する時に、外部クロック信号
Ｅ−ＣＬＫに位相同期した内部クロック信号ＣＬＫを直
ちに出力することができる。従って、通常モードに復帰
する時のＳＤＲＡＭの書き込みや読み出し等の動作を高
速化することができる。
力回路１０２は、低消費電力モードにおいても外部クロ
ック信号Ｅ−ＣＬＫに位相同期した遅延クロック信号Ｄ
ＬＬ−ＣＬＫが生成されている。このため低消費電力モ
ードから通常モードに復帰する時に、外部クロック信号
Ｅ−ＣＬＫに位相同期した内部クロック信号ＣＬＫを直
ちに出力することができる。従って、通常モードに復帰
する時のＳＤＲＡＭの書き込みや読み出し等の動作を高
速化することができる。
【００５４】また、クロック出力制御信号Ｎ２は、遅延
クロック信号ＤＬＬ−ＣＬＫの立ち下がりのタイミング
に同期して出力されるため、低消費電力モードに移行す
る時及び通常モードに復帰する時に、内部クロック信号
ＣＬＫのパルス欠けを生じない。このため、内部クロッ
ク信号ＣＬＫが供給されるアドレスバッファ等の誤動作
を未然に防止し、ＳＤＲＡＭの信頼性を向上させること
ができる。
クロック信号ＤＬＬ−ＣＬＫの立ち下がりのタイミング
に同期して出力されるため、低消費電力モードに移行す
る時及び通常モードに復帰する時に、内部クロック信号
ＣＬＫのパルス欠けを生じない。このため、内部クロッ
ク信号ＣＬＫが供給されるアドレスバッファ等の誤動作
を未然に防止し、ＳＤＲＡＭの信頼性を向上させること
ができる。
【００５５】図６は、本発明の実施の形態のＣＫＥコマ
ンドラッチ回路１５とＣＫＥタイミング制御回路１６の
回路例を示す。ＣＫＥコマンドラッチ回路１５は、Ｐ型
トランジスタ４０、４１、４５、４６、５１、Ｎ型トラ
ンジスタ４２、４３、４７、４８、４９、５２、インバ
ータ４４、５０、５３、５４を有し、遅延クロック信号
ＤＬＬ−ＣＬＫの立ち上がりタイミングのクロックイネ
ーブル信号ＣＫＥ１をラッチし、ラッチ信号Ｎ１を出力
する。
ンドラッチ回路１５とＣＫＥタイミング制御回路１６の
回路例を示す。ＣＫＥコマンドラッチ回路１５は、Ｐ型
トランジスタ４０、４１、４５、４６、５１、Ｎ型トラ
ンジスタ４２、４３、４７、４８、４９、５２、インバ
ータ４４、５０、５３、５４を有し、遅延クロック信号
ＤＬＬ−ＣＬＫの立ち上がりタイミングのクロックイネ
ーブル信号ＣＫＥ１をラッチし、ラッチ信号Ｎ１を出力
する。
【００５６】遅延クロック信号ＤＬＬ−ＣＬＫがＬレベ
ルの時は、Ｎ型トランジスタ４９はオフし、Ｐ型トラン
ジスタ４０、４６はオンとなるため、ノードＮ１０、Ｎ
１１は共にＨレベルである。このためＰ型トランジスタ
５１とＮ型トランジスタ５２は共にオフとなり、ノード
Ｎ１はハイインピーダンス状態となる。なお、ノードＮ
１０、Ｎ１１は共にＨレベルであるため、Ｎ型トランジ
スタ４２、４７は共にオンとなっている。
ルの時は、Ｎ型トランジスタ４９はオフし、Ｐ型トラン
ジスタ４０、４６はオンとなるため、ノードＮ１０、Ｎ
１１は共にＨレベルである。このためＰ型トランジスタ
５１とＮ型トランジスタ５２は共にオフとなり、ノード
Ｎ１はハイインピーダンス状態となる。なお、ノードＮ
１０、Ｎ１１は共にＨレベルであるため、Ｎ型トランジ
スタ４２、４７は共にオンとなっている。
【００５７】遅延クロック信号ＤＬＬ−ＣＬＫがＨレベ
ルになるとＮ型トランジスタ４９はオンとなる。この時
クロックイネーブル信号ＣＫＥ１がＬレベルの場合は、
インバータ４４によりＮ型トランジスタ４８のゲートが
Ｈレベルとなるため、Ｎ型トランジスタ４８がオンしノ
ード１１をＬレベルとする。一方、クロックイネーブル
信号ＣＫＥ１がＨレベルの場合は、Ｎ型トランジスタ４
３がオンしノード１０をＬレベルとする。ノードＮ１０
又はＮ１１がＬレベルとなると、Ｐ型トランジスタ４５
又は４１がオンし、反対側のノードＮ１１又はＮ１０を
Ｈレベルに確定する。
ルになるとＮ型トランジスタ４９はオンとなる。この時
クロックイネーブル信号ＣＫＥ１がＬレベルの場合は、
インバータ４４によりＮ型トランジスタ４８のゲートが
Ｈレベルとなるため、Ｎ型トランジスタ４８がオンしノ
ード１１をＬレベルとする。一方、クロックイネーブル
信号ＣＫＥ１がＨレベルの場合は、Ｎ型トランジスタ４
３がオンしノード１０をＬレベルとする。ノードＮ１０
又はＮ１１がＬレベルとなると、Ｐ型トランジスタ４５
又は４１がオンし、反対側のノードＮ１１又はＮ１０を
Ｈレベルに確定する。
【００５８】ノードＮ１０がＬレベルでノードＮ１１が
Ｈレベルの場合は、Ｐ型トランジスタ５１はオン、Ｎ型
トランジスタ５２はオフとなり、ノードＮ１はＨレベル
となってインバータ５３、５４によりラッチされる。一
方、ノードＮ１０がＨレベルでノードＮ１１がＬレベル
の場合は、Ｐ型トランジスタ５１はオフ、Ｎ型トランジ
スタ５２はオンとなり、ノードＮ１はＬレベルとなって
インバータ５３、５４によりラッチされる。
Ｈレベルの場合は、Ｐ型トランジスタ５１はオン、Ｎ型
トランジスタ５２はオフとなり、ノードＮ１はＨレベル
となってインバータ５３、５４によりラッチされる。一
方、ノードＮ１０がＨレベルでノードＮ１１がＬレベル
の場合は、Ｐ型トランジスタ５１はオフ、Ｎ型トランジ
スタ５２はオンとなり、ノードＮ１はＬレベルとなって
インバータ５３、５４によりラッチされる。
【００５９】ＣＫＥタイミング制御回路１６は、Ｐ型ト
ランジスタ５５とＮ型トランジスタ５６によるトランス
ファーゲート６５、インバータ３２等を有する。なお、
トランスファーゲート６５とインバータ５７とが図４に
示したスイッチＳ２に相当し、トランスファーゲート６
６とインバータ６２とがスイッチＳ１に相当する。ま
た、インバータ５８と５９とが図４に示したラッチ回路
３０に相当し、インバータ６３と６４とがラッチ回路３
１に相当する。
ランジスタ５５とＮ型トランジスタ５６によるトランス
ファーゲート６５、インバータ３２等を有する。なお、
トランスファーゲート６５とインバータ５７とが図４に
示したスイッチＳ２に相当し、トランスファーゲート６
６とインバータ６２とがスイッチＳ１に相当する。ま
た、インバータ５８と５９とが図４に示したラッチ回路
３０に相当し、インバータ６３と６４とがラッチ回路３
１に相当する。
【００６０】ＣＫＥコマンドラッチ回路１５から出力さ
れたラッチ信号Ｎ１はトランスファーゲート６５に入力
され、遅延クロック信号ＤＬＬ−ＣＬＫのＨレベルの期
間にトランスファーゲート６５を通過し、ラッチ回路３
０でラッチされて信号Ｎ３となる。
れたラッチ信号Ｎ１はトランスファーゲート６５に入力
され、遅延クロック信号ＤＬＬ−ＣＬＫのＨレベルの期
間にトランスファーゲート６５を通過し、ラッチ回路３
０でラッチされて信号Ｎ３となる。
【００６１】信号Ｎ３はトランスファーゲート６６に入
力され、遅延クロック信号ＤＬＬ−ＣＬＫのＬレベルの
期間にトランスファーゲート６６を通過し、ラッチ回路
３１でラッチされてクロック出力制御信号Ｎ２となる。
このクロック出力制御信号Ｎ２が、図２に示したＮＡＮ
Ｄ回路１２により内部クロック信号ＣＬＫを出力するか
否かを制御する。
力され、遅延クロック信号ＤＬＬ−ＣＬＫのＬレベルの
期間にトランスファーゲート６６を通過し、ラッチ回路
３１でラッチされてクロック出力制御信号Ｎ２となる。
このクロック出力制御信号Ｎ２が、図２に示したＮＡＮ
Ｄ回路１２により内部クロック信号ＣＬＫを出力するか
否かを制御する。
【００６２】このように本発明の実施の形態では、低消
費電力モードに移行する時、入力バッファ１０を非活性
化して外部クロック信号Ｅ−ＣＬＫの取り込みを停止さ
せるのではなく、ＮＡＮＤ回路１２で内部クロック信号
ＣＬＫの出力を停止させている。
費電力モードに移行する時、入力バッファ１０を非活性
化して外部クロック信号Ｅ−ＣＬＫの取り込みを停止さ
せるのではなく、ＮＡＮＤ回路１２で内部クロック信号
ＣＬＫの出力を停止させている。
【００６３】従って、入力バッファ１０及びＤＬＬ回路
１１は、外部クロック信号Ｅ−ＣＬＫが入力される限り
活性状態であり、ＮＡＮＤ回路１２に遅延クロック信号
ＤＬＬ−ＣＬＫを供給し続ける。このため、低消費電力
モードから通常モードに復帰した際の内部クロック信号
ＣＬＫの位相ズレを防止でき、ＳＤＲＡＭ等を通常動作
に高速に復帰させることができる。
１１は、外部クロック信号Ｅ−ＣＬＫが入力される限り
活性状態であり、ＮＡＮＤ回路１２に遅延クロック信号
ＤＬＬ−ＣＬＫを供給し続ける。このため、低消費電力
モードから通常モードに復帰した際の内部クロック信号
ＣＬＫの位相ズレを防止でき、ＳＤＲＡＭ等を通常動作
に高速に復帰させることができる。
【００６４】
【発明の効果】以上説明した通り、本発明によれば、低
消費電力モードにおいても外部クロック信号に位相同期
した内部クロック信号を継続して生成しているため、低
消費電力モードから通常モードに復帰する場合に、外部
クロック信号に位相同期した内部クロック信号を直ちに
供給することができ、ＳＤＲＡＭ等の動作を高速化する
ことができる。
消費電力モードにおいても外部クロック信号に位相同期
した内部クロック信号を継続して生成しているため、低
消費電力モードから通常モードに復帰する場合に、外部
クロック信号に位相同期した内部クロック信号を直ちに
供給することができ、ＳＤＲＡＭ等の動作を高速化する
ことができる。
【００６５】また本発明によれば、通常モードから低消
費電力モードに移行するパワーダウンエントリー時、及
び低消費電力モードから通常モードに復帰するパワーダ
ウンイグジット時において、内部クロック信号のパルス
欠けによるＳＤＲＡＭ等の誤動作を未然に防止し、信頼
性を向上させることができる。
費電力モードに移行するパワーダウンエントリー時、及
び低消費電力モードから通常モードに復帰するパワーダ
ウンイグジット時において、内部クロック信号のパルス
欠けによるＳＤＲＡＭ等の誤動作を未然に防止し、信頼
性を向上させることができる。
【図１】本発明の実施の形態の内部クロック出力回路を
有する集積回路装置の説明図である。
有する集積回路装置の説明図である。
【図２】本発明の実施の形態の内部クロック出力回路の
構成図である。
構成図である。
【図３】本発明の実施の形態のＤＬＬ回路の構成図であ
る。
る。
【図４】本発明の実施の形態のＣＫＥタイミング制御回
路の構成図である。
路の構成図である。
【図５】本発明の実施の形態の内部クロック出力回路の
タイムチャートである。
タイムチャートである。
【図６】本発明の実施の形態のＣＫＥコマンドラッチ回
路とＣＫＥタイミング制御回路の回路図である。
路とＣＫＥタイミング制御回路の回路図である。
【図７】従来の内部クロック出力回路の構成図である。
１０、１４ 入力バッファ １１ ＤＬＬ回路 １２ ＮＡＮＤ回路 １３ インバータ １５ ＣＫＥコマンドラッチ回路 １６ ＣＫＥタイミング制御回路 ３０、３１ ラッチ回路 １０２ 内部クロック出力回路 １０３ アドレスバッファ
Claims (6)
- 【請求項１】外部クロック信号とクロックイネーブル信
号とが供給され、前記外部クロック信号と所定の位相関
係を有する内部クロック信号を内部回路に供給する集積
回路装置において、 前記外部クロック信号と所定の位相関係を有する遅延ク
ロック信号を生成するＤＬＬ回路と、 前記クロックイネーブル信号に応答して、前記遅延クロ
ック信号を前記内部クロック信号として前記内部回路に
供給又は停止するゲート回路とを有することを特徴とす
る集積回路装置。 - 【請求項２】外部クロック信号とクロックイネーブル信
号とが供給され、前記外部クロック信号と所定の位相関
係を有する内部クロック信号を内部回路に供給する集積
回路装置において、 前記外部クロック信号と所定の位相関係を有する遅延ク
ロック信号を生成するＤＬＬ回路と、 前記クロックイネーブル信号を、前記遅延クロック信号
に応答して取り込んで、クロック出力制御信号を生成す
る制御回路と、 前記クロック出力制御信号に応答して、前記遅延クロッ
ク信号を前記内部クロック信号として前記内部回路に供
給又は停止するゲート回路とを有することを特徴とする
集積回路装置。 - 【請求項３】請求項２において、 前記制御回路は、前記クロックイネーブル信号を、前記
遅延クロック信号の第１のエッジのタイミングで取り込
み、前記遅延クロック信号の第１とは異なる第２のエッ
ジのタイミングで前記クロック出力制御信号を出力する
ことを特徴とする集積回路装置。 - 【請求項４】請求項２において、 前記制御回路は、前記クロックイネーブル信号を、前記
遅延クロック信号の第１のエッジのタイミングで取り込
む第１のラッチ回路と、 前記第１のラッチ回路の出力信号を、前記遅延クロック
信号の第１とは異なる第２のエッジのタイミングで取り
込み、前記クロック出力制御信号を生成する第２のラッ
チ回路とを有することを特徴とする集積回路装置。 - 【請求項５】外部クロック信号とクロックイネーブル信
号とが供給され、前記外部クロック信号と所定の位相関
係を有する内部クロック信号を内部回路に供給する集積
回路装置において、 前記外部クロック信号を入力するクロック用入力バッフ
ァと、 前記クロック用入力バッファからのクロック信号を供給
され、前記外部クロック信号と所定の位相関係を有する
遅延クロック信号を生成するＤＬＬ回路と、第１のパワ
ーダウンモード時に、前記クロックイネーブル信号に応
答して、前記遅延クロック信号を前記内部クロック信号
として前記内部回路に供給又は停止するゲート回路と、 第２のパワーダウンモード時に、前記クロックイネーブ
ル信号に応答して、前記クロック用入力バッファを非活
性状態にするパワーダウン制御回路とを有することを特
徴とする集積回路装置。 - 【請求項６】外部クロック信号とクロックイネーブル信
号とが供給され、前記外部クロック信号と所定の位相関
係を有する内部クロック信号を内部回路に供給する集積
回路装置において、 前記外部クロック信号を入力するクロック用入力バッフ
ァと、 前記クロック用入力バッファからのクロック信号を供給
され、前記外部クロック信号と所定の位相関係を有する
遅延クロック信号を生成するＤＬＬ回路と、 第１のパワーダウンモード時に、前記クロックイネーブ
ル信号に従い且つ前記遅延クロック信号に応答して、前
記遅延クロック信号を前記内部クロック信号として前記
内部回路に供給又は停止するゲート回路と、 第２のパワーダウンモード時に、前記クロックイネーブ
ル信号に応答して、前記クロック用入力バッファを非活
性状態にするパワーダウン制御回路とを有することを特
徴とする集積回路装置。
Priority Applications (3)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP18448398A JP4178225B2 (ja) | 1998-06-30 | 1998-06-30 | 集積回路装置 |
| US09/304,516 US6266294B1 (en) | 1998-06-30 | 1999-05-04 | Integrated circuit device |
| KR1019990017075A KR100329243B1 (ko) | 1998-06-30 | 1999-05-13 | 집적 회로 장치 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP18448398A JP4178225B2 (ja) | 1998-06-30 | 1998-06-30 | 集積回路装置 |
Publications (3)
| Publication Number | Publication Date |
|---|---|
| JP2000021165A true JP2000021165A (ja) | 2000-01-21 |
| JP2000021165A5 JP2000021165A5 (ja) | 2004-12-16 |
| JP4178225B2 JP4178225B2 (ja) | 2008-11-12 |
Family
ID=16153974
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP18448398A Expired - Lifetime JP4178225B2 (ja) | 1998-06-30 | 1998-06-30 | 集積回路装置 |
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|---|---|
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| KR100413758B1 (ko) * | 2001-03-26 | 2003-12-31 | 삼성전자주식회사 | 지연 동기 루프를 구비하는 반도체 메모리 장치 |
| US6826109B2 (en) | 2002-01-29 | 2004-11-30 | Hitachi, Ltd. | Semiconductor integrated circuit device with a RAM macro having two operation modes for receiving an input signal at different timings |
| JP2007097137A (ja) * | 2005-09-29 | 2007-04-12 | Hynix Semiconductor Inc | オンダイターミネーション制御装置 |
| JP2007095279A (ja) * | 2005-09-28 | 2007-04-12 | Hynix Semiconductor Inc | 半導体メモリ装置 |
| JP2007295592A (ja) * | 2001-06-30 | 2007-11-08 | Hynix Semiconductor Inc | レジスタ制御ディレイロックループを備えた半導体デバイス |
| KR100776906B1 (ko) * | 2006-02-16 | 2007-11-19 | 주식회사 하이닉스반도체 | 파워다운 모드 동안 주기적으로 락킹 동작을 실행하는기능을 가지는 ｄｌｌ 및 그 락킹 동작 방법 |
| KR100896182B1 (ko) * | 2007-02-22 | 2009-05-12 | 삼성전자주식회사 | 지연 동기 회로의 파워 다운 모드를 제어하는 장치 및 그제어 방법 |
| JP2009140322A (ja) * | 2007-12-07 | 2009-06-25 | Elpida Memory Inc | タイミング制御回路および半導体記憶装置 |
| JP2009283065A (ja) * | 2008-05-22 | 2009-12-03 | Elpida Memory Inc | カウンタ回路ユニット及び半導体メモリ |
| US8254188B2 (en) | 2008-12-09 | 2012-08-28 | Hynix Semiconductor Inc. | Semiconductor memory device and delay locked loop control method thereof |
| JP2013516723A (ja) * | 2009-12-30 | 2013-05-13 | マイクロン テクノロジー， インク． | クロック入力バッファの制御 |
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| US6678205B2 (en) | 2001-12-26 | 2004-01-13 | Micron Technology, Inc. | Multi-mode synchronous memory device and method of operating and testing same |
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| US6765433B1 (en) * | 2003-03-20 | 2004-07-20 | Atmel Corporation | Low power implementation for input signals of integrated circuits |
| KR100560297B1 (ko) * | 2003-10-29 | 2006-03-10 | 주식회사 하이닉스반도체 | 지연고정루프용 전원 공급 회로를 구비한 반도체 소자 |
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| KR100702766B1 (ko) * | 2005-12-07 | 2007-04-03 | 주식회사 하이닉스반도체 | 안정적인 ｄｌｌ용 내부 전압을 생성하는 내부 전압발생기와 이를 포함하는 내부 클록 발생기 및 그 내부 전압발생 방법 |
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| KR101136985B1 (ko) | 2010-08-18 | 2012-04-19 | 에스케이하이닉스 주식회사 | 반도체 메모리 장치의 데이터 출력 회로 |
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-
1998
- 1998-06-30 JP JP18448398A patent/JP4178225B2/ja not_active Expired - Lifetime
-
1999
- 1999-05-04 US US09/304,516 patent/US6266294B1/en not_active Expired - Lifetime
- 1999-05-13 KR KR1019990017075A patent/KR100329243B1/ko not_active IP Right Cessation
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