CN1694181B - 延迟闭锁回路装置 - Google Patents

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Abstract

一种在半导体存储装置中用于检测延迟闭锁回路时钟的闭锁信息的装置，包括：延迟闭锁回路，产生第一比较信号和第一延迟结束信号；相位状态储存模块，接收该第一比较信号和该第一延迟结束信号，以产生闭锁选择信号；以及闭锁信息检测器，响应于该第一比较信号、该第一延迟结束信号以及该闭锁选择信号而产生表示该闭锁信息的闭锁状态信号。

Description

延迟闭锁回路装置
技术领域
本发明是关于一种延迟闭锁回路(delay locked loop，DLL)装置，特别是关于一种使内部时钟信号与外部时钟信号同步的延迟闭锁回路装置。
背景技术
一般说来，系统或电路的时钟信号是作为同步执行时序(executiontiming)以及确保无错误高速操作的参考，当外部电路的外部时钟信号被使用于内部电路时，该内部电路便会产生时钟信号差异(skew)，这是因为该外部时钟信号和该内部时钟信号之间的时间间隙(timing gap)所造成的。延迟闭锁回路(以下称为DLL)可补偿该时钟信号差异，使得该内部时钟信号的相位与该外部时钟信号的相位相等。
此外，DLL也被广泛地应用于包括双倍数据速率同步动态随机访问存储器(double data rate synchronous dynamic random access memory，DDR SDRAM)的半导体存储装置中，这是因为其相对于相位闭锁回路(phase locked loop，以下称为DLL)具有不容易被噪声所影响的优点。在不同形式的DLL当中，最常被使用的便是登记控制(registercontrolled)DLL。
同步半导体存储装置中的DLL是通过在接收该外部时钟信号之后预先反映负延迟、并且通过补偿数据的延迟值和时钟信号路径，而能够将数据输出与该外部时钟信号同步。
近来，DLL在通过减少最小可变延迟时间(minimum variable delaytime)tUD以消除抖动(jitter)方面持续地发展，特别是，为了减少该最小可变延迟时间tUD，更提出了具有粗略式(coarse)延迟线和精细式(fine)延迟线的DLL。
图1为传统的半导体存储装置中具有层级(hierarchy)延迟线模块的传统的DLL的模块图。
如图所示，传统的DLL包括时钟缓冲器100、第一及第二相位比较器140及160、粗略式延迟线模块110、粗略式延迟控制器150、精细式延迟线模块120、精细式延迟控制器170、延迟模式模块130、以及DLL驱动器180。
时钟缓冲器100接收外部时钟信号CLK，并将输入的该外部时钟信号作为内部时钟信号iclk而输出至粗略式延迟线模块110。粗略式延迟线模块110接收并延迟内部时钟信号iclk，使其成为粗略式延迟内部时钟信号cd_clk。粗略式延迟内部时钟信号cd_clk接着被输入至精细式延迟线模块120。精细式延迟线模块120延迟粗略式延迟内部时钟信号cd_clk以输出精细式延迟时钟信号fd_clk至DLL驱动器180和延迟模式模块130，DLL驱动器180是用于缓冲精细式延迟时钟信号fd_clk借以产生DLL时钟信号dll_clk。
此外，延迟模式模块130---其为一种复写电路(replicacircuit)---估算当内部时钟信号INTCLK2行进至数据输入-输出接脚(DQpin)时所产生的延迟量；也即，实际时钟或数据路径，接着，延迟模式模块130便将精细式延迟时钟信号fd_clk延迟该延迟量，借以产生反馈信号fb_clk。
反馈信号fb_clk被输入至第一及第二相位比较器140及160，第一相位比较器140接收内部时钟信号iclk和反馈信号fb_clk，并基于比较内部时钟信号iclk的相位和反馈信号fb_clk的相位的第一结果产生第一比较信号pc_out1，接着，为了响应第一比较信号pc_out1，粗略式延迟控制器150控制粗略式延迟线模块110的粗略式延迟量，如果内部时钟信号iclk和反馈信号fb_clk之间的相位差低于粗略式延迟线模块110所控制的预定粗略式延迟量；也即，粗略式延迟线模块110不再需要延迟内部时钟信号iclk，由粗略式延迟控制器150输出的粗略式延迟结束信号cd_end便会被激活(activated)。
同样地，第二相位比较器160接收内部时钟信号iclk、粗略式延迟结束信号cd_end、以及反馈信号fb_clk，并基于比较内部时钟信号iclk的相位和反馈信号fb_clk的相位的第二结果产生第二比较信号pc_out2，接着，为了响应第二比较信号pc_out2，精细式延迟控制器170控制精细式延迟线模块120的精细式延迟量。
也就是说，为通过外部时钟信号CLK闭锁DLL时钟信号dll_clk，粗略式延迟线模块110在快速地将内部时钟信号iclk大约且粗略地延迟延迟量之后便会产生粗略式延迟时钟信号cd_clk，接着，精细式延迟线模块120接收粗略式延迟时钟信号cd_clk---其粗略相似于外部时钟CLK---，并基于该第二结果精细地延迟粗略式延迟时钟信号cd_clk，借以闭锁DLL时钟信号dll_clk。
然而，虽然传统的DLL能够输出完全被外部时钟信号CLK所闭锁的DLL时钟信号dll_clk，传统的DLL却仍然不具有能够将该传统的DLL的闭锁信息输出至传统的半导体存储装置所包括的其它模块的任何功能性模块，此处，该闭锁信息是指反馈信号fb_clk是否正被外部时钟信号CLK所闭锁。
在通过外部时钟信号CLK闭锁反馈信号fb_clk的时序；也即闭锁的时序，该传统的半导体存储装置能够执行多个关于数据读取或写入操作的内部操作，然而，请参阅第1图，该传统的DLL并无法输出该闭锁信息至该传统的半导体存储装置中的其它模块。因此，由于该传统的半导体存储装置无法直接掌握住该闭锁时序，该传统的半导体存储装置在反馈信号fb_clk被外部时钟信号CLK闭锁住之后会等待一段非常长的时间。
发明内容
因此，本发明的目的是提供具有延迟闭锁回路的一种半导体存储装置，其具有层级延迟线模块，用于检测闭锁信息并将该闭锁信息输出至该半导体存储装置中的其它模块，以改善该半导体存储装置的一操作速度。
根据本发明的一个方面，提供一种在半导体存储装置中用于检测延迟闭锁回路时钟的闭锁信息的装置，包括：延迟闭锁回路，产生第一比较信号和第一延迟结束信号；相位状态储存模块，接收该第一比较信号和该第一延迟结束信号，以产生闭锁选择信号；以及闭锁信息检测器，，响应于该第一比较信号、该第一延迟结束信号以及该闭锁选择信号而产生表示该闭锁信息的闭锁状态信号。
附图说明
从下面优选实施方式的描述结合附图可以更清楚地理解本发明的上面的目的以及特征，其中：
图1表示传统的半导体存储装置中具有层级延迟线模块的传统的DLL的模块图；
图2表示本发明的DLL装置的模块图；
图3表示图2的相位状态储存模块的电路图；
图4表示图2的相位状态储存模块的操作的波形图；以及
图5表示图2的闭锁信息检测器的电路图。
具体实施方式
以下将通过参考所附图标以详细说明本发明的延迟闭锁回路(DLL)。
图2为本发明的DLL装置2000的模块图。
如图所示，DLL装置2000包括层级DLL 1000、相位状态储存模块200、以及闭锁信息检测器300。
此处，该层级DLL是与第1图的该传统的DLL相似，然而，为了检测闭锁信息以改善该半导体存储装置的操作速度，该层级DLL将图1的第一相位比较器140所输出的第一比较信号pc_out1以及第1图的粗略式延迟控制器150所输出的粗略式延迟结束信号cd_end输出至相位状态储存模块200以及闭锁信息检测器300。
相位状态储存模块200接收该层级DLL所输出的第一比较信号pc_out1以及粗略式延迟结束信号cd_end，以产生闭锁选择信号lock_sel。
闭锁信息检测器300产生表示该闭锁信息的闭锁状态信号lock_in，以响应第一比较信号pc_out1、粗略式延迟结束信号cd_end、以及闭锁选择信号lock_sel。
图3为图2的相位状态储存模块200的电路图。
如图所示，相位状态储存模块200包括切换模块210以及闩锁模块220，切换模块210传送第一比较信号pc_out1以响应粗略式延迟结束信号cd_end，闩锁模块220闩锁被传送的该第一比较信号，借此产生闭锁选择信号lock_sel。
详细情形是，切换模块210包括第一反相器INV1、第二反相器INV2、以及传输门TG，第一反相器INV1接收第一比较信号pc_out1并将第一比较信号pc_out1反相，此外，第二反相器INV2将粗略式延迟结束信号cd_end反相，传输门TG传送该第一反相器所输出的反相的该第一比较信号，以响应粗略式延迟结束信号cd_end以及该第二反相器所输出的反相的该第一延迟结束信号。
闩锁模块220是由第三至第五反相器INV3至INV5所构成，第三反相器INV3接收被传送的该第一比较信号；第四反相器INV4以并联方式连接于第三反相器INV3以闩锁被传送的该第一比较信号，此外，闩锁模块220更包括第五反相器INV5，其将被传送的该第一比较信号反相，以产生闭锁选择信号lock_sel。
图4为图2的相位状态储存模块的操作的波形图。
特别是，当该层级DLL中的粗略式延迟线110不再延迟内部时钟信号iclk时，粗略式延迟结束信号cd_end和该第一比较信号的逻辑状态会被显示，这是因为内部时钟信号iclk的相位非常接近于反馈信号fb_clk的相位所致；也就是说，在此时精细式延迟线模块120被使能、且精细地将粗略式延迟内部时钟信号cd_clk延迟精细式延迟量，以产生DLL时钟信号dll_clk。
请参阅图4，在激活粗略式延迟结束信号cd_end成为逻辑高状态之时，如果反馈信号fb_clk的上升沿(rising edge)领先内部时钟信号iclk的上升沿[情况(a)]，则第一比较信号pc_out1即为逻辑高状态，接着，闭锁选择信号lock_sel变成逻辑低状态。
除此之外，在激活粗略式延迟结束信号cd_end成为逻辑高状态之时，如果反馈信号fb_clk的上升沿落后内部时钟信号iclk的上升沿[情况(b)]，则第一比较信号pc_out1即为逻辑低状态，接着，闭锁选择信号lock_sel变成逻辑高状态。
图5为图2的闭锁信息检测器300的电路图。
如图所示，闭锁信息检测器300包括第一相位检测器310、第二相位检测器320、以及输出模块330。
第一相位检测器310是用以检测将第一比较信号pc_out1的逻辑高状态改变成第一比较信号pc_out1的逻辑低状态的第一时间，也即，该第一时间意指在图1的精细式延迟线模块120调整一延迟量的期间内的该第一时间、反馈信号fb_clk的该相位落后内部时钟信号iclk的该相位的时间，此外，第二相位检测器320是用以检测将第一比较信号pc_out1的逻辑低状态改变成第一比较信号pc_out1的逻辑高状态的第二时间，也即，该第二时间意指在图1的精细式延迟线模块120调整延迟量的期间内的该第一时间、反馈信号fb_clk的该相位领先内部时钟信号iclk的该相位的时间，输出模块330产生闭锁状态信号lock_in以响应该第一及该第二相位检测器310及320的输出。
此处，输出模块330包括初始(initialization)模块以及闩锁模块，该初始模块是用以复位耦合于该第一及该第二相位检测器310及320的节点A，该闩锁模块是用以闩锁分别由该第一及该第二相位检测器310及320所输出的第一及第二检测信号的逻辑状态，以产生闭锁状态信号lock_in，该初始模块是由具有栅极、漏极、以及源极的第七MOS晶体管N7所构成，该栅极是耦合于反相复位信号resetb，该漏极及该源极耦合于供应电压及该闩锁模块，另外，该闩锁模块包括互相并联连接的二反相器INV11及INV12。
再者，第一相位检测器310包括有第一使能模块、第二使能模块、以及第三使能模块，该第一使能模块是供应接地电压以响应第一比较信号pc_out1，该第二使能模块是供应该第一使能模块的输出电压以响应第一比较信号pc_out1，该第三使能模块是供应该第二使能模块的输出电压至该输出模块，以响应粗略式延迟结束信号cd_end及闭锁选择信号lock_sel。
详细的情形是，第一相位检测器310包括第一至第三MOS晶体管N1至N3、第六及第八反相器INV6及INV8、第一NAND逻辑门NAND1及触发器(flip-flop)F/F。
第六反相器INV6接收闭锁选择信号lock_sel，第六反相器INV6的输出信号被输入至第一NAND逻辑门NAND1，第一NAND逻辑门NAND1接收粗略式延迟结束信号cd_end及第六反相器INV6的该输出信号，以产生逻辑NAND运算的结果信号，第七反相器INV7是用以将该NAND逻辑门所输出的该结果信号反相，第一MOS晶体管N1具有栅极、漏极、以及源极，其中该栅极是接收第七反相器INV7所输出的被反相的该结果信号，该漏极及该源极耦合于第二MOS晶体管N2及该输出模块的该节点A。
此外，第八反相器INV8是用以将第一比较信号pc_out1反相，该第二MOS晶体管具有栅极、漏极、以及源极，其中该栅极是接收第八反相器INV8的输出信号，该漏极耦合于第三MOS晶体管N3，该源极耦合于第一MOS晶体管N1。
触发器F/F是用以于输入端接收第一比较信号pc_out1且于时钟输入端接收时钟信号periodic_clk，以产生同步于时钟信号periodic_clk的第一同步比较信号pc_out1_ff，第一同步比较信号pc_out1_ff被输出至第三MOS晶体管N3，第三MOS晶体管N3具有栅极、漏极、以及源极，其中该栅极是接收第一同步比较信号pc_out1_ff，该漏极耦合于该接地电压，该源极耦合于第二MOS晶体管N2的漏极。
此外，第二相位检测器320在结构上与第一相位检测器310相似。
第二相位检测器320包括第四使能模块、第五使能模块、以及第六使能模块，该第四使能模块是供应该接地电压以响应该第一比较信号，该第五使能模块是供应该第四使能模块的输出电压以响应该第一比较信号，该第六使能模块供应该第五使能模块的输出电压至该输出模块，以响应粗略式延迟结束信号cd_end及闭锁选择信号lock_sel。
详细的情形是，第二相位检测器320包括第四至第六MOS晶体管N4至N6、第九及第十反相器INV9及INV10、以及第二NAND逻辑门NAND2。
第二NAND门NAND2是用以接收粗略式延迟结束信号cd_end及闭锁选择信号lock_sel，以产生逻辑NAND运算的结果信号，第九反相器INV9是用以将第二NAND逻辑门NAND2所输出的该结果信号反相，第四MOS晶体管N4具有栅极、漏极、以及源极，其中该栅极是接收第九反相器INV9所输出的结果信号，该漏极及该源极耦合于该第五MOS晶体管及该输出模块的该节点A。
第五MOS晶体管N5具有栅极、漏极、以及源极，其中该栅极是接收该第一比较信号pc_out1，该漏极及该源极耦合于该第四及该第六MOS晶体管。
第十反相器INV10是用以将触发器F/F所输出的第一同步比较信号pc_out1_ff反相，第六MOS晶体管N6具有栅极、漏极、以及源极，其中该栅极是接收被反相的该第一同步比较信号，该漏极及该源极耦合于该接地电压及第五MOS晶体管N5。
以下请参阅图2至图5，针对DLL装置2000的操作进行详细说明。
首先，在该层级DLL中，内部时钟信号被粗略式延迟线模块110所延迟，直到粗略式延迟结束信号cd_end被激活为止，此处的粗略式延迟结束信号cd_end在开始时为逻辑低状态；且当反馈信号fb_clk和内部时钟信号iclk之间的相位差低于预定量之时---即无法被粗略式延迟线模块110所控制之时---被激活成为逻辑高状态。
然后，如果粗略式延迟结束信号cd_end被激活，精细式延迟线模块120即控制将反馈信号fb_clk的该相位同步于内部时钟信号iclk的该相位的延迟量，此时有两种如图4所示的状况。
在粗略式延迟结束信号cd_end被激活成为逻辑高状态之前，图3的相位状态储存模块200的传输门TG一直是开启的，并且接着，第一比较信号pc_out1便被反相和被输出成为闭锁选择信号lock_sel，之后，如果粗略式延迟结束信号cd_end被激活成为一逻辑高状态，传输门TG便会关闭且无法传送第一比较信号pc_out1，因此，闩锁模块220的闩锁逻辑状态便被输出为闭锁选择信号lock_sel。
也即，如前所述，在终结粗略式延迟结束信号cd_end的操作之时，如果反馈信号fb_clk的上升沿领先内部时钟信号iclk的上升沿[情况(a)]，则第一比较信号pc_out1即为逻辑高状态，接着，闭锁选择信号lock_sel变成逻辑低状态。
除此之外，在终结粗略式延迟结束信号cd_end的操作之时，如果反馈信号fb_clk的上升沿落后内部时钟信号iclk的上升沿[情况(b)]，则第一比较信号pc_out1即为逻辑低状态，接着，闭锁选择信号lock_sel变成逻辑高状态。
那就是说，闭锁选择信号lock_sel可以反映出终结粗略式延迟结束信号cd_end的该操作时、反馈信号fb_clk和内部时钟信号iclk之间的相位差。
以连续的方式来说明，在精细式延迟线模块120中，粗略式延迟时钟信号cd_clk被延迟，在图4的状况(a)中，如果反馈信号fb_clk的上升沿领先内部时钟信号iclk的上升沿，反馈信号fb_clk便会逐渐被延迟，在重复地执行精细式延迟线模块120的操作之后，反馈信号fb_clk的上升沿将会落后内部时钟信号iclk的上升沿，此时，第一比较信号pc_out1便会从逻辑高状态变成逻辑低状态。
另一方面，在图4的状况(b)中，如果反馈信号fb_clk的上升沿落后内部时钟信号iclk的上升沿，反馈信号fb_clk便会逐渐地被推进，在重复地执行精细式延迟线模块120的操作之后，反馈信号fb_clk的上升沿将会领先内部时钟信号iclk的上升沿，此时，第一比较信号pc_out1便会从逻辑低状态变成逻辑高状态。
在本发明中，在上述的两个时间上，当第一比较信号pc_out1的逻辑状态改变，可以证明的是该DLL时钟信号dll_clk便可被闭锁。
以下针对闭锁信息检测器300的操作进行详细说明。
首先，在初始状态，如果反相复位信号resetb被激活成为逻辑低状态，该第七MOS晶体管便导通；而该节点A变成逻辑高状态，另外，在第一及第二相位检测器310及320之中，由于粗略式延迟结束信号cd_end为逻辑低状态，是故至少一MOS晶体管截止，因此，该节点A便可不进行放电而保持处于逻辑高状态。
在粗略式延迟线模块110执行操作的期间内，该节点A的逻辑状态皆不会改变，也即，在粗略式延迟结束信号cd_end被激活成为逻辑高状态之前，不管第一比较信号pc_out1和闭锁选择信号lock_sel为何，该节点A的该逻辑状态皆不会改变。
以连续的方式来说明，在完成粗略式延迟线模块110的该操作后，便要开始精细式延迟线模块120的操作。
此处，在情况(a)之中，当第一比较信号pc_out1为逻辑高状态且闭锁选择信号lock_sel为逻辑低状态时，第一MOS晶体管N1便会导通，此外，在时钟信号periodic_clk的每个上升沿---以每8tCK的方式被激活成为逻辑高状态的脉波---，触发器F/F便将处于逻辑高状态的第一同步比较信号pc_out1_ff输出至第三MOS晶体管N3，因此，第三MOS晶体管N3便会导通，此处，如果第一比较信号pc_out1变成逻辑低状态，第二MOS晶体管N2便会导通，并且接着，该节点A便放电而变成逻辑低电位，最后，闭锁选择信号lock_sel会被激活成为逻辑高电位，另一方面，在上述操作中，我们对于第二相位检测器320并不感到兴趣，这是因为第二相位检测器320的第四MOS晶体管N4截止的沿故。
和情况(a)相反，在情况(b)中，当第一比较信号pc_out1为逻辑低状态且闭锁选择信号lock_sel为逻辑高状态时，第四MOS晶体管N4便会导通，此外，触发器F/F所输出的第一同步比较信号pc_out1_ff便处于逻辑低状态；因此，第六MOS晶体管N6便会导通，此处，如果第一比较信号pc_out1变成逻辑高状态，第五MOS晶体管N5便会导通，并且接着，该节点A便放电而变成逻辑低电位，最后，闭锁选择信号lock_sel会被激活成为逻辑高电位，另一方面，在上述操作中，我们对于第一相位检测器310并不感到兴趣，这是因为第一相位检测器310的第一MOS晶体管N1截止的缘故。
那就是说，在终结粗略式延迟线模块110的该操作的期间内，第一及第二相位检测器310及320的皆会检测改变第一比较信号pc_out1的逻辑状态的时间，不管反馈信号fb_clk和内部时钟iclk之间的相位差为何。
如前所述，本发明使用具有二延迟线模块的该层级DLL；也即，该粗略式延迟线模块及该精细式延迟线模块，再者，本发明也能够应用于只具有一延迟线模块的DLL。
此外，本发明所使用的任何电路组件也能被任何的电路组件所替换。
本发明能轻易地检测DLL时钟信号的闭锁信息并通过使用该闭锁信息改善半导体存储装置的操作速度，此外，通过使用该闭锁信息，可以减少该半导体存储装置的无用操作，并可因此而减少功率的损耗。
本发明包含了于2004年05月06日对韩国专利局所提出申请的韩国申请第2004-31983号案件的主要内容，其全部内容皆附加于此处而作为参考之用。
即使本发明发明是以上述的较佳实施例来作说明，然而对于熟习本项技术者来说，本发明仍不限于这些实施例和使用方法，尤有甚者，凡依本发明所附权利要求范围所做的均等变化及修饰，皆为本发明专利范围所涵盖。
本发明摘要附图的元件代表符号简单说明：
200         相位状态储存模块
300         闭锁信息检测器
1000        层级延迟闭锁回路
2000        延迟闭锁回路装置
CLK         外部时钟信号
dll_clk     延迟闭锁回路时钟信号
pc_out1     第一比较信号
cd_end      粗略式延迟结束信号
lock_sel    闭锁选择信号
符号说明
100         时钟缓冲器
110         粗略式延迟线模块
120         精细式延迟线模块
130         延迟模式模块
140         第一相位比较器
150         粗略式延迟控制器
160         第二相位比较器
170         精细式延迟控制器
180         延迟闭锁回路驱动器
200         相位状态储存模块
210         切换模块
220         闩锁模块
300         闭锁信息检测器
310             第一相位检测器
320             第二相位检测器
330             输出模块
1000            层级延迟闭锁回路
2000            延迟闭锁回路装置
CLK             外部时钟信号
Iclk            内部时钟信号
cd_clk          粗略式延迟内部时钟信号
fd_clk          精细式延迟内部时钟信号
dll_clk         延迟闭锁回路时钟信号
fb_clk          反馈信号
pc_out1         第一比较信号
pc_out2         第二比较信号
cd_clk          粗略式延迟结束信号
cd_end          粗略式延迟结束信号
lock_sel        闭锁选择信号
lock_in         闭锁状态信号
periodic_clk    时钟信号
pc_out1_ff      第一同步比较信号
TG              传输门
A               节点
D、Q            接脚
Resetb          反相复位信号
INV1        第一反相器
INV2        第二反相器
INV3        第三反相器
INV4        第四反相器
INV5        第五反相器
INV6        第六反相器
INV7        第七反相器
INV8        第八反相器
INV9        第九反相器
INV10       第十反相器
INV11       第十一反相器
INV12       第十二反相器
N1          第一MOS晶体管
N2          第二MOS晶体管
N3          第三MOS晶体管
N4          第四MOS晶体管
N5          第五MOS晶体管
N6          第六MOS晶体管
N7          第七MOS晶体管
NAND1       第一NAND逻辑门
NAND2       第二NAND逻辑门
F/F         触发器

Claims (17)

1.一种用于在半导体存储装置中检测延迟闭锁回路时钟的闭锁信息的装置，包括：
延迟闭锁回路，用于通过将所述延迟闭锁回路的反馈信号的相位与内部时钟信号的相位进行比较来产生第一比较信号，并响应于该第一比较信号而产生第一延迟结束信号：
相位状态储存装置，用于从所述延迟闭锁回路接收该第一比较信号和该第一延迟结束信号，以响应于该第一比较信号和该第一延迟结束信号而产生闭锁选择信号；以及
闭锁信息检测器，用于响应于该第一比较信号、该第一延迟结束信号以及该闭锁选择信号而产生表示该闭锁信息的闭锁状态信号，
其中该相位状态储存装置包括：切换模块，响应于该第一延迟结束信号而传送该第一比较信号；以及闩锁模块，闩锁被传送的该第一比较信号以产生该闭锁选择信号，以及
该闭锁信息检测器包括：第一检测器，检测将该第一比较信号的逻辑高状态改变成该第一比较信号的逻辑低状态的第一时序，并产生第一检测信号；第二检测器，检测将该第一比较信号的该逻辑低状态改变成该第一比较信号的该逻辑高状态的第二时序，并产生第二检测信号；以及输出模块，接收该第一及该第二检测信号并产生该闭锁状态信号。
2.根据权利要求1所述的装置，其中接收外部时钟及产生该延迟闭锁回路时钟的该延迟闭锁回路包括两个延迟线，每条该延迟线将该外部时钟延迟预定延迟量。
3.根据权利要求1所述的装置，其中该延迟闭锁回路包括：
时钟缓冲器，接收外部时钟信号及产生内部时钟信号；
第一延迟线，将该内部时钟信号延迟第一延迟量，以产生第一延迟时钟信号；
第二延迟线，将该第一延迟时钟信号延迟第二延迟量，以产生第二延迟时钟信号；
延迟模块，将该第二延迟时钟信号延迟第三预定延迟量，以产生反馈信号；
第一相位比较器，将该反馈信号的相位与该内部时钟信号的相位进行比较，并基于比较结果产生该第一比较信号；
第一延迟控制器，响应于该第一比较信号而决定该第一延迟量，并基于该第一延迟量产生该第一延迟结束信号；
第二相位比较器，由该第一延迟结束信号所使能，该第二相位比较器将该反馈信号的该相位与该内部时钟信号的该相位进行比较，并基于比较结果产生第二比较信号；以及
延迟闭锁回路驱动器，接收该第二延迟时钟信号以产生该延迟闭锁回路时钟。
4.根据权利要求1所述的装置，其中切换模块及闩锁模块中的每个包括反相器。
5.根据权利要求1所述的装置，其中该切换模块包括：
第一反相器，将该第一比较信号反相；
第二反相器，将该第一延迟结束信号反相；以及
传输门，响应于该第一延迟结束信号以及该第二反相器所输出的反相的该第一延迟结束信号而传送该第一反相器所输出的反相的该第一比较信号。
6.根据权利要求1所述的装置，其中该闩锁模块包括：
第一反相器，接收被传送的该第一比较信号；
第二反相器，反并联连接于该第一反相器，用于闩锁被传送的该第一比较信号；以及
第三反相器，将被传送的该第一比较信号反相，以产生该闭锁选择信号。
7.根据权利要求1所述的装置，其中该输出模块包括：
初始模块，复位该闭锁状态信号；以及
闩锁模块，闩锁该第一及该第二检测信号的逻辑状态，以产生该闭锁状态信号。
8.根据权利要求7所述的装置，其中该初始模块包括具有栅极、漏极及源极的MOS晶体管，其中该栅极耦合于反相复位信号，该源极耦合到该闩锁模块，该漏极耦合到供应电压。
9.根据权利要求7所述的装置，其中该闩锁模块是由彼此反并联连接的两个反相器所构成。
10.根据权利要求1所述的装置，其中该第一检测器包括：
第一使能模块，响应于该第一比较信号而供应接地电压；
第二使能模块，响应于该第一比较信号而供应该第一使能模块的输出电压；
第三使能模块，响应于该第一延迟结束信号及该闭锁选择信号而供应该第二使能模块的输出电压至该输出模块。
11.根据权利要求10所述的装置，其中该第一使能模块包括：
第一触发器，在输入端接收该第一比较信号且在时钟输入端接收时钟信号，以产生同步于该时钟信号的第一同步比较信号：以及
具有栅极、漏极及源极的第一MOS晶体管，其中该栅极接收该第一同步比较信号，该源极耦合到该接地电压，且该漏极耦合到第二使能模块。
12.根据权利要求11所述的装置，其中该第二使能模块包括：
第一反相器，将该第一比较信号反相；以及
具有栅极、漏极及源极的第二MOS晶体管，其中该栅极接收反相的该第一比较信号，该源极耦合到第一使能模块，且该漏极耦合到第三使能模块。
13.根据权利要求12所述的装置，其中该第三使能模块包括：
第二反相器，将该闭锁选择信号反相；
第一NAND门，接收该第一延迟结束信号及该第二反相器所输出的反相的该闭锁选择信号，以产生逻辑NAND运算的结果信号；
第三反相器，将该NAND门所输出的该结果信号反相；以及
具有栅极、漏极及源极的第三MOS晶体管，其中该栅极接收该第三反相器所输出的反相的该结果信号，该源极耦合到该第二使能模块，且该漏极耦合到输出模块。
14.根据权利要求13所述的装置，其中该第二检测器包括：
第四使能模块，响应于该第一比较信号而供应该接地电压；
第五使能模块，响应于该第一比较信号而供应该第四使能模块的输出电压；以及
第六使能模块，响应于该第一延迟结束信号及该闭锁选择信号而供应该第五使能模块的输出电压至该输出模块。
15.根据权利要求14所述的装置，其中该第四使能模块包括：
第四反相器，将该第一同步比较信号反相；以及
具有栅极、漏极及源极的第四MOS晶体管，其中该栅极接收反相的该第一同步比较信号，该源极耦合到该接地电压，且该漏极耦合到第五使能模块。
16.根据权利要求15所述的装置，其中该第五使能模块包括具有栅极、漏极及源极的第五MOS晶体管，该栅极接收该第一比较信号，该源极耦合到第四使能模块，且该漏极耦合到第六使能模块。
17.根据权利要求16所述的装置，其中该第六使能模块包括：
第二NAND门，接收该第一延迟结束信号及该闭锁选择信号，以产生逻辑NAND运算的结果信号；
第五反相器，将该NAND门所输出的结果信号反相；以及
具有栅极、漏极及源极的第六MOS晶体管，其中该栅极接收该第五反相器所输出的反相的该结果信号，该源极耦合到第五使能模块，且该漏极耦合到输出模块。
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