JP5039302B2 - スレーブｑｄｒｉｉ準拠コプロセッサ - Google Patents

スレーブｑｄｒｉｉ準拠コプロセッサ Download PDF

Info

Publication number
JP5039302B2
JP5039302B2 JP2005509996A JP2005509996A JP5039302B2 JP 5039302 B2 JP5039302 B2 JP 5039302B2 JP 2005509996 A JP2005509996 A JP 2005509996A JP 2005509996 A JP2005509996 A JP 2005509996A JP 5039302 B2 JP5039302 B2 JP 5039302B2
Authority
JP
Japan
Prior art keywords
clock
data
output
latch
input
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Expired - Fee Related
Application number
JP2005509996A
Other languages
English (en)
Other versions
JP2006511899A (ja
Inventor
ロス，アラン
ベッカ，オズワルド
オバエ，ペドロ
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Mosaid Technologies Inc
Original Assignee
Conversant Intellectual Property Management Inc
Mosaid Technologies Inc
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Conversant Intellectual Property Management Inc, Mosaid Technologies Inc filed Critical Conversant Intellectual Property Management Inc
Publication of JP2006511899A publication Critical patent/JP2006511899A/ja
Application granted granted Critical
Publication of JP5039302B2 publication Critical patent/JP5039302B2/ja
Anticipated expiration legal-status Critical
Expired - Fee Related legal-status Critical Current

Links

Images

Classifications

    • G—PHYSICS
    • G06—COMPUTING; CALCULATING OR COUNTING
    • G06F—ELECTRIC DIGITAL DATA PROCESSING
    • G06F1/00—Details not covered by groups G06F3/00 - G06F13/00 and G06F21/00
    • G06F1/04—Generating or distributing clock signals or signals derived directly therefrom
    • G06F1/10—Distribution of clock signals, e.g. skew
    • G—PHYSICS
    • G06—COMPUTING; CALCULATING OR COUNTING
    • G06F—ELECTRIC DIGITAL DATA PROCESSING
    • G06F5/00—Methods or arrangements for data conversion without changing the order or content of the data handled
    • G06F5/06—Methods or arrangements for data conversion without changing the order or content of the data handled for changing the speed of data flow, i.e. speed regularising or timing, e.g. delay lines, FIFO buffers; over- or underrun control therefor
    • G06F5/08—Methods or arrangements for data conversion without changing the order or content of the data handled for changing the speed of data flow, i.e. speed regularising or timing, e.g. delay lines, FIFO buffers; over- or underrun control therefor having a sequence of storage locations, the intermediate ones not being accessible for either enqueue or dequeue operations, e.g. using a shift register
    • G—PHYSICS
    • G06—COMPUTING; CALCULATING OR COUNTING
    • G06F—ELECTRIC DIGITAL DATA PROCESSING
    • G06F9/00—Arrangements for program control, e.g. control units
    • G06F9/06—Arrangements for program control, e.g. control units using stored programs, i.e. using an internal store of processing equipment to receive or retain programs
    • G06F9/30—Arrangements for executing machine instructions, e.g. instruction decode
    • G06F9/38—Concurrent instruction execution, e.g. pipeline, look ahead

Description

関連出願
本願は、米国特許法第１１９条または第３６５条に基づき、２００３年１月２７日出願の米国特許出願第１０／３５２，３７２号の優先権を主張し、２００２年１２月１９日出願の米国仮特許出願第６０／４３４，８４１号の利益を主張する。上記出願の教示全体は引用によりここに援用される。
発明の背景
ＤＤＲ（Double Data Rate）およびＤＤＲII、ならびにＱＤＲ（Quad Data Rate）およびＱＤＲIIは、ＳＲＡＭ（Static Random Access Memory）の相互接続を高速化する業界標準のアーキテクチャである。ＤＤＲアーキテクチャでは、１クロックサイクル当り２メモリアクセスを実行することで標準ＳＲＡＭのデータレートを２倍にする。ＱＤＲアーキテクチャでは、入力ポートと出力ポートとを別個とし、互いに独立に動作させることによって、１クロックサイクル当り２メモリ読出および２メモリ書込を可能としている。ＱＤＲアーキテクチャでは、１クロックサイクル当りメモリ読出およびメモリ書込が２回ずつ行なわれるため、１クロックサイクル当り４メモリアクセスを可能とすることで標準ＳＲＡＭのデータレートは４倍になっている。
本来、ＱＤＲアーキテクチャは、高速ＳＲＡＭインターフェイスのために設計されたものである。しかし、ＱＤＲアーキテクチャはその他の高周波数用途でも利用されており、たとえばメモリベースのコプロセッサへの標準インターフェイスとして利用されている。
ＱＤＲアーキテクチャでは、ＳＲＡＭへの読出アクセスおよび書込アクセスの制御に用いられるマスタ（master）クロック対が規定されている。たとえば、ＳＲＡＭから読出されるデータは、いずれもマスタクロック対の立上がり端に整列させられる。
低い動作周波数、たとえば１３３ＭＨｚ未満での動作時には、ＱＤＲ装置に結合されたバスマスタ（たとえばＡＳＩＣまたはマイクロプロセッサ）には、マスタクロック対の立上がり端を用いて、マスタクロック対に同期したデータを入手する時間が十分に確保されている。しかし、ＱＤＲ装置の動作周波数の増大に伴い、データ有効窓および保持時間は減少する。メモリベースのコプロセッサがマスタクロック対に同期させたデータは、バスマスタがマスタクロック対を用いて入手したときに有効でない場合がある。動作周波数が高くてもバスマスタが有効データを入手できるようにするため、ＱＤＲアーキテクチャではさらにデータクロック対が併せて規定されている。データクロック対はマスタクロック対を位相シフトしたものである。
ＱＤＲアーキテクチャにおいては、バスマスタがマスタクロック対の代わりにデータクロック対を用いてデータを入手できるようにすることにより、バスマスタにおいてデータセットアップと保持時間を合わせている。したがって、データがデータ記憶部から読出された後、メモリベースのコプロセッサはこのデータをデータクロック対に同期させなければならない。しかし、マスタクロック対とデータクロック対との間にはかなりの位相差（スキュー）が存在する場合がある。
発明の概要
スキュー補償回路であって、ＱＤＲIIインターフェイス要件に準拠し、入力クロックと出力クロックとの間の大きな位相差に対処するものが提示される。
透過ラッチは、２つの状態すなわち開状態および閉状態を有する。開のときには、透過ラッチは入力にあるデータを出力へ通過させる。閉のときには、透過ラッチは、開状態から閉状態へ遷移した際に入力に存在するデータを保持する。透過ラッチは、開のときには、入力に存在するデータを入手するための窓を与えることにより、入力から出力へデータを通過させるために次のクロック端を待つことを回避する。
データを入力クロックから出力クロックに再同期させる同期回路は、第１の透過ラッチ、第２の透過ラッチおよび出力ラッチを含む。第１の透過ラッチは、データを受取り、入力クロックによってクロック制御される。第２の透過ラッチは、第１の透過ラッチからデータを受取り、遅延出力クロックによってクロック制御される。この遅延出力クロックとは、出力クロックが遅延させられたものである。出力ラッチは、第２の透過ラッチからデータを受取り、出力クロックによってクロック制御される。遅延出力クロックは挿入遅延を含み得る。出力クロックは、上記遅延出力クロックの挿入遅延を除去して遅延ロックループ処理したものであり得る。
上記入力クロックはマスタクロック対のＫ♯クロックであり、上記出力クロックはデータクロック対のＣ♯クロックである場合がある。上記出力ラッチは端でトリガされ得る。上記出力ラッチからはデータが２倍のデータレートで出力され得る。
第１の透過ラッチおよび第２の透過ラッチは、開のときには受取ったデータを通過させ、閉のときには受取った最後のデータを保持する。一実施例では、上記第１の透過ラッチは、上記入力クロックが論理「１」のときに開であり、上記入力クロックが論理「０」のときに閉であり、上記第２の透過ラッチは、上記遅延出力クロックが論理「１」のときに開であり、上記出力クロックが論理「０」のときに閉である。
この発明についての上述およびその他の目的、特徴および利点は、添付の図面で例示されるようなこの発明の好ましい実施例について以下に記載のより具体的な説明から明らかとなるであろう。図面においては、各図を通じて同様の参照符号は同様の部分を指す。図面は必ずしも一定の縮尺に従って描かれたものではなく、むしろこの発明の原理の説明に重点が置かれている。
発明の詳細な説明
以下、この発明の好ましい実施例について説明を行なう。
図１は、この発明の原理に従う、データ記憶部１１０から受取ったデータを同期させるためのスキュー補償回路１０６を含む装置１００のブロック図である。装置１００は、バスマスタ１０１から受取ったデータ読出し要求に応答して、データ記憶部１１０に記憶されたデータを出力する。バスマスタ１０１としては、装置１００にコマンドを発行することのできるマイクロプロセッサまたは特定用途向け集積回路（ＡＳＩＣ）とすることができる。
データ記憶部１１０から出力されるデータは、マスタクロック対と同期させられる。データ出力回路１０４は、データ記憶部から受取ったデータを、クロック選択回路１０８により選択される遅延出力クロック１１５に再同期させる。マスタクロック対１１２に同期させたデータ記憶部からのデータはスキュー補償回路１０６によって条件付けられ、こうして出力ラッチ１０２に転送されるデータをＤＬＬ出力クロックに同期させることが可能となっている。
スキュー補償回路１０６は、マスタクロック対と選択された遅延出力クロックとの間のスキューについて補償し、さらにデータおよびマスタクロック対間のスキューについて補償する。図２Ａ−２Ｂを参照して、スキュー補償回路１０６は２つの透過ラッチ１２０，１３０を含む。各々の透過ラッチ１２０，１３０は、２つの状態すなわち開状態および閉状態を有する。ラッチが開状態のとき、入力に存在するデータは出力へ通過する。ラッチが閉状態のとき、開状態から閉状態へ遷移した際に入力に存在するデータがラッチの出力に保持される。
図示の実施例においては、ラッチ１２０，１３０は、クロック入力に結合されたそれぞれのクロック信号が「１」のときに開であり、それぞれのクロック信号が「０」のときに閉になる。開のとき、透過ラッチは、次のクロック端を待つ代わりに入力にあるデータを入手するための窓を与える。
図１を再び参照して、一例では、データ記憶部１１０は、データを記憶するためのメモリまたはレジスタを含んでおり、独立に動作する別個の入力ポート１１８および出力ポート１１６を有していることでデータを同時に読出および書込可能としている。入力ポート１１６でデータ出力回路１０４に受取られるデータ出力はマスタクロック対１１２に同期させられる。
データ出力回路１０４は、データ記憶部１１０から受取ったデータをＤＬＬ出力クロックに同期させる。クロック選択回路１０８は、データ出力１２２を同期させるためのＤＬＬ出力クロックを選択する。
一実施例では、出力ポート１１６を通じて出力されるデータは、マスタクロック対１１２の立上がり端に同期させられる。しかしながら、これに代わる実施例では、データ出力はマスタクロック対１１２の立下がり端に同期させられてもよい。マスタクロック対に同期させたデータがデータ記憶部１１０から出力された後、このデータを出力クロック１１５に同期させることができる。データクロック対１１４は、マスタクロック対１１２を位相シフトしたものである。スキュー補償回路１０６は、マスタクロック対１１２とデータクロック対１１４との間で最大１８０°の位相シフト（スキュー）に対処する。
クロック選択回路１０８は、データクロック対１１４にクロック信号を検出するためのクロック検出器を含む。このクロック検出器については下に図５との関連で説明する。データクロック対１１４にクロック信号が検出された場合、データクロック対１１４のクロック信号のうち１つが遅延出力クロック１１５として選択され、これによりスキュー補償回路１０６はデータを条件付けて、データが出力ラッチ１０２によって出力クロックに同期させられ得るようにする。そうでない場合、マスタクロック対１１２のうち１つがスキュー補償回路１０６のための遅延出力クロック１１５として選択される。
遅延出力クロック１１５に基づいてデータが条件付けられた後、スキュー補償回路１０６により出力された条件付け後のデータ１２３は出力ラッチ１０２に結合される。出力ラッチ１０２は、上記条件付け後のデータを出力クロック（ＤＬＬ出力クロック）１１７に同期させ、ＤＬＬ出力クロック１１７に同期したデータ出力をもたらす。図２Ａ−２Ｂは、図１に示す、データ記憶部１１０に結合されたデータ出力インターフェイス１０４のより詳細なブロック図である。図示の実施例では、出力ラッチ１０２は、ＤＤＲ（Dual Data Rate）データ出力を生成するための回路を含む。しかしながら、これに代わる一実施例では出力を単一倍データレートとしてもよい。その場合、Ｄ型フリップフロップ（ＤＦＦ）１５０の入力をスキュー補償回路１０６の透過ラッチ１３０の出力に直接結合し、ＤＬＬ２１０から出力されたＤＬＬ♯＿ＣＫでＤ型フリップフロップ１５０をクロック制御する。
上述のように、データクロック対１１４は、マスタクロック対１１２を位相シフトしたものである。ＱＤＲアーキテクチャについて示した実施例においては、マスタクロック対１１２は、Ｋ＿ＣＬＫ信号およびＫ♯＿ＣＬＫ信号を含む（図３）。Ｋ♯＿ＣＬＫ信号は、Ｋ＿ＣＬＫ信号を１８０°位相シフトしたものである。データクロック対１１４は、Ｃ＿ＣＬＫ信号およびＣ♯＿ＣＬＫ信号を含む。Ｃ♯＿ＣＬＫ信号は、Ｃ＿ＣＬＫ信号を１８０°位相シフトしたものである。
図示の実施例では、データ記憶部１１０は、別個の独立した入力ポートおよび出力ポートを有するデュアルポートのＳＲＡＭ（Static Random Access Memory）である。入力ポート１１８および出力ポート１１６の各々は３６ビットデータバスを含む。入力ポート１１８はまた、アドレスおよび制御信号を含む。入力ポート１１８を通じて入力されるデータおよびコマンド、ならびに出力ポート１１６を通って出力されるデータは、いずれもマスタクロック対（Ｋ＿ＣＬＫ、Ｋ♯＿ＣＬＫ）１１２に同期させられる。
これに代わる一実施例では、データ記憶部１１０には、ＣＡＭ（Content Addressable Memory）またはＤＲＡＭ（Dynamic Random Access Memory）を用いてもよい。データ記憶部としてはまた、データ記憶用の論理ブロックたとえばレジスタブロックを用いてもよい。
入力ポート１１８は２倍データレートのデータを受け付ける。すなわち、Ｋ＿ＣＬＫ周期ごとに新たなコマンドまたはデータを２回受取ることができる。たとえば、一実施例では、Ｋ＿ＣＬＫ信号における各々の端（立下がり端および立上がり端）で新たなコマンドまたはデータが受取られ、その場合、Ｋ＿ＣＬＫの立上がり端およびＫ♯＿ＣＬＫの立上がり端の両方でコマンドまたはデータが入手される。当該コマンドがその完了にＫ＿ＣＬＫ周期２つ以上を要する場合でも、データ記憶部はクロック周期１つにつき新たなコマンドまたはデータを２回受け付けることができる。
出力ポート１１６から送られるデータはマスタクロック対に同期させられる。スキュー補償回路１０６は、遅延出力クロック１１５に応じて出力ポート１１６から送られたデータを転送する。Ｋ＿ＣＬＫおよびＫ♯＿ＣＬＫは、当該装置の入力ピンで受取られるＫクロックおよびＫ♯クロックが遅延させられたものである。Ｃ＿ＣＬＫおよびＣ♯＿ＣＬＫ信号は、当該装置の入力ピンで受取られるＣクロックおよびＣ♯クロックが遅延させられたものである。遅延ブロック２３１，２３２，２３３，２３４は、入力バッファ、信号トレースおよびその他の当該装置内の構成要素に起因する遅延を意味する。遅延出力クロック１１５は、Ｋ♯クロックが遅延させられたものか、またはＣ♯クロックが遅延させられたもののいずれかであるが、これはクロック検出器２４０がデータクロック対１１４にクロック信号を検出するか否かに依存する。
クロック検出器２４０には、当該技術で公知のどのクロック検出器を用いてもよい。クロック検出器の一実施例については下に図４との関連で説明する。クロック検出器２４０の出力２０２はマルチプレクサ２００，２２０を制御する。クロック検出器２４０は、データクロック対１１４でクロック信号が受取られたか否かを検出する。クロック検出器２４０により出力されマルチプレクサ２２０，２００に結合されるＣ＿ＣＬＫ検出信号の状態によって、遅延出力クロックに転送されるのはＫ♯＿ＣＬＫなのか、またはＣ♯＿ＣＬＫなのかが選択される。データクロック対にクロック信号２０２が検出された場合、Ｃ♯＿ＣＬＫが遅延出力クロックとしてマルチプレクサ２００を通って遅延ロックループ（ＤＬＬ）２１０の入力に送られ、Ｃ＿ＣＬＫがマルチプレクサ２２０を通って遅延ロックル
ープ（ＤＬＬ）２３０の入力に結合される。一方、データクロック対にクロック信号が検出されなかった場合、Ｋ♯＿ＣＬＫおよびＫ＿ＣＬＫがマルチプレクサ２００，２２０を通って送られる。
上述のように、スキュー補償回路１０６は２つの透過ラッチ１２０，１３０を含む。データ記憶部１１０の出力ポート１１６は、３６ビット透過ラッチ１２０に結合される（Ａデータ）。透過ラッチ１２０のデータ出力（Ｂデータ）は、透過ラッチ１３０のデータ入力に結合される。透過ラッチ１２０はＫ♯＿ＣＬＫにより制御され、透過ラッチ１３０は遅延出力クロック１１５により制御される。Ｋ♯＿ＣＬＫが論理「１」の間、透過ラッチ１２０は開であり、データはデータ入力から（Ａデータバス）、データ出力へ（Ｂデータバス）転送される。Ｋ♯＿ＣＬＫが論理「０」の間、ラッチ１２０は閉であり、Ｋ♯＿ＣＬＫの立下がり端にて入手されたデータがラッチ１２０に記憶されてＢデータバスに出力される。ラッチ１２０が閉の間、入力Ａデータバスでの変化が出力Ｂデータバスでの変化を引き起こすことはない。透過ラッチ１３０も同様に、遅延出力クロックに応答して動作する。Ｋ♯＿ＣＬＫと遅延出力クロックとの間にスキューがなければ、Ａバスにあるデータは、Ａバスで受取られたときに両方のラッチ１２０，１３０を通ってＣデータバスへ転送される。Ｋ♯＿ＣＬＫと遅延出力クロックとの間にスキューがある場合、Ａバスで受取られたデータは、受取られるとラッチ１２０に転送されてラッチ１２０により記憶され、ラッチ１３０が開の間にＣデータバスへ転送されるよう有効データがＢデータバスに転送される。透過ラッチの動作については下に図４〜８との関連で説明する。
遅延出力クロック１１５はＤＬＬロック信号でないため、挿入遅延についての周知の問題が生じてしまう。挿入遅延とは、信号が集積回路内の入力ピンから、当該集積回路内で当該信号が使用される場所まで進むのにかかる時間のことである。挿入遅延が生じる理由としては、システムにおける物理的なワイヤおよび構成要素の抵抗遅延および容量遅延、ならびに入力バッファを通じての遷移時間がある。
遅延ロックループ（ＤＬＬ）２１０，２３０は、特定のクロック周波数範囲に対して微調整され、このような挿入遅延について補償を行なう。図３は、装置１００の入力ピンで受取られたとおりのデータクロック対（Ｃクロック、Ｃ♯クロック）を示す。図３に示すように、遅延出力クロック端（立下がり端および立上がり端）は、データクロック対におけるそれぞれ立下がり端および立上がり端から挿入遅延３００だけ後に生じる。ＤＬＬは、この挿入遅延のないＤＬＬ出力クロック（ＤＬＬ＿ＣＫ♯、ＤＬＬ＿ＣＫ）を与えることで上記挿入遅延について補償をする。すなわち、ＤＬＬ出力は、ピンでのデータクロック対信号と位相整列させられる。ＤＬＬの動作については、下に図１１との関連でより詳細に説明する。
図２Ａ−２Ｂを再び参照して、ＤＬＬ２３０，２１０の出力はエッジ検出器１９０に結合される。エッジ検出器１９０としては、当業者に周知のどのエッジ検出器を用いてもよい。エッジ検出器は、ＤＬＬ＿ＣＫ信号の立上がり端またはＤＬＬ＿ＣＫ♯信号の立上がり端を検出した際にＤＤＲクロック信号１９１に正のパルスを出力する。ＤＤＲクロック信号１９１の立上がり端により、Ｄ型フリップフロップ１５０がクロック制御されて２倍データレート出力がもたらされる。エッジ検出器１９０にはさらに、セット−リセット（ＳＲ）フリップフロップ１８０が結合される。ＳＲフリップフロップ１８０の状態は、エッジ検出器出力信号１９２における各々の立上がり端にて変化する。セット−リセットフリップフロップ出力１９３は遅延要素１８５に結合される。遅延要素１８５の出力はマルチプレクサ１４０に結合され、３６ビットデータのうちＤＤＲ出力クロック１９１の各端で出力される１８ビットはいずれかを選択する。データビット３５〜１８はＣ＿ＣＬＫの立上がり端に応答して出力され、データビット１７〜０はＣ♯＿ＣＬＫの立上がり端に応答して出力される。
図４は、図２Ａ−２Ｂに示すスキュー補償回路におけるデータとクロックとの関係を示すタイミング図であって、早いデータでかつマスタクロック対とデータクロック対との間における並のスキューの場合を示す。図示の実施例では、クロック検出器によってデータクロック対にクロック信号が検出されており、データ出力はデータクロック対（Ｃ＿ＣＬＫ、Ｃ♯＿ＣＬＫ）の立上がり端に同期させられている。Ｃ＿ＣＬＫはＫ＿ＣＬＫを遅延させたものであり、Ｃ♯＿ＣＬＫはＫ♯＿ＣＬＫを遅延させたものである。このタイミング図を図２Ａ−２Ｂのブロック図との関連で説明する。クロックをそれぞれ遅延させたものにおける立上がり端および立下がり端間に並のスキュー８００があり、さらにＫ＿ＣＬＫの立上がり端と有効データとの間にデータスキューがある。
時刻８０１にて、Ｋ♯＿ＣＬＫの立上がり端に先立ちデータバスＡのポート１１６にてデータ記憶部からの有効データが早く出力される。データ記憶部から受取られるデータは、１つのＫクロック周期の間だけ有効である。ここでは、この有効データは、最初のＫ＿ＣＬＫ立上がり端に応答して生じるものとして示してあるが、当業者であれば、この出力を生成するためにはいくつものＫクロックサイクルがかかる場合もあることが理解されるであろう。時刻８０２にて、Ｋ♯＿ＣＬＫの立上がり端で透過ラッチ１２０が開になり、データがデータバスＢに転送される。時刻８０３にて、Ｃ♯＿ＣＬＫの立上がり端で透過ラッチ１３０が開になり、有効データがデータバスＣに転送される。Ｋ♯＿ＣＬＫがローの間、データバスＡで受取られた最後のデータがラッチ１２０に記憶される。同様に、Ｃ♯＿ＣＬＫがローのとき、Ｃ♯＿ＣＬＫがハイの間にデータバスＢで受取られた最後のデータがラッチ１３０に記憶される。
図２Ａ−２Ｂを再び参照して、３６ビットデータがデータバスＣに転送された後、このデータは、一度に１８ビットで、Ｄ型フリップフロップ１５０を通って２倍データレートで転送される。転送されるべきビットが上位１８ビットなのか下位１８ビットなのかは遅延マルチプレクサ制御信号１８６によって制御される。時刻８０４にて、Ｃ♯＿ＣＬＫ（およびそのＤＬＬロック導出信号ＤＬＬ＿ＣＫ♯）における次の立上がり端に伴ない、バス１３３におけるＤ型フリップフロップ１７０の入力にあるデータビット３５〜１８がバス１７１にラッチされる。結果としてエッジ検出器出力１９１に生じたパルスはＤ型フリップフロップ１５０をクロック制御し、データビット１７〜０はバッファ１６０を通って出力される。上記パルスはさらに、セットリセットフリップフロップ１８０の状態を切換える。このセットリセットフリップフロップの出力は遅延１８５を通じて遅延させられ、マルチプレクサイネーブルの状態を切換えることによってバス１７１にあるデータビット３５〜１８がこのマルチプレクサを通ってバス１４１に達することを可能にする。
時刻８０５にて、Ｃ＿ＣＬＫ（およびそのＤＬＬロック導出信号ＤＬＬ＿ＣＫ）における次の立上がり端に伴ない、やはり信号１９１においてパルスが生成され、これはフリップフロップ１５０をクロック制御してデータビット３５〜１８をラッチさせる。それから、データビット３５〜１８はバッファ１６０により出力される。当業者であれば、フリップフロップ１７０，１５０のセットアップおよび保持の要件を満たすようにシステムが設計されることに注目するであろう。スキュー補償回路は、データを条件付けることによって、有効データがＤＤＲ出力クロックでのそれぞれの端（立上がり端または立下がり端）に先立ちデータバスＣに出力されるようにし、こうして有効データはＤＤＲ出力クロックに同期させられる。
図５は、図２Ａ−２Ｂに示すスキュー補償回路におけるデータとクロックとの関係を示すタイミング図であって、遅いデータでかつマスタクロック対とデータクロック対との間における並のスキューの場合を示す。このデータは、Ｋ♯＿ＣＬＫの立上がり端の後、時刻９００でデータバスＡで有効である。Ｋ♯＿ＣＬＫがハイであれば、ラッチ１２０は透
過可能であり、データはデータバスＡからデータバスＢに転送される。これに加え、Ｃ♯＿ＣＬＫがハイのとき、透過ラッチ１３０は開であり、有効データはデータバスＢからデータバスＣに転送される。その直後、時刻９０１にて、Ｋ♯＿ＣＬＫはローに遷移し、ラッチ１２０は、データバスＡで受取った最後のデータを記憶し、記憶したデータをデータバスＢに転送する。時刻９０２にて、Ｃ＿ＣＬＫはハイになるとともにＣ♯＿ＣＬＫはローになり、透過ラッチ１３０は、データバスＢで受取った最後のデータを記憶し、記憶したデータをデータバスＣに転送する。
時刻９０３にて、エッジ検出器１９０を通じてのＣ♯＿ＣＬＫ（およびそのＤＬＬロック導出信号ＤＬＬ＿ＣＫ♯）の立上がり端に伴ない、Ｄ型フリップフロップ１５０において３６ビットデータバスの下位１８ビット（Ｄ［１７：０］）がラッチされ、この下位１８ビットが出力バスに転送される。
時刻９０４にて、エッジ検出器１９０を通じてのＣ＿ＣＬＫ（およびそのＤＬＬロック導出信号ＤＬＬ＿ＣＫ）の立上がり端に伴ない、フリップフロップ１５０において３６ビットデータバスの上位１８ビット（Ｄ［３５：１８］）がラッチされ、この上位１８ビットが出力バスに転送される。
図６は、図２Ａ−２Ｂに示すスキュー補償回路におけるデータとクロックとの関係を示すタイミング図であって、早いデータでかつマスタクロック対とデータクロック対との間における最も不利なスキュー（１８０°）の場合を示す。これは最も不利なスキュー条件である。時刻１０００にて、データはデータバスＡで有効である。時刻１００１にて、Ｋ♯＿ＣＬＫの立上がり端で透過ラッチ１２０が開になり、有効データがデータバスＡからデータバスＢに転送される。時刻１００２にて、Ｃ♯＿ＣＬＫ（信号遅延出力クロックを介する）の立上がり端で透過ラッチ１３０が開になり、有効データがデータバスＢからデータバスＣに転送される。同時に、Ｋ♯＿ＣＬＫがローに遷移し、これによってデータバスＢにあるデータがラッチ１２０に保持される。時刻１００３にて、Ｃ♯＿ＣＬＫにおける次の立下がり端でラッチ１３０が閉になり、データがデータバスＣに保持される。
時刻１００４にて、エッジ検出器１９０を通じてのＣ♯＿ＣＬＫ（およびそのＤＬＬロック導出信号ＤＬＬ＿ＣＫ♯）の立上がり端に伴ない、Ｄ型フリップフロップ１５０において３６ビットデータバスの下位１８ビット（Ｄ［１７：０］）がラッチされ、この下位１８ビットが出力バスに転送される。
時刻１００５にて、エッジ検出器１９０を通じてのＣ＿ＣＬＫ（およびそのＤＬＬロック導出信号ＤＬＬ＿ＣＫ）の立上がり端に伴ない、Ｄ型フリップフロップ１５０において３６ビットデータバスの上位１８ビット（Ｄ［３５：１８］）がラッチされ、この上位１８ビットが出力バスに転送される。
図７は、図２Ａ−２Ｂに示すスキュー補償回路におけるデータとクロックとの関係を示すタイミング図であって、遅いデータでかつマスタクロック対とデータクロック対との間における最も不利なスキューの場合を示す。時刻１１００にて、データはラッチ１２０の入力にあるデータバスＡで有効である。Ｋ♯＿ＣＬＫにおける論理「１」によりラッチ１２０は開であるため、データバスＡにあるデータはラッチ１２０を通ってデータバスＢに転送される。
時刻１１０１にて、Ｋ♯＿ＣＬＫにおける論理「０」でラッチ１２０が閉になり、データバスＡにあるデータがラッチ１２０に記憶されてデータバスＢに転送される。Ｃ♯＿ＣＬＫにおける論理「１」でラッチ１３０が開になり、データバスＢにあるデータはデータバスＣに転送される。
時刻１１０２にて、Ｃ＿ＣＬＫにおける論理「０」でラッチ１３０が閉になり、データバスＢにあるデータがラッチ１３０に記憶されてデータバスＣに転送される。Ｋ♯＿ＣＬＫにおける論理「１」でラッチ１２０が開になり、データバスＡにあるデータはデータバスＢに転送される。
時刻１１０３にて、エッジ検出器１９０を通じてのＣ♯＿ＣＬＫ（およびそのＤＬＬロック導出信号ＤＬＬ＿ＣＫ♯）の立上がり端に伴ない、Ｄ型フリップフロップ１５０において３６ビットデータバスの下位１８ビット（Ｄ［１７：０］）がラッチされ、この下位１８ビットが出力バスに転送される。
時刻１１０４にて、エッジ検出器１９０を通じてのＣ＿ＣＬＫ（およびそのＤＬＬロック導出信号ＤＬＬ＿ＣＫ）の立上がり端に伴ない、Ｄ型フリップフロップ１５０において３６ビットデータバスＣの上位１８ビット（Ｄ［３５：１８］）がラッチされ、この上位１８ビットが出力バスに転送される。
図８は、図２Ａ−２Ｂに示すスキュー補償回路におけるデータとクロックとの関係を示すタイミング図であって、早いデータでかつマスタクロック対とデータクロック対との間におけるスキューなしの場合を示す。時刻１２００にて、データはラッチ１２０の入力にあるデータバスＡで有効である。時刻１２０１にて、Ｋ♯＿ＣＬＫにおける論理「１」でラッチ１２０が開になり、データバスＡにあるデータはラッチ１２０を通ってデータバスＢに転送される。時刻１２０１ではさらに、Ｃ♯＿ＣＬＫにおける論理「１」でラッチ１３０が開になり、データバスＢにあるデータはラッチ１３０を通ってデータバスＣに転送される。
時刻１２０２にて、Ｋ♯＿ＣＬＫにおける論理「０」でラッチ１２０が閉になり、データバスＡにあるデータがラッチ１２０に記憶されてデータバスＢに転送される。また、Ｃ♯＿ＣＬＫにおける論理「０」でラッチ１３０が閉になり、データバスＡにあるデータがラッチ１３０に記憶されてデータバスＣに転送される。
時刻１２０３にて、エッジ検出器１９０を通じてのＣ♯＿ＣＬＫ（およびそのＤＬＬロック導出信号ＤＬＬ＿ＣＫ♯）の立上がり端に伴ない、Ｄ型フリップフロップ１５０において３６ビットデータバスの下位１８ビット（Ｄ［１７：０］）がラッチされ、この下位１８ビットが出力バスに転送される。
時刻１２０４にて、エッジ検出器１９０を通じてのＣ＿ＣＬＫ（およびそのＤＬＬロック導出信号ＤＬＬ＿ＣＫ）の立上がり端に伴ない、Ｄ型フリップフロップ１５０において３６ビットデータバスの上位１８ビット（Ｄ［３５：１８］）がラッチされ、この上位１８ビットが出力バスに転送される。上述のように、ラッチ１２０，１３０はともに同じ期間（時刻１２０１から時刻１２０２）の間開であり、Ｋ♯＿ＣＬＫおよびＣ♯＿ＣＬＫがともにハイである間、データはデータバスＡから受取られるとラッチ１２０，１３０を通ってデータバスＣに転送される。
以上から、この発明によれば、ＫクロックとＣクロックとの間に広いスキュー（０°から１８０°）が許容されることがわかる。Ｋ♯＿ＣＬＫの立上がり端に対して遅くまたは早く到着した有効データは、クロック間の広いスキューにわたって一方のクロック領域から他方のクロック領域へ転送される。
図９は、図２Ａ−２Ｂに示す透過ラッチ１２０，１３０のいずれかについての一実施例の概略図である。制御信号４２０が論理「１」のとき、ラッチ１２０，１３０は開であり
、入力４１２で受取られたデータは出力４１４に直接転送される。制御信号が論理「０」の間、ラッチは閉であり、制御信号が論理「１」から論理「０」へ遷移した際にラッチされた記憶入力データが出力４１４に転送される。
透過ラッチは、転送ゲート４００，４０２を含む。当業者には周知のように、転送ゲートはＰＭＯＳトランジスタおよびＮＭＯＳトランジスタを含み、これらは、当該トランジスタのゲートに結合された制御信号の状態に依存して両方のトランジスタがＯＮまたはＯＦＦとなるように結合される。両方のトランジスタがＯＦＦの間、ラッチは閉であり、データは転送ゲートを通って転送されることはない。両方のトランジスタがＯＮの間、ラッチは開であり、データは転送ゲートを通って転送される。
転送ゲート４００，４０２のうち、一時点においてはただ１つだけが開である。転送ゲート４０２は、制御信号が論理「１」の間は開であり、制御信号が論理「０」の間は閉である。転送ゲート４００は、制御信号が論理「０」の間は開であり、制御信号が論理「１」の間は閉である。
転送ゲート４０２が開の間、転送ゲート４００は閉である。入力ポート４１２で受取られたデータは、転送ゲート４０２を通ってインバータ４０８，４１０を通り出力ポート４１４へ転送される。インバータ４０８を通じて転送されたデータはまた、インバータ４１６を通って転送ゲート４００の入力に転送される。制御信号が論理「０」の間、転送ゲート４０２は閉であり、入力ポート４１２で受取られたデータは出力ポート４１４へ転送不可能である。一方、転送ゲート４００は開であるため、制御信号の状態が論理「１」から論理「０」に変化する時点でインバータ４１６の入力に存在するデータは、転送ゲート４００、インバータ４０８およびインバータ４１０を通って出力ポート４１４に転送される。したがって、制御信号が論理「１」の間に入力ポートを通じて受取られた最後のデータは、制御信号が論理「０」の間ラッチに記憶（保持）され、出力ポート４１４を通って転送される。
図１０は、図２Ａ−２Ｂに示すクロック検出器２４０の概略図である。図示の実施例では、クロック検出器は、直列接続された４つのＤ型ラッチ（フリップフロップ）５０１，５０２，５０３，５０４を含む。ラッチ５０１のＤ入力はＶDDに接続され、すべてのラッチにおけるリセット入力はリセット信号ＲＳＴＢに接続される。ラッチ５０４からクロック検出出力信号２０２が出力される。
リセット信号ＲＳＴＢが論理「０」にセットされると、ラッチ５０１，５０２，５０３，５０４のすべてがリセットされる。リセット後、各々のラッチ５０１，５０２，５０３，５０４のＱ出力は、ラッチ５０４のＱ出力やクロック検出出力信号２０２を含め、論理「０」にセットされる。
クロック検出器２４０は、データクロック対にクロック信号があるか否かを検出する。図示の実施例では、Ｃ＿ＣＬＫ信号はラッチのクロック（ＣＫ）入力に結合される。しかし、ラッチ５０１，５０２，５０３，５０４のクロック入力は、データクロック対信号のいずれか一方、すなわちＣ＿ＣＬＫ信号またはＣ♯＿ＣＬＫ信号に接続され得る。クロック検出器２４０は、Ｃ＿ＣＬＫでの４つの立上がり端の検出後に有効データクロックの検出を示す。
ラッチ５０１はＣ＿ＣＬＫの最初の立上がり端を検出する。Ｄ入力がＶDDに接続されている場合、論理「１」が５０１にラッチされ、ラッチ５０１のＱ出力５０６は論理「０」から論理「１」に変化する。Ｃ＿ＣＬＫに２番目の立上がり端が生じると、ラッチ５０２のＤ入力における論理「１」がラッチ５０２によってラッチされ、ラッチ５０２のＱ出力
５０７は論理「０」から論理「１」に変化する。
Ｃ＿ＣＬＫに３番目の立上がり端が生じると、ラッチ５０３のＤ入力における論理「１」がラッチ５０３によってラッチされ、ラッチ５０３のＱ出力５０８は論理「０」から論理「１」に変化する。Ｃ＿ＣＬＫに４番目の立上がり端が生じると、ラッチ５０４のＤ入力における論理「１」がラッチ５０４によってラッチされ、ラッチ５０４のＱ出力５０５は論理「０」から論理「１」に変化する。
Ｃ＿ＣＬＫに４つの立上がり端を検出した後、クロック検出出力が論理「１」にセットされる。これによって、データクロック対にクロック信号があり、データ出力すべてがデータクロック対と同期されるべきであることが示される。クロック検出出力信号は、リセット信号の検出時まで論理「１」にセットされたままとなる。
図１１は、図２Ａ−２Ｂに示す遅延ロックループ２１０，２３０のうちいずれかのブロック図である。遅延ロックループ２１０，２３０は、位相検出器６００と、チャージポンプ６０２と、電圧制御遅延ライン６０４と、挿入遅延を伴うフィードバック経路６０６とを含む。
位相検出器６００は、入力クロックと出力クロックとの位相差を検出する。位相差が検出される間、位相検出器は、位相検出器６００の出力で適当なアップ／ダウン信号を駆動することで位相差を示す。アップ／ダウン信号はチャージポンプ６０２に結合される。チャージポンプ６０２は、電圧制御遅延ラインへの制御電圧６０８を適当に増加または減少させることで、入力クロックに加えられる遅延を変化させ、こうして位相差を最小限にする。
入力クロックに加えられる遅延は、入力クロックとＤＬＬ出力クロックとの間で検出される位相差に基づく。さらに、挿入遅延回路を伴うフィードバック経路６０６により既知の挿入遅延に基づいて遅延が加えられる。
挿入遅延を伴うフィードバック経路６０６は、図３に示すように、選択されたクロック対（Ｃ、Ｃ♯またはＫ、Ｋ♯）にＤＬＬ出力クロックが正確にロックされることを確実にするためのレプリカ遅延を含む。レプリカ遅延においては、入力ピン（Ｃ、Ｃ♯またはＫ、Ｋ♯）と、当該装置内でクロック信号（Ｃ＿ＣＬＫ、Ｃ♯＿ＣＬＫまたはＫ＿ＣＬＫ、Ｋ♯＿ＣＬＫ）が使用される場所との間で挿入遅延２３１，２３２，２３３，２３４（図２Ａ−２Ｂ）をもたらす構成要素および経路が複製される。レプリカ遅延とは、挿入遅延の正しいレプリカである１群の回路である。たとえば、レプリカ遅延は、同じ構成要素（たとえばトランジスタ）を同じレイアウトおよび同じ構成で含む。さらに、レプリカ遅延においては、同じ書込みの幅および長さが用いられる。
図３との関連で述べたように、ＤＬＬへの入力における入力クロック信号は、当該装置の入力ピンで受取られたクロック信号に対して挿入遅延を有する。電圧制御遅延ライン６０４は、入力クロックをほとんど１クロック周期全体だけ遅延させてＤＬＬ出力クロックを生成する。ＤＬＬ出力クロックは、挿入遅延を伴うフィードバック経路６０６に結合される。レプリカ挿入遅延はＤＬＬ出力クロックを遅延させる。位相検出器６００は、入力クロックと、遅延出力クロック（フィードバッククロック）とを比較してチャージポンプ６０２を調整する。ＤＬＬは、フィードバッククロックと入力クロックとが同相になるまで電圧制御遅延ライン６０４を調整し続ける。ＤＬＬから出力されたＤＬＬ出力クロックは、入力クロックから挿入遅延を差引いた分である。入力クロックとフィードバッククロックとが同相であるとき、ＤＬＬは安定である。位相差および挿入遅延についての調整後、ＤＬＬ出力クロックは、当該装置のピンで受取られたとおりのＫ♯クロックまたはＣ♯クロックのいずれかに整列させられている。
図２Ａ−２Ｂを再び参照して、ＤＬＬ２１０は、ＤＬＬ＿ＣＫ♯をＫ♯クロックまたはＣ♯クロックにロックする。ＤＬＬ２３０は、ＤＬＬ＿ＣＫをＫクロックまたはＣクロックにロックする。引続き図１１を参照して、ＤＬＬ２１０にあるフィードバック経路６０６では、Ｋ♯＿ＣＬＫおよびＣ♯＿ＣＬＫについての遅延２３２，２３４（図２Ａ−２Ｂ）が複製され、ＤＬＬ２３０にあるフィードバック経路では、Ｋ＿ＣＬＫおよびＣ＿ＣＬＫについての遅延２３１，２３３（図２Ａ−２Ｂ）が複製される。
図１２は、図２Ａ−２Ｂに示すエッジ検出器１９０およびＳＲフリップフロップ１８０の一実施例の概略図である。エッジ検出器１９０は、選択されたクロック対信号のいずれかに立上がり端を検出するのに応答してＤＤＲクロック１９１に正のパルスを生成する。図示の実施例では、クロック対信号の一方（ＤＬＬ＿ＣＫ♯）は、ＮＡＮＤゲート７００における一方の入力および反転遅延回路７０４に結合される。遅延回路７０４の出力は、ＮＡＮＤゲート７００の他方の入力に結合される。他方のクロック対信号（ＤＬＬ＿ＣＫ）はＮＡＮＤゲート７０２における一方の入力に結合される。
ＮＡＮＤゲート７０２に入力されるＤＬＬ＿ＣＫの立上がり端によって、ＮＡＮＤゲート７０２の出力に負のパルスが生成される。このパルスの長さは反転遅延７０６に依存する。ＮＡＮＤゲート７０２の出力にある負のパルスにより、ＤＤＲクロック１９１と、インバータ７１０の出力とに正のパルスが生成される。同様に、ＮＡＮＤゲート７００に入力されるＤＬＬ＿ＣＫ♯の立上がり端により、ＤＤＲクロック１９１に正のパルスが生成される。
ＳＲフリップフロップ１８０は、エッジ検出器１９０のＮＡＮＤゲート７００，７０２の出力に結合されて、マルチプレクサ１４０への制御信号の状態をセットするが、これは３６ビットデータバスについてＤＤＲ出力に出力されるべきビットが前半１８ビットなのか後半１８ビットなのかに依存する。ＳＲフリップフロップの動作は当業者に周知である。ＤＬＬ＿ＣＫ♯の立上がり端に応答してインバータ７１０の出力で正のパルスが生じると、ＳＲフリップフロップの出力は論理「０」にリセットされる。ＤＬＬ＿ＣＫの立上がり端に応答してインバータ７１２の出力で正のパルスが生じると、ＳＲフリップフロップの出力が論理「１」にセットされる。
上記の発明は、埋込システムでの使用について記載してある。しかし、この発明はさらに、入力クロックおよび出力クロックを有するシステムで動作する別個の構成要素にも適用される。
この発明についてその好ましい実施例を参照しながら具体的に示し説明したが、当業者であれば、前掲の特許請求の範囲に包含されるこの発明の範囲から逸脱することなく、形態および詳細においてさまざまな変更がこの発明で可能であることが理解されるであろう。
この発明の原理に従う、データ記憶部から受取ったデータを同期させるためのスキュー補償回路を含む装置のブロック図である。 図１に示すデータ記憶部に結合されたデータ出力インターフェイスのより詳細なブロック図である。 図２Ａの続きの図である。 挿入遅延を説明するタイミング図である。 図２Ａ−２Ｂに示すスキュー補償回路におけるデータとクロックとの関係を示すタイミング図であって、早いデータでかつクロック間における並のスキューの場合を示す図である。 図２Ａ−２Ｂに示すスキュー補償回路におけるデータとクロックとの関係を示すタイミング図であって、遅いデータでかつクロック間における並のスキューの場合を示す図である。 図２Ａ−２Ｂに示すスキュー補償回路におけるデータとクロックとの関係を示すタイミング図であって、早いデータでかつクロック間における最も不利なスキューの場合を示す図である。 図２Ａ−２Ｂに示すスキュー補償回路におけるデータとクロックとの関係を示すタイミング図であって、早いデータでかつクロック間における最も不利なスキューの場合を示す図である。 図２Ａ−２Ｂに示すスキュー補償回路におけるデータとクロックとの関係を示すタイミング図であって、早いデータでかつクロック間におけるスキューなしの場合を示す図である。 図２Ａ−２Ｂに示す透過ラッチのいずれかについての一実施例の概略図である。 図２Ａ−２Ｂに示すクロック検出器の概略図である。 図２に示す遅延ロックループのいずれかのブロック図である。 図２Ａ−２Ｂに示すエッジ検出器およびＳＲフリップフロップの一実施例の概略図である。

Claims (14)

  1. ＱＤＲＩＩインターフェイス要件に準拠した、データを入力クロックから出力クロックに再同期させる同期回路であって、
    ２ｎビットのデータを受取り、入力クロックによりクロック制御される第１の透過ラッチと、
    第１の透過ラッチからデータを受取り、データクロックが遅延させられたものである遅延出力クロックによりクロック制御される第２の透過ラッチと、
    第２の透過ラッチからデータを受取り、出力クロックによりクロック制御される出力ラッチとを備え、
    出力ラッチは、
    第２の透過ラッチから出力される２ｎビットのデータのうち後に出力するｎビットのデータを受信するように構成された第１のフリップフロップと、
    第２の透過ラッチから出力される２ｎビットのデータのうち先に出力するｎビットのデータと第１のフリップフロップの出力とを出力クロックの各端により切換えるように構成されたマルチプレクサと、
    マルチプレクサからデータを受取り、出力クロックの各端によりクロック制御される第２のフリップフロップとを含み、
    入力クロックはマスタクロックであり、
    データクロックは、マスタクロックを位相シフトしたものであり、
    遅延出力クロックは挿入遅延を含み、出力クロックは、遅延出力クロックの挿入遅延を除去して遅延ロックループ処理したものである、同期回路。
  2. 入力クロックに対する出力クロックの位相差が０°から１８０°である、請求項１に記載の同期回路。
  3. 出力ラッチは出力クロックの各端でトリガされる、請求項１に記載の同期回路。
  4. 出力クロックのクロック周期ごとに２回、出力ラッチからデータが出力される、請求項１に記載の同期回路。
  5. 第１の透過ラッチおよび第２の透過ラッチは、開のときには受取ったデータを通過させ、閉のときには受取った最後のデータを保持する、請求項１に記載の同期回路。
  6. 第１の透過ラッチは、入力クロックが論理「１」のときに開であり、入力クロックが論理「０」のときに閉である、請求項５に記載の同期回路。
  7. 第２の透過ラッチは、遅延出力クロックが論理「１」のときに開であり、遅延出力クロックが論理「０」のときに閉である、請求項６に記載の同期回路。
  8. ＱＤＲＩＩインターフェイス要件に準拠した、データを入力クロックから出力クロックに同期させる方法であって、
    入力クロックによりクロック制御される第１の透過ラッチにより２ｎビットのデータを受取るステップと、
    データクロックが遅延させられたものである遅延出力クロックによりクロック制御される第２の透過ラッチにより第１の透過ラッチからデータを受取るステップと、
    出力クロックによりクロック制御される出力ラッチにより第２の透過ラッチからデータを受取るステップとを備え、
    第２の透過ラッチからデータを受取るステップは、
    第１のフリップフロップによって、第２の透過ラッチから出力される２ｎビットのうち後に出力するｎビットのデータを受取るステップと、
    マルチプレクサによって、第２の透過ラッチから出力される２ｎビットのデータのうち先に出力するｎビットのデータと第１のフリップフロップの出力とを出力クロックの各端により切換えるステップと、
    出力クロックの各端によりクロック制御される第２のフリップフロップによりマルチプレクサからデータを受取るステップとを含み、
    入力クロックはマスタクロックであり、
    データクロックは、マスタクロックを位相シフトしたものであり、
    遅延出力クロックは挿入遅延を含み、出力クロックは、遅延出力クロックの挿入遅延を除去して遅延ロックループ処理したものである、方法。
  9. 入力クロックに対する出力クロックの位相差が０°から１８０°である、請求項８に記載の方法。
  10. 出力ラッチは出力クロックの各端でトリガされる、請求項８に記載の方法。
  11. 出力クロックのクロック周期ごとに２回、出力ラッチからデータが出力される、請求項８に記載の方法。
  12. 第１の透過ラッチおよび第２の透過ラッチは、開のときには受取ったデータを通過させ、閉のときには受取った最後のデータを保持する、請求項８に記載の方法。
  13. 第１の透過ラッチは、入力クロックが論理「１」のときに開であり、入力クロックが論理「０」のときに閉である、請求項１２に記載の方法。
  14. 第２の透過ラッチは、遅延出力クロックが論理「１」のときに開であり、遅延出力クロックが論理「０」のときに閉である、請求項１３に記載の方法。
JP2005509996A 2002-12-19 2003-12-17 スレーブｑｄｒｉｉ準拠コプロセッサ Expired - Fee Related JP5039302B2 (ja)

Applications Claiming Priority (5)

Application Number Priority Date Filing Date Title
US43484102P 2002-12-19 2002-12-19
US60/434,841 2002-12-19
US10/352,372 2003-01-27
US10/352,372 US7010713B2 (en) 2002-12-19 2003-01-27 Synchronization circuit and method with transparent latches
PCT/US2003/040237 WO2004059471A2 (en) 2002-12-19 2003-12-17 Clock skew compensation apparatus and method

Publications (2)

Publication Number Publication Date
JP2006511899A JP2006511899A (ja) 2006-04-06
JP5039302B2 true JP5039302B2 (ja) 2012-10-03

Family

ID=32599706

Family Applications (1)

Application Number Title Priority Date Filing Date
JP2005509996A Expired - Fee Related JP5039302B2 (ja) 2002-12-19 2003-12-17 スレーブｑｄｒｉｉ準拠コプロセッサ

Country Status (7)

Country Link
US (5) US7010713B2 (ja)
EP (1) EP1573516B1 (ja)
JP (1) JP5039302B2 (ja)
KR (1) KR101014440B1 (ja)
AU (1) AU2003293574A1 (ja)
ES (1) ES2454545T3 (ja)
WO (1) WO2004059471A2 (ja)

Families Citing this family (32)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
GB0204144D0 (en) * 2002-02-22 2002-04-10 Koninkl Philips Electronics Nv Transferring data between differently clocked busses
US7010713B2 (en) 2002-12-19 2006-03-07 Mosaid Technologies, Inc. Synchronization circuit and method with transparent latches
US20060023819A1 (en) * 2004-07-29 2006-02-02 Adkisson Richard W Clock synchronizer
US7464284B2 (en) * 2005-03-22 2008-12-09 Hewlett-Packard Development Company, L.P. Systems and methods for driving data over a bus where the systems employ a bus clock that is derived from a system clock and a data clock designed to lead the bus clock
US20070058766A1 (en) * 2005-09-14 2007-03-15 Tellabs Operations, Inc. Methods and apparatus for recovering serial data
US7661010B2 (en) * 2006-05-31 2010-02-09 Mosaid Technologies Incorporated Apparatus and method for interfacing to a memory
US8516163B2 (en) * 2007-02-27 2013-08-20 Integrated Device Technology, Inc. Hardware-based concurrent direct memory access (DMA) engines on serial rapid input/output SRIO interface
US20080209089A1 (en) * 2007-02-27 2008-08-28 Integrated Device Technology, Inc. Packet-Based Parallel Interface Protocol For A Serial Buffer Having A Parallel Processor Port
US8094677B2 (en) * 2007-02-27 2012-01-10 Integrated Device Technology, Inc. Multi-bus structure for optimizing system performance of a serial buffer
US7870313B2 (en) * 2007-02-27 2011-01-11 Integrated Device Technology, Inc. Method and structure to support system resource access of a serial device implementating a lite-weight protocol
US7617346B2 (en) * 2007-02-27 2009-11-10 Integrated Device Technology, Inc. Rapid input/output doorbell coalescing to minimize CPU utilization and reduce system interrupt latency
US8838896B2 (en) 2007-05-30 2014-09-16 Qualcomm Incorporated Waveform caching for data demodulation and interference cancellation at a node B
US7500132B1 (en) * 2008-04-11 2009-03-03 International Business Machines Corporation Method of asynchronously transmitting data between clock domains
US8132036B2 (en) * 2008-04-25 2012-03-06 International Business Machines Corporation Reducing latency in data transfer between asynchronous clock domains
US20100243376A1 (en) * 2009-03-31 2010-09-30 Mcgee Ricky D Lubricant fill and drain assembly for a gearbox
US8248105B2 (en) * 2010-02-16 2012-08-21 Taiwan Semiconductor Manufacturing Company, Ltd. Smart edge detector
US8248124B2 (en) * 2010-06-03 2012-08-21 Intel Corporation Methods and apparatuses for delay-locked loops and phase-locked loops
US8575993B2 (en) 2011-08-17 2013-11-05 Broadcom Corporation Integrated circuit with pre-heating for reduced subthreshold leakage
US9112489B2 (en) 2012-05-30 2015-08-18 Freescale Semiconductor, Inc. Sequential logic circuit and method of providing setup timing violation tolerance therefor
US8975933B1 (en) * 2012-07-02 2015-03-10 Marvell Israel (M.I.S.L.) Ltd. Systems and methods for a bypass flip flop with transparency
US9176920B2 (en) 2012-10-24 2015-11-03 Sandisk Technologies Inc. Multi-level encoded data transfer
KR20140112892A (ko) * 2013-03-14 2014-09-24 삼성디스플레이 주식회사 터치 스크린 패널 및 그 제조 방법
CN103729278B (zh) * 2014-01-09 2015-04-01 福州瑞芯微电子有限公司 Soc芯片复位信号检测电路
KR102234594B1 (ko) * 2014-08-01 2021-04-05 삼성전자주식회사 스큐 보상 회로 및 스큐 보상 회로의 동작 방법
US10996272B2 (en) * 2014-08-27 2021-05-04 Teradyne, Inc. One-shot circuit
US20160294371A1 (en) 2015-04-02 2016-10-06 Dialog Semiconductor (Uk) Limited Bit-Capture Latch with Transparency Option
US10170980B2 (en) 2015-07-07 2019-01-01 Dialog Semiconductor (Uk) Limited Method for synchronizing power charge-pump with system clock
US9543993B1 (en) * 2015-11-30 2017-01-10 Taiwan Semiconductor Manufacturing Company, Ltd. Radio frequency interconnect
US9928890B2 (en) * 2016-08-29 2018-03-27 Apple Inc. System and method for calibrating memory using credit-based segmentation control
KR20180046429A (ko) 2016-10-27 2018-05-09 삼성전자주식회사 오프셋을 제거하는 지연 고정 루프 및 이를 포함하는 메모리 장치
US11735090B2 (en) 2020-09-30 2023-08-22 Beijing Boe Optoelectronics Technology Co., Ltd. Display panel having a varied multiplexing gate signal voltage
US11394373B1 (en) 2021-10-07 2022-07-19 Macronix International Co., Ltd. Managing flip flop circuits

Family Cites Families (34)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US4949360A (en) 1989-08-08 1990-08-14 International Business Machines Corporation Synchronizing circuit
US5258660A (en) * 1990-01-16 1993-11-02 Cray Research, Inc. Skew-compensated clock distribution system
US5259006A (en) * 1990-04-18 1993-11-02 Quickturn Systems, Incorporated Method for substantially eliminating hold time violations in implementing high speed logic circuits or the like
US5132990A (en) 1990-11-05 1992-07-21 Ncr Corporation High speed data synchronizer
US5256912A (en) * 1991-12-19 1993-10-26 Sun Microsystems, Inc. Synchronizer apparatus for system having at least two clock domains
SG47976A1 (en) * 1994-05-10 1998-04-17 Intel Corp Method and apparatus for providing synchronous data transmission between digital devices operating at frequencies having a p/q integer ratio relationship
JP3789542B2 (ja) * 1996-04-04 2006-06-28 富士通株式会社 メモリ制御回路
US5919265A (en) * 1996-05-28 1999-07-06 Sun Microsystems, Inc. Source synchronization data transfers without resynchronization penalty
KR100227114B1 (ko) * 1997-06-30 1999-10-15 전주범 텔레비전의 세미트랜스페어런트화면 떨림방지장치
US6072348A (en) * 1997-07-09 2000-06-06 Xilinx, Inc. Programmable power reduction in a clock-distribution circuit
KR100257865B1 (ko) * 1997-09-04 2000-06-01 윤종용 데이터 입/출력 제어 회로를 구비한 동기형 메모리장치
US5922076A (en) * 1997-09-16 1999-07-13 Analog Devices, Inc. Clocking scheme for digital signal processor system
US5968180A (en) * 1997-09-30 1999-10-19 Intel Corporation Data capture circuit for asynchronous data transfer
US6097775A (en) 1998-02-17 2000-08-01 Lsi Logic Corporation Method and apparatus for synchronously transferring signals between clock domains
US6374371B1 (en) * 1998-03-18 2002-04-16 Micron Technology, Inc. Method and apparatus for monitoring component latency drifts
US6111925A (en) * 1998-03-25 2000-08-29 Vanguard International Semiconductor Corporation Clock synchronized delay scheme using edge-triggered delay lines and latches with one clock lock time
KR100291194B1 (ko) 1998-12-30 2001-06-01 박종섭 디디알 에스디램에서의 읽기 구동 방법 및 장치
US6381684B1 (en) 1999-04-26 2002-04-30 Integrated Device Technology, Inc. Quad data rate RAM
US6549593B1 (en) * 1999-07-19 2003-04-15 Thomson Licensing S.A. Interface apparatus for interfacing data to a plurality of different clock domains
US6636980B1 (en) * 1999-08-19 2003-10-21 International Business Machines Corporation System for launching data on a bus by using first clock for alternately selecting data from two data streams and using second clock for launching data thereafter
US6240042B1 (en) * 1999-09-02 2001-05-29 Micron Technology, Inc. Output circuit for a double data rate dynamic random access memory, double data rate dynamic random access memory, method of clocking data out from a double data rate dynamic random access memory and method of providing a data strobe signal
US6694416B1 (en) * 1999-09-02 2004-02-17 Micron Technology, Inc. Double data rate scheme for data output
KR20010035646A (ko) 1999-10-01 2001-05-07 윤종용 프로그래머블 지연 조절 회로를 구비하는 반도체 메모리 장치
KR100375342B1 (ko) 2000-02-08 2003-03-08 주식회사 풀 무 원 위장 질환 개선을 위한 천연 항균물질 조성물
JP2001339283A (ja) * 2000-05-26 2001-12-07 Mitsubishi Electric Corp 遅延回路およびそのための半導体回路装置
KR100384775B1 (ko) 2000-11-23 2003-05-22 주식회사 하이닉스반도체 쿼드 데이터 레이트 싱크로노스 에스램의 리드/라이트를위한 워드라인 및 비트라인 구동 방법 및 그 회로
US6792554B2 (en) * 2000-12-11 2004-09-14 International Business Machines Corporation Method and system for synchronously transferring data between clock domains sourced by the same clock
US6392946B1 (en) 2001-05-15 2002-05-21 Leadtek Research Inc. SDR and QDR converter and interface card, motherboard and memory module interface using the same
US20020199124A1 (en) * 2001-06-22 2002-12-26 Adkisson Richard W. System and method for synchronizing data transfer across a clock domain boundary
US7200769B1 (en) * 2001-08-29 2007-04-03 Altera Corporation Self-compensating delay chain for multiple-date-rate interfaces
KR100470995B1 (ko) * 2002-04-23 2005-03-08 삼성전자주식회사 클럭수신 동기회로를 갖는 멀티클럭 도메인 데이터 입력처리장치 및 그에 따른 클럭신호 인가방법
US6917561B2 (en) * 2002-04-29 2005-07-12 Lsi Logic Corporation Memory controller and method of aligning write data to a memory device
US6710637B1 (en) * 2002-04-29 2004-03-23 National Semiconductor Corporation Non-overlap clock circuit
US7010713B2 (en) * 2002-12-19 2006-03-07 Mosaid Technologies, Inc. Synchronization circuit and method with transparent latches

Also Published As

Publication number Publication date
WO2004059471A3 (en) 2005-06-23
US20130024717A1 (en) 2013-01-24
EP1573516B1 (en) 2014-02-19
US8533522B2 (en) 2013-09-10
US20060103439A1 (en) 2006-05-18
US7596710B2 (en) 2009-09-29
ES2454545T3 (es) 2014-04-10
US8069363B2 (en) 2011-11-29
KR101014440B1 (ko) 2011-02-14
AU2003293574A8 (en) 2004-07-22
AU2003293574A1 (en) 2004-07-22
WO2004059471A2 (en) 2004-07-15
JP2006511899A (ja) 2006-04-06
US20040123175A1 (en) 2004-06-24
US20110228626A1 (en) 2011-09-22
EP1573516A2 (en) 2005-09-14
US7010713B2 (en) 2006-03-07
KR20050085801A (ko) 2005-08-29
US8296598B2 (en) 2012-10-23
US20100033216A1 (en) 2010-02-11

Similar Documents

Publication Publication Date Title
JP5039302B2 (ja) スレーブｑｄｒｉｉ準拠コプロセッサ
US7975162B2 (en) Apparatus for aligning input data in semiconductor memory device
US6338127B1 (en) Method and apparatus for resynchronizing a plurality of clock signals used to latch respective digital signals, and memory device using same
KR101374417B1 (ko) 동기 메모리 판독 데이터 캡쳐
US6262938B1 (en) Synchronous DRAM having posted CAS latency and method for controlling CAS latency
US6693472B2 (en) Method and circuit for adjusting the timing of output data based on an operational mode of output drivers
US6259288B1 (en) Semiconductor integrated circuit having a DLL circuit and a special power supply circuit for the DLL circuit
US6000022A (en) Method and apparatus for coupling signals between two circuits operating in different clock domains
US8098535B2 (en) Method and apparatus for gate training in memory interfaces
US6763416B1 (en) Capturing read data
US7196948B1 (en) Method and apparatus for data capture on a bi-directional bus
US6279090B1 (en) Method and apparatus for resynchronizing a plurality of clock signals used in latching respective digital signals applied to a packetized memory device
US7295489B2 (en) Method and circuit for writing double data rate (DDR) sampled data in a memory device
US8406080B2 (en) Data output control circuit of a double data rate (DDR) synchronous semiconductor memory device responsive to a delay locked loop (DLL) clock and method thereof
US20070201286A1 (en) Input circuit of a semiconductor memory device and method of controlling the same
US7408394B2 (en) Measure control delay and method having latching circuit integral with delay circuit
TW527597B (en) Internal clock generating circuit of synchronous type semiconductor memory device and method thereof
KR100486922B1 (ko) 반도체 기억 장치
US8429438B2 (en) Method and apparatus for transferring data between asynchronous clock domains
KR100703584B1 (ko) 조정형 이중-에지 트리거식 데이터 비트 시프팅 회로 및 방법

Legal Events

Date Code Title Description
A621 Written request for application examination

Free format text: JAPANESE INTERMEDIATE CODE: A621

Effective date: 20061115

A131 Notification of reasons for refusal

Free format text: JAPANESE INTERMEDIATE CODE: A131

Effective date: 20100406

A521 Request for written amendment filed

Free format text: JAPANESE INTERMEDIATE CODE: A523

Effective date: 20100702

A131 Notification of reasons for refusal

Free format text: JAPANESE INTERMEDIATE CODE: A131

Effective date: 20110510

A601 Written request for extension of time

Free format text: JAPANESE INTERMEDIATE CODE: A601

Effective date: 20110808

A602 Written permission of extension of time

Free format text: JAPANESE INTERMEDIATE CODE: A602

Effective date: 20110815

A601 Written request for extension of time

Free format text: JAPANESE INTERMEDIATE CODE: A601

Effective date: 20110909

A521 Request for written amendment filed

Free format text: JAPANESE INTERMEDIATE CODE: A523

Effective date: 20110915

A602 Written permission of extension of time

Free format text: JAPANESE INTERMEDIATE CODE: A602

Effective date: 20110916

A131 Notification of reasons for refusal

Free format text: JAPANESE INTERMEDIATE CODE: A131

Effective date: 20120321

A521 Request for written amendment filed

Free format text: JAPANESE INTERMEDIATE CODE: A523

Effective date: 20120521

TRDD Decision of grant or rejection written
A01 Written decision to grant a patent or to grant a registration (utility model)

Free format text: JAPANESE INTERMEDIATE CODE: A01

Effective date: 20120619

A01 Written decision to grant a patent or to grant a registration (utility model)

Free format text: JAPANESE INTERMEDIATE CODE: A01

A61 First payment of annual fees (during grant procedure)

Free format text: JAPANESE INTERMEDIATE CODE: A61

Effective date: 20120709

FPAY Renewal fee payment (event date is renewal date of database)

Free format text: PAYMENT UNTIL: 20150713

Year of fee payment: 3

R150 Certificate of patent or registration of utility model

Free format text: JAPANESE INTERMEDIATE CODE: R150

S531 Written request for registration of change of domicile

Free format text: JAPANESE INTERMEDIATE CODE: R313531

S533 Written request for registration of change of name

Free format text: JAPANESE INTERMEDIATE CODE: R313533

R350 Written notification of registration of transfer

Free format text: JAPANESE INTERMEDIATE CODE: R350

R250 Receipt of annual fees

Free format text: JAPANESE INTERMEDIATE CODE: R250

LAPS Cancellation because of no payment of annual fees