JP3789542B2 - メモリ制御回路 - Google Patents
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Description
【０００１】
【発明の属する技術分野】
本発明はメモリ制御回路に関する。
近年、ＤＲＡＭ(Dynamic Randum Access Memory)、ＳＲＡＭ(Static Randum Access Memory) 等のメモリ装置においては、高速化を図るためにＡＴＤ(Adrress Transision Detector) 回路等の種々の回路が内蔵されてきている。
【０００２】
特に、ＡＴＤ回路はメモリ素子から高速にデータを読み出したりするメモリ動作の高速化の為に殆どのメモリ装置に採用されている。ＡＴＤ回路については後述の従来技術で説明するが、そのＡＴＤ回路によるメモリ装置の誤動作が多いので、それを回避できるような機能が要望されている。
【０００３】
【従来の技術】
図７に従来のメモリ装置（ＤＲＡＭ）のブロック構成図を示し、その説明を行う。
【０００４】
この図において、１１はＤＲＡＭ、１２はＣＰＵ、１３はマルチプレクサ（ＭＵＸ）、１４はＤＲＡＭコントローラである。
また、ＤＲＡＭ１１は、１５で示すメモリ素子、１６で示すセンスアンプ、１７で示す行デコーダ、１８で示す列デコーダ、１９で示す行ラッチ回路、２０で示す列ラッチ回路、２１で示すＡＴＤ回路、２２で示す制御回路を具備して構成されている。
【０００５】
ＣＰＵ１２は、ＭＵＸ１３及びＤＲＡＭコントローラ１４に接続されており、ＭＵＸ１３へ行(Row) アドレス信号２４、列(Column)アドレス信号２５、及び行／列アドレス切替クロック信号２３を出力し、また、コントローラ１４へＲＡＳ(Row Address Strobe)発生クロック信号２６、ＣＡＳ(Column Address Strobe) ２７、及びリード／ライト信号２８を出力する。
【０００６】
ＭＵＸ１３は、ＡＴＤ回路２１、行ラッチ回路１９、及び列ラッチ回路２０に接続されており、ＣＰＵ１２から送られてきた行アドレス信号２４及び列アドレス信号２５を、図８に示すように、行／列アドレス切替クロック信号２３の立ち下がりエッジ毎に行アドレス信号２４と列アドレス信号２５とが切り替わる行／列アドレス信号２９をＡＴＤ回路２１、行ラッチ回路１９、及び列ラッチ回路２０へ出力する。但し、ＭＵＸ１３と、各回路２１，１９及び２０を接続するアドレス線はｎ本とする。
【０００７】
ＤＲＡＭコントローラ１４は、制御回路２２に接続されており、図８に示すように、ＲＡＳ発生クロック信号２６からＲＡＳ信号３０を生成し、ＣＡＳ発生クロック信号２７からＣＡＳ信号３１を生成し、また、リード／ライト信号２８からＯＥ(Out Enable)信号３２とＷＥ(Write Enable)信号３３とを生成し、各生成された信号３０〜３３を制御回路２２へ出力する。
【０００８】
ＤＲＡＭ１１における各構成要素の接続は、ＡＴＤ回路２１の出力側が行デコーダ１７及びセンスアンプ１６の制御入力側に接続されている。制御回路２２の出力側が行ラッチ回路１９の制御入力側と、列ラッチ回路２０の制御入力側と、センスアンプ１６の制御入力側に接続されている。
【０００９】
また、行ラッチ回路１９の出力側が行デコーダ１７の入力側に、行デコーダ１７の出力側がメモリ素子１５のアドレス線に、列ラッチ回路２０の出力側が列デコーダ１８の入力側に、列デコーダ１８の出力側がセンスアンプ１６を介してメモリ素子１５のビット線に接続されている。センスアンプ１６には符号３４で示すメモリ素子１５へのデータ（入出力データ）の入出力が行われるようになっている。
【００１０】
制御回路２２は、ＲＡＳ信号３０に対応するＲＡＳ信号３５を行ラッチ回路１９へ出力し、ＣＡＳ信号３１に対応するＣＡＳ信号３６を列ラッチ回路２０へ出力し、更に、ＯＥ信号３２とＷＥ信号３３の何れかであるＯ／Ｗ信号３７をセンスアンプ１６へ出力する。
【００１１】
行ラッチ回路１９は、ＲＡＳ信号３５の「Ｈ」レベルから「Ｌ」レベルへの立ち下がりエッジによって、行アドレスを示す行／列アドレス信号２９をラッチし、行デコーダ１７を介してメモリ素子１５へ出力する。この行アドレス信号によってメモリ素子１５の行アドレスが指定される。
【００１２】
列ラッチ回路２０は、ＣＡＳ信号３６の立ち下がりエッジによって、列アドレスを示す行／列アドレス信号２９をラッチし、列デコーダ１８及びセンスアンプ１６を介してメモリ素子１５へ出力する。
【００１３】
この列アドレス信号によってメモリ素子１５の列アドレスが指定される。この指定で行列アドレスが指定されるので、ここで、センスアンプ１６に供給されるＯ／Ｗ信号３７が、ＯＥ信号３２の場合にセンスアンプ１６を介してメモリ素子１５に記憶されたデータが読みだされ、ＷＥ信号３３の場合にセンスアンプ１６を介してメモリ素子１５へデータが書き込まれることになる。
【００１４】
ＡＴＤ回路２１は、行／列アドレス信号２９の行アドレスから列アドレスへの切り替わりである遷移を検出することによって第１ＡＴＤパルス３８を行デコーダ１７を介してメモリ素子１５へ出力し、遷移後の列アドレスが”０”又は”１”に確定したことを検出することによって第２ＡＴＤパルス３９をセンスアンプ１６へ出力する。
【００１５】
第１ＡＴＤパルス３８は、図９に示すように、メモリ素子１５内の相補ビット線であるＢＩＴと／ＢＩＴ間に接続されたトランジスタ４２のゲート端に供給されるようになっている。但し、ＢＩＴはビット線を示し、図にはＢＩＴと示すが、以降ＢＩＴ線と表現する。また、／ＢＩＴはバービット線を示し、図には／ＢＩＴと示すが、以降／ＢＩＴ線と表現する。
【００１６】
ＢＩＴ線及び／ＢＩＴ線は、ペアでセンスアンプ１６に接続されており、ＢＩＴ線には、メモリ素子１５内のセル４０，４１が接続されている。また、各セル４０，４１は図１０に示すようにコンデンサ４３とトランジスタ４４とを具備して構成されており、トランジスタ４３のゲート端がアドレス線４２に接続され、ドレイン端がＢＩＴ線に接続され、ソース端がコンデンサ４３を介して接地されている。
【００１７】
ＢＩＴ線と／ＢＩＴ線は、図１１に示すように、通常はＢＩＴ線が”１”であれば／ＢＩＴ線が”０”、ＢＩＴ線が”０”であれば／ＢＩＴ線が”１”と必ず相反するレベルとなる。
【００１８】
しかし、同図１１に示すように第１ＡＴＤパルス３８が図９に示したトランジスタ４２のゲート端に供給され、トランジスタ４２がオン状態となるとイコライズ動作が行われる。
【００１９】
イコライズ動作とは、ＢＩＴ線及び／ＢＩＴ線の電位を中間電位（１／２Ｖｃｃ）とすることによってセンスアンプ１６をリセットすることである。
このイコライズ時に、コンデンサ４３の電荷が１／２Ｖｃｃよりも高いレベルを保持していればＣＡＳ信号３６で読み出しを行った際に１／２Ｖｃｃよりも僅かに高いレベルが出力される。
【００２０】
その後、図１１に示すように、第２ＡＴＤパルス３９によってセンスアンプ１６を作動させ、その１／２Ｖｃｃよりも僅かに高いレベルを増幅すれば”１”のデータがセンスアンプ１６から出力される。
【００２１】
逆に、イコライズ時に、１／２Ｖｃｃよりも僅かに低いレベルが出力された場合、センスアンプ１６を作動させ、その僅かに低いレベルを増幅すれば”０”のデータがセンスアンプ１６から出力される。
【００２２】
このように、行／列アドレスの遷移検出によってセンスアンプ１６のリセットを済ませておけばＣＡＳ信号３６によって決定されるアドレスのデータを非常に速く出力することが可能となる。
【００２３】
【発明が解決しようとする課題】
ところで、上述したＡＴＤ回路２１は、遷移が正常に行われた場合に第１ＡＴＤパルス３８を出力することを前提としている。行／列アドレス信号２９の遷移が正常に行われなかった場合は、行／列アドレス信号２９に、図１２に符号４６で示すようにグリッチと呼ばれる細いパルスのノイズが発生したり、符号４７で示すように段差レベルのノイズが発生したりする。それらノイズの発生はアドレス制御回路であるＭＵＸ１３のスイッチング時に生じる。
【００２４】
図１３に示すように、行／列アドレス信号２９が行アドレス４９から列アドレス５０に切り替わるタイミングは、ＲＡＳ信号３５の立ち下がりエッジ５１とＣＡＳ信号３６の立ち下がりエッジ５２との間しかない。
【００２５】
従って、符号５３で示すＲＡＳ信号３５の立ち下がりエッジによって取り込まれる行アドレスと、符号５４で示すＣＡＳ信号３６の立ち下がりエッジによって取り込まれる列アドレスの切り替わり目でグリッチ又は段差が発生することになる。
【００２６】
ＡＴＤ回路２１が、そのグリッチ又は段差を検出した場合、その検出によって出力される第１ＡＴＤパルス３８の幅が狭くなるので、イコライズ動作が十分に行われないため、センスアンプ１６での増幅データが誤る問題、即ち、”０”と”１”が逆になったり、破壊されたりする問題があった。
【００２７】
本発明は、このような点に鑑みてなされたものであり、行／列アドレス信号の遷移検出に応じたイコライズ動作及びセンスアンプ動作によるデータの誤りを防止することができるメモリ制御回路を提供することを目的としている。
【００２８】
【課題を解決するための手段】
図１に本発明の原理図を示す。この図１に示すメモリ制御回路は、行／列アドレス信号２９における行アドレス信号から列アドレス信号への遷移を検出することによりイコライズ動作を行うメモリ装置１１に接続され、行アドレス信号の取り込み制御を行うＲＡＳ信号３０の入力時にメモリ装置１１へ出力される行／列アドレス信号２９を遮断状態とし、列アドレス信号の取り込み制御を行うＣＡＳ信号３１の入力時に行／列アドレス信号２９を通過状態とする信号通過／遮断手段１００と、信号通過／遮断手段１００及びメモリ装置１１に接続され、信号通過／遮断手段１００を通過する行／列アドレス信号２９を保持し、この保持行／列アドレス信号２９を遮断状態時にメモリ装置１１へ出力する保持手段６１とを具備して構成し、またメモリ装置１１に接続され、遮断状態から通過状態への切り替わり時に行／列アドレス信号２９における列アドレス信号を取り込めるタイミングにＣＡＳ信号３１を遅延する遅延手段６４とを具備して構成したものである。
【００２９】
このような構成によれば、遮断状態では、この前の状態で保持手段６１に保持されていた行／列アドレス信号２９がメモリ装置１１へ出力されるので信号２９の状態が継続される。ここで、行アドレス信号から列アドレス信号への遷移が行われ、この時にノイズが発生したとしても遮断状態なのでノイズは消失することになる。
【００３０】
その後、ＣＡＳ信号３１入力によって通過状態となると列アドレス信号がメモリ装置１１へ出力されるが、遅延手段６４で遅延したＣＡＳ信号でその列アドレス信号を確実にラッチできる。
【００３１】
【発明の実施の形態】
以下、図面を参照して本発明の実施の形態について説明する。図２は本発明の第１実施形態によるメモリ制御回路のブロック構成図である。この図２に示す第１実施形態において図７に示した従来例の各部に対応する部分には同一符号を付し、その説明を省略する。
【００３２】
この図２に示す第１実施形態が図７に示した従来例と異なる点は、符号６０で示すメモリ制御回路をＤＲＡＭ１１に接続した点にある。
このメモリ制御回路６０は、従来例で説明したように、行／列アドレス信号２９の遷移が正常に行われなかった場合に発生するグリッチ又は段差をＡＴＤ回路２１が検出し、この検出によって幅の狭い第１ＡＴＤパルス３８が出力された場合にイコライズ動作が十分に行われないため、センスアンプ１６での増幅データが誤ることを解消するものである。
【００３３】
図３に示すように、符号５９で示すグリッチ（又は段差）の発生は、従来例で説明したように、時刻ｔ１〜ｔ２間に示すＲＡＳ信号３０に対応するＲＡＳ信号３５で取り込まれる行アドレスと、ＣＡＳ信号３１に対応するＣＡＳ信号３６で取り込まれる列アドレスとの間でしかありえない。そこで、メモリ制御回路６０によって、その間にグリッチ又は段差が発生しないようにした。
【００３４】
メモリ制御回路６０は、符号６１で示すホールド回路と、６２で示すトライステートバッファと、６３で示す一入力端が反転入力端とされた２入力アンド回路と、６４で示す遅延回路とを具備して構成されている。
【００３５】
その接続は、ＭＵＸ１３の出力端にトライステートバッファ６２の入力端が接続され、ＤＲＡＭコントローラ１４のＲＡＳ信号３０の出力端にアンド回路６３の反転入力端及び制御回路２２のＲＡＳ信号入力端に、ＣＡＳ信号３１の出力端に他入力端及び遅延回路６４の入力端に、また遅延回路６４の出力端が制御回路２２のＣＡＳ信号入力端に接続されている。
【００３６】
更に、アンド回路６３の出力端がトライステートバッファ６２のハイインピーダンス制御端に、トライステートバッファ６２の出力端がホールド回路６１及びＡＴＤ回路２１、行ラッチ回路１９及び列ラッチ回路２０の入力側に接続されている。
【００３７】
ホールド回路６１は、抵抗器６５、インバータ６６，６７を具備して構成されており、インバータ６６の入力端が抵抗器６５を介してトライステートバッファ６２の出力端に接続され、そのインバータ６６の出力端が他方のインバータ６７の入力端に、インバータ６７の出力端が抵抗器６５及びインバータ６６の入力端間に接続されている。
【００３８】
アンド回路６３は、図３のタイミングチャートの時刻ｔ３とｔ４間に示すように、ＤＲＡＭコントローラ１４から出力されるＲＡＳ信号３０とＣＡＳ信号３１が「Ｈ」の場合に、「Ｌ」の信号をトライステートバッファ６２の制御端へ出力する。
【００３９】
この場合、トライステートバッファ６２は、ＭＵＸ１３から出力される行／列アドレス信号２９をＡＴＤ回路２１方向へ通過させる状態となる。ここでバッファ６２を通過した行／列アドレス信号２９が”０”であれば、ホールド回路６１のインバータ６６に抵抗器６５を介して”０”が入力され、これによりインバータ６６の出力データが”１”となり、インバータ６７の出力データが”０”となる。
【００４０】
一方、行／列アドレス信号２９が”１”であれば、インバータ６６に抵抗器６５を介して”１”が入力され、これによりインバータ６６の出力データが”０”となり、インバータ６７の出力データが”１”となる。
【００４１】
つまり、バッファ６２を通過した行／列アドレス信号２９の”０”又は”１”の状態がホールド回路６１に保持される。
また、図３に示すように、時刻ｔ５においてＲＡＳ信号３０が「Ｈ」から「Ｌ」に立ち下がると、アンド回路６３の出力データが「Ｌ」となってバッファ６２に供給されるので、バッファ６２がハイインピーダンス状態となる。
【００４２】
この場合、バッファ６２は、ＭＵＸ１３から出力される行／列アドレス信号２９を遮断する状態となる。ここでバッファ６２から信号２９が出力されないので、ハイインピーダンス状態以前にホールド回路６１に保持されていた行／列アドレス信号２９の”０”又は”１”の信号、即ち行／列アドレス信号２９がＡＴＤ回路２１、行ラッチ回路１９及び列ラッチ回路２０へ出力されることになる。
【００４３】
つまり、行／列アドレス信号２９の”０”又は”１”の状態が継続されることになるので、ＲＡＳ信号３６で行アドレスがラッチされる。
このハイインピーダンス状態において、図３に示す時刻ｔ６において行アドレスから列アドレスに切り替わるが、この時、符号５９で示したようなグリッチが発生したとしてもバッファ６２が信号遮断状態となっているので、そのグリッチは消失することになる。
【００４４】
その後、時刻ｔ７においてＣＡＳ信号３１が「Ｈ」から「Ｌ」に立ち下がると、バッファ６２が信号通過状態となり、バッファ６２の入力端に供給されていた列アドレスがＡＴＤ回路２１、行ラッチ回路１９及び列ラッチ回路２０へ出力される。
【００４５】
つまり、ＡＴＤ回路２１から見ると、行アドレス信号から列アドレスへの遷移が時刻ｔ７の時点で行われたことになる。この時点での遷移においては、既に前記したようにグリッチが発生していたとしても回避されているので、ＡＴＤ回路２１は正常な遷移を検出することができ、これによって正常なイコライズ動作及びセンスアンプ動作が行われることになる。
【００４６】
また、「Ｈ」から「Ｌ」に立ち下がったＣＡＳ信号３１は、遅延回路６４によって、時刻ｔ７で切り替わった列アドレスを列ラッチ回路２０で確実にラッチできるように時刻ｔ８まで遅延させられ、制御回路２２へ出力される。
【００４７】
つまり、遅延回路６４の遅延時間には、ＣＡＳ信号３１が「Ｈ」から「Ｌ」となることによって行アドレスから切り替わった列アドレスを、ＣＡＳ信号３６でラッチできるセットアップ時間が設定される。
【００４８】
以上説明した第１実施形態においては、行／列アドレス信号２９における行アドレスから列アドレスへの遷移時にグリッチ又は段差ノイズが発生しないようにした。従って、従来のように、ＡＴＤ回路２１が、そのグリッチ又は段差を検出することにより第１ＡＴＤパルス３８の幅が狭くなり、これによってイコライズ動作が十分に行われないため、センスアンプ１６での増幅データが”０”と”１”が逆になったり、破壊されたりするといったことがなくなる。
【００４９】
次に、第２実施形態を図４を参照して説明する。但し、図４に示す第２実施形態において図２に示した第１実施形態の各部に対応する部分には同一符号を付し、その説明を省略する。
【００５０】
この図４に示す第２実施形態が図２に示した第１実施形態と異なる点は、図４に示すように、アンド回路６３、トライステートバッファ６２及びホールド回路６１を用い、アンド回路６３の反転入力端をＣＰＵ１２のＲＡＳ発生クロック信号２６の出力端に接続し、他入力端をＣＡＳ発生クロック信号２７の出力端に接続し、更に、ＤＲＡＭコントローラ１４のＣＡＳ信号３１の出力端を制御回路２２の入力側に接続してメモリ制御回路６９を構成した点にある。
【００５１】
このような構成によれば、アンド回路６３には、ＲＡＳ信号３０とＣＡＳ信号３１とを生成するためのＲＡＳ発生クロック信号２６とＣＡＳ発生クロック信号２７とが入力されるので、アンド回路６３は、第１実施形態で説明したと同様な動作を行う。
【００５２】
但し、双方のクロック信号２６，２７は、ＲＡＳ信号３０及びＣＡＳ信号３１よりも早く定まるので、第１実施形態で説明したよりも早いタイミングでバッファ６２のハイインピーダンス状態の設定／解除の制御を行うことになる。
【００５３】
即ち、ＲＡＳ発生クロック信号２６が「Ｈ」から「Ｌ」に立ち下がると、アンド回路６３の出力データが「Ｌ」となってバッファ６２に供給され、バッファ６２がハイインピーダンス状態となる。
【００５４】
この場合、バッファ６２は、行／列アドレス信号２９を遮断し、ハイインピーダンス状態以前にホールド回路６１に保持されていた”０”又は”１”の行／列アドレス信号２９がＡＴＤ回路２１、行ラッチ回路１９及び列ラッチ回路２０へ出力されることになる。
【００５５】
つまり、行／列アドレス信号２９の”０”又は”１”の状態が継続されることになるので、ＲＡＳ信号３６で行アドレスがラッチされる。
このハイインピーダンス状態において、行／列アドレス信号２９が行アドレスから列アドレスに切り替わり、この時、グリッチが発生したとしてもバッファ６２が信号遮断状態となっているので、そのグリッチは消失することになる。
【００５６】
その後、ＣＡＳ発生クロック信号２７が「Ｈ」から「Ｌ」に立ち下がると、バッファ６２が信号通過状態となり、バッファ６２の入力端に供給されていた列アドレスがＡＴＤ回路２１、行ラッチ回路１９及び列ラッチ回路２０へ出力される。
【００５７】
その信号通過状態の時点での、ＡＴＤ回路２１から見た行アドレス信号から列アドレスへの正常な遷移が、ＡＴＤ回路２１で検出されるので、正常なイコライズ動作及びセンスアンプ動作が行われることになる。
【００５８】
また、列アドレスをラッチするＣＡＳ信号３６は、遷移を行ったＣＡＳ発生クロック信号２７よりも遅いタイミングでＤＲＡＭコントローラ１４から出力されるＣＡＳ信号３１に対応した信号なので、第１実施形態のように遅延回路６４で遅延させなくとも、先の信号通過状態の時点で切り替わった列アドレスを列ラッチ回路２０で確実にラッチできる。
【００５９】
以上説明した第２実施形態においても第２実施形態同様の効果を得ることができ、更には遅延回路６４が不用な分、第１実施形態よりも小型化が図れる。
次に、第３実施形態を図５を参照して説明する。但し、図５に示す第３実施形態において図２に示した第１実施形態の各部に対応する部分には同一符号を付し、その説明を省略する。
【００６０】
この図５に示す第３実施形態が図２に示した第１実施形態と異なる点は、図５に示すように、アンド回路６３及びイクスクルーシブオア回路（ＥＸＯＲ）７１を用い、アンド回路６３の反転入力端をＤＲＡＭコントローラ１４のＲＡＳ信号３０の出力端に接続し、他入力端をＣＡＳ信号３１の出力端に接続し、ＥＸＯＲ回路７１の一入力端をＭＵＸ１３の出力端に、他入力端をアンド回路６３の出力端に接続してメモリ制御回路７２を構成した点にある。
【００６１】
即ち、アンド回路６３の入力側の接続構成は第１実施形態で説明したと同様となる。従って、アンド回路６３は、図６のタイミングチャートの時刻ｔ１とｔ３間に示すように、ＲＡＳ信号３０とＣＡＳ信号３１が「Ｈ」の場合に、「Ｌ」のデータをＥＸＯＲ回路７１の一方の入力端へ出力する。
【００６２】
この場合、ＥＸＯＲ回路７１は、時刻ｔ２で切り替わった行／列アドレス信号２９の行アドレスを、ＡＴＤ回路２１、行ラッチ回路１９及び列ラッチ回路２０へ出力する。その後、時刻ｔ４において、ＲＡＳ信号３０が立ち下がると、アンド回路６３の出力データが「Ｈ」となってＥＸＯＲ回路７１に供給されるので、時刻ｔ５に示すように行アドレスのデータが反転することになる。
【００６３】
この反転、即ち遷移においてはグリッチ等のノイズが発生することがないので、ＡＴＤ回路２１は適正なイコライズ動作及びセンスアンプ動作の制御を行うことができる。
【００６４】
その後、時刻ｔ６において、行アドレスから列アドレスへ遷移し、この時、符号７４で示すようにグリッチが発生したとしても、既に、イコライズ動作及びセンスアンプ動作の内部動作が完了しているので誤動作となることはない。また遷移した列アドレスも行アドレス同様反転している。
【００６５】
そして時刻ｔ７において、ＣＡＳ信号３１が立ち下がると、アンド回路６３の出力データが「Ｌ」となってＥＸＯＲ回路７１へ供給され、列アドレス信号が反転して時刻ｔ５での強制反転以前の状態に戻るが、列ラッチ回路２０においては、時刻ｔ５の強制反転による行アドレスと同モードの列アドレスが時刻ｔ７のＣＡＳ信号３１に応じたＣＡＳ信号３６でラッチされることになる。
【００６６】
従って、強制反転によってアドレスの論理が逆になるが読み出し時も書き込み時も同論理でアクセスがなされるのでデータの論理が誤る問題はない。
以上説明した第３実施形態においても第１実施形態同様の効果を得ることができ、更には、より簡単な回路で構成が可能となる。
【００６７】
【発明の効果】
以上説明したように、本発明のメモリ制御回路によれば、メモリ装置の行／列アドレス信号の遷移検出に応じたイコライズ動作及びセンスアンプ動作によるデータの誤りを防止することができる効果がある。
【図面の簡単な説明】
【図１】本発明の原理図である。
【図２】本発明の第１実施形態によるメモリ制御回路のブロック構成図である。
【図３】図２に示す第１実施形態のメモリ制御回路の動作説明タイミングチャートである。
【図４】本発明の第２実施形態によるメモリ制御回路のブロック構成図である。
【図５】本発明の第３実施形態によるメモリ制御回路のブロック構成図である。
【図６】図５に示す第３実施形態のメモリ制御回路の動作説明タイミングチャートである。
【図７】従来のメモリ装置（ＤＲＡＭ）のブロック構成図である。
【図８】ＣＰＵによるメモリ制御のタイミングチャートである。
【図９】ＡＴＤ回路の動作説明図である。
【図１０】メモリ素子のセル構成図である。
【図１１】イコライズ動作及びセンスアンプ動作の説明図である。
【図１２】行／列アドレス信号に発生するノイズを示す図である。
【図１３】行／列アドレス信号の正常／異常遷移を示すタイミングチャートである。
【符号の説明】
１１ メモリ装置
２９ 行／列アドレス信号
３０ ＲＡＳ信号
３１ ＣＡＳ信号
６０ メモリ制御回路
６１ 保持手段
６４ 遅延手段
１００ 信号通過／遮断手段
【発明の属する技術分野】
本発明はメモリ制御回路に関する。
近年、ＤＲＡＭ(Dynamic Randum Access Memory)、ＳＲＡＭ(Static Randum Access Memory) 等のメモリ装置においては、高速化を図るためにＡＴＤ(Adrress Transision Detector) 回路等の種々の回路が内蔵されてきている。
【０００２】
特に、ＡＴＤ回路はメモリ素子から高速にデータを読み出したりするメモリ動作の高速化の為に殆どのメモリ装置に採用されている。ＡＴＤ回路については後述の従来技術で説明するが、そのＡＴＤ回路によるメモリ装置の誤動作が多いので、それを回避できるような機能が要望されている。
【０００３】
【従来の技術】
図７に従来のメモリ装置（ＤＲＡＭ）のブロック構成図を示し、その説明を行う。
【０００４】
この図において、１１はＤＲＡＭ、１２はＣＰＵ、１３はマルチプレクサ（ＭＵＸ）、１４はＤＲＡＭコントローラである。
また、ＤＲＡＭ１１は、１５で示すメモリ素子、１６で示すセンスアンプ、１７で示す行デコーダ、１８で示す列デコーダ、１９で示す行ラッチ回路、２０で示す列ラッチ回路、２１で示すＡＴＤ回路、２２で示す制御回路を具備して構成されている。
【０００５】
ＣＰＵ１２は、ＭＵＸ１３及びＤＲＡＭコントローラ１４に接続されており、ＭＵＸ１３へ行(Row) アドレス信号２４、列(Column)アドレス信号２５、及び行／列アドレス切替クロック信号２３を出力し、また、コントローラ１４へＲＡＳ(Row Address Strobe)発生クロック信号２６、ＣＡＳ(Column Address Strobe) ２７、及びリード／ライト信号２８を出力する。
【０００６】
ＭＵＸ１３は、ＡＴＤ回路２１、行ラッチ回路１９、及び列ラッチ回路２０に接続されており、ＣＰＵ１２から送られてきた行アドレス信号２４及び列アドレス信号２５を、図８に示すように、行／列アドレス切替クロック信号２３の立ち下がりエッジ毎に行アドレス信号２４と列アドレス信号２５とが切り替わる行／列アドレス信号２９をＡＴＤ回路２１、行ラッチ回路１９、及び列ラッチ回路２０へ出力する。但し、ＭＵＸ１３と、各回路２１，１９及び２０を接続するアドレス線はｎ本とする。
【０００７】
ＤＲＡＭコントローラ１４は、制御回路２２に接続されており、図８に示すように、ＲＡＳ発生クロック信号２６からＲＡＳ信号３０を生成し、ＣＡＳ発生クロック信号２７からＣＡＳ信号３１を生成し、また、リード／ライト信号２８からＯＥ(Out Enable)信号３２とＷＥ(Write Enable)信号３３とを生成し、各生成された信号３０〜３３を制御回路２２へ出力する。
【０００８】
ＤＲＡＭ１１における各構成要素の接続は、ＡＴＤ回路２１の出力側が行デコーダ１７及びセンスアンプ１６の制御入力側に接続されている。制御回路２２の出力側が行ラッチ回路１９の制御入力側と、列ラッチ回路２０の制御入力側と、センスアンプ１６の制御入力側に接続されている。
【０００９】
また、行ラッチ回路１９の出力側が行デコーダ１７の入力側に、行デコーダ１７の出力側がメモリ素子１５のアドレス線に、列ラッチ回路２０の出力側が列デコーダ１８の入力側に、列デコーダ１８の出力側がセンスアンプ１６を介してメモリ素子１５のビット線に接続されている。センスアンプ１６には符号３４で示すメモリ素子１５へのデータ（入出力データ）の入出力が行われるようになっている。
【００１０】
制御回路２２は、ＲＡＳ信号３０に対応するＲＡＳ信号３５を行ラッチ回路１９へ出力し、ＣＡＳ信号３１に対応するＣＡＳ信号３６を列ラッチ回路２０へ出力し、更に、ＯＥ信号３２とＷＥ信号３３の何れかであるＯ／Ｗ信号３７をセンスアンプ１６へ出力する。
【００１１】
行ラッチ回路１９は、ＲＡＳ信号３５の「Ｈ」レベルから「Ｌ」レベルへの立ち下がりエッジによって、行アドレスを示す行／列アドレス信号２９をラッチし、行デコーダ１７を介してメモリ素子１５へ出力する。この行アドレス信号によってメモリ素子１５の行アドレスが指定される。
【００１２】
列ラッチ回路２０は、ＣＡＳ信号３６の立ち下がりエッジによって、列アドレスを示す行／列アドレス信号２９をラッチし、列デコーダ１８及びセンスアンプ１６を介してメモリ素子１５へ出力する。
【００１３】
この列アドレス信号によってメモリ素子１５の列アドレスが指定される。この指定で行列アドレスが指定されるので、ここで、センスアンプ１６に供給されるＯ／Ｗ信号３７が、ＯＥ信号３２の場合にセンスアンプ１６を介してメモリ素子１５に記憶されたデータが読みだされ、ＷＥ信号３３の場合にセンスアンプ１６を介してメモリ素子１５へデータが書き込まれることになる。
【００１４】
ＡＴＤ回路２１は、行／列アドレス信号２９の行アドレスから列アドレスへの切り替わりである遷移を検出することによって第１ＡＴＤパルス３８を行デコーダ１７を介してメモリ素子１５へ出力し、遷移後の列アドレスが”０”又は”１”に確定したことを検出することによって第２ＡＴＤパルス３９をセンスアンプ１６へ出力する。
【００１５】
第１ＡＴＤパルス３８は、図９に示すように、メモリ素子１５内の相補ビット線であるＢＩＴと／ＢＩＴ間に接続されたトランジスタ４２のゲート端に供給されるようになっている。但し、ＢＩＴはビット線を示し、図にはＢＩＴと示すが、以降ＢＩＴ線と表現する。また、／ＢＩＴはバービット線を示し、図には／ＢＩＴと示すが、以降／ＢＩＴ線と表現する。
【００１６】
ＢＩＴ線及び／ＢＩＴ線は、ペアでセンスアンプ１６に接続されており、ＢＩＴ線には、メモリ素子１５内のセル４０，４１が接続されている。また、各セル４０，４１は図１０に示すようにコンデンサ４３とトランジスタ４４とを具備して構成されており、トランジスタ４３のゲート端がアドレス線４２に接続され、ドレイン端がＢＩＴ線に接続され、ソース端がコンデンサ４３を介して接地されている。
【００１７】
ＢＩＴ線と／ＢＩＴ線は、図１１に示すように、通常はＢＩＴ線が”１”であれば／ＢＩＴ線が”０”、ＢＩＴ線が”０”であれば／ＢＩＴ線が”１”と必ず相反するレベルとなる。
【００１８】
しかし、同図１１に示すように第１ＡＴＤパルス３８が図９に示したトランジスタ４２のゲート端に供給され、トランジスタ４２がオン状態となるとイコライズ動作が行われる。
【００１９】
イコライズ動作とは、ＢＩＴ線及び／ＢＩＴ線の電位を中間電位（１／２Ｖｃｃ）とすることによってセンスアンプ１６をリセットすることである。
このイコライズ時に、コンデンサ４３の電荷が１／２Ｖｃｃよりも高いレベルを保持していればＣＡＳ信号３６で読み出しを行った際に１／２Ｖｃｃよりも僅かに高いレベルが出力される。
【００２０】
その後、図１１に示すように、第２ＡＴＤパルス３９によってセンスアンプ１６を作動させ、その１／２Ｖｃｃよりも僅かに高いレベルを増幅すれば”１”のデータがセンスアンプ１６から出力される。
【００２１】
逆に、イコライズ時に、１／２Ｖｃｃよりも僅かに低いレベルが出力された場合、センスアンプ１６を作動させ、その僅かに低いレベルを増幅すれば”０”のデータがセンスアンプ１６から出力される。
【００２２】
このように、行／列アドレスの遷移検出によってセンスアンプ１６のリセットを済ませておけばＣＡＳ信号３６によって決定されるアドレスのデータを非常に速く出力することが可能となる。
【００２３】
【発明が解決しようとする課題】
ところで、上述したＡＴＤ回路２１は、遷移が正常に行われた場合に第１ＡＴＤパルス３８を出力することを前提としている。行／列アドレス信号２９の遷移が正常に行われなかった場合は、行／列アドレス信号２９に、図１２に符号４６で示すようにグリッチと呼ばれる細いパルスのノイズが発生したり、符号４７で示すように段差レベルのノイズが発生したりする。それらノイズの発生はアドレス制御回路であるＭＵＸ１３のスイッチング時に生じる。
【００２４】
図１３に示すように、行／列アドレス信号２９が行アドレス４９から列アドレス５０に切り替わるタイミングは、ＲＡＳ信号３５の立ち下がりエッジ５１とＣＡＳ信号３６の立ち下がりエッジ５２との間しかない。
【００２５】
従って、符号５３で示すＲＡＳ信号３５の立ち下がりエッジによって取り込まれる行アドレスと、符号５４で示すＣＡＳ信号３６の立ち下がりエッジによって取り込まれる列アドレスの切り替わり目でグリッチ又は段差が発生することになる。
【００２６】
ＡＴＤ回路２１が、そのグリッチ又は段差を検出した場合、その検出によって出力される第１ＡＴＤパルス３８の幅が狭くなるので、イコライズ動作が十分に行われないため、センスアンプ１６での増幅データが誤る問題、即ち、”０”と”１”が逆になったり、破壊されたりする問題があった。
【００２７】
本発明は、このような点に鑑みてなされたものであり、行／列アドレス信号の遷移検出に応じたイコライズ動作及びセンスアンプ動作によるデータの誤りを防止することができるメモリ制御回路を提供することを目的としている。
【００２８】
【課題を解決するための手段】
図１に本発明の原理図を示す。この図１に示すメモリ制御回路は、行／列アドレス信号２９における行アドレス信号から列アドレス信号への遷移を検出することによりイコライズ動作を行うメモリ装置１１に接続され、行アドレス信号の取り込み制御を行うＲＡＳ信号３０の入力時にメモリ装置１１へ出力される行／列アドレス信号２９を遮断状態とし、列アドレス信号の取り込み制御を行うＣＡＳ信号３１の入力時に行／列アドレス信号２９を通過状態とする信号通過／遮断手段１００と、信号通過／遮断手段１００及びメモリ装置１１に接続され、信号通過／遮断手段１００を通過する行／列アドレス信号２９を保持し、この保持行／列アドレス信号２９を遮断状態時にメモリ装置１１へ出力する保持手段６１とを具備して構成し、またメモリ装置１１に接続され、遮断状態から通過状態への切り替わり時に行／列アドレス信号２９における列アドレス信号を取り込めるタイミングにＣＡＳ信号３１を遅延する遅延手段６４とを具備して構成したものである。
【００２９】
このような構成によれば、遮断状態では、この前の状態で保持手段６１に保持されていた行／列アドレス信号２９がメモリ装置１１へ出力されるので信号２９の状態が継続される。ここで、行アドレス信号から列アドレス信号への遷移が行われ、この時にノイズが発生したとしても遮断状態なのでノイズは消失することになる。
【００３０】
その後、ＣＡＳ信号３１入力によって通過状態となると列アドレス信号がメモリ装置１１へ出力されるが、遅延手段６４で遅延したＣＡＳ信号でその列アドレス信号を確実にラッチできる。
【００３１】
【発明の実施の形態】
以下、図面を参照して本発明の実施の形態について説明する。図２は本発明の第１実施形態によるメモリ制御回路のブロック構成図である。この図２に示す第１実施形態において図７に示した従来例の各部に対応する部分には同一符号を付し、その説明を省略する。
【００３２】
この図２に示す第１実施形態が図７に示した従来例と異なる点は、符号６０で示すメモリ制御回路をＤＲＡＭ１１に接続した点にある。
このメモリ制御回路６０は、従来例で説明したように、行／列アドレス信号２９の遷移が正常に行われなかった場合に発生するグリッチ又は段差をＡＴＤ回路２１が検出し、この検出によって幅の狭い第１ＡＴＤパルス３８が出力された場合にイコライズ動作が十分に行われないため、センスアンプ１６での増幅データが誤ることを解消するものである。
【００３３】
図３に示すように、符号５９で示すグリッチ（又は段差）の発生は、従来例で説明したように、時刻ｔ１〜ｔ２間に示すＲＡＳ信号３０に対応するＲＡＳ信号３５で取り込まれる行アドレスと、ＣＡＳ信号３１に対応するＣＡＳ信号３６で取り込まれる列アドレスとの間でしかありえない。そこで、メモリ制御回路６０によって、その間にグリッチ又は段差が発生しないようにした。
【００３４】
メモリ制御回路６０は、符号６１で示すホールド回路と、６２で示すトライステートバッファと、６３で示す一入力端が反転入力端とされた２入力アンド回路と、６４で示す遅延回路とを具備して構成されている。
【００３５】
その接続は、ＭＵＸ１３の出力端にトライステートバッファ６２の入力端が接続され、ＤＲＡＭコントローラ１４のＲＡＳ信号３０の出力端にアンド回路６３の反転入力端及び制御回路２２のＲＡＳ信号入力端に、ＣＡＳ信号３１の出力端に他入力端及び遅延回路６４の入力端に、また遅延回路６４の出力端が制御回路２２のＣＡＳ信号入力端に接続されている。
【００３６】
更に、アンド回路６３の出力端がトライステートバッファ６２のハイインピーダンス制御端に、トライステートバッファ６２の出力端がホールド回路６１及びＡＴＤ回路２１、行ラッチ回路１９及び列ラッチ回路２０の入力側に接続されている。
【００３７】
ホールド回路６１は、抵抗器６５、インバータ６６，６７を具備して構成されており、インバータ６６の入力端が抵抗器６５を介してトライステートバッファ６２の出力端に接続され、そのインバータ６６の出力端が他方のインバータ６７の入力端に、インバータ６７の出力端が抵抗器６５及びインバータ６６の入力端間に接続されている。
【００３８】
アンド回路６３は、図３のタイミングチャートの時刻ｔ３とｔ４間に示すように、ＤＲＡＭコントローラ１４から出力されるＲＡＳ信号３０とＣＡＳ信号３１が「Ｈ」の場合に、「Ｌ」の信号をトライステートバッファ６２の制御端へ出力する。
【００３９】
この場合、トライステートバッファ６２は、ＭＵＸ１３から出力される行／列アドレス信号２９をＡＴＤ回路２１方向へ通過させる状態となる。ここでバッファ６２を通過した行／列アドレス信号２９が”０”であれば、ホールド回路６１のインバータ６６に抵抗器６５を介して”０”が入力され、これによりインバータ６６の出力データが”１”となり、インバータ６７の出力データが”０”となる。
【００４０】
一方、行／列アドレス信号２９が”１”であれば、インバータ６６に抵抗器６５を介して”１”が入力され、これによりインバータ６６の出力データが”０”となり、インバータ６７の出力データが”１”となる。
【００４１】
つまり、バッファ６２を通過した行／列アドレス信号２９の”０”又は”１”の状態がホールド回路６１に保持される。
また、図３に示すように、時刻ｔ５においてＲＡＳ信号３０が「Ｈ」から「Ｌ」に立ち下がると、アンド回路６３の出力データが「Ｌ」となってバッファ６２に供給されるので、バッファ６２がハイインピーダンス状態となる。
【００４２】
この場合、バッファ６２は、ＭＵＸ１３から出力される行／列アドレス信号２９を遮断する状態となる。ここでバッファ６２から信号２９が出力されないので、ハイインピーダンス状態以前にホールド回路６１に保持されていた行／列アドレス信号２９の”０”又は”１”の信号、即ち行／列アドレス信号２９がＡＴＤ回路２１、行ラッチ回路１９及び列ラッチ回路２０へ出力されることになる。
【００４３】
つまり、行／列アドレス信号２９の”０”又は”１”の状態が継続されることになるので、ＲＡＳ信号３６で行アドレスがラッチされる。
このハイインピーダンス状態において、図３に示す時刻ｔ６において行アドレスから列アドレスに切り替わるが、この時、符号５９で示したようなグリッチが発生したとしてもバッファ６２が信号遮断状態となっているので、そのグリッチは消失することになる。
【００４４】
その後、時刻ｔ７においてＣＡＳ信号３１が「Ｈ」から「Ｌ」に立ち下がると、バッファ６２が信号通過状態となり、バッファ６２の入力端に供給されていた列アドレスがＡＴＤ回路２１、行ラッチ回路１９及び列ラッチ回路２０へ出力される。
【００４５】
つまり、ＡＴＤ回路２１から見ると、行アドレス信号から列アドレスへの遷移が時刻ｔ７の時点で行われたことになる。この時点での遷移においては、既に前記したようにグリッチが発生していたとしても回避されているので、ＡＴＤ回路２１は正常な遷移を検出することができ、これによって正常なイコライズ動作及びセンスアンプ動作が行われることになる。
【００４６】
また、「Ｈ」から「Ｌ」に立ち下がったＣＡＳ信号３１は、遅延回路６４によって、時刻ｔ７で切り替わった列アドレスを列ラッチ回路２０で確実にラッチできるように時刻ｔ８まで遅延させられ、制御回路２２へ出力される。
【００４７】
つまり、遅延回路６４の遅延時間には、ＣＡＳ信号３１が「Ｈ」から「Ｌ」となることによって行アドレスから切り替わった列アドレスを、ＣＡＳ信号３６でラッチできるセットアップ時間が設定される。
【００４８】
以上説明した第１実施形態においては、行／列アドレス信号２９における行アドレスから列アドレスへの遷移時にグリッチ又は段差ノイズが発生しないようにした。従って、従来のように、ＡＴＤ回路２１が、そのグリッチ又は段差を検出することにより第１ＡＴＤパルス３８の幅が狭くなり、これによってイコライズ動作が十分に行われないため、センスアンプ１６での増幅データが”０”と”１”が逆になったり、破壊されたりするといったことがなくなる。
【００４９】
次に、第２実施形態を図４を参照して説明する。但し、図４に示す第２実施形態において図２に示した第１実施形態の各部に対応する部分には同一符号を付し、その説明を省略する。
【００５０】
この図４に示す第２実施形態が図２に示した第１実施形態と異なる点は、図４に示すように、アンド回路６３、トライステートバッファ６２及びホールド回路６１を用い、アンド回路６３の反転入力端をＣＰＵ１２のＲＡＳ発生クロック信号２６の出力端に接続し、他入力端をＣＡＳ発生クロック信号２７の出力端に接続し、更に、ＤＲＡＭコントローラ１４のＣＡＳ信号３１の出力端を制御回路２２の入力側に接続してメモリ制御回路６９を構成した点にある。
【００５１】
このような構成によれば、アンド回路６３には、ＲＡＳ信号３０とＣＡＳ信号３１とを生成するためのＲＡＳ発生クロック信号２６とＣＡＳ発生クロック信号２７とが入力されるので、アンド回路６３は、第１実施形態で説明したと同様な動作を行う。
【００５２】
但し、双方のクロック信号２６，２７は、ＲＡＳ信号３０及びＣＡＳ信号３１よりも早く定まるので、第１実施形態で説明したよりも早いタイミングでバッファ６２のハイインピーダンス状態の設定／解除の制御を行うことになる。
【００５３】
即ち、ＲＡＳ発生クロック信号２６が「Ｈ」から「Ｌ」に立ち下がると、アンド回路６３の出力データが「Ｌ」となってバッファ６２に供給され、バッファ６２がハイインピーダンス状態となる。
【００５４】
この場合、バッファ６２は、行／列アドレス信号２９を遮断し、ハイインピーダンス状態以前にホールド回路６１に保持されていた”０”又は”１”の行／列アドレス信号２９がＡＴＤ回路２１、行ラッチ回路１９及び列ラッチ回路２０へ出力されることになる。
【００５５】
つまり、行／列アドレス信号２９の”０”又は”１”の状態が継続されることになるので、ＲＡＳ信号３６で行アドレスがラッチされる。
このハイインピーダンス状態において、行／列アドレス信号２９が行アドレスから列アドレスに切り替わり、この時、グリッチが発生したとしてもバッファ６２が信号遮断状態となっているので、そのグリッチは消失することになる。
【００５６】
その後、ＣＡＳ発生クロック信号２７が「Ｈ」から「Ｌ」に立ち下がると、バッファ６２が信号通過状態となり、バッファ６２の入力端に供給されていた列アドレスがＡＴＤ回路２１、行ラッチ回路１９及び列ラッチ回路２０へ出力される。
【００５７】
その信号通過状態の時点での、ＡＴＤ回路２１から見た行アドレス信号から列アドレスへの正常な遷移が、ＡＴＤ回路２１で検出されるので、正常なイコライズ動作及びセンスアンプ動作が行われることになる。
【００５８】
また、列アドレスをラッチするＣＡＳ信号３６は、遷移を行ったＣＡＳ発生クロック信号２７よりも遅いタイミングでＤＲＡＭコントローラ１４から出力されるＣＡＳ信号３１に対応した信号なので、第１実施形態のように遅延回路６４で遅延させなくとも、先の信号通過状態の時点で切り替わった列アドレスを列ラッチ回路２０で確実にラッチできる。
【００５９】
以上説明した第２実施形態においても第２実施形態同様の効果を得ることができ、更には遅延回路６４が不用な分、第１実施形態よりも小型化が図れる。
次に、第３実施形態を図５を参照して説明する。但し、図５に示す第３実施形態において図２に示した第１実施形態の各部に対応する部分には同一符号を付し、その説明を省略する。
【００６０】
この図５に示す第３実施形態が図２に示した第１実施形態と異なる点は、図５に示すように、アンド回路６３及びイクスクルーシブオア回路（ＥＸＯＲ）７１を用い、アンド回路６３の反転入力端をＤＲＡＭコントローラ１４のＲＡＳ信号３０の出力端に接続し、他入力端をＣＡＳ信号３１の出力端に接続し、ＥＸＯＲ回路７１の一入力端をＭＵＸ１３の出力端に、他入力端をアンド回路６３の出力端に接続してメモリ制御回路７２を構成した点にある。
【００６１】
即ち、アンド回路６３の入力側の接続構成は第１実施形態で説明したと同様となる。従って、アンド回路６３は、図６のタイミングチャートの時刻ｔ１とｔ３間に示すように、ＲＡＳ信号３０とＣＡＳ信号３１が「Ｈ」の場合に、「Ｌ」のデータをＥＸＯＲ回路７１の一方の入力端へ出力する。
【００６２】
この場合、ＥＸＯＲ回路７１は、時刻ｔ２で切り替わった行／列アドレス信号２９の行アドレスを、ＡＴＤ回路２１、行ラッチ回路１９及び列ラッチ回路２０へ出力する。その後、時刻ｔ４において、ＲＡＳ信号３０が立ち下がると、アンド回路６３の出力データが「Ｈ」となってＥＸＯＲ回路７１に供給されるので、時刻ｔ５に示すように行アドレスのデータが反転することになる。
【００６３】
この反転、即ち遷移においてはグリッチ等のノイズが発生することがないので、ＡＴＤ回路２１は適正なイコライズ動作及びセンスアンプ動作の制御を行うことができる。
【００６４】
その後、時刻ｔ６において、行アドレスから列アドレスへ遷移し、この時、符号７４で示すようにグリッチが発生したとしても、既に、イコライズ動作及びセンスアンプ動作の内部動作が完了しているので誤動作となることはない。また遷移した列アドレスも行アドレス同様反転している。
【００６５】
そして時刻ｔ７において、ＣＡＳ信号３１が立ち下がると、アンド回路６３の出力データが「Ｌ」となってＥＸＯＲ回路７１へ供給され、列アドレス信号が反転して時刻ｔ５での強制反転以前の状態に戻るが、列ラッチ回路２０においては、時刻ｔ５の強制反転による行アドレスと同モードの列アドレスが時刻ｔ７のＣＡＳ信号３１に応じたＣＡＳ信号３６でラッチされることになる。
【００６６】
従って、強制反転によってアドレスの論理が逆になるが読み出し時も書き込み時も同論理でアクセスがなされるのでデータの論理が誤る問題はない。
以上説明した第３実施形態においても第１実施形態同様の効果を得ることができ、更には、より簡単な回路で構成が可能となる。
【００６７】
【発明の効果】
以上説明したように、本発明のメモリ制御回路によれば、メモリ装置の行／列アドレス信号の遷移検出に応じたイコライズ動作及びセンスアンプ動作によるデータの誤りを防止することができる効果がある。
【図面の簡単な説明】
【図１】本発明の原理図である。
【図２】本発明の第１実施形態によるメモリ制御回路のブロック構成図である。
【図３】図２に示す第１実施形態のメモリ制御回路の動作説明タイミングチャートである。
【図４】本発明の第２実施形態によるメモリ制御回路のブロック構成図である。
【図５】本発明の第３実施形態によるメモリ制御回路のブロック構成図である。
【図６】図５に示す第３実施形態のメモリ制御回路の動作説明タイミングチャートである。
【図７】従来のメモリ装置（ＤＲＡＭ）のブロック構成図である。
【図８】ＣＰＵによるメモリ制御のタイミングチャートである。
【図９】ＡＴＤ回路の動作説明図である。
【図１０】メモリ素子のセル構成図である。
【図１１】イコライズ動作及びセンスアンプ動作の説明図である。
【図１２】行／列アドレス信号に発生するノイズを示す図である。
【図１３】行／列アドレス信号の正常／異常遷移を示すタイミングチャートである。
【符号の説明】
１１ メモリ装置
２９ 行／列アドレス信号
３０ ＲＡＳ信号
３１ ＣＡＳ信号
６０ メモリ制御回路
６１ 保持手段
６４ 遅延手段
１００ 信号通過／遮断手段
Claims (2)
- 行アドレス信号から列アドレス信号への遷移を検出することによりイコライズ動作を行うメモリ装置のメモリ制御回路であって、
前記メモリ装置に接続され、該行アドレス信号の取り込み制御を行うＲＡＳ信号の入力時に該メモリ装置へ出力される行／列アドレス信号の論理を反転する強制遷移を行い、該列アドレス信号の取り込み制御を行うＣＡＳ信号の入力時に該強制遷移により反転された論理を元に戻す制御を戻す制御を行う反転手段を具備し、
前記強制遷移により前記メモリ装置がイコライズ動作を開始し、該イコライズ動作が行アドレス信号から列アドレス信号への遷移時までに完了するように制御することを特徴とするメモリ制御回路。 - 前記強制遷移後に前記反転手段に入力される前記ＣＡＳ信号によって前記行／列アドレス信号の論理が元に戻る前に、同ＣＡＳ信号によって論理が反転された列アドレス信号が取り込めるようにタイミングが取られていることを特徴とする請求項１記載のメモリ制御回路。
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